CN107546258A - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在衬底上、与衬底间隔开、并具有小于第一高度的第二高度；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。

Description

半导体器件及制造其的方法
技术领域
本公开涉及半导体器件及制造其的方法。
背景技术
为了半导体器件密度增加，多栅晶体管已经作为按比例缩放技术之一被提出，根据多栅晶体管，成鳍形或纳米线形的多沟道有源图案(或硅体)形成在衬底上。然后栅极可以形成在多沟道有源图案的表面上。
多栅晶体管可以允许容易的按比例缩放，因为它可以使用三维沟道。此外，能提高电流控制能力而无需增加多栅晶体管的栅极长度。此外，这可以有效地抑制短沟道效应(SCE)，短沟道效应(SCE)为沟道区的电位受漏极电压影响的现象。
发明内容
本公开的技术目的是提供包括包含半导体材料的型芯以及设置在型芯两侧中的外延沟道图案的半导体器件。
本公开的另一技术目的是提供制造半导体器件的方法，该方法通过使用沿型芯上的硬掩模图案延伸的外延层能够形成包括半导体材料的型芯以及外延沟道图案。
根据本公开的目的不限于以上阐述的那些，并且除以上阐述的那些之外的目的对于本领域技术人员将从以下描述中被清楚地理解。
根据本发明构思的一方面，提供一种半导体器件，其包括：第一多沟道有源图案，其从衬底突出并具有第一高度；第二多沟道有源图案，其在衬底上、与衬底间隔开、并具有小于第一高度的第二高度；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。
根据本发明构思的另一方面，提供一种半导体器件，其包括：第一多沟道有源图案，其在衬底上具有第一高度；第二多沟道有源图案，其在衬底上、具有小于第一高度的第二高度；场绝缘膜，其在衬底上、部分地覆盖第一多沟道有源图案的侧壁和第二多沟道有源图案的侧壁；以及栅电极，其在场绝缘膜上、交叉第一多沟道有源图案和第二多沟道有源图案，其中从衬底到第一多沟道有源图案的最上部的高度等于或小于从衬底到第二多沟道有源图案的最上部的高度。
根据本发明构思的另一方面，一种半导体器件包括：在衬底上具有第一高度的第一多沟道有源图案，第一多沟道有源图案与衬底间隔开；以及在衬底上具有第二高度的第二多沟道有源图案，第二多沟道有源图案与衬底间隔开，第二高度不同于第一高度。该半导体器件可以包括：场绝缘膜，其在衬底上、覆盖第一多沟道有源图案的侧壁和第二多沟道有源图案的侧壁、被插置在第二多沟道有源图案与衬底之间；以及栅电极，其在衬底上、交叉第一多沟道有源图案和第二多沟道有源图案。
注意到，虽然未关于其具体地描述，但是关于一种实施方式描述的本发明构思的方面可以被合并在一不同的实施方式中。也就是，所有实施方式和/或任何实施方式的特征能以任何方式和/或组合来被组合。在下面阐述的说明书中详细说明本发明构思的这些和其它目的和/或方面。
附图说明
通过参照附图详细描述本公开的示例实施方式，本公开的以上及另外的目的、特征和优点对本领域普通技术人员将变得更加明显，附图中：
图1是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；
图2是在图1的线A-A上截取的剖视图；
图3是从图2省略了第一栅电极和第一栅极绝缘膜的图2的视图；
图4是在图1的线B-B上截取的剖视图；
图5是被提供以说明根据一些示例实施方式的半导体器件的视图；
图6是被提供以说明根据一些示例实施方式的半导体器件的视图；
图7是被提供以说明根据一些示例实施方式的半导体器件的视图；
图8是被提供以说明根据本公开的一些示例实施方式的半导体器件的视图；
图9是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；
图10是在图9的线C-C上截取的剖视图；
图11是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；
图12是在图11的线A-A和D-D上截取的剖视图；
图13是被提供以说明根据一些示例实施方式的半导体器件的视图；
图14是被提供以说明根据一些示例实施方式的半导体器件的视图；
图15是被提供以说明根据一些示例实施方式的半导体器件的示意顶视图；
图16是在图15的线A-A和D-D上截取的剖视图；
图17至26是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；
图27至30是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；
图31和32是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；
图33A至37是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法；以及
图38至43是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。
具体实施方式
图1是被提供以说明根据本公开的一些示例实施方式的半导体器件的示意顶视图。图2是在图1的线A-A上截取的剖视图。图3是从图2省略了第一栅电极和第一栅极绝缘膜的图2的视图。图4是在图1的线B-B上截取的剖视图。
参照图1至4，根据一些示例实施方式的半导体器件可以包括场绝缘膜105、第一外延沟道图案110、第二外延沟道图案115、第一型芯沟道图案120和第一栅电极130。
衬底100可以是硅衬底，或者可以包括诸如硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物和/或镓锑化物的其它材料。在一些实施方式中，衬底100可以是具有形成在其上的外延层的基底衬底。
第一型芯沟道图案120可以从衬底100突出。第一型芯沟道图案120可以在第一方向X1上伸长。
如图2和3所示，第一型芯沟道图案120可以直接连接到衬底100，然而示例实施方式不限于此。半导体区域还可以设置在第一型芯沟道图案120与衬底100之间以将第一型芯沟道图案120连接到衬底100。
第一外延沟道图案110和第二外延沟道图案115的每个可以在空间上与衬底100间隔开。第一外延沟道图案110和第二外延沟道图案115可以不直接连接到衬底100。此外，第一外延沟道图案110和第二外延沟道图案115可以不通过半导体区域直接连接到衬底100。
第一外延沟道图案110和第二外延沟道图案115的每个可以在第一方向X1上伸长。第一型芯沟道图案120可以被置于第一外延沟道图案110与第二外延沟道图案115之间。
在根据一些示例实施方式的半导体器件中，第一外延沟道图案110与第一型芯沟道图案120之间的距离L1可以与第二外延沟道图案115与第一型芯沟道图案120之间的距离L2基本上相同。
在根据一些示例实施方式的半导体器件中，第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115可以分别是多沟道有源图案。例如，第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115可以每个为鳍型图案。
第一型芯沟道图案120可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。
例如，第一型芯沟道图案120可以包括诸如硅或锗的元素半导体材料。此外，第一型芯沟道图案120可以包括化合物半导体，诸如例如IV-IV族化合物半导体或III-V族化合物半导体。
具体地，以IV-IV族化合物半导体为例，第一型芯沟道图案120可以是包括例如碳(C)、硅(Si)、锗(Ge)和/或锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是用IV族元素掺杂的这样的二元化合物或三元化合物。
以III-V族化合物半导体为例，第一型芯沟道图案120可以是二元化合物、三元化合物和四元化合物中的一种，其通过可以是铝(Al)、镓(Ga)和/或铟(In)中的至少一种的III族元素与可以是磷(P)、砷(As)和/或锑(Sb)中的一种的V族元素的组合而形成。
在根据一些示例实施方式的半导体器件中，第一外延沟道图案110和第二外延沟道图案115可以每个包括与第一型芯沟道图案120相同的半导体材料。
场绝缘膜105可以形成在衬底100上。场绝缘膜105可以部分地覆盖第一型芯沟道图案120的侧壁。场绝缘膜105不被插置在第一型芯沟道图案120与衬底100之间。也就是，场绝缘膜105不被插置在第一型芯沟道图案120的最下部与衬底100之间。
第一外延沟道图案110和第二外延沟道图案115可以每个被形成在场绝缘膜105上。换言之，场绝缘膜105可以被插置在第一外延沟道图案110与衬底100之间，以及在第二外延沟道图案115与衬底100之间。
场绝缘膜105可以覆盖第一外延沟道图案110的侧壁的一部分和第二外延沟道图案115的侧壁的一部分。
第一型芯沟道图案120的上表面、第一外延沟道图案110的上表面和第二外延沟道图案115的上表面可以每个比场绝缘膜105的上表面更远地向上突出。
场绝缘膜105可以包括例如氧化物膜、氮化物膜、氮氧化物膜和/或其组合中的一种。
此外，场绝缘膜105可以额外包括形成在第一型芯沟道图案120与场绝缘膜105之间的至少一个场衬垫膜。
当场绝缘膜105还包括场衬垫膜并且第一型芯沟道图案120包括硅时，场衬垫膜可以包括多晶硅、非晶硅、硅氮氧化物、硅氮化物和/或硅氧化物中的至少一种。当然，场衬垫膜可以取决于第一型芯沟道图案120中包括的材料而变化。
第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115的高度和宽度将参照图3被说明。此外，第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115与场绝缘膜105之间的位置关系将被说明。
第一型芯沟道图案120的高度h3可以大于第一外延沟道图案110的高度h1和第二外延沟道图案115的高度h2。第一外延沟道图案110的高度h1可以与第二外延沟道图案115的高度h2基本上相同。
场绝缘膜105可以被插置在第一外延沟道图案110与衬底100之间以及在第二外延沟道图案115与衬底100之间，但不在第一型芯沟道图案120与衬底100之间。因此，场绝缘膜105在此覆盖第一外延沟道图案110的侧壁的高度h12以及场绝缘膜105在此覆盖第二外延沟道图案115的侧壁的高度h22小于场绝缘膜105在此覆盖第一型芯沟道图案120的侧壁的高度h32。
然而，场绝缘膜105在此覆盖第一外延沟道图案110的侧壁的高度h12可以与场绝缘膜105在此覆盖第二外延沟道图案115的侧壁的高度h22基本上相同。
此外，从衬底100到第一型芯沟道图案120的最上部的高度h3可以等于或小于从衬底100到第一外延沟道图案110的最上部的高度h1+h13以及从衬底100到第二外延沟道图案115的最上部的高度h2+h23。
因此，第一型芯沟道图案120比场绝缘膜105的上表面更远地向上突出的高度h31可以等于或小于第一外延沟道图案110比场绝缘膜105的上表面更远地向上突出的高度h11以及第二外延沟道图案115比场绝缘膜105的上表面更远地向上突出的高度h21。
然而，第一外延沟道图案110比场绝缘膜105的上表面更远地向上突出的高度h11可以与第二外延沟道图案115比场绝缘膜105的上表面更远地向上突出的高度h21基本上相同。
位于第一外延沟道图案110与衬底100之间的场绝缘膜105的厚度h13可以基本上等于位于第二外延沟道图案115与衬底100之间的场绝缘膜105的厚度h23。
第一外延沟道图案110的宽度W1可以与第二外延沟道图案115的宽度W2基本上相同。然而，第一外延沟道图案110的宽度W1可以与第一型芯沟道图案120的宽度W3相同或不同。
场绝缘膜105可以包括第一场沟槽至第三场沟槽105ta、105tb和105tc。第三场沟槽105tc可以设置在第一场沟槽105ta与第二场沟槽105tb之间。
第三场沟槽105tc的深度h32可以大于第一场沟槽105ta的深度h12和第二场沟槽105tb的深度h22。
第一外延沟道图案110可以设置在第一场沟槽105ta中，第二外延沟道图案115可以设置在第二场沟槽105tb中。第一型芯沟道图案120可以形成在第三场沟槽105tc中。
第一栅电极130可以在第二方向Y1上延伸。第一栅电极130可以形成在形成于衬底100上的场绝缘膜105上。
如图1和2所示，第一栅电极130被示为交叉第一外延沟道图案110、第二外延沟道图案115和第一型芯沟道图案120，但这仅为了说明的方便而被提供，并且示例实施方式不限于此。
第一栅电极130可以围绕比场绝缘膜105的上表面更远地向上突出的第一外延沟道图案110、第二外延沟道图案115和第一型芯沟道图案120。
第一栅电极130可以包括例如钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlC-N)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(Ni-Pt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)和/或其组合中的至少一种。
第一栅电极130可以包括导电金属氧化物、导电金属氮氧化物等，和/或上述材料的氧化形式。
例如，第一栅电极130可以通过替换工艺(或后栅极工艺)形成，但不限于此。
栅极间隔物140可以形成在第一栅电极130的侧壁上。栅极间隔物140可以限定栅极沟槽130t。
栅极间隔物140可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅氧碳氮化物(SiOCN)和/或其组合中的至少一种。
第一栅极绝缘膜135可以沿比场绝缘膜105更远地向上突出的第一外延沟道图案110、第二外延沟道图案115和第一型芯沟道图案120的轮廓形成。第一栅极绝缘膜135可以沿栅极沟槽130t的侧壁和底表面延伸。
第一栅电极130可以形成在其中形成第一栅极绝缘膜135的栅极沟槽130t中。
此外，界面层还可以形成在第一栅极绝缘膜135与第一外延沟道图案110之间，在第一栅极绝缘膜135与第二外延沟道图案115之间，以及在第一栅极绝缘膜135与第一型芯沟道图案120之间。
第一栅极绝缘膜135可以包括具有比硅氧化物膜更高的介电常数的高k电介质材料。例如，第一栅极绝缘膜135可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、锶钡钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐中的一种或更多种。
源极/漏极区150可以形成在第一栅电极130的两侧上。源极/漏极区150可以形成在第一外延沟道图案110上。
源极/漏极区150可以包括外延图案，但不限于此。
单独的源极/漏极区可以每个形成在第一栅电极130两侧中的第二外延沟道图案115上，以及在第一栅电极130两侧中的第一型芯沟道图案120上。
层间绝缘膜190可以形成在场绝缘膜105上。层间绝缘膜190可以覆盖源极/漏极区150。层间绝缘膜190可以围绕栅极间隔物140的侧壁。
例如，层间绝缘膜190可以包括硅氧化物、硅氮化物、硅氮氧化物、可流动氧化物(FOX)、东燃硅氮烷(tonen silazane)(TOSZ)、无掺杂的二氧化硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强原硅酸四乙酯(PETEOS)、氟化物硅酸盐玻璃(FSG)、碳掺杂的硅氧化物(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料和/或其组合，但不限于此。
图5是被提供以说明根据一些示例实施方式的半导体器件的视图。图6是被提供以说明根据一些示例实施方式的半导体器件的视图。图7是被提供以说明根据一些示例实施方式的半导体器件的视图。图8是被提供以说明根据本公开的一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明上文参照图1至4未说明的差别。
参照图5，在根据一些示例实施方式的半导体器件中，场绝缘膜105可以不覆盖第一外延沟道图案110的侧壁和第二外延沟道图案115的侧壁。
第一外延沟道图案110的最下部和第二外延沟道图案115的最下部可以在场绝缘膜105上与场绝缘膜105接触。
参照图6，在根据一些示例实施方式的半导体器件中，第一外延沟道图案110的下表面可以包括第一小平面(facet)110fb。
此外，第二外延沟道图案115的下表面可以包括第二小平面115fb。
参照图7，在根据一些示例实施方式的半导体器件中，第一栅极绝缘膜135可以沿着第一外延沟道图案110的周界和第二外延沟道图案115的周界形成。
第一栅电极130可以被形成从而围绕第一外延沟道图案110的周界和第二外延沟道图案115的周界。第一栅电极130可以被插置在第一外延沟道图案110与场绝缘膜105之间，以及在第二外延沟道图案115与场绝缘膜105之间，但不限于此。
第一外延沟道图案110和第二外延沟道图案115在空间上与场绝缘膜105间隔开。第一外延沟道图案110和第二外延沟道图案115的每个可以不与场绝缘膜105接触。
第一型芯沟道图案120是鳍型图案，但第一外延沟道图案110和第二外延沟道图案115可以是与场绝缘膜105的上表面平行的线图案。
参照图8，在根据本公开的一些实施方式的半导体器件中，衬底100可以包括下衬底101以及形成在下衬底101的一个表面上的上衬底102。
例如，下衬底101可以是半导体衬底，上衬底102可以是绝缘膜衬底。
衬底100可以包括半导体衬底以及形成在半导体衬底的一个表面上的绝缘膜衬底。例如，衬底100可以是绝缘体上硅(SOI)和/或绝缘体上硅-锗(SGOI)，但不限于此。
图9是被提供以说明根据本公开的一些实施方式的半导体器件的示意顶视图。图10是在图9的线C-C上截取的剖视图。
关于图9，在根据一些示例实施方式的半导体器件中，第一垂直型芯沟道图案120_1、第一垂直外延沟道图案110_1和第二垂直外延沟道图案115_1可以每个是垂直于场绝缘膜105的上表面的线图案。
多个第一垂直型芯沟道图案120_1可以布置在第一方向X1上。多个第一垂直外延沟道图案110_1和多个第二垂直外延沟道图案115_1可以布置在第一方向X1上。
图9所示的多个第一垂直外延沟道图案110_1和多个第二垂直外延沟道图案115_1可以通过图案化图1中的第一外延沟道图案110和第二外延沟道图案115而形成。
如图9所示，多个第一垂直型芯沟道图案120_1可以彼此连接，多个第一垂直外延沟道图案110_1可以彼此分开，多个第二垂直外延沟道图案115_1可以彼此分开，但这仅为了说明的方便而被提供，并且示例实施方式不限于此。
第一垂直布置源极/漏极区151可以形成在第一垂直外延沟道图案110_1的每个的两端处。第二垂直布置源极/漏极区152可以形成在第二垂直外延沟道图案115_1的每个的两端处，第三垂直布置源极/漏极区153可以形成在第一垂直型芯沟道图案120_1的每个的两端处。
围绕第一垂直型芯沟道图案120_1、第一垂直外延沟道图案110_1和第二垂直外延沟道图案115_1的第一栅极绝缘膜135_1和第一栅电极130_1可以形成在第一垂直布置源极/漏极区151、第二垂直布置源极/漏极区152和第三垂直布置源极/漏极区153的每个之间。
层间绝缘膜190可以包括形成在第一栅电极130_1与场绝缘膜105之间的下层间绝缘膜191以及形成在第一栅电极130_1上的上层间绝缘膜192。
在图10中，第一栅极绝缘膜135_1所形成的形状仅为了说明性的目的，并且示例实施方式不限于此。也就是，第一栅极绝缘膜135_1可以不沿下层间绝缘膜191和上层间绝缘膜192延伸。
图11是被提供以说明根据本公开的一些实施方式的半导体器件的示意顶视图。图12是在图11的线A-A和D-D上截取的剖视图。
将简要描述图11中的第一区域I以供参考，因为描述中的一些将与上文参照图1至4提供的描述重叠。
参照图11至12，根据一些示例实施方式的半导体器件可以包括第一外延沟道图案110、第二外延沟道图案115、第三外延沟道图案210、第四外延沟道图案215、第一型芯沟道图案120、第一栅电极130和第二栅电极230。
衬底100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此间隔开或彼此连接。
在根据一些示例实施方式的半导体器件中，不同类型的晶体管可以形成在第一区域I和第二区域II中。当第一导电类型的晶体管形成在第一区域I中时，与第一导电类型不同的第二导电类型的晶体管可以形成在第二区域II中。
第一外延沟道图案110、第二外延沟道图案115、第一型芯沟道图案120和第一栅电极130可以形成在第一区域I中。
第三外延沟道图案210、第四外延沟道图案215、第二栅电极230可以形成在第二区域II中。
第三外延沟道图案210和第四外延沟道图案215的每个可以在第三方向X2上伸长。第三外延沟道图案210和第四外延沟道图案215的每个可以在空间上与衬底100间隔开。
第三外延沟道图案210和第四外延沟道图案215可以包括彼此相同的材料。然而，第三外延沟道图案210可以包括与第一外延沟道图案110不同的材料。
第三外延沟道图案210和第四外延沟道图案215可以每个包括诸如硅和/或锗的元素半导体材料，并包括IV-IV族化合物半导体和/或III-V族化合物半导体。
第三外延沟道图案210和第四外延沟道图案215可以每个为多沟道有源图案。例如，第三外延沟道图案210和第四外延沟道图案215可以每个为鳍型图案。
第一鳍型突起图案220p可以被置于第三外延沟道图案210与第四外延沟道图案215之间。第三外延沟道图案210和第四外延沟道图案215的间隔距离可以与第一鳍型突起图案220p的宽度基本上相同。
在图12中，第三外延沟道图案210和第四外延沟道图案215可以不与第一鳍型突起图案220p接触。也就是，第三外延沟道图案210的下表面和第四外延沟道图案215的下表面的每个可以高于第一鳍型突起图案220p的上表面。
第一鳍型突起图案220p可以包括与第三外延沟道图案210不同的材料。第一鳍型突起图案220p可以包括半导体材料。
第三外延沟道图案210和第四外延沟道图案215可以每个形成在场绝缘膜105上。场绝缘膜105可以被插置在第三外延沟道图案210与衬底100之间以及在第四外延沟道图案215与衬底100之间。
第三外延沟道图案210的上表面和第四外延沟道图案215的上表面的每个可以比场绝缘膜105的上表面更远地向上突出。场绝缘膜105可以部分地覆盖第三外延沟道图案210的侧壁和第四外延沟道图案215的侧壁。
场绝缘膜105可以覆盖第一鳍型突起图案220p的上表面。第一鳍型突起图案220p的上表面可以不比场绝缘膜105的上表面更远地向上突出。
在根据一些示例实施方式的半导体器件中，第一型芯沟道图案120的高度h3可以大于第三外延沟道图案210的高度h4和第四外延沟道图案215的高度h5。
第三外延沟道图案210的高度h4可以与第四外延沟道图案215的高度h5基本上相同。
场绝缘膜105可以被插置在第三外延沟道图案210与衬底100之间以及在第四外延沟道图案215与衬底100之间，但不在第一鳍型突起图案220p与衬底100之间。
第三外延沟道图案210的宽度W4可以与第四外延沟道图案215的宽度W5基本上相同。
当使用参照图33至37描述的制造方法时，第三外延沟道图案210的宽度W4可以等于第一外延沟道图案110与第一型芯沟道图案120之间的间隔距离，第四外延沟道图案215的宽度W5可以等于第二外延沟道图案115与第一型芯沟道图案120之间的间隔距离。
第二栅电极230可以在第四方向Y2上延伸。第二栅电极230可以形成在形成于衬底100上的场绝缘膜105上。
第二栅电极230可以围绕比场绝缘膜105的上表面更远地向上突出的第三外延沟道图案210和第四外延沟道图案215。
第二栅极绝缘膜235可以沿比场绝缘膜105更远地向上突出的第三外延沟道图案210和第四外延沟道图案215的轮廓形成。第二栅极绝缘膜235可以形成在场绝缘膜105与第二栅电极230之间。
在图11的线A-A上截取的剖视图类似于图2地被示出，但不限于此。在图11的线A-A上截取的剖视图可以类似于图5至8中的任何一个。在这种情况下，在图11的线D-D上截取的剖视图取决于在图11的线A-A上截取的剖视图而变化是当然可能的。
图13是被提供以说明根据一些示例实施方式的半导体器件的视图。图14是被提供以说明根据一些示例实施方式的半导体器件的视图。为了说明的方便，下面将主要说明上文参照图11和12未说明的差别。
参照图13，在根据一些示例实施方式的半导体器件中，第三外延沟道图案210和第四外延沟道图案215可以与第一鳍型突起图案220p接触。
第三外延沟道图案210的下表面和第四外延沟道图案215的下表面的每个可以低于第一鳍型突起图案220p的上表面。
参照图14，在根据一些示例实施方式的半导体器件中，在第三外延沟道图案210与第四外延沟道图案215之间没有从衬底100突出的鳍型突起图案。
在半导体器件的制造中，当用于形成第三外延沟道图案210和第四外延沟道图案215的型芯图案全部被去除时，可以没有第一鳍型突起图案(图12中的220p)。
图15是被提供以说明根据本公开的一些实施方式的半导体器件的示意顶视图。图16是在图15的线A-A和D-D上截取的剖视图。为了说明的方便，下面将主要说明上文参照图11和12未说明的差别。
参照图15和16，根据一些实施方式的半导体器件可以包括第一外延沟道图案110、第二外延沟道图案115、第三外延沟道图案210、第四外延沟道图案215、第一栅电极130、第二栅电极230、第一鳍型突起图案220p和第二鳍型突起图案120p。
第一外延沟道图案110、第二外延沟道图案115、第二鳍型突起图案120p和第一栅电极130可以形成在第一区域I中。
第三外延沟道图案210、第四外延沟道图案215、第一鳍型突起图案220p和第二栅电极230可以形成在第二区域II中。
第一外延沟道图案110和第二外延沟道图案115的每个可以在空间上与衬底100间隔开。
第二鳍型突起图案120p可以被置于第一外延沟道图案110与第二外延沟道图案115之间。第一外延沟道图案110与第二外延沟道图案115之间的间隔距离可以与第二鳍型突起图案120p的宽度基本上相同。
第一外延沟道图案110和第二外延沟道图案115可以不与第二鳍型突起图案120p接触。第一外延沟道图案110的下表面和第二外延沟道图案115的下表面的每个可以高于第二鳍型突起图案120p的上表面。
第二鳍型突起图案120p可以包括与第一外延沟道图案110不同的材料。
此外，第一鳍型突起图案220p可以包括与第三外延沟道图案210和衬底100不同的材料。第一鳍型突起图案220p可以包括与第二鳍型突起图案120p不同的材料。
场绝缘膜105可以覆盖第一鳍型突起图案220p的上表面和第二鳍型突起图案120p的上表面。第一鳍型突起图案220p的上表面和第二鳍型突起图案120p的上表面可以不比场绝缘膜105的上表面更远地向上突出。
第一外延沟道图案110的高度h1可以与第二外延沟道图案115的高度h2相同，第三外延沟道图案210的高度h4可以与第四外延沟道图案215的高度h5相同。
如图16所示，第一外延沟道图案110可以不与第二鳍型突起图案120p接触，第三外延沟道图案210可以不与第一鳍型突起图案220p接触，然而示例实施方式不限于此。
第一外延沟道图案110可以与第二鳍型突起图案120p接触，或者第三外延沟道图案210可以与第一鳍型突起图案220p接触。
在一些实施方式中，类似于参照图14的描述，可以不形成第一鳍型突起图案220p和第二鳍型突起图案120p。
图17至26是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。图18是在图17的线E-E上截取的剖视图。
参照图17和18，第一硬掩模图案2001可以形成在衬底100上并在第一方向X1上延伸。
例如，第一硬掩模图案2001可以包括硅氮化物、硅氮氧化物、硅氧化物和/或其组合中的至少一种。
在描述根据一些示例实施方式的制造半导体器件的方法中，假设衬底100是硅衬底。
现在将参照其为剖视图的图18描述一示例实施方式。
参照图19，第一型芯沟道图案120可以使用第一硬掩模图案2001形成在衬底100上。
衬底100的一部分可以通过使用第一硬掩模图案2001作为蚀刻掩模被去除。结果，第一型芯沟道图案120被形成，从衬底100突出，并在第一方向X1上伸长。第一型芯沟道图案120可以具有鳍型图案的形状。
例如，通过蚀刻衬底100的一部分而形成的第一型芯沟道图案120可以是硅鳍型图案。一些实施方式提供当具有与衬底100不同的材料的外延层形成在衬底100上时，则第一型芯沟道图案120可以包括该外延层中包括的材料。
参照图20，下场绝缘膜105b形成在衬底100上。下场绝缘膜105b部分地覆盖第一型芯沟道图案120的侧壁。
第一型芯沟道图案120的一部分和第一硬掩模图案2001可以比下场绝缘膜105b的上表面更远地向上突出。
下场绝缘膜105b可以包括例如氧化物膜、氮化物膜、氮氧化物膜和/或其组合中的一种。
例如，覆盖第一型芯沟道图案120和第一硬掩模图案2001的初步下场绝缘膜形成在衬底100上。初步下场绝缘膜的一部分可以被去除以暴露第一型芯沟道图案120的一部分和第一硬掩模图案2001。结果，下场绝缘膜105b形成在衬底100上。
第一硬掩模图案2001可以被留在第一型芯沟道图案120的上表面上。
参照图21，第一半导体膜111形成在下场绝缘膜105b上。第一半导体膜111沿比下场绝缘膜105b的上表面更远地向上突出的第一型芯沟道图案120的侧壁和第一硬掩模图案2001延伸。
第一半导体膜111形成在第一型芯沟道图案120的侧壁上，并沿第一硬掩模图案2001的轮廓形成。也就是，第一半导体膜111可以沿比下场绝缘膜105b的上表面更远地向上突出的第一型芯沟道图案120的侧壁和第一硬掩模图案2001的轮廓形成。
例如，第一半导体膜111可以通过使用外延工艺被形成。例如，在根据一些示例实施方式的制造半导体器件的方法中，第一半导体膜111可以包括具有对第一型芯沟道图案120的蚀刻选择性的半导体材料，诸如包括硅锗。
第一半导体膜111取决于第一型芯沟道图案120的材料而包括其它材料是当然可能的。
如图21所示，第一半导体膜111没有生长在第一半导体膜111与下场绝缘膜105b的上表面之间的小平面。然而，这仅为了说明的方便而被这样示出，并且示例实施方式不限于此。第一半导体膜111可以包括在第一半导体膜111与下场绝缘膜105b的上表面之间的小平面是当然可能的。
第一半导体膜111可以形成在其为绝缘材料的第一硬掩模图案2001上，但不沿其为绝缘材料的下场绝缘膜105b的上表面形成。也就是，虽然第一硬掩模图案2001和下场绝缘膜105b是绝缘材料，但第一半导体膜111可以形成在第一硬掩模图案2001上，但不形成在下场绝缘膜105b的上表面上。
例如，这样的差别的原因可以如下被说明。
例如，下场绝缘膜105b可以包括氧化物，第一硬掩模图案2001可以包括氮化物。由于绝缘材料的差别，第一半导体膜111可以形成在第一硬掩模图案2001上，但不形成在下场绝缘膜105b的上表面上。
在一些实施方式中，第一硬掩模图案2001的尺寸小于下场绝缘膜105b的尺寸。也就是，由于尺寸的差别，第一半导体膜111可以形成在第一硬掩模图案2001上，但不形成在下场绝缘膜105b的上表面上。
上文说明了能引起第一半导体膜111的生长的变化的一些示例原因，但本公开当然不限于此。
参照图22，覆盖第一半导体膜111的支持绝缘膜50形成在下场绝缘膜105b上。
支持绝缘膜50可以是用于形成稍后形成的第一外延沟道图案110和第二外延沟道图案115的牺牲绝缘膜，并且可以是场绝缘膜105的一部分(图25)。
参照图23A和23B，第一型芯沟道图案120的上表面可以被暴露，以在第一型芯沟道图案120的侧壁上形成第一外延沟道图案110和第二外延沟道图案115。
在图23A中，支持绝缘膜50可以通过使用第一硬掩模图案2001作为蚀刻停止膜而被部分地去除以被平坦化。
随着支持绝缘膜50的平坦化，第一半导体膜111的沿第一硬掩模图案2001形成的至少一部分可以被去除。此外，第一硬掩模图案2001可以被暴露。
参照图23B，第一硬掩模图案2001可以被去除以暴露第一型芯沟道图案120的上表面。在第一硬掩模图案2001的去除期间，第一外延沟道图案110的一部分、第二外延沟道图案115的一部分和支持绝缘膜50的一部分也可以被去除。
结果，第一型芯沟道图案120的上表面、第一外延沟道图案110的上表面和第二外延沟道图案115的上表面可以位于相同的平面上。也就是，从衬底100到第一外延沟道图案110的上表面的高度以及从衬底100到第二外延沟道图案115的上表面的高度可以基本上等于从衬底100到第一型芯沟道图案120的上表面的高度。
与上述实施方式不同，在如图23A所示的状态下，可以去除第一硬掩模图案2001而没有去除第一外延沟道图案110的一部分和第二外延沟道图案115的一部分，或者没有去除第一外延沟道图案110的一部分和第二外延沟道图案115的一部分第一硬掩模图案2001的厚度。
在这种情况下，第一外延沟道图案110的上表面和第二外延沟道图案115的上表面可以高于第一型芯沟道图案120的上表面。也就是，从衬底100到第一外延沟道图案110的上表面的高度以及从衬底100到第二外延沟道图案115的上表面的高度可以基本上高于从衬底100到第一型芯沟道图案120的上表面的高度。
现在将参照图24-26描述一示例实施方式。
参照图24，第一型芯沟道图案120可以被部分地去除以在衬底100上形成第二鳍型突起图案120p。
第一型芯沟道图案120的一部分可以利用相对于第一外延沟道图案110和第二外延沟道图案115的蚀刻选择性被去除。
如图24所示，第二鳍型突起图案120p可以不与第一外延沟道图案110和第二外延沟道图案115接触，但不限于此。
此外，第一型芯沟道图案120可以被完全去除，使得第二鳍型突起图案120p可以不被形成。
参照图25，场绝缘膜105可以形成在衬底100上从而部分地覆盖第一外延沟道图案110的侧壁和第二外延沟道图案115的侧壁。场绝缘膜105可以覆盖第二鳍型突起图案120p的上表面。
场绝缘膜105可以包括下场绝缘膜105b以及在下场绝缘膜105b上的附加绝缘膜。
如图25所示，场绝缘膜105可以部分地覆盖第一外延沟道图案110的侧壁和第二外延沟道图案115的侧壁，但不限于此。场绝缘膜105可以不覆盖第一外延沟道图案110的侧壁和第二外延沟道图案115的侧壁是当然可能的。
参照图26，第一栅极绝缘膜135沿着比场绝缘膜105的上表面更远地向上突出的第一外延沟道图案110和第二外延沟道图案115以及场绝缘膜105的上表面形成。
第一栅极绝缘膜135形成在场绝缘膜105、第一外延沟道图案110和第二外延沟道图案115上。
交叉第一外延沟道图案110和第二外延沟道图案115的第一栅电极130形成在第一栅极绝缘膜135上。
在第一栅极绝缘膜135形成之前，当场绝缘膜105的一部分被去除时，第一外延沟道图案110和第二外延沟道图案115可以与场绝缘膜105的上表面间隔开，并具有与线图案相似的形状。
图27至30是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。图27可以涉及在图21之后执行的工艺。
参照图27，第二半导体膜112形成在第一半导体膜111上。
第二半导体膜112可以沿第一半导体膜111的轮廓形成。第二半导体膜112形成在第一型芯沟道图案120的侧壁上，并沿第一硬掩模图案2001的轮廓形成。
例如，第二半导体膜112可以通过使用外延工艺而形成。在根据一些示例实施方式的制造半导体器件的方法中，第二半导体膜112可以包括具有对第一半导体膜111的蚀刻选择性的半导体材料。此外，例如，第二半导体膜112可以包括与第一型芯沟道图案120相同的半导体材料。
第一半导体膜111和第二半导体膜112可以按该次序沿比下场绝缘膜105b的上表面更远地向上突出的第一型芯沟道图案120的侧壁和第一硬掩模图案2001的轮廓形成。
参照图28，覆盖第二半导体膜112的支持绝缘膜50形成在下场绝缘膜105b上。
参照图29，支持绝缘膜50的一部分可以被去除以暴露第一型芯沟道图案120的上表面。
第一牺牲外延沟道图案110d和第二牺牲外延沟道图案115d可以形成在第一型芯沟道图案120的侧壁上。第一外延沟道图案110和第二外延沟道图案115可以分别形成在第一牺牲外延沟道图案110d和第二牺牲外延沟道图案115d上。
也就是，第一牺牲外延沟道图案110d和第一外延沟道图案110可以顺序地形成在第一型芯沟道图案120的一个侧壁上。第二牺牲外延沟道图案115d和第二外延沟道图案115可以顺序地形成在第一型芯沟道图案120的另一个侧壁上。
第一半导体膜111的沿第一硬掩模图案2001形成的至少一部分被去除以形成第一牺牲外延沟道图案110d和第二牺牲外延沟道图案115d。
此外，第二半导体膜112的沿第一硬掩模图案2001形成的至少一部分被去除以形成第一外延沟道图案110和第二外延沟道图案115。
参照图30，第一牺牲外延沟道图案110d和第二牺牲外延沟道图案115d可以被去除。
第一牺牲外延沟道图案110d可以被去除以在第一型芯沟道图案120与第一外延沟道图案110之间形成空间。此外，第二牺牲外延沟道图案115d可以被去除以在第一型芯沟道图案120与第二外延沟道图案115之间形成空间。
图31和32是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。图31可以是示出在图30之后执行的工艺的顶视图。
参照图31，场绝缘膜105可以被形成从而部分地覆盖第一型芯沟道图案120的侧壁、第一外延沟道图案110的侧壁和第二外延沟道图案115的侧壁。
参照图32，比场绝缘膜105更远地向上突出的第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115可以被图案化。
结果，多个第一垂直型芯沟道图案120_1、多个第一垂直外延沟道图案110_1和多个第二垂直外延沟道图案115_1可以形成在场绝缘膜105上。
然后，类似于图10，垂直晶体管可以使用多个第一垂直型芯沟道图案120_1、多个第一垂直外延沟道图案110_1和多个第二垂直外延沟道图案115_1来制造。
图33A至37是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。图33B是在图33A的线E-E和F-F上截取的剖视图。
将简要描述图33A和33B中的第一区域I以供参考，因为描述中的一些将与上文参照图17至20提供的描述重叠。
参照图33A和33B，第一型芯沟道图案120可以使用第一硬掩模图案2001形成在第一区域I中的衬底100上。第二型芯沟道图案220可以使用第二硬掩模图案2002形成在第二区域II中的衬底100上。
第一型芯沟道图案120可以在第一方向X1上伸长，第二型芯沟道图案220可以在第三方向X2上伸长。
第一型芯沟道图案120和第二型芯沟道图案220可以包括彼此相同的材料。
然后，下场绝缘膜105b形成在衬底100上。下场绝缘膜105b可以部分地覆盖第一型芯沟道图案120的侧壁和第二型芯沟道图案220的侧壁。
参照图34，第一半导体膜111和第三半导体膜211形成在下场绝缘膜105b上。
第三半导体膜211沿比下场绝缘膜105b的上表面更远地向上突出的第二型芯沟道图案220的侧壁和第二硬掩模图案2002的轮廓延伸。
第三半导体膜211形成在第二型芯沟道图案220的侧壁上，并沿第二硬掩模图案2002的轮廓形成。
例如，第一半导体膜111和第三半导体膜211可以通过使用外延工艺而形成。第一半导体膜111和第三半导体膜211可以包括彼此相同的材料。
接着，第二半导体膜112形成在第一半导体膜111上。此外，第四半导体膜212形成在第三半导体膜211上。
第四半导体膜212可以沿第一半导体膜111的轮廓形成。第四半导体膜212形成在第二型芯沟道图案220的侧壁上，并沿第二硬掩模图案2002的轮廓形成。
例如，第二半导体膜112和第四半导体膜212可以通过使用外延工艺形成。第二半导体膜112和第四半导体膜212可以包括彼此相同的材料。例如，第四半导体膜212可以包括与第二型芯沟道图案220相同的半导体材料。
接着，覆盖第二半导体膜112和第四半导体膜212的支持绝缘膜50形成在下场绝缘膜105b上。
参照图35，支持绝缘膜50的一部分可以被去除以暴露第一型芯沟道图案120的上表面和第二型芯沟道图案220的上表面。
第三外延沟道图案210和第四外延沟道图案215可以形成在第二型芯沟道图案220的侧壁上。第三牺牲外延沟道图案210d和第四牺牲外延沟道图案215d可以分别形成在第三外延沟道图案210和第四外延沟道图案215上。
也就是，第三外延沟道图案210和第三牺牲外延沟道图案210d可以顺序地形成在第二型芯沟道图案220的一个侧壁上。第四外延沟道图案215和第四牺牲外延沟道图案215d可以顺序地形成在第二型芯沟道图案220的另一个侧壁上。
第三半导体膜211的沿第二硬掩模图案2002形成的至少一部分被去除以形成第三外延沟道图案210和第四外延沟道图案215。
此外，第四半导体膜212的沿第二硬掩模图案2002形成的至少一部分被去除以形成第三牺牲外延沟道图案210d和第四牺牲外延沟道图案215d。
参照图36，第一掩模图案2003可以形成在第二型芯沟道图案220、第三外延沟道图案210和第四外延沟道图案215上。
第一牺牲外延沟道图案110d和第二牺牲外延沟道图案115d可以使用第一掩模图案2003被去除。
接着，第一掩模图案2003可以被去除。
参照图37，第二掩模图案2004可以形成在第一型芯沟道图案120、第一外延沟道图案110和第二外延沟道图案115上。
第二型芯沟道图案220的一部分、第三牺牲外延沟道图案210d和第四牺牲外延沟道图案215d可以使用第二掩模图案2004被去除。
第一鳍型突起图案220p可以形成在第三外延沟道图案210与第四外延沟道图案215之间，但不限于此。
图38至43是示出制造的中间阶段的视图，其被提供以说明根据一些示例实施方式的制造半导体器件的方法。
参照图38，外延膜220e形成在第二区域II中的衬底100上。
例如，外延膜220e可以通过使用外延工艺形成。外延膜220e可以包括与衬底100不同的半导体材料。
外延膜220e可以在去除第二区域II中的衬底100的一部分之后被形成，但不限于此。
接着，第一硬掩模图案2001可以形成在第一区域I中的衬底100上，第二硬掩模图案2002可以形成在第二区域II中的外延膜220e上。
参照图39，第一型芯沟道图案120可以使用第一硬掩模图案2001形成在第一区域I中，第二型芯沟道图案220可以使用第二硬掩模图案2002形成在第二区域II中。
第一型芯沟道图案120可以通过图案化衬底100而形成，第二型芯沟道图案220可以通过图案化外延膜220e而形成。
第一型芯沟道图案120和第二型芯沟道图案220可以包括彼此不同的材料。
然后，下场绝缘膜105b形成在衬底100上。
参照图40，第一半导体膜111形成在下场绝缘膜105b上。第一半导体膜111沿比下场绝缘膜105b的上表面更远地向上突出的第一型芯沟道图案120的侧壁和第一硬掩模图案2001的轮廓延伸。
第一半导体膜111可以包括具有对第一型芯沟道图案120的蚀刻选择性的半导体材料。例如，当第一型芯沟道图案120是硅图案时，第一半导体膜111可以是硅锗，但不限于此。
此外，第五半导体膜213形成在下场绝缘膜105b上。第五半导体膜213沿比下场绝缘膜105b的上表面更远地向上突出的第二型芯沟道图案220的侧壁和第二硬掩模图案2002的轮廓延伸。
第五半导体膜213可以包括具有对第二型芯沟道图案220的蚀刻选择性的半导体材料。例如，当第二型芯沟道图案220是硅锗图案时，第五半导体膜213可以是硅膜，但不限于此。
接着，覆盖第一半导体膜111和第五半导体膜213的支持绝缘膜50形成在下场绝缘膜105b上。
参照图41，支持绝缘膜50的一部分可以被去除以暴露第一型芯沟道图案120的上表面和第二型芯沟道图案220的上表面。
第一半导体膜111的沿第一硬掩模图案2001形成的至少一部分被去除从而在第一型芯沟道图案120的侧壁上形成第一外延沟道图案110和第二外延沟道图案115。
第五半导体膜213的沿第二硬掩模图案2002形成的至少一部分被去除从而在第二型芯沟道图案220的侧壁上形成第三外延沟道图案210和第四外延沟道图案215。
参照图42，第一掩模图案2003可以形成在第二型芯沟道图案220、第三外延沟道图案210和第四外延沟道图案215上。
第一型芯沟道图案120的至少一部分可以使用第一掩模图案2003被去除。
第二鳍型突起图案120p可以形成在第一外延沟道图案110与第二外延沟道图案115之间，但不限于此。
接着，第一掩模图案2003可以被去除。
参照图43，第二掩模图案2004可以形成在第一外延沟道图案110和第二外延沟道图案115上。
第二型芯沟道图案220的至少一部分可以使用第二掩模图案2004被去除。
第一鳍型突起图案220p可以形成在第三外延沟道图案210与第四外延沟道图案215之间，但不限于此。
在结束详细描述中，本领域技术人员将理解，可以对优选实施方式进行许多变化和修改而基本上不背离本发明构思的原理。因此，本发明所公开的优选实施方式仅在通用和描述性的意义上被使用，并且不为了限制的目的。
本申请要求2016年6月23日在韩国知识产权局提交的韩国专利申请第10-2016-0078593号的优先权及从其获得的所有权益，其内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
第一多沟道有源图案，其从衬底突出并具有第一高度；
第二多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第二高度；以及
栅电极，其在所述衬底上、交叉所述第一多沟道有源图案和所述第二多沟道有源图案。
2.如权利要求1所述的半导体器件，其中从所述衬底到所述第一多沟道有源图案的最上部的高度等于或小于从所述衬底到所述第二多沟道有源图案的最上部的高度。
3.如权利要求1所述的半导体器件，还包括在所述衬底上的场绝缘膜，
其中所述场绝缘膜被插置在所述衬底与所述第二多沟道有源图案之间。
4.如权利要求3所述的半导体器件，其中所述场绝缘膜覆盖所述第一多沟道有源图案的侧壁的一部分和所述第二多沟道有源图案的侧壁的一部分。
5.如权利要求3所述的半导体器件，其中所述场绝缘膜不被插置在所述第一多沟道有源图案与所述衬底之间。
6.如权利要求1所述的半导体器件，还包括第三多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度，
其中所述第一多沟道有源图案位于所述第二多沟道有源图案与所述第三多沟道有源图案之间。
7.如权利要求6所述的半导体器件，其中从所述衬底到所述第一多沟道有源图案的最上部的高度等于或小于从所述衬底到所述第三多沟道有源图案的最上部的高度。
8.如权利要求6所述的半导体器件，其中所述第一多沟道有源图案与所述第二多沟道有源图案之间的距离基本上等于所述第一多沟道有源图案与所述第三多沟道有源图案之间的距离。
9.如权利要求1所述的半导体器件，其中所述衬底包括第一区域和第二区域，
所述第一多沟道有源图案和所述第二多沟道有源图案形成在所述第一区域中，以及
所述半导体器件还包括第三多沟道有源图案，其在所述第二区域中的所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度。
10.如权利要求9所述的半导体器件，还包括在所述衬底上的场绝缘膜，
其中所述场绝缘膜被插置在所述衬底与所述第二多沟道有源图案之间，以及在所述衬底与所述第三多沟道有源图案之间。
11.如权利要求9所述的半导体器件，其中所述第二多沟道有源图案包括与所述第三多沟道有源图案不同的材料。
12.如权利要求9所述的半导体器件，其中所述第一区域是其中形成第一导电类型的晶体管的区域，以及所述第二区域是其中形成与所述第一导电类型不同的第二导电类型的晶体管的区域。
13.一种半导体器件，包括：
第一多沟道有源图案，其在衬底上具有第一高度；
第二多沟道有源图案，其在所述衬底上、具有小于所述第一高度的第二高度；
场绝缘膜，其在所述衬底上、部分地覆盖所述第一多沟道有源图案的侧壁和所述第二多沟道有源图案的侧壁；以及
栅电极，其在所述场绝缘膜上、交叉所述第一多沟道有源图案和所述第二多沟道有源图案，
其中从所述衬底到所述第一多沟道有源图案的最上部的高度等于或小于从所述衬底到所述第二多沟道有源图案的最上部的高度。
14.如权利要求13所述的半导体器件，其中所述场绝缘膜在此覆盖所述第一多沟道有源图案的所述侧壁的高度大于所述场绝缘膜在此覆盖所述第二多沟道有源图案的所述侧壁的高度。
15.如权利要求13所述的半导体器件，其中所述场绝缘膜被插置在所述衬底与所述第二多沟道有源图案之间，以及不被插置在所述衬底与所述第一多沟道有源图案之间。
16.一种半导体器件，包括：
在衬底上具有第一高度的第一多沟道有源图案，所述第一多沟道有源图案与所述衬底间隔开；
在所述衬底上具有第二高度的第二多沟道有源图案，所述第二多沟道有源图案与所述衬底间隔开，所述第二高度不同于所述第一高度；
场绝缘膜，其在所述衬底上、覆盖所述第一多沟道有源图案的侧壁和所述第二多沟道有源图案的侧壁、被插置在所述第二多沟道有源图案与所述衬底之间；以及
栅电极，其在所述衬底上、交叉所述第一多沟道有源图案和所述第二多沟道有源图案。
17.如权利要求16所述的半导体器件，其中所述场绝缘膜沿所述第一多沟道有源图案的所述侧壁的一部分以及沿所述第二多沟道有源图案的所述侧壁的一部分形成。
18.如权利要求17所述的半导体器件，还包括第三多沟道有源图案，其在所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度，
其中所述第一多沟道有源图案位于所述第二多沟道有源图案与所述第三多沟道有源图案之间。
19.如权利要求17所述的半导体器件，其中所述衬底包括第一区域和第二区域，
其中所述第一多沟道有源图案和所述第二多沟道有源图案形成在所述第一区域中，
其中所述半导体器件还包括第三多沟道有源图案，其在所述第二区域中的所述衬底上、与所述衬底间隔开、并具有小于所述第一高度的第三高度，以及
其中所述第一区域是其中形成第一导电类型的晶体管的区域，以及所述第二区域是其中形成与所述第一导电类型不同的第二导电类型的晶体管的区域。
20.如权利要求19所述的半导体器件，
其中所述场绝缘膜被插置在所述衬底与所述第三多沟道有源图案之间，以及
其中所述第二多沟道有源图案包括与所述第三多沟道有源图案不同的材料。
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