CN106098554B - 栅极上的缓冲层及其形成方法 - Google Patents

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Abstract

描述了栅极上的缓冲层及其形成方法。根据一个方法实施例，形成栅极结构。该栅极机构包括位于衬底上方的栅极电介质，位于栅极电介质上方的功函调整层，位于功函调整层上方的含金属材料。缓冲层形成在含金属材料上。介电材料形成在缓冲层上。根据一种结构实施例，栅极结构包括高k栅极电介质和金属栅电极。缓冲层位于金属栅电极上。电介质盖位于缓冲层上。层间电介质位于衬底上方以及围绕栅极结构。层间电介质的顶面与电介质盖的顶面共面。

Description

栅极上的缓冲层及其形成方法
本申请要求于2015年4月30日提交的题目为“Buffer Layer on Gate andMethods of Forming the Same”的美国临时专利申请第62/155,263号的优先权和益处，其全部内容通过引用结合于此，作为参考。
技术领域
本发明涉及栅极上的缓冲层及其形成方法。
背景技术
例如，半导体器件用于各种电子应用中，诸如个人电脑、移动手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造半导体器件。
晶体管是在半导体器件中经常会用到的元件。例如，在单个集成电路(IC)上可能有大量的晶体管(例如，成百的，上千的或成百万的晶体管)。在半导体器件制造中常见的一种类型的晶体管是金属氧化物半导体场效应晶体管(MOSFET)。平面型晶体管(例如，平面MOSFET)通常包括设置在衬底中的沟道区上方的栅极电介质，以及在栅极电介质上方形成的栅电极。晶体管的源极区和漏极区形成在沟道区的两侧。
多栅极场效应晶体管(MuGFET)是半导体技术中近期的发展。一种类型的MuGFET被称为FinFET，该FinFET是一种具有鳍状半导体材料的晶体管结构，该鳍状半导体沟道垂直地凸起到集成电路的半导体表面之外。
发明内容
为解决现有技术中存在的问题，根据本发明的一个方面提供了一种方法，包括：
形成栅极结构，所述栅极结构包括：
位于衬底上方的栅极电介质，
位于所述栅极电介质上方的功函调整层，
以及位于所述功函调整层上方的含金属材料；
在所述含金属材料上形成缓冲层；以及
在所述缓冲层上形成介电材料。
根据本发明的一个实施例，所述缓冲层是所述含金属材料的氧化物。
根据本发明的一个实施例，形成所述缓冲层包括使用含氧等离子体工艺。
根据本发明的一个实施例，形成所述缓冲层包括使用热氧化工艺。
根据本发明的一个实施例，形成所述缓冲层包括打破真空以将所述含金属材料暴露于自然环境。
根据本发明的一个实施例，还包括：
在所述衬底中以及在所述栅极结构的相反两侧上形成第一源极/漏极区以及第二源极/漏极区；以及
在所述衬底上方形成层间电介质，所述缓冲层处于低于所述层间电介质的顶面的水平面，所述介电材料的顶面与所述层间电介质的顶面共面。
根据本发明的一个实施例，形成所述栅极结构还包括：
在所述衬底上方形成伪栅极结构，
沿着所述伪栅极结构的侧壁形成栅极间隔件，以及
去除所述伪栅极结构以形成露出所述衬底的开口，所述栅极间隔件限定所述开口的侧壁，并且
其中：所述栅极电介质共形形成在所述开口中，并且，形成所述含金属材料包括在形成所述缓冲层之前使在所述栅极间隔件的顶部部分下面的所述含金属材料开槽。
根据本发明的另一方面，提供了一种方法，包括：
在衬底上方形成伪栅极结构；
在所述衬底中以及在所述伪栅极结构的相反两侧形成第一源极/漏极区和第二源极/漏极区；
在所述衬底上方以及围绕所述伪栅极结构形成层间电介质；
通过去除所述伪栅极结构穿过所述层间电介质形成开口；
在所述开口中共形形成分层结构，所述分层结构包括围着所述开口的侧壁和底面的栅极介电层以及沿着所述栅极介电层的覆盖层；
在所述分层结构上以及在所述开口中形成金属电极；
在所述金属电极上以及在所述开口中形成氧化物层；
以及在所述氧化物层以及在所述开口中形成电介质盖。
根据本发明的一个实施例，形成所述氧化物层包括使用含氧等离子体工艺。
根据本发明的一个实施例，形成所述氧化物层包括使用热氧化工艺。
根据本发明的一个实施例，形成所述氧化物层包括将所述金属电极暴露于自然环境。
根据本发明的一个实施例，所述氧化物层包括所述金属电极的金属的氧化物。
根据本发明的一个实施例，所述电介质盖的顶面与所述层间电介质的顶面共面。
根据本发明的一个实施例，所述氧化物层的密度等于或大于1.5g/cm3。
根据本发明的一个实施例，所述氧化物层没有孔。
根据本发明的又一方面，提供了一种结构，包括：
位于衬底中的第一源极/漏极区和第二源极/漏极区；
位于所述衬底上方并设置在所述第一源极/漏极区与所述第二源极/漏极区之间的栅极结构，所述栅极结构包括高k栅极电介质和金属栅电极；
位于所述金属栅电极上的氧化物层；
位于所述氧化物层上的电介质盖；
以及位于所述衬底上方并围绕所述栅极结构的层间电介质，所述层间电介质的顶面与所述电介质盖的顶面共面。
根据本发明的一个实施例，所述氧化物层的密度等于或大于1.5g/cm3。
根据本发明的一个实施例，所述氧化物层没有孔。
根据本发明的一个实施例，所述氧化物层包括所述金属栅电极的金属的氧化物。
根据本发明的一个实施例，所述栅极结构还包括设置在所述高k栅极电介质与所述金属栅电极之间的功函调整材料。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了清楚讨论，各个部件的尺寸可以任意地增大或缩小。
图1是根据一些实施例的三维视图中的一般鳍式场效应晶体管(finFET)的实例。
图2、图3、图4A、图4B、图5至图14、图15A和图15B是根据一些实施例的在FinFET的制造中的中间阶段的截面图。
图16是根据一些实施例的栅极结构的放大图。
具体实施方式
以下公开提供了许多不同的用于实施本发明的不同特征的实施例或实例。以下描述组件或布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成其他部件使得第一部件和第二部分不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复是为了简化和清楚的目的，并且其本身并不表示所讨论的多个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的定向之外，空间关系术语还应包括处于使用或操作中的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他方位上)，以及本文使用的空间相对描述符可以同样地作相应的解释。
根据各个实施例，提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成finFET的中间阶段。本文讨论的一些实施例是在使用了栅极最后工艺形成finFET的背景下进行的讨论。一些实施例考虑到了用在平面器件(诸如，平面FET)中的各方面。讨论了实施例的一些变型。本领域的普通技术人员将容易地理解，可以进行其他修改，这些修改都预期包含在其他实施例的范围内。尽管以特定顺序讨论了方法实施例，但是可以以任何逻辑顺序执行各种其他方法实施例，并且可以包括本文描述的更少或更多的步骤。
图1示出了常见的finFET 20的实例的三维视图。该finFET 20包括衬底22上的鳍26。衬底22包括隔离区24，鳍26从相邻的隔离区24伸出并且伸出到相邻的隔离区24之上。栅极电介质28沿着鳍26的侧壁并位于鳍26的顶面上方，栅电极30位于栅极电介质28上方。源极/漏极区32和34相对于栅极电介质28和栅电极30设置在鳍26的相反两侧中。图1进一步示出了在后面的附图中使用的参考截面。截面A-A穿过finFET 20的沟道、栅极电介质28以及栅电极30。截面B-B垂直于截面A-A并且沿着鳍26的纵向轴线，例如，沿着源极/漏极区32和34之间的电流的方向。为清楚起见，随后的附图提到了这些参考截面。
图2至图15B是根据示例性实施例的在FinFET的制造中的中间阶段的截面图。图2、图3和图4A示出了图1中所示的参考截面A-A，但是示出了多个鳍。图4B、图5至图14以及图15A示出了图1中所示的参考截面A-A，但是示出了多个finFET。图15B示出了图15A中所示的finFET的参考截面A-A。
图2示出了衬底40。衬底40可以是半导体衬底，诸如块状半导体衬底、绝缘体上半导体(SOI)衬底、多层或梯度衬底等。衬底40可以包括半导体材料，诸如元素半导体，包括Si和Ge；化合物半导体或合金半导体，包括SiC、SiGe、GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb和/或GaInAsP；或它们的组合。衬底40可以是掺杂的或未掺杂的。在一个具体实例中，衬底40是块状硅衬底。
图3示出了鳍42以及相邻的鳍42之间的隔离区44的形成。在图3中，鳍42在衬底中形成。在一些实施例中，通过在衬底40中蚀刻沟槽可在衬底40中形成鳍42。蚀刻可以是任意可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
进一步如图3所示，在相邻的鳍42之间形成绝缘材料以形成隔离区44。绝缘材料可以是氧化物(诸如氧化硅)、氮化物或它们的组合，且可通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的CVD基材料沉积和后固化以使其转化为诸如氧化物的另一种材料)等或它们组合形成。可使用通过任意可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成了绝缘材料，可以执行退火工艺。进一步在图3中，诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料并且形成共面的隔离区44的顶面和鳍42的顶面。
尽管没有具体示出，但是可以在鳍42和/或衬底40中形成合适的阱。例如，可以在衬底40的第一区100和第二区200(在图4B以及随后的附图中示出)中将要形成n型器件(诸如n型finFET)的位置处形成p阱，并且可以在衬底40的第三区300和第四区400(在图4B以及随后的附图中示出)中将要形成p型器件(诸如p型finFET)的位置处形成n阱。
例如，为了在第一区100和第二区200中形成p阱，可以在衬底40的第三区300和第四区400中的鳍42和隔离区44上方形成光刻胶。光刻胶可以被图案化以露出衬底40的第一区100和第二区200。光刻胶可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。一旦光刻胶被图案化，就可以在第一区100和第二区200中执行p型杂质植入，并且光刻胶可以作为掩模以基本防止p型杂质被掺杂到第三区300和第四区400中。该p型杂质可以是硼、BF2等，其在第一区100和第二区200中植入到等于或小于1018cm-3的浓度，例如在大约1017cm-3与1018cm-3之间。在植入后，可以去除光刻胶，诸如通过可接受的灰化工艺。
此外，为了在第三区300和第四区400中形成n阱，可以在衬底的第一区100和第二区200中的鳍42和隔离区44上方形成光刻胶。光刻胶可以被图案化以露出衬底40的第三区300和第四区400。光刻胶可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。一旦光刻胶被图案化，就可以在第三区300和第四区400中执行n型杂质植入，并且光刻胶可以作为掩模以基本防止n型杂质被植入到第一区100和第二区200中。该n型杂质可以是磷、砷等，其在第三区300和第四区400中植入到等于或小于1018cm-3的浓度，例如在大约1017cm-3与1018cm-3之间。在植入后，可以去除光刻胶，诸如通过可接受的灰化工艺。在植入后，可以执行退火以活化植入的p型杂质和n型杂质。该植入可以在第一区100和第二区200中形成p阱，并且在第三区300和第四区400中形成n阱。
在图4A和图4B中，隔离区44被开槽，以便形成浅沟槽隔离(STI)区。隔离区44被开槽，使得鳍42从相邻的隔离区44之间伸出。可使用可接受的蚀刻工艺(诸如对隔离区44的材料进行的选择性的蚀刻工艺)来对隔离区44进行开槽。例如，可采用使用应用材料SICONI工具或稀氢氟(dHF)酸的化学氧化物去除。
本领域的普通技术人员将容易地理解，参照图2、图3、图4A和图4B描述的工艺仅仅是如何形成鳍的一个实例。在其他实施例中，可以在衬底40的顶面上方形成介电层，可以穿过该介电层蚀刻沟槽，可以在沟槽中外延生长外延鳍，并且可以对介电层开槽，使得同质外延结构和/或异质外延结构由介电层伸出以形成外延鳍。n型finFET外延生长的材料或外延鳍结构不同于p型finFET的材料或外延鳍结构是有利的。
在图5中，在鳍42上形成伪介电层。伪介电层可以例如是氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长，该技术诸如为CVD、热氧化等。伪栅极层形成在伪介电层上方，掩模层形成在伪栅极层上方。伪栅极层可以诸如通过使用CVD等沉积在伪介电层上方，然后平坦化，诸如通过CMP。掩模层可以诸如通过使用CVD等沉积在伪栅极层上方。伪栅极层可以包括例如多晶硅，然而也可以使用其他具有高蚀刻选择性的材料。掩模层可以包括例如氮化硅、氮氧化硅、碳氮化硅等。
进一步在图5中，掩模层可以使用可接受的光刻技术和蚀刻技术进行图案化以形成掩模50。掩模50的图案然后可以通过可接受的蚀刻技术转移到伪栅极层和伪介电层以分别通过伪栅极层和伪介电层形成伪栅极48和伪栅极电介质46。蚀刻可以包括可接受的各向异性蚀刻，诸如RIE、NBE等。伪栅极48和伪栅极电介质46的宽度W可以在大约10nm至大约300nm之间的范围，诸如大约16nm。每个由伪栅极48和伪栅极电介质46构成的堆叠件具有组合的高度H。高度H可以在大约40nm到大约100nm的范围，诸如大约70nm。高度与宽度W的纵横比可以在大约0.1至大约10之间，诸如大约6。伪栅极48覆盖鳍42的相应的沟道区。伪栅极48还可以具有基本垂直于相应的鳍42的纵向方向的纵向方向。
尽管未具体示出，但是可以执行对轻掺杂的源极/漏极(LDD)区的植入。类似于上述的植入，掩模(诸如光刻胶)可以形成在第三区300和第四区400上方，例如，用于p型器件，而露出第一区100和第二区200，例如，用于n型器件，并且n型杂质可以植入第一区100和第二区200中的露出的鳍42中。然后可以去除掩模。接下来，掩模(诸如光刻胶)可以形成在第一区100和第二区200上方同时露出第三区300和第四区400，并且p型杂质可以植入第三区300和第四区400中的露出的鳍42中。然后可以去除掩模。该n型杂质可以是之前讨论过的任意n型杂质，p型杂质可以是之前讨论过的任意p型杂质。轻掺杂的源极/漏极区可以具有从大约1015cm-3到大约1016cm-3的杂质浓度。退火可以用于活化植入的杂质。
进一步在图5中，沿着伪栅极48和伪栅极电介质46的侧壁形成栅极间隔件52。栅极间隔件52可以通过共形沉积(例如通过CVD等)材料并随后各向异性蚀刻该材料而形成。栅极间隔件52的材料可以是氮化硅、碳氮化硅、它们的组合等。
在图6中，在鳍42的源极/漏极区中形成外延的源极/漏极区54和56。在第一区100和第二区200中，外延的源极/漏极区54形成在鳍42的源极/漏极区中，使得每个伪栅极48设置在每个鳍42中的相应的一对外延源极/漏极区54之间。在第三区300和第四区400中，外延的源极/漏极区56形成在鳍42的源极/漏极区中，使得每个伪栅极48设置在每个鳍42中的相应的一对外延源极/漏极区54之间。
第一区100和第二区200中的外延源极/漏极区54(例如，对于n型器件)可以通过掩盖(诸如利用硬掩模)第三区300和第四区400来形成，例如，对于p型器件。然后，第一区100和第二区200中的鳍42的源极/漏极区被蚀刻以形成凹槽。该蚀刻可以是对鳍42具有选择性的任意合适的蚀刻，并且可以是各向异性的。第一区100和第二区200中的外延的源极/漏极区54然后在凹槽中外延生长。外延生长可以通过使用金属有机物CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)等或它们的组合。外延的源极/漏极区54可以包括任意可接受的材料，诸如适用于n型finFET的材料。例如，外延的源极/漏极区54可以包括硅、SiC、SiCP、SiP等。外延的源极/漏极区54可以具有从鳍42的相应的外表面凸起的表面并且可以具有刻面。然后可以去除掩模，例如通过使用对掩模的材料具有选择性的蚀刻。
第三区300和第四区400中的外延的源极/漏极区56可以通过掩盖(诸如利用硬掩模)第一区100和第二区200来形成。然后，第三区300和第四区400中的鳍42的源极/漏极区被蚀刻以形成凹槽。该蚀刻可以是对鳍42具有选择性的任意合适的蚀刻，并且可以是各向异性的。第三区300和第四区400中的外延的源极/漏极区56然后在凹槽中外延生长。外延生长可以通过使用MOCVD、MBE、LPE、VPE等或它们的组合。外延的源极/漏极区56可以包括任意可接受的材料，诸如适用于p型finFET的材料。例如，外延的源极/漏极区域56可以包括SiGe、SiGeB、Ge、GeSn等。外延的源极/漏极区56可以具有从鳍42的相应的外表面凸起的表面并且可以具有刻面。然后可以去除掩模，例如通过使用对掩模的材料具有选择性的蚀刻。
外延的源极/漏极区54和56和/或鳍42的源极/漏极区可以植入掺杂剂，类似于之前关于形成轻掺杂的源极/漏极区所讨论的工艺，之后进行退火。源极/漏极区可以具有从大约1019cm-3到大约1021cm-3之间的杂质浓度。第一区100和第二区200中的源极/漏极区的n型杂质(例如，对于n型器件)可以是之前讨论过的任意n型杂质，第三区300和第四区400中的源极/漏极区的p型杂质(例如，对于p型器件)可以是之前讨论过的任意的p型杂质。在其他实施例中，在生长期间，可原位掺杂外延的漏极/源极区54和56。
进一步在图6中，在外延的源极/漏极区54和56、栅极间隔件52、掩模50以及隔离区44中共形形成蚀刻停止层(ESL)58。在一些实施例中，ESL 58可以包括氮化硅、碳氮化硅等，使用原子层沉积(ALD)、化学气相沉积(CVD)等或它们的组合形成。底部层间电介质(ILD0)60沉积在ESL58上方。ILD0 60可以包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼掺杂的磷硅玻璃(BPSG)、未掺杂的硅玻璃(USG)等，并且可以通过任意合适的方法沉积，诸如CVD、等离子体增强CVD(PECVD)、FCVD等或它们的组合。
在图7中，执行平坦化工艺(诸如CMP)以使ILD0 60的顶面与伪栅极48的顶面齐平。CMP还可以将掩模50和ESL 58从伪栅极48上方去除。因此，伪栅极48的顶面通过ILD0 60露出。伪栅极48和伪栅极电介质46在蚀刻步骤中去除，使得向鳍42中形成穿过ILD0 60并由栅极间隔件52形成的开口。每个开口可以具有对应于之前参照图5所述的宽度W和高度H的纵横比，因为该开口通过去除伪栅极48和伪栅极电介质46而形成。每个开口露出相应的鳍42的沟道区。每个沟道区设置在相邻的一对外延源极/漏极区54和56之间。蚀刻步骤可以是对伪栅极48和伪栅极电介质46的材料具有选择性的，该蚀刻可以是干蚀刻或湿蚀刻。在蚀刻期间，当伪栅极48被蚀刻掉时，伪栅极电介质46可以用作蚀刻停止层。伪栅极电介质46然后可以在去除伪栅极48后被蚀刻掉。尽管未具体示出，但是根据用于ILD0 60和伪栅极电介质46的材料的相似性，ILD0 60可以在伪栅极电介质46被去除后开槽，并且该开槽可以引起ESL 58和/或栅极间隔件52的各部分伸出到ILD0 60的顶面之上。
界面电介质62形成在每个开口中以及鳍42上。界面电介质62可以例如为通过热氧化等形成的氧化物等。界面电介质62的厚度可以在约至约的范围内，例如大约然后在ILD0 60的顶面上、在开口中沿着栅极间隔件52的侧壁以及在界面电介质62上共形地形成栅极介电层64。在一些实施例中，栅极介电层64包括高k介电材料，并且在一些实施例中，栅极介电层64可以具有大于约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及其组合。栅极介电层64的形成方法可以包括ALD、CVD、分子束沉积(MBD)等或它们的组合。栅极介电层64的厚度可以在大约到大约的范围，诸如大约
然后在栅极介电层64上方共性地形成覆盖层。在所示实施例中，覆盖层包括第一子层66和第二子层68。在一些实施例中，覆盖层可以是单个层或可以包括其他的子层。覆盖层可以用作阻挡层以防止随后沉积的含金属材料扩散到栅极介电层64中。此外，如图所示，如果第一子层66与功函调整层由相同材料形成，则第二子层68可以在各个区100、200、300、400中形成功函调整层期间用作蚀刻停止件，这将在随后变得更清楚。第一子层66可以包括通过ALD、CVD等共形沉积在栅极介电层64上的氮化钽(TaN))等。第二子层68可以包括通过ALD、CVD等共形沉积在第一子层66上的氮化钽(TaN))等。覆盖层的厚度可以在大约到大约的范围内，诸如大约在所示的实施例中，第一子层66的厚度可以在大约到大约的范围内，诸如大约第二子层68的厚度可以在大约到大约的范围内，诸如大约
然后在覆盖层(例如，在第二子层68上)上共形地形成第一功函调整层70。第一功函调整层70可以是考虑到即将形成的器件的用途而将该器件的功函调整至期望量的任何可接受的材料，并且可以使用任何可接受的沉积工艺。在一些实施例中，第一功函调整层70包括通过ALD、CVD等沉积的钛铝(TiAl)等。第一功函调整层70的厚度可以在大约到大约的范围内，诸如，大约
然后，在第四区400中的第一功函调整层70上方图案化掩模72，同时，第一区、第二区和第三区100、200、300中的第一功函调整层70露出。在一些实施例中，掩模72是光刻胶，该光刻胶可以形成在第四区400上方。光刻胶可以被图案化以露出第一区100、第二区200和第三区300。光刻胶可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。一旦掩模72被图案化，就对第一功函调整层70执行选择性蚀刻以从第一区100、第二区200和第三区300去除第一功函调整层70，如图8所示。在此蚀刻期间，第一区100、第二区200和第三区300中的第二子层68可用作蚀刻停止件。掩模72然后被去除，例如，如果掩模72是光刻胶则通过使用合适的灰化处理。
进一步在图8中，然后在第一区100、第二区200和第三区300中，在覆盖层(例如，在第二子层上)上共形形成第二功函调整层，并且在第四区400中的第一功函调整层70上共形形成第二功函调整层。第二功函调整层74可以是考虑到即将形成的器件的用途而将该器件的功函调整至期望量的任何可接受的材料，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第二功函调整层74包括通过ALD、CVD等沉积的氮化钛(TiN)等。第二功函调整层74的厚度可以在大约到大约的范围内，诸如，大约
然后，在第三区300和第四区400中的第二功函调整层74上方图案化掩模76，同时，第一区100和第二区200中的第二功函调整层74露出。在一些实施例中，掩模76是光刻胶，该光刻胶可以形成在第三区300和第四区400上方。光刻胶可以被图案化以露出第一区100和第二区200。光刻胶可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。一旦掩模76被图案化，就对第二功函调整层74执行选择性蚀刻以从第一区100和第二区200去除第二功函调整层74，如图9所示。在此蚀刻期间，第一区100和第二区200中的第二子层68可用作蚀刻停止件。掩模76然后被去除，例如，如果掩模76是光刻胶则通过使用合适的灰化处理。
进一步在图9中，然后在第一区100和第二区200中，在覆盖层(例如，在第二子层68上)上共形形成第三功函调整层78，并且在第三区300和第四区400中的第二功函调整层74上共形形成第三功函调整层。第三功函调整层78可以是考虑到即将形成的器件的用途而将该器件的功函调整至期望量的任何可接受的材料，并且可以使用任何可接受的沉积工艺来沉积。在一些实施例中，第三功函调整层78包括通过ALD、CVD等沉积的氮化钛(TiN)等。第三功函调整层78的厚度可以在大约到大约的范围内，诸如，大约
然后，在第二区200、第三区300和第四区400中的第三功函调整层78上方图案化掩模80，同时，第一区100中的第三功函调整层78露出。在一些实施例中，掩模80是光刻胶，该光刻胶可以形成在第二区200、第三区300和第四区400上方。光刻胶可以被图案化以露出第一区100。光刻胶可以通过使用旋涂技术形成并且使用可接受的光刻技术对其进行图案化。一旦掩模80被图案化，就对第三功函调整层78执行选择性蚀刻以从第一区100去除第三功函调整层78，如图10所示。在此蚀刻期间，第一区100中的第二子层68可用作蚀刻停止件。掩模80然后被去除，例如，如果掩模80是光刻胶则通过使用合适的灰化处理。
在图11中，栅极介电层64、覆盖层(包括子层66和68)以及功函调整层70、74和78被蚀刻，使得在第一区100、第二区200、第三区300和第四区400中分别形成分层结构82a、82b、82c和82d。该蚀刻可以例如是干蚀刻，其基本蚀刻掉开口中的各层的上部部分而不蚀刻掉各层的下部部分。例如，蚀刻剂气体可以是对各层的材料具有选择性的，工艺参数可以被修改以获得图11中的结构。开口的纵横比和/或各层在开口的拐角处的变窄(necking)可导致该蚀刻不会大量地蚀刻掉开口中的各层的底部部分。在其他实施例中，可以在开口中沉积牺牲材料，以防止下部部分被蚀刻，并且，牺牲材料可以在蚀刻后被选择性去除。
如所示，第一区100中的分层结构82a包括栅极介电层64和覆盖层(包括第一子层66和第二子层68)。如所示，第二区200中的分层结构82b包括栅极介电层64、覆盖层(包括第一子层66和第二子层68)以及第三功函调整层78。如所示，第三区300中的分层结构82c包括栅极介电层64、覆盖层(包括第一子层66和第二子层68)第二功函调整层74以及第三功函调整层78。如所示，第四区400中的分层结构82d包括栅极介电层64、覆盖层(包括第一子层66和第二子层68)第一功函调整层70、第二功函调整层74以及第三功函调整层78。
在图12中，导电材料84在开口中沉积在分层结构82a、82b、82c、82d以及ILD0 60上。导电材料84可以包括金属，诸如钨(W)、铝(Al)、钴(Co)、钌(Ru)、它们的组合等。导电材料84可以使用CVD、物理气相沉积(PVD)等或它们的组合来沉积。导电材料84至少填充开口的剩余部分，例如，未被分层结构82a、82b、82c和82d填充的部分。
接下来，可以执行平坦化工艺(诸如，CMP)以去除导电材料84的多余部分，该多余部分在ILD0 60的顶面上方。然后，对导电材料84执行受控的选择性回蚀刻，并且可能对分层结构82a、82b、82c和82d执行受控的选择性回蚀刻，以从ILD0 60的顶面对导电材料84开槽，导致图13中所示的栅极结构。
在图14中，在导电材料84和分层结构82a、82b、82c以及82d上形成缓冲层86。在一些实施例中，缓冲层86是氧化物层。氧化物层可以使用热氧化、含氧等离子体处理等来形成。含氧等离子体处理的实例可能是暴露于氧气(O2)等离子体等。氧化物层还可以是通过将导电材料84和分层结构82a、82b、82c以及82d暴露于自然外部环境(例如通过在关于图13A讨论的回蚀刻之后打破真空)而形成的天然氧化物。缓冲层86的厚度可以在大约至大约的范围内，诸如氧化物层可以具有对应于其下面的材料的组分。例如，如果导电材料是钨，那么氧化物层可以是氧化钨。氧化物层在靠近覆盖任何功函调整层70、74和78、覆盖层(包括子层66和68)以及栅极介电层64的部分可具有变化的组分。在一些实施例中，这些层的厚度与氧化物层处的导电材料84相比能够是小的，因此，组分的变化能够是小的。氧化物层可以基本上没有孔和/或空隙，并且可以是非常致密的。作为一个实例，氧化物层可以具有等于或大于1.5g/cm3的密度，诸如大于2.0g/cm3，诸如在大约1.5g/cm3至大约2.5g/cm3的范围内。
在图15A中，在缓冲层86上形成电介质盖88。为了形成电介质盖88，可以在开口的位于缓冲层86之上的的剩余部分中以及在ILD0 60的顶面上沉积覆盖介电层。覆盖介电层100可以包括使用CVD、PECVD等形成的氮化硅、碳氮化硅等。然后可以将覆盖介电层平坦化，诸如通过CMP，以形成与ILD0 60的顶面共面的顶面，从而形成该电介质盖。
上部ILD(ILD1)90沉积在ILD0 60和电介质盖88上方，接触件92穿过ILD1 90、ILD060和ESL 58至外延的源极/漏极区54和56而形成。ILD 162可以由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD、PECVD、FCVD等的任何合适的方法沉积。用于接触件92的开口穿过ILD1 90、ILD0 60和ESL 58而形成。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、铝、镍等。可以实施诸如CMP的平坦化工艺以从ILD1 90的表面去除多余的材料。剩余的衬垫和导电材料在开口中形成接触件92。可以实施退火工艺以分别在外延的源极/漏极区54和56与接触件92的界面处形成硅化物。
图15A示出了第一区100中的第一器件，由于栅极结构中包括分层的结构82a和导电材料84，该第一器件可以是超低阈值电压n型finFET。图15A还示出了第二区200中的第二器件，由于栅极结构中包括分层的结构82b和导电材料84，该第二器件可以是标准阈值电压n型finFET。图15A还示出了第三区300中的第三器件，由于栅极结构中包括分层的结构82c和导电材料84，该第三器件可以是标准阈值电压p型finFET。图15A同样示出了第四区400中的第四器件，由于栅极结构中包括分层的结构82d和导电材料84，该第四器件可以是超低阈值电压p型finFET。
虽然没有明确示出，但是本领域普通技术人员将容易理解，可以在图15A中的结构上实施进一步的处理步骤。例如，可以在ILD1 90上方形成各种金属间电介质(IMD)及它们的相应的金属化。
图15B示出了图15A的截面A-A，以示出第四区400中形成的栅极结构的各方面。界面电介质62和分层结构82d沿着鳍42的侧壁是共形的。除了之前讨论过的分层结构82a、82b和82c中的差别之外，第一区100、第二区200和第三区300中的栅极结构具有相似的截面。
图16是第四区400中形成的栅极结构的放大视图，其被示出以清晰示出其中形成的层。除了之前讨论过的分层结构82a、82b和82c中的差别之外，第一区100、第二区200和第三区300中的栅极结构具有相似的截面。
一些实施例可以实现优势。通过如所述在栅极结构上形成缓冲层，诸如氧化物层，可以改善导电材料(可以是金属)和后来的介电层(诸如电介质盖)之间的粘附。这一改进的粘附可以讲降低导电材料的扩散和分层。
一个实施例是一种方法。形成栅极机构。该栅极机构包括位于衬底上方的栅极电介质，位于栅极电介质上方的功函调整层，位于功函调整层上方的含金属材料。缓冲层形成在含金属材料上。介电材料形成在缓冲层上。
另一实施例是一种方法。在衬底上方形成伪栅极结构。在衬底中以及在伪栅极结构的相反两侧形成第一源极/漏极区和第二源极/漏极区。在衬底上方以及围绕伪栅极结构形成层间电介质。通过去除伪栅极结构穿过层间电介质形成开口。在开口中共形形成分层结构。分层结构包括沿着开口的侧壁和底面的栅极介电层以及沿着栅极介电层的覆盖层。在分层结构上以及在开口中形成金属电极。在金属电极以及在开口中形成氧化物层。在氧化物层上以及在开口中形成电介质盖。
进一步的实施例是一种结构。该结构包括位于衬底中的第一源极/漏极区和第二源极/漏极区以及位于衬底上方并设置在第一源极/漏极区和第二源极/漏极区之间的栅极结构。栅极结构包括高k栅极电介质和金属栅电极。氧化物层位于金属栅电极上。电介质盖位于氧化物层上。层间电介质位于衬底上方以及围绕栅极结构。层间电介质的顶面与电介质盖的顶面共面。
上面概述了若干实施例的特征、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种形成半导体结构的方法，包括：
形成栅极结构，所述栅极结构包括：
位于衬底上方的栅极电介质，
位于所述栅极电介质上方的功函调整层，
以及位于所述功函调整层上方的含金属材料；
在所述含金属材料上形成缓冲层，所述缓冲层覆盖所述含金属材料、所述功函调整层以及所述栅极电介质的顶面；以及
在所述缓冲层上形成介电材料；
在所述衬底上方形成层间电介质，其中，所述介电材料的顶面与所述层间电介质的顶面共面，所述缓冲层与所述栅极电介质直接接触。
2.根据权利要求1所述的形成半导体结构的方法，其中，所述缓冲层是所述含金属材料的氧化物。
3.根据权利要求1所述的形成半导体结构的方法，其中，形成所述缓冲层包括使用含氧等离子体工艺。
4.根据权利要求1所述的形成半导体结构的方法，其中，形成所述缓冲层包括使用热氧化工艺。
5.根据权利要求1所述的形成半导体结构的方法，其中，形成所述缓冲层包括打破真空以将所述含金属材料暴露于自然环境。
6.根据权利要求1所述的形成半导体结构的方法，还包括：
在所述衬底中以及在所述栅极结构的相反两侧上形成第一源极/漏极区以及第二源极/漏极区，其中，所述缓冲层处于低于所述层间电介质的顶面的水平面。
7.根据权利要求1所述的形成半导体结构的方法，其中，形成所述栅极结构还包括：
在所述衬底上方形成伪栅极结构，
沿着所述伪栅极结构的侧壁形成栅极间隔件，以及
去除所述伪栅极结构以形成露出所述衬底的开口，所述栅极间隔件限定所述开口的侧壁，并且
其中：所述栅极电介质共形形成在所述开口中，并且，形成所述含金属材料包括在形成所述缓冲层之前使在所述栅极间隔件的顶部部分下面的所述含金属材料开槽。
8.一种形成半导体结构的方法，包括：
在衬底上方形成伪栅极结构；
在所述衬底中以及在所述伪栅极结构的相反两侧形成第一源极/漏极区和第二源极/漏极区；
在所述衬底上方以及围绕所述伪栅极结构形成层间电介质；
通过去除所述伪栅极结构穿过所述层间电介质形成开口；
在所述开口中共形形成分层结构，所述分层结构包括围着所述开口的侧壁和底面的栅极介电层以及沿着所述栅极介电层的覆盖层；
在所述分层结构上以及在所述开口中形成金属电极；
在所述金属电极上以及在所述开口中形成氧化物层，所述氧化物层覆盖所述金属电极以及所述分层结构的顶面；以及
在所述氧化物层以及在所述开口中形成电介质盖，其中，所述电介质盖的顶面与所述层间电介质的顶面共面，所述氧化物层与所述栅极介电层直接接触。
9.根据权利要求8所述的形成半导体结构的方法，其中，形成所述氧化物层包括使用含氧等离子体工艺。
10.根据权利要求8所述的形成半导体结构的方法，其中，形成所述氧化物层包括使用热氧化工艺。
11.根据权利要求8所述的形成半导体结构的方法，其中，形成所述氧化物层包括将所述金属电极暴露于自然环境。
12.根据权利要求8所述的形成半导体结构的方法，其中，所述氧化物层包括所述金属电极的金属的氧化物。
13.根据权利要求8所述的形成半导体结构的方法，其中，所述氧化物层的密度等于或大于1.5g/cm3。
14.根据权利要求8所述的形成半导体结构的方法，其中，所述氧化物层没有孔。
15.一种半导体结构，包括：
位于衬底中的第一源极/漏极区和第二源极/漏极区；
位于所述衬底上方并设置在所述第一源极/漏极区与所述第二源极/漏极区之间的栅极结构，所述栅极结构包括高k栅极电介质和金属栅电极；
位于所述金属栅电极上的氧化物层，所述氧化物层覆盖所述金属栅电极以及所述高k栅极电介质的顶面；
位于所述氧化物层上的电介质盖；
以及位于所述衬底上方并围绕所述栅极结构的层间电介质，所述层间电介质的顶面与所述电介质盖的顶面共面，所述氧化物层与所述高k栅极电介质直接接触。
16.根据权利要求15所述的半导体结构，其中，所述氧化物层的密度等于或大于1.5g/cm3。
17.根据权利要求15所述的半导体结构，其中，所述氧化物层没有孔。
18.根据权利要求15所述的半导体结构，其中，所述氧化物层包括所述金属栅电极的金属的氧化物。
19.根据权利要求15所述的半导体结构，其中，所述栅极结构还包括设置在所述高k栅极电介质与所述金属栅电极之间的功函调整材料。
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