KR20140020476A - 반도체 메모리 소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 소자분리영역 및 활성영역이 정의된 반도체 기판; 상기 소자분리영역에 교차되는 방향으로 상기 반도체 기판 상에 형성된 게이트 라인들; 및 상기 게이트 라인들 사이의 상기 소자분리영역 내에서, 상기 반도체 기판의 표면보다 높게 위치된 에어갭을 정의하는 캡핑막을 포함하는 반도체 메모리 소자 및 이의 제조 방법을 포함한다.

Description

반도체 메모리 소자 및 이의 제조방법{Semiconductor memory device and manufacturing method thereof}
본 발명은 반도체 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 에어갭을 포함한 반도체 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자는 데이터를 저장하기 위한 다수의 메모리 셀들과 각종 동작을 위한 소자들을 포함한다. 이러한 반도체 메모리 소자는 대용량화 및 경량화를 위하여 점차 고밀도의 집적도가 요구되고 있다. 특히, 반도체 칩 내에서 메모리 셀들이 차지하는 면적이 매우 넓기 때문에, 메모리 셀들의 크기 및 간격을 감소는 지속적으로 이슈(issue)가 되고 있다.
반도체 메모리 소자 중에서도 낸드 플래시(NAND FLASH) 메모리 소자는 메모리 셀들이 스트링(string) 단위로 배열되어 있으며, 스트링들 사이, 즉 소자분리영역에는 절연물질로 이루어진 소자 분리막이 채워진다. 소자 분리막은 서로 인접한 스트링들 간의 전기적 영향, 즉 간섭(interference)을 차단하는 역할을 한다.
하지만, 반도체 메모리 소자의 집적도가 증가할수록, 절연물질로 이루어진 소자 분리막으로 스트링들 간의 간섭을 차단하는 데에는 한계가 있으며, 이로 인해 반도체 메모리 소자의 신뢰도가 저하될 수 있다.
본 발명의 실시예는 반도체 메모리 소자들 간의 간섭을 억제시킬 수 있는 반도체 메모리 소자 및 이의 제조방법을 제공한다.
본 발명의 제1 실시예에 따른 반도체 메모리 소자는, 소자분리영역 및 활성영역이 정의된 반도체 기판; 상기 소자분리영역에 교차되는 방향으로 상기 반도체 기판 상에 형성된 게이트 라인들; 및 상기 게이트 라인들 사이의 상기 소자분리영역 내에서, 상기 반도체 기판의 표면보다 높게 위치된 에어갭을 정의하는 캡핑막을 포함한다.
본 발명의 제2 실시예에 따른 반도체 메모리 소자는, 소자분리영역 및 활성영역이 정의된 반도체 기판; 상기 활성영역의 반도체 기판 상에 형성된 터널 절연막, 플로팅 게이트, 캡핑막, 유전체막 및 콘트롤 게이트; 및 상기 소자분리영역의 트렌치 내에 형성된 에어갭을 포함하며, 상기 캡핑막은 상기 소자분리영역에서 상기 반도체 기판의 표면보다 높게 위치되어, 상기 에어갭의 상부 면이 상기 반도체 기판의 표면보다 높게 위치되도록 정의한다.
본 발명의 제3 실시예에 따른 반도체 메모리 소자는, 반도체 기판 상에 형성된 다수의 게이트 라인들; 상기 게이트 라인들 사이에 형성된 다수의 에어갭들; 및 상기 게이트 라인들 사이에서, 상기 에어갭들을 각각 정의하기 위해 형성된 다수의 캡핑막들을 포함한다.
본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판의 활성영역 상에는 터널절연막 및 플로팅 게이트를 형성하고, 상기 반도체 기판의 소자분리영역에는 트랜치를 형성하는 단계; 상기 트랜치 내에 상기 반도체 기판의 표면보다 높게 위치된 상부 면을 갖는 희생막을 채우는 단계; 상기 희생막이 채워진 결과물의 전면을 따라 캡핑막을 형성하는 단계; 및 상기 캡핑막을 유지하면서 상기 희생막을 제거하여 상기 소자분리영역 내에 에어갭을 형성하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판 상에 다수의 게이트 라인들을 형성하는 단계; 상기 게이트 라인들 사이의 반도체 기판 상에 희생막 및 캡핑막을 순차적으로 형성한 후, 플라즈마를 이용하여 상기 희생막을 제거하는 단계를 반복하여 상기 게이트 라인들 사이에 상기 캡핑막들로 정의되는 다수의 에어갭들을 형성하는 단계를 포함한다.
본 발명의 실시예에 따라, 반도체 메모리 소자들 사이에 에어갭을 형성함으로써 반도체 메모리 소자들 간의 간섭을 억제시킬 수 있다.
또한, 에어갭 형성 방법에 있어서, 희생막과 캡핑막을 이용함으로써, 에어갭을 원하는 위치에 원하는 크기로 형성할 수 있다. 이로 인해, 간섭이 최소화되는 위치를 시뮬레이션을 통해 찾아내고, 해당 위치에 에어갭을 형성함으로써 반도체 메모리 소자의 신뢰도를 개선할 수 있다.
또한, 게이트 라인들 사이에 다수의 캡핑막들을 형성하여 다수의 에어갭들을 형성할 수 있다. 따라서, 다수의 에어갭들로 인해 게이트 라인들 사이의 간섭을 최소화함과 동시에, 다수의 캡핑막들로 인해 게이트 라인들의 기울어짐 현상(leaning)을 방지할 수 있다.
도 1a 내지 도 1h는 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2k는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3은 본 발명에서 희생막이 제거되는 원리를 설명하기 위한 도면이다.
도 4는 본 발명에 따라 에어갭이 형성된 반도체 메모리 소자의 단면 사진이다.
도 5a는 에어갭의 상부 높이에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이다.
도 5b는 에어갭의 하부 높이에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이다.
도 5c는 에어갭의 폭에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이다.
도 6은 에어갭의 상부 높이에 따른 간섭을 설명하기 위한 시뮬레이션 도면이다.
도 7a 내지 도 7i는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 활성 영역과 소자분리영역이 정의된 반도체 기판(101) 상에 터널 절연막(103) 및 플로팅 게이트(floating gate)용 제1 도전막(105)을 순차적으로 형성한다. 터널 절연막(103)은 산화막으로 형성할 수 있으며, 제1 도전막(105)은 폴리실리콘막으로 형성할 수 있다. 예를 들어, 제1 도전막(105)은 불순물이 주입된 도프트(doped) 폴리실리콘막으로 형성하거나, 불순물이 주입되지 않은 언(undoped) 폴리실리콘막을 적층하여 형성할 수 있다.
소자분리영역의 제1 도전막(105), 터널 절연막(103) 및 반도체 기판(101)을 식각하여 트랜치(107)을 형성한다. 예를 들면, 도면에는 도시되지 않았으나, 제1 도전막(105)의 상부에 소자분리영역이 개방된 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시) 사이로 노출되는 제1 도전막(105), 터널 절연막(103) 및 반도체 기판(101)을 순차적으로 식각하여 트랜치(107)를 형성할 수 있다. 마스크 패턴(미도시)은 트랜치(107)를 형성한 후 제거할 수 있다.
도 1b를 참조하면, 트랜치(107)가 형성된 전체구조의 표면을 따라 라이너 절연막(109)을 형성한다. 라이너 절연막(109)은 트랜치(107)를 형성하기 위한 식각 공정 시 트랜치(107) 표면에 발생한 손상을 보상하는 역할을 한다. 이어서, 라이너 절연막(109)이 형성된 전체구조 상에 희생막(111)을 형성한다. 희생막(111)은 후속 공정에서 에어갭(air gap) 형성을 위해 제거되는 물질로써 유동성 물질로 형성한다. 구체적으로 설명하면, 희생막(111)은 카본(carbon) 계열의 물질(카본이 약 60% 이상 함유된 물질)로 사용한다. 카본 계열의 물질은 플라즈마에 의해 용이하게 제거될 수 있다. 예를 들면, 희생막(111)용 카본 계열의 물질은 SOC(Spin On Carbon)막, 포토레지스트(photoresist; PR)막 또는 하드 마스크용 카본막으로 형성할 수 있다. 유동성 특성을 갖는 희생막(111)은 스핀 코팅(spin coating) 방식으로 형성할 수 있다. 이어서, 유동성의 희생막(111)을 고체로 변형시키기 위한 고형화 공정을 실시한다. 고형화 공정은 열처리 공정으로 실시할 수 있다.
도 1c를 참조하면, 식각 공정을 실시하여 제1 도전막(105)을 노출시키고, 추가 식각 공정을 실시하여 후속 형성될 에어갭의 상부 높이를 조절한다. 구체적으로, 에치백(etch-back) 공정으로 희생막(111) 및 라이너 절연막(109)을 식각하여 제1 도전막(105)을 노출시키고, 제1 도전막(105)이 노출되면 제1 도전막(105)의 상부 면보다 희생막(111)의 상부 면이 낮아지도록 추가 식각 공정을 실시한다. 여기서, 희생막(111)의 상부 면과 반도체 기판(107)의 상부 면 간의 높이(1Ha)를 조절하는 것이 매우 중요하다. 왜냐하면, 희생막(111)의 상부 면은 추후에 형성할 에어갭의 상부 면이 되는데, 에어갭의 상부 면과 반도체 기판(107)의 높이 차이에 따라 서로 인접한 메모리 셀들 및 스트링들 간의 간섭이 달라지기 때문이다. 이에 대한 테스트 및 시뮬레이션을 수행한 결과, 본 실시 예에서는 희생막(111)의 상부 면과 반도체 기판(107) 간의 높이(1Ha) 차이는 50Å 내지 150Å이 되도록 한다. 다만, 이러한 높이 차이는 반도체 메모리 소자에 따라 적절히 변경 가능하다.
도 1d를 참조하면, 희생막(111)의 높이를 조절한 후, 전체구조의 표면을 따라 캡핑막(113)을 형성한다. 캡핑막(113)은 비다공성(non-porous)막으로 형성한다. 예를 들면, 캡핑막(113)은 SiO2, SiN, SiON 또는 SiCN과 같은 비다공성막으로 형성할 수 있다. 특히, 캡핑막(113)을 형성하는 공정 시, 희생막(111)이 손상되거나 제거되지 않도록, 캡핑막(113)은 저온(50℃ 내지 100℃)에서 ALD 방식으로 형성한다. 예를 들면, 카본 계열의 희생막(111)은 약 300℃ 내지 400℃의 온도에서 손상되기 시작하기 때문에 캡핑막(113)은 300℃보다 낮은 온도에서 형성한다. 예를 들면, 희생막(111)이 손상되지 않도록 충분히 낮은 50℃ 내지 100℃의 온도에서 캡핑막(113)을 형성한다.
캡핑막(113)을 ALD 방식으로 형성하면 스텝 커버리지(step coverage)가 향상될 뿐만 아니라 균일한 두께로 형성하는 것이 용이해진다. 캡핑막(113)의 두께는 메모리 소자에 따라 조절 가능한데, 후속 희생막(111) 제거 공정시 희생막(111)을 용이하게 제거하기 위해서는 캡핑막(113)의 두께는 얇을수록 좋다. 예를 들면, 캡핑막(113)은 5Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 1e를 참조하면, 플라즈마를 이용하여 캡핑막(113) 하부의 희생막(도 1d의 111)을 제거한다. 구체적으로 설명하면, 반도체 기판(101)이 로딩(loading)된 챔버(chamber) 내에 플라즈마를 발생시킨다. 예를 들면, 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마를 발생시킨다. 산소 플라즈마를 발생시키는 경우를 예를 들어 설명하도록 한다.
도 3은 본 발명에서 희생막이 제거되는 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 산소 플라즈마를 발생시키면, 산소 라디컬(oxygen radical)이 발생하고, 산소 라디컬은 캡핑막(113)을 통과하여 하부의 희생막(111)에 도달한다. 그러면, 산소 라디컬과 희생막(111) 내의 카본(carbon)이 서로 반응하여 희생막(111)을 CO2 또는 CO 라디컬 상태로 변하게 하고, 이러한 CO2 또는 CO 라디컬은 다시 캡핑막(111)을 통과하여 외부로 빠져나오게 된다. 이러한 과정을 통해, 캡핑막(113) 하부의 희생막(111)을 제거할 수 있으며, 희생막(111)이 제거된 공간은 에어갭(air gap)이 된다. 에어갭은 희생막(111)의 높이와 동일한 높이를 가지게 되므로, 도 1c에서 희생막(111)의 높이를 조절함으로써 에어갭의 상부와 반도체 기판(101)의 상부 면 간의 높이(1Ha)를 원하는 대로 조절할 수 있다.
도 1f를 참조하면, 에어갭 상부의 캡핑막(113) 두께가 얇으므로, 캡핑막(113)의 두께를 보충하기 위하여, 캡핑막(113)의 상부에 제1 절연막(115)을 형성한다. 제1 절연막(115)은 산화막으로 형성하는데, 예를 들면 제1 도전막(105) 사이에 보이드가 발생하지 않도록 유동성 물질인 PSZ막으로 형성한다. PSZ막을 형성한 후에는 열처리 공정을 실시하여 PSZ막을 고형화한다.
도 1g를 참조하면, 소자분리영역의 캡핑막(113) 상부에 제1 절연막(115)이 일부 잔류하도록 제1 절연막(115)을 식각한다. 제1 절연막(115)을 식각하는 공정은 소자분리영역 내에 잔류되는 제1 절연막(115)과 캡핑막(115)의 두께(2Ha)가 에어갭 상부를 지탱하기에 충분한 두께가 될 수 있도록 한다.
도 1h를 참조하면, 전체구조의 표면을 따라 유전체막(117)을 형성한 후, 유전체막(117)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(119)을 형성한다. 예를 들면, 유전체막(117)은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전물질의 단층으로 형성할 수 있다. 제2 도전막(119)은 폴리실리콘막으로 형성하는데, 예를 들면, 도프트 폴리실리콘막으로 형성한다.
이어서, 패터닝 공정을 실시하여 소자분리영역에 교차되는 방향으로 배열되는 게이트 라인들을 형성한다. 즉, 각각의 게이트 라인은 반도체 기판상에 적층된 터널 절연막(103), 제1 도전막(105), 캡핑막(113), 유전체막(117) 및 제2 도전막(119)으로 이루어진다.
따라서, 게이트 라인들의 전면을 따라 형성되되, 이웃한 상기 게이트 라인들 사이에서는 반도체 기판(101)의 표면보다 높게 위치되어 트랜치(107) 내에 에어갭을 정의하는 캡핑막(113)을 포함하는 반도체 장치를 형성할 수 있다.
상술한 일실시 예에서는 소자분리영역의 트랜치 내에서 에어갭의 상부 면의 높이를 조절하는 제조방법을 개시하였다. 다음의 다른 실시예에서는 에어갭의 상부 면과 하부 면의 높이를 조절하는 제조방법에 대하여 설명하도록 한다.
도 2a 내지 도 2k는 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 활성 영역과 소자분리영역이 정의된 반도체 기판(201) 상에 터널 절연막(203) 및 플로팅 게이트(floating gate)용 제1 도전막(205)을 순차적으로 형성한다. 터널 절연막(203)은 산화막으로 형성할 수 있으며, 제1 도전막(205)은 폴리실리콘막으로 형성할 수 있다. 예를 들어, 제1 도전막(205)은 불순물이 주입된 도프트(doped) 폴리실리콘막으로 형성하거나, 불순물이 주입되지 않은 언(undoped) 폴리실리콘막을 적층하여 형성할 수 있다.
소자분리영역의 제1 도전막(205), 터널 절연막(203) 및 반도체 기판(201)을 식각하여 트랜치(207)을 형성한다. 예를 들면, 도면에는 도시되지 않았으나, 제1 도전막(105)의 상부에 소자분리영역이 개방된 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시) 사이로 노출되는 제1 도전막(205), 터널 절연막(203) 및 반도체 기판(201)을 순차적으로 식각하여 트랜치(207)를 형성할 수 있다. 마스크 패턴(미도시)은 트랜치(207)를 형성한 후 제거할 수 있다.
도 2b를 참조하면, 트랜치(207)가 형성된 전체구조의 표면을 따라 라이너 절연막(209)을 형성한다. 라이너 절연막(209)은 트랜치(207)를 형성하기 위한 식각 공정 시 트랜치(207) 표면에 발생한 손상을 보상하는 역할을 한다. 이어서, 라이너 절연막(209)이 형성된 전체구조 상에 하부 절연막(211)을 형성한다. 하부 절연막(211)은 산화막으로 형성하는데, 예를 들면, 트랜치(207)의 내부가 채워지도록 유동성 물질인 PSZ막으로 형성할 수 있다. PSZ막을 형성한 후에는 열처리 공정을 실시하여 PSZ막을 고형화한다.
도 2c를 참조하면, 식각 공정을 실시하여 제1 도전막(205)을 노출시키고, 추가 식각 공정을 실시하여 후속 형성될 에어갭의 상부 높이를 조절한다. 구체적으로, 에치백(etch-back) 공정으로 하부 절연막(211) 및 라이너 절연막(209)을 식각하여 제1 도전막(205)을 노출시키고, 제1 도전막(205)이 노출되면 제1 도전막(205)의 상부 면보다 하부 절연막(211)의 상부 면이 낮아지도록 추가 식각 공정을 실시한다. 식각 공정은 하부 절연막(211)과 라이너 절연막(209)의 식각 선택비가 서로 동일하거나 유사한 식각 공정으로 실시한다. 여기서, 하부 절연막(211)의 상부 면과 반도체 기판(207) 간의 높이(1Hb)를 조절하는 것이 매우 중요하다. 왜냐하면, 도 2c에서 하부 절연막(211)의 상부 면은 추후에 형성할 에어갭의 상부 면이 되는데, 에어갭의 상부 면과 반도체 기판(207)의 높이 차이에 따라 서로 인접한 메모리 셀들 및 스트링들 간의 간섭이 달라지기 때문이다. 예를 들어, 테스트 및 시뮬레이션 결과, 본 실시 예에서는 하부 절연막(211)의 상부 면과 반도체 기판(207)의 상부 면 간의 높이(1Hb) 차이를 50Å 내지 150Å이 되도록 한다. 즉, 하부 절연막(211)의 상부 면이 반도체 기판(207)의 상부 면보다 50Å 내지 150Å 더 높도록 한다.
도 2d를 참조하면, 추후 형성할 에어갭의 하부 면의 높이를 조절하기 위해, 하부 절연막(211)을 일부 식각한다. 즉, 반도체 기판(201)의 상부 면과 하부 절연막(211)의 상부 면 간의 높이(2Hb)를 조절하기 위한 식각 공정을 실시한다. 예를 들어, 테스트 및 시뮬레이션 결과, 본 실시 예에서는 하부 절연막(211)의 상부 면과 반도체 기판(201)의 상부 면과의 높이(2Hb) 차이를 100Å 내지 400Å이 되도록 한다. 즉, 하부 절연막(211)의 상부 면이 반도체 기판(207)의 상부 면보다 100Å 내지 400Å 더 낮도록 한다.
이때, 식각 공정은 라이너 절연막(209)보다 하부 절연막(211)의 식각 선택비가 큰 식각 공정을 실시한다. 즉, 라이너 절연막(209)보다 하부 절연막(211)의 식각 속도가 더 빠른 식각 공정을 실시하거나, 하부 절연막(211)만 식각되는 식각 공정을 실시한다.
도 2e를 참조하면, 전체구조 상에 희생막(213)을 형성한다. 희생막(213)은 후속 공정에서 에어갭(air gap) 형성을 위해 제거되는 물질로써 유동성 물질로 형성한다. 구체적으로 설명하면, 희생막(213)은 카본(carbon) 계열의 물질(카본이 약 60% 이상 함유된 물질)로 사용한다. 카본 계열의 물질은 플라즈마에 의해 용이하게 제거될 수 있다. 예를 들면, 희생막(213)용 카본 계열의 물질은 SOC(Spin On Carbon)막, 포토레지스트(photoresist; PR)막 또는 하드 마스크용 카본막으로 형성할 수 있다. 유동성 특성을 갖는 희생막(111)은 스핀 코팅(spin coating) 방식으로 형성할 수 있다. 희생막(213)을 형성한 후에는 유동성의 희생막(213)을 고체로 변형시키기 위한 고형화 공정을 실시한다. 고형화 공정은 열처리 공정으로 실시할 수 있다.
도 2f를 참조하면, 식각 공정을 실시하여 제1 도전막(205)을 노출시키고, 추가 식각 공정을 실시하여 후속 형성될 에어갭의 상부 높이를 조절한다. 구체적으로, 에치백(etch-back) 공정으로 희생막(213) 및 라이너 절연막(209)을 식각하여 제1 도전막(205)을 노출시키고, 제1 도전막(205)이 노출되면 제1 도전막(205)의 상부 면보다 희생막(213)의 상부 면이 낮아지도록 추가 식각 공정을 실시한다. 이때, 희생막(213)의 상부 면의 높이는 라이너 절연막(209)의 상부 면과 동일해 지도록 하거나, 도 2c와 같이 반도체 기판(201)과 희생막(213)의 상부 면 간의 높이를 상술한 높이(1Hb)가 되도록 조절할 수 있다.
도 2g를 참조하면, 희생막(213)의 높이를 조절한 후, 전체구조의 표면을 따라 캡핑막(215)을 형성한다. 캡핑막(215)은 비다공성(non-porous)막으로 형성한다. 예를 들면, 캡핑막(215)은 SiO2, SiN, SiON 또는 SiCN과 같은 비다공성막으로 형성할 수 있다. 특히, 캡핑막(215)을 형성하는 공정 시, 희생막(213)이 손상되거나 일부 제거되는 것을 방지하기 위하여, 캡핑막(215)은 저온(50℃ 내지 100℃)에서 ALD 방식으로 형성한다. 캡핑막(215)을 ALD 방식으로 형성하면 스텝 커버리지(step coverage)가 향상될 뿐만 아니라 균일한 두께로 형성하는 것이 용이해진다. 캡핑막(215)의 두께는 메모리 소자에 따라 조절 가능한데, 후속 희생막(213) 제거 공정시 희생막(213)을 용이하게 제거하기 위해서는 캡핑막(215)의 두께는 얇을수록 좋다. 예를 들면, 캡핑막(215)은 5Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
도 2h를 참조하면, 플라즈마를 이용하여 캡핑막(215) 하부의 희생막(도 2g의 213)을 제거한다. 구체적으로 설명하면, 반도체 기판(201)이 로딩(loading)된 챔버(chamber) 내에 플라즈마를 발생시킨다. 예를 들면, 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마를 발생시킨다. 산소 플라즈마를 발생시키는 경우를 예를 들어 설명하도록 한다.
도 3은 본 발명에서 희생막이 제거되는 원리를 설명하기 위한 도면이다.
도 3을 참조하면, 산소 플라즈마를 발생시키면, 산소 라디컬(oxygen radical)이 발생하고, 산소 라디컬은 캡핑막(113)을 통과하여 하부의 희생막(111)에 도달한다. 그러면, 산소 라디컬과 희생막(111) 내의 카본(carbon)이 서로 반응하여 희생막(213)을 CO2 또는 CO 라디컬 상태로 변하게 하고, 이러한 CO2 또는 CO 라디컬은 다시 캡핑막(215)을 통과하여 외부로 빠져나오게 된다. 이러한 과정을 통해, 캡핑막(215) 하부의 희생막(213)을 제거할 수 있으며, 희생막(213)이 제거된 공간은 에어갭(air gap)이 된다. 에어갭은 희생막(213)의 높이와 동일한 높이를 가지게 되므로, 도 2f에서 희생막(213)의 높이를 조절함으로써 에어갭의 상부와 반도체 기판(201)의 상부 면 간의 높이를 원하는 대로 조절할 수 있다.
도 2i를 참조하면, 에어갭 상부의 캡핑막(215) 두께가 얇으므로, 캡핑막(215)의 두께를 보충하기 위하여, 캡핑막(215)의 상부에 제1 절연막(217)을 형성한다. 제1 절연막(217)은 산화막으로 형성하는데, 예를 들면 제1 도전막(205) 사이에 보이드가 발생하지 않도록 유동성 물질인 PSZ막으로 형성한다. PSZ막을 형성한 후에는 열처리 공정을 실시하여 PSZ막을 고형화한다.
도 2j를 참조하면, 소자분리영역의 캡핑막(215) 상부에 제1 절연막(217)이 일부 잔류하도록 제1 절연막(217)을 식각한다. 제1 절연막(217)을 식각하는 공정은 소자분리영역 내에 잔류되는 제1 절연막(217)과 캡핑막(215)의 두께(3Hb)가 에어갭 상부에서 지탱할 수 있는 충분한 두께가 될 수 있도록 한다.
도 2k를 참조하면, 전체구조의 표면을 따라 유전체막(219)을 형성한 후, 유전체막(219)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(221)을 형성한다. 예를 들면, 유전체막(219)은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전물질의 단층으로 형성할 수 있다. 제2 도전막(221)은 폴리실리콘막으로 형성하는데, 예를 들면, 도프트 폴리실리콘막으로 형성한다.
이어서, 패터닝 공정을 실시하여 소자분리영역에 교차되는 방향으로 배열되는 게이트 라인들을 형성한다. 즉, 각각의 게이트 라인은 반도체 기판 상에 적층된 터널 절연막(203), 제1 도전막(205), 캡핑막(215), 유전체막(219) 및 제2 도전막(221)으로 이루어진다.
따라서, 게이트 라인들의 전면을 따라 형성되되, 이웃한 상기 게이트 라인들 사이에서는 반도체 기판(201)의 표면보다 높게 위치되어 트랜치(207) 내에 에어갭을 정의하는 캡핑막(215)을 포함하는 반도체 장치를 형성할 수 있다.
도 4는 본 발명에 따라 에어갭이 형성된 반도체 메모리 소자의 단면 사진이다.
도 4를 참조하면, 소자분리영역 내에 에어갭을 형성하되, 에어갭의 상부 면의 높이를 반도체 기판보다 높도록 형성함으로써, 메모리 셀들, 특히 플로팅 게이트들 간의 간섭과 스트링들의 채널 영역 간의 간섭을 억제시킬 수 있다.
상술한 바와 같이, 에어갭은 위치 및 구조에 따라 간섭 차이가 발생하는데, 이에 대한 테스트 결과를 설명하면 다음과 같다.
도 5a는 에어갭의 상부 높이에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이고, 도 5b는 에어갭의 하부 높이에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이고, 도 5c는 에어갭의 폭에 따른 인접 셀들 간의 간섭을 설명하기 위한 그래프이다.
도 5a를 참조하면, 그래프의 X축(Height)은 에어갭의 상부 면과 반도체 기판의 상부 면 간의 높이 차이이며, Y축(Interference)은 간섭을 나타낸다. 그래프에서, 에어갭의 상부 높이가 반도체 기판의 상부보다 낮을 때(X축이 '-'인 구역)에는 간섭의 감소가 두드러지지 않지만, 에어갭의 상부가 반도체 기판보다 높아지면서 부터는(X축이 '+'인 구역) 간섭이 크게 감소하였음을 알 수 있다. 그래프 상으로, 에어갭의 상부가 반도체 기판보다 약 50Å 내지 150Å 더 높은 경우 간섭이 크게 감소하였음을 알 수 있다.
도 5b를 참조하면, 그래프의 X축(Height)은 에어갭의 하부 면과 반도체 기판의 상부 면 간의 높이 차이이며, Y축(Interference)은 간섭을 나타낸다. 예를 들어, X축에서 '-200Å'은 반도체 기판의 상부보다 에어갭의 하부가 200Å 더 낮다는 의미이다. 도 5b의 그래프에서 알 수 있듯이, 에어갭의 하부 면이 반도체 기판의 상부 면보다 낮아질수록 간섭도 감소하고 있으나, 간섭의 변화 량이 약 150mV 내지 130mV 사이인 것으로 보아, 에어갭의 하부 면과 반도체 기판의 상부 면 간의 차이는 에어갭의 상부 면과 반도체 기판의 상부 면 간의 차이보다 간섭의 영향을 적게 준다.
도 5c를 참조하면, 그래프의 X축(Height)은 소자분리영역의 폭(트랜치)에 대한 에어갭의 폭을 비율(%)로 나타낸 것이며, Y축(Interference)은 간섭을 나타낸다. 그래프에서, 에어갭의 폭이 넓을수록, 즉 에어갭의 폭이 트랜치의 폭과 가까워질수록 간섭은 감소하는 것을 알 수 있다.
상술한 도 5a, 도 5b 및 도 5c의 테스트 결과, 에어갭의 상부 면의 높이와 폭이 에어갭의 하부 면의 높이에 비하여 메모리 셀들 간의 간섭에 큰 영향을 주는 것으로 나타났다. 예를 들면, 에어갭의 상부 면은 반도체 기판의 상부 면보다 약 50Å 내지 100Å 사이이고, 폭은 트랜치의 폭과 가까울수록 메모리 셀들 간의 간섭을 최소화할 수 있다. 다만, 이러한 수치는 테스트에 의한 결과로 얻은 예이므로, 메모리 소자에 따라 적절히 조절하여 간섭이 최소화되는 위치 및 폭을 조절할 수 있다. 에어갭의 상부 면의 높이를 조절하기 위해서는 상술한 제조 공정 중 희생막의 높이를 조절하면 되며(도 1c, 도 2f 참조), 에어갭의 폭을 조절하기 위해서는 상술한 제조 공정 중 희생막을 최대한 제거하여(도 1e, 도 2h 참조) 트랜치와 가까운 폭이 되도록 한다.
도 6은 에어갭의 상부 높이에 따른 간섭을 설명하기 위한 시뮬레이션 도면이다.
도 6의 (A)에는 에어갭이 없는 메모리 소자의 간섭이 나타나 있고, 도 6의 (B)에는 에어갭이 있으나, 에어갭의 상부 면의 높이가 반도체 기판의 상부 면보다 낮은 메모리 소자의 간섭이 나타나 있으며, 도 6의 (C)에는 에어갭이 있고, 에어갭의 상부 면의 높이가 반도체 기판의 상부 면보다 높은 메모리 소자의 간섭이 나타나 있다. 도 6에서, 짙은 붉은색 영역은 다른색 영역보다 간섭이 더 큰 영역을 의미한다. 따라서, 에어갭이 없는 소자의 경우(A), 간섭(Ea)이 영향을 주는 영역이 (B)나 (C)에 비해 넓으므로, 인접 셀로의 간섭이 크다는 것을 알 수 있다. 에어갭이 있으나 상부 면이 반도체 기판의 상부 면보다 낮은 경우(B)에는, 에어갭이 없는 경우보다 간섭(Eb)이 감소한 것을 볼 수 있다. 에어갭의 상부가 반도체 기판의 상부보다 높은 경우(C)에는, 에어갭의 높이가 낮은 경우(B)보다 간섭(Ec)이 감소한 것을 볼 수 있다.
이처럼, 에어갭을 형성하여 활성영역 사이의 간섭을 감소시킬 수 있다. 특히, 소자분리영역 내에 에어갭을 형성할 경우, 에어갭의 상부 면이 활성영역의 반도체 기판보다 높고, 소자분리영역의 폭에 가까울수록 간섭을 효과적으로 감소시킬 수 있다.
또한, 상술한 실시예에서는 소자분리영역에 에어갭을 형성하여 활성영역 중 채널(channel)이 형성되는 반도체 기판 간의 간섭과 플로팅 게이트들 간의 간섭 및 플로팅 게이트와 반도체 기판 간의 간섭을 억제하기 위한 반도체 메모리 소자의 구조 및 제조 방법에 관하여 설명하였으나, 반도체 메모리 소자에서 간섭을 억제시켜야 하는 소자, 예를 들면 워드라인들을 포함한 게이트 라인들 사이, 또는 금속배선들 사이에도 상술한 방법과 같이 위치 및 크기를 조절한 에어갭을 형성하여 간섭을 억제시킬 수 있다. 이 중에서, 게이트 라인들 사이에 에어갭을 형성하는 방법을 예를 들어 설명하면 다음과 같다.
도 7a 내지 도 7i는 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 반도체 기판(701) 상에 다수의 게이트 라인들(GL)을 형성한다. 예를 들면, 게이트 라인들(GL) 각각은 터널 절연막(703), 플로팅 게이트(705), 유전체막(707) 및 콘트롤 게이트(709)가 적층된 구조로 형성될 수 있다. 도면에 도시된 게이트 라인들(GL)의 구조는 반도체 메모리 소자에 따라 다양하게 변경 가능하다.
도 7b를 참조하면, 게이트 라인들(GL) 사이의 반도체 기판(701) 상에 제1 두께를 갖는 제1 희생막(711)을 형성한다. 구체적으로 설명하면, 게이트 라인들(GL)을 포함한 전체구조 상에 제1 희생막(711)을 형성하되, 제1 희생막(711)은 게이트 라인들(GL) 사이가 충분히 채워지도록 게이트 라인들(GL)의 상부가 모두 덮이도록 형성한다. 제1 희생막(711)은 카본(carbon) 계열의 물질(카본이 약 60% 이상 함유된 물질)로 사용한다. 카본 계열의 물질은 플라즈마에 의해 용이하게 제거될 수 있다. 예를 들면, 제1 희생막(711)은 SOC(Spin On Carbon)막 또는 포토레지스트(photoresist; PR)막으로 형성할 수 있다. 제1 희생막(711)은 유동성 특성을 가지므로 스핀 코팅(spin coating) 방식으로 형성한다. 제1 희생막(711)을 형성한 후에는 유동성의 제1 희생막(711)을 고체로 변형시키기 위한 고형화 공정을 실시한다. 고형화 공정은 열처리 공정으로 실시할 수 있다. 이어서, 제1 희생막(711)이 제1 두께로 잔류할 때까지 제1 희생막(711)을 식각한다. 제1 두께는 제1 희생막(711)을 잔류시키는 목표 두께이며, 이는 후속 형성할 제1 에어갭의 높이가 된다.
도 7c를 참조하면, 제1 희생막(711)을 포함한 전체구조의 표면을 따라 제1 캡핑막(713)을 형성한다. 제1 캡핑막(713)은 비다공성(non-porous)막으로 형성한다. 예를 들면, 제1 캡핑막(713)은 SiO2, SiN, SiON 또는 SiCN과 같은 비다공성막으로 형성할 수 있다. 특히, 제1 캡핑막(713)을 형성하는 공정 시, 제1 희생막(711)이 손상되거나 일부 제거되는 것을 방지하기 위하여, 제1 캡핑막(713)은 저온(50℃ 내지 100℃)에서 ALD 방식으로 형성한다. 제1 캡핑막(713)을 ALD 방식으로 형성하면 스텝 커버리지(step coverage)가 향상될 뿐만 아니라 균일한 두께로 형성하는 것이 용이해진다. 제1 캡핑막(713)의 두께는 메모리 소자에 따라 조절 가능한데, 후속 제1 희생막(711) 제거 공정시 제1 희생막(711)을 용이하게 제거하기 위해서는 제1 캡핑막(713)의 두께가 얇을수록 좋다. 예를 들면, 제1 캡핑막(713)은 5Å 내지 50Å의 두께로 형성한다.l
도 7d를 참조하면, 플라즈마를 이용하여 제1 캡핑막(713) 하부의 제1 희생막(도 7c의 711)을 제거한다. 구체적으로 설명하면, 반도체 기판(701)이 로드(load)된 챔버(chamber) 내에 플라즈마를 발생시킨다. 예를 들면, 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마를 발생시킨다. 플라즈마를 발생시키면 제1 희생막(711)은 제1 캡핑막(713)을 통과하여 외부로 빠져나오게 된다. 이러한 원리는 도 3을 이용하여 구체적으로 설명하였으므로 추가 설명은 생략하도록 한다. 제1 희생막(711)이 제거된 공간은 제1 에어갭(air gap)이 된다.
도 7e를 참조하면, 제1 에어갭이 형성된 전체구조 상에 제2 두께를 갖는 제2 희생막(715)을 형성한다. 제2 희생막(715)의 물질 종류 및 형성 방법은 도 7b에서 설명한 제1 희생막(711)의 물질 및 형성 방법과 같으므로, 구체적인 설명은 생략한다. 이어서, 제2 희생막(715)을 포함한 전체구조의 표면을 따라 제2 캡핑막(717)을 형성한다. 제2 캡핑막(717)은 비다공성(non-porous)막으로 형성한다. 예를 들면, 제2 캡핑막(717)은 SiO2, SiN, SiON 또는 SiCN과 같은 비다공성막으로 형성할 수 있다. 제2 캡핑막(717)은 저온(50℃ 내지 100℃)에서 ALD 방식으로 형성한다. 제2 캡핑막(717)의 두께는 메모리 소자에 따라 조절 가능한데, 예를 들면 5Å 내지 50Å의 두께로 형성한다.
도 7f를 참조하면, 플라즈마를 이용하여 제2 캡핑막(717) 하부의 제2 희생막(도 7e의 715)을 제거한다. 구체적으로 설명하면, 반도체 기판(701)이 로드(load)된 챔버(chamber) 내에 플라즈마를 발생시킨다. 예를 들면, 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마를 발생시킨다. 플라즈마를 발생시키면 제2 희생막(715)은 제2 캡핑막(717)을 통과하여 외부로 빠져나오게 된다. 이러한 원리는 도 3을 이용하여 구체적으로 설명하였으므로 추가 설명은 생략하도록 한다. 제2 희생막(715)이 제거된 공간은 제2 에어갭(air gap)이 된다.
도 7g를 참조하면, 제2 에어갭이 형성된 전체구조 상에 제3 두께를 갖는 제3 희생막(719)을 형성한다. 제3 희생막(719)은 상술한 제1 및 제2 희생막과 동일한 물질로 형성할 수 있다. 제3 희생막(719)의 상부는 게이트 라인들(GL) 상에 형성된 제2 캡핑막(717)의 상부 높이와 동일해 지도록 형성한다. 제3 희생막(719)은 제1 또는 제2 희생막(711 또는 715)과 유사한 물질을 사용하여 유사한 방법으로 형성할 수 있다. 이어서, 제3 희생막(719) 및 제2 캡핑막(717)의 상부에 제3 캡핑막(721)을 형성한다. 제3 캡핑막(721)은 비다공성(non-porous)막으로 형성한다. 예를 들면, 제3 캡핑막(721)은 SiO2, SiN, SiON 또는 SiCN과 같은 비다공성막으로 형성할 수 있다. 제3 캡핑막(721)은 저온(50℃ 내지 100℃)에서 ALD 방식으로 형성한다. 제3 캡핑막(721)의 두께는 메모리 소자에 따라 조절 가능한데, 예를 들면 5Å 내지 50Å의 두께로 형성한다.
도 7h를 참조하면, 플라즈마를 이용하여 제3 캡핑막(721) 하부의 제3 희생막(도 7g의 719)을 제거한다. 구체적으로 설명하면, 반도체 기판(701)이 로드(load)된 챔버(chamber) 내에 플라즈마를 발생시킨다. 예를 들면, 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마를 발생시킨다. 플라즈마를 발생시키면 제3 희생막(719)은 제3 캡핑막(721)을 통과하여 외부로 빠져나오게 된다. 이러한 원리는 도 3을 이용하여 구체적으로 설명하였으므로 추가 설명은 생략하도록 한다. 제3 희생막(719)이 제거된 공간은 제3 에어갭(air gap)이 된다. 제3 에어갭은 제2 캡핑막(717)의 상부에 형성되므로 제2 에어갭보다 폭이 좁게 형성되며, 제2 에어갭은 제1 캡핑막(713)의 상부에 형성되므로 제1 에어갭보다 폭이 좁게 형성된다.
도 7i를 참조하면, 제3 캡핑막(721) 상에 층간 절연막(723)을 형성하고, 후속 공정을 진행한다. 특히, 게이트 라인들(GL) 사이에 제1 내지 제3 에어갭을 정의하기 위해 제1 내지 제3 캡핑막들(713, 715 및 721)이 잔류되어 있으므로, 잔류된 제1 내지 제3 캡핑막들(713, 715 및 721)은 게이트 라인들(GL) 사이에서 지지대 역할을 한다. 즉, 게이트 라인들(GL) 사이에 에어갭만 형성한 경우에는 게이트 라인들(GL)이 옆으로 기울어질 수 있으나(예를 들면, leaning 발생), 제1 내지 제3 캡핑막들(713, 715 및 721)이 게이트 라인들(GL) 사이에서 지지대 역할을 하므로, 게이트 라인들(GL)이 기울어지는 현상을 방지할 수 있다. 따라서, 게이트 라인들(GL) 간의 간섭을 억제시킴과 동시에, 게이트 라인들(GL)의 기울어짐(leaning) 현상도 방지할 수 있다.
상술한 도 7a 내지 도 7i에서는 게이트 라인들(GL) 사이에 3개의 에어갭들을 형성하였으나, 도 8에 도시된 바와 같이, 게이트 라인들(GL) 사이에 다수(n개; n은 자연수)의 에어갭들을 형성할 수 있다. 도 8에서 801은 반도체 기판, CA1 내지 CAn은 제1 내지 제n 캡핑막을 의미한다. 도 7i및 도 8과 같이, 게이트 라인들(GL) 사이에 다수의 에어갭들을 형성하면, 게이트 라인들(GL) 사이에 게이트 라인들(GL)의 상부보다 높은 에어갭을 형성할 수 있으므로, 게이트 라인들(GL) 간의 간섭을 더욱 효과적으로 억제시키면서, 게이트 라인들(GL)의 기울어짐(leaning) 현상도 방지할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
101, 201, 701, 801: 기판 103, 203, 703: 터널 절연막
105, 205, 705: 제1 도전막 107, 207: 트랜치
109, 209: 라이너 절연막 111, 213: 희생막
113, 215: 캡핑막 115, 217: 제1 절연막
117, 219, 707: 유전체막 119, 221: 제2 도전막
211: 하부 절연막 705: 플로팅 게이트
709: 콘트롤 게이트 713, CA1: 제1 캡핑막
717, CA2: 제2 캡핑막 721: 제3 캡핑막
CAn: 제n 캡핑막 GL: 게이트 라인

Claims (59)

  1. 소자분리영역 및 활성영역이 정의된 반도체 기판;
    상기 소자분리영역에 교차되는 방향으로 상기 반도체 기판 상에 형성된 게이트 라인들; 및
    상기 게이트 라인들 사이의 상기 소자분리영역 내에서, 상기 반도체 기판의 표면보다 높게 위치된 에어갭을 정의하는 캡핑막을 포함하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 에어갭은 상기 소자분리영역의 트랜치 내에 형성되는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 에어갭의 상부 면은 상기 활성영역의 반도체 기판의 상부 면보다 50Å 내지 150Å 더 높은 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 에어갭은 상기 소자분리영역의 폭과 동일한 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 소자분리영역의 트랜치의 표면을 따라 라이너 절연막이 형성된 경우, 상기 에어갭은 상기 트랜치의 측벽에 형성되며 서로 마주보는 상기 라이너 절연막 간의 폭과 동일한 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 소자분리영역 내에서 상기 에어갭의 하부에 형성된 하부 절연막을 더 포함하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 하부 절연막은 유동성 물질로 형성된 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 유동성 물질은 PSZ막인 반도체 메모리 소자.
  9. 제6항에 있어서,
    상기 하부 절연막의 상부 면은 상기 활성영역의 반도체 기판의 상부 면보다 100Å 내지 400Å 더 낮은 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 캡핑막은 비다공성(non-porous)막인 반도체 메모리 소자.
  11. 제10항에 있어서,
    상기 비다공성막은 SiO2, SiN, SiON 및 SiCN 중 어느 하나로 형성된 반도체 메모리 소자.
  12. 제1항에 있어서,
    상기 캡핑막은 ALD 방식으로 형성된 반도체 메모리 소자.
  13. 제1항에 있어서,
    상기 캡핑막은 5Å 내지 50Å의 두께로 형성된 반도체 메모리 소자.
  14. 제1항에 있어서,
    상기 게이트 라인들 각각은 상기 반도체 기판 상에 적층된 터널 절연막, 플로팅 게이트용 제1 도전막, 상기 캡핑막, 유전체막 및 콘트롤 게이트용 제2 도전막으로 이루어진 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 소자분리영역 내의 상기 캡핑막과 상기 유전체막 사이에 형성된 절연막을 더 포함하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 절연막은 상기 캡핑막과 상기 절연막으로 상기 에어갭 상부를 지탱하기 위한 충분한 두께로 형성된 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 절연막은 유동성 물질로 형성된 반도체 메모리 소자.
  18. 제17항에 있어서,
    상기 유동성 물질은 PSZ막인 반도체 메모리 소자.
  19. 소자분리영역 및 활성영역이 정의된 반도체 기판;
    상기 활성영역의 반도체 기판 상에 형성된 터널 절연막, 플로팅 게이트, 캡핑막, 유전체막 및 콘트롤 게이트; 및
    상기 소자분리영역의 트렌치 내에 형성된 에어갭을 포함하며,
    상기 캡핑막은 상기 소자분리영역에서 상기 반도체 기판의 표면보다 높게 위치되어, 상기 에어갭의 상부 면이 상기 반도체 기판의 표면보다 높게 위치되도록 정의하는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 캡핑막은 비다공성(non-porous)막으로 형성된 반도체 메모리 소자.
  21. 제20항에 있어서,
    상기 비다공성막은 SiO2, SiN, SiON 및 SiCN 중 어느 하나로 형성된 반도체 메모리 소자.
  22. 제19항에 있어서,
    상기 캡핑막은 5Å 내지 50Å의 두께로 형성된 반도체 메모리 소자.
  23. 제19항에 있어서,
    상기 에어갭의 하부에 형성되어 상기 트랜치의 하부를 채우는 하부 절연막을 더 포함하는 반도체 메모리 소자.
  24. 반도체 기판의 활성영역 상에는 터널절연막 및 플로팅 게이트를 형성하고, 상기 반도체 기판의 소자분리영역에는 트랜치를 형성하는 단계;
    상기 트랜치 내에 상기 반도체 기판의 표면보다 높게 위치된 상부 면을 갖는 희생막을 채우는 단계;
    상기 희생막이 채워진 결과물의 전면을 따라 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 유지하면서 상기 희생막을 제거하여 상기 소자분리영역 내에 에어갭을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 희생막은 카본을 함유하는 카본 계열의 유동성 물질로 형성하는 반도체 메모리 소자의 제조 방법.
  26. 제25항에 있어서,
    상기 유동성 물질은 SOC(spin on carbon)막 또는 포토레지스트(photoresist; PR)막으로 형성하는 반도체 메모리 소자의 제조 방법.
  27. 제25항에 있어서,
    상기 유동성 물질은 스핀 코팅(spin coating) 방식으로 형성하는 반도체 메모리 소자의 제조 방법.
  28. 제24항에 있어서, 상기 희생막을 채우는 단계는,
    상기 트랜치를 포함한 전체구조 상에 상기 희생막을 형성하는 단계;
    열처리 공정을 실시하여 상기 희생막을 고형화하는 단계; 및
    상기 희생막을 식각하되, 상기 희생막의 상부 면이 상기 반도체 기판의 표면보다 높게 위치되도록 식각하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  29. 제28항에 있어서,
    상기 식각 공정은 상기 희생막의 상부 면이 상기 반도체 기판의 표면보다 50Å 내지 150Å 더 높게 잔류하도록 실시하는 반도체 메모리 소자의 제조 방법.
  30. 제24항에 있어서,
    상기 희생막을 채우는 단계 이전에, 상기 트랜치의 하부에 하부 절연막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 하부 절연막은 유동성 물질로 형성하는 반도체 메모리 소자의 제조 방법.
  32. 제31항에 있어서,
    상기 유동성 물질은 PSZ막인 반도체 메모리 소자의 제조 방법.
  33. 제30항에 있어서, 상기 하부 절연막을 형성하는 단계는,
    상기 트랜치의 내부가 채워지도록 전체구조 상에 상기 하부 절연막을 형성하는 단계;
    열처리 공정을 실시하여 상기 하부 절연막을 고형화하는 단계; 및
    상기 하부 절연막을 식각하여 상기 하부 절연막의 상부 면이 상기 반도체 기판의 표면보다 낮아지도록 하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  34. 제33항에 있어서,
    상기 하부 절연막을 식각하는 단계는, 상기 하부 절연막의 상부 면이 상기 반도체 기판의 표면보다 100Å 내지 400Å 낮아지도록 실시하는 반도체 메모리 소자의 제조 방법.
  35. 제24항에 있어서,
    상기 캡핑막은 비다공성(non-porous)막으로 형성하는 반도체 메모리 소자의 제조 방법.
  36. 제35항에 있어서,
    상기 비다공성막은 SiO2, SiN, SiON 및 SiCN 중 어느 하나로 형성하는 반도체 메모리 소자의 제조 방법.
  37. 제24항에 있어서,
    상기 캡핑막은 저온에서 ALD 방식으로 형성하는 반도체 메모리 소자의 제조 방법.
  38. 제37항에 있어서,
    상기 저온은 50℃ 내지 100℃의 온도 범위를 포함하는 반도체 메모리 소자의 제조 방법.
  39. 제24항에 있어서,
    상기 캡핑막은 5Å 내지 50Å의 두께로 형성하는 반도체 메모리 소자의 제조 방법.
  40. 제24항에 있어서,
    상기 희생막을 제거하는 단계는 상기 반도체 기판이 로드(load)된 챔버(chamber) 내에 플라즈마를 발생시켜 실시하는 반도체 메모리 소자의 제조 방법.
  41. 제40항에 있어서,
    상기 플라즈마는 산소(oxygen), 질소(nitrogen) 또는 수소(hydrogen) 플라즈마인 반도체 메모리 소자의 제조 방법.
  42. 제24항에 있어서, 상기 에어갭을 형성하는 단계 이후에,
    전체구조 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하되, 상기 소자 분리 영역 내에는 상기 절연막의 일부를 잔류시켜 상기 에어갭 상부에 상기 캡핑막 및 상기 절연막이 적층되도록 하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  43. 제42항에 있어서,
    상기 절연막은 유동성 물질로 형성하는 반도체 메모리 소자의 제조 방법.
  44. 제43항에 있어서,
    상기 유동성 물질은 PSZ막인 반도체 메모리 소자의 제조 방법.
  45. 반도체 기판 상에 형성된 다수의 게이트 라인들;
    상기 게이트 라인들 사이에 형성된 다수의 에어갭들; 및
    상기 게이트 라인들 사이에서, 상기 에어갭들을 각각 정의하기 위해 형성된 다수의 캡핑막들을 포함하는 반도체 메모리 소자.
  46. 제44항에 있어서,
    상기 캡핑막들은 비다공성(non-porous)막으로 형성된 반도체 메모리 소자.
  47. 제46항에 있어서,
    상기 비다공성막은 SiO2, SiN, SiON 및 SiCN 중 어느 하나로 형성된 반도체 메모리 소자.
  48. 제45항에 있어서,
    상기 캡핑막들 각각은 5Å 내지 50Å의 두께로 형성된 반도체 메모리 소자.
  49. 제45항에 있어서,
    상부에 형성된 에어갭일수록 하부에 형성된 에어갭보다 폭이 더 좁게 형성된 반도체 메모리 소자.
  50. 반도체 기판 상에 다수의 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들 사이의 반도체 기판 상에 희생막 및 캡핑막을 순차적으로 형성한 후, 플라즈마를 이용하여 상기 희생막을 제거하는 단계를 반복하여 상기 게이트 라인들 사이에 상기 캡핑막들로 정의되는 다수의 에어갭들을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  51. 제50항에 있어서,
    상기 게이트 라인들 사이의 반도체 기판 상에 희생막 및 캡핑막을 순차적으로 형성하는 단계는,
    상기 게이트 라인들을 포함한 전체구조 상에 희생막을 형성하는 단계;
    상기 희생막을 고형화하는 단계;
    상기 희생막이 목표 두께만큼 잔류할 때까지 상기 희생막을 식각하는 단계; 및
    상기 희생막을 포함한 전체구조의 표면을 따라 상기 캡핑막을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  52. 제50항에 있어서,
    상기 희생막은 카본을 함유하는 카본 계열의 유동성 물질로 형성하는 반도체 메모리 소자의 제조 방법.
  53. 제52항에 있어서,
    상기 유동성 물질은 SOC(spin on carbon)막 또는 포토레지스트(photoresist; PR)막으로 형성하는 반도체 메모리 소자의 제조 방법.
  54. 제52항에 있어서,
    상기 유동성 물질은 스핀 코팅(spin coating) 방식으로 형성하는 반도체 메모리 소자의 제조 방법.
  55. 제50항에 있어서,
    상기 캡핑막은 비다공성(non-porous)막으로 형성하는 반도체 메모리 소자의 제조 방법.
  56. 제55항에 있어서,
    상기 비다공성막은 SiO2, SiN, SiON 및 SiCN 중 어느 하나로 형성하는 반도체 메모리 소자의 제조 방법.
  57. 제50항에 있어서,
    상기 캡핑막은 저온에서 ALD 방식으로 형성하는 반도체 메모리 소자의 제조 방법.
  58. 제57항에 있어서,
    상기 저온은 50℃ 내지 100℃의 온도 범위를 포함하는 반도체 메모리 소자의 제조 방법.
  59. 제50항에 있어서,
    상기 캡핑막은 5Å 내지 50Å의 두께로 형성하는 반도체 메모리 소자의 제조 방법.
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US13/715,504 US20140042516A1 (en) 2012-08-08 2012-12-14 Semiconductor memory device and manufacturing method thereof
CN201310047210.1A CN103579249B (zh) 2012-08-08 2013-02-06 半导体存储器件及其制造方法
US14/948,937 US9947543B2 (en) 2012-08-08 2015-11-23 Semiconductor memory device and manufacturing method thereof

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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140072434A (ko) * 2012-12-04 2014-06-13 에스케이하이닉스 주식회사 반도체 메모리 소자 및 이의 제조방법
KR20140100798A (ko) * 2013-02-07 2014-08-18 삼성전자주식회사 반도체 장치 및 그 형성방법
US10312134B2 (en) * 2014-09-04 2019-06-04 Globalwafers Co., Ltd. High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss
CN104347362A (zh) * 2014-09-23 2015-02-11 上海华力微电子有限公司 小尺寸图形的制作方法
CN104600032B (zh) * 2014-12-31 2017-10-03 北京兆易创新科技股份有限公司 一种或非门闪存存储器的制作方法
TWI555179B (zh) * 2015-02-02 2016-10-21 力晶科技股份有限公司 隔離結構及具有其之非揮發性記憶體的製造方法
US20160322473A1 (en) * 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
TWI559456B (zh) * 2015-06-08 2016-11-21 力晶科技股份有限公司 浮置閘極與非揮發性記憶胞的製造方法
US9735161B2 (en) * 2015-09-09 2017-08-15 Micron Technology, Inc. Memory device and fabricating method thereof
US9748332B1 (en) * 2016-12-09 2017-08-29 Macronix International Co., Ltd. Non-volatile semiconductor memory
CN108281427A (zh) * 2017-01-06 2018-07-13 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法
CN108695234B (zh) * 2017-04-11 2021-01-01 中芯国际集成电路制造(上海)有限公司 空气隙的形成方法、nand闪存及其形成方法
US11088252B2 (en) 2019-03-04 2021-08-10 Sandisk Technologies Llc Three-dimensional memory device with a silicon carbon nitride interfacial layer in a charge storage layer and methods of making the same
CN112174086A (zh) * 2019-07-04 2021-01-05 深圳市汇顶科技股份有限公司 半导体器件及其制作方法
CN112447584B (zh) * 2019-08-30 2024-10-18 长鑫存储技术有限公司 半导体结构及其制备方法、存储装置
US11282920B2 (en) * 2019-09-16 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air gap on gate structure and method for forming the same
US11114462B1 (en) 2020-02-19 2021-09-07 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
US11101289B1 (en) 2020-02-19 2021-08-24 Sandisk Technologies Llc Three-dimensional memory device with composite charge storage structures and methods for forming the same
TWI802829B (zh) * 2020-12-09 2023-05-21 華邦電子股份有限公司 非揮發性記憶體裝置的製造方法
CN112864227A (zh) * 2021-03-30 2021-05-28 长江存储科技有限责任公司 鳍式场效应晶体管及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
EP1570522B1 (en) * 2002-12-06 2012-12-12 Nxp B.V. Self aligned shallow trench isolation with improved coupling coefficient in floating gate devices
GB0522471D0 (en) * 2005-11-03 2005-12-14 Cavendish Kinetics Ltd Memory element fabricated using atomic layer deposition
US7948799B2 (en) * 2006-05-23 2011-05-24 Macronix International Co., Ltd. Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices
JP2008283095A (ja) * 2007-05-14 2008-11-20 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8125044B2 (en) * 2007-10-26 2012-02-28 Hvvi Semiconductors, Inc. Semiconductor structure having a unidirectional and a bidirectional device and method of manufacture
KR101017771B1 (ko) * 2007-12-31 2011-02-28 주식회사 하이닉스반도체 수직 트랜지스터를 구비한 반도체 소자의 제조 방법
KR20090097737A (ko) * 2008-03-12 2009-09-16 삼성전자주식회사 매립형 차폐 판을 갖는 비휘발성 메모리 장치 및 그제조방법
US20090325369A1 (en) * 2008-06-30 2009-12-31 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
JP4956500B2 (ja) * 2008-07-22 2012-06-20 株式会社東芝 半導体記憶装置及びその製造方法
US20110159674A1 (en) * 2009-12-30 2011-06-30 Hynix Semiconductor Inc. Method of Manufacturing Nonvolatile Memory Devices
US8546239B2 (en) * 2010-06-11 2013-10-01 Sandisk Technologies Inc. Methods of fabricating non-volatile memory with air gaps
KR101135766B1 (ko) * 2010-08-10 2012-04-16 에스케이하이닉스 주식회사 반도체 소자의 금속 배선 형성방법
KR101559345B1 (ko) * 2010-08-26 2015-10-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
JP5570953B2 (ja) * 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR20120057794A (ko) * 2010-11-29 2012-06-07 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20120124706A (ko) * 2011-05-04 2012-11-14 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법

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