KR20240048686A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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노영진
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Abstract

반도체 장치의 제조 방법은, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 개구부를 형성하는 단계; 상기 개구부 내에 제1 시드막을 형성하는 단계; 상기 제1 시드막을 표면 처리하여 제1 버퍼막을 형성하는 단계; 및 상기 제1 버퍼막을 통해 상기 제1 시드막을 산화시켜 블로킹막을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정된다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 반도체 장치의 집적도 향상이 한계에 도달함에 따라, 기판 상에 메모리 셀들을 적층하는 3차원 반도체 장치가 제안되고 있다. 또한, 이러한 반도체 장치의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 개구부를 형성하는 단계; 상기 개구부 내에 제1 시드막을 형성하는 단계; 상기 제1 시드막을 표면 처리하여 제1 버퍼막을 형성하는 단계; 및 상기 제1 버퍼막을 통해 상기 제1 시드막을 산화시켜 블로킹막을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물 내에 개구부를 형성하는 단계; 상기 개구부 내에 실리콘 산질화막을 형성하는 단계; 상기 실리콘 산질화막을 표면 처리하여 제1 산화막을 형성하는 단계; 상기 제1 산화막을 통해 상기 실리콘 산질화막을 산화시켜 제2 산화막을 형성하는 단계; 및 상기 제2 산화막 내에 채널막을 형성하는 단계를 포함할 수 있다.
메모리 셀들을 3차원으로 적층함으로써, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 및 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 평면도일 수 있고 도 1b는 도 1a의 A_A' 단면도일 수 있다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 게이트 구조(GST) 및 메모리막(M)을 포함할 수 있다. 반도체 장치는 채널막(16) 또는 절연 코어(17)를 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
게이트 구조(GST)는 소스 구조, 주변 회로 등의 하부 구조 상에 위치될 수 있다. 게이트 구조(GST)는 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 워드 라인, 비트 라인 또는 선택 라인일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
채널막(16)은 게이트 구조(GST) 내에 위치할 수 있다. 채널막(16)은 도전막들(11)의 적층 방향으로 게이트 구조(GST)를 관통할 수 있다. 채널막(16)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 채널막(16)과 도전막들(11)이 교차되는 영역에 메모리 셀, 선택 트랜지스터 등이 위치될 수 있다. 참고로, 반도체 장치가 채널막(16) 대신에 수직 전극을 포함하는 것도 가능하다.
메모리막(M)은 채널막(16)과 게이트 구조(GST)의 사이에 위치될 수 있다. 메모리막(M)은 블로킹막(13), 데이터 저장막(14) 또는 터널링막(15)을 포함하거나, 이들을 조합하여 포함할 수 있다. 실시예로서, 터널링막(15), 데이터 저장막(14) 및 블로킹막(13)이 차례로 채널막(16)의 측벽을 감쌀 수 있다.
블로킹막(13)은 외벽 또는 내벽에 적어도 하나의 돌출부들(13_P)을 포함할 수 있다. 돌출부들(13_P)는 게이트 구조(GST) 내로 돌출될 수 있다. 돌출부들(13_P)은 도전막들(11)에 각각 대응하는 레벨에 위치될 수 있다. 실시예로서, 돌출부들(13_P)은 절연막들(12)의 사이로 돌출되어 도전막들(11)과 각각 접할 수 있다. 블로킹막(13)은 산화물을 포함할 수 있다. 실시예로서, 블로킹막(13)은 실리콘 산질화물(SiON)을 산화시켜 형성된 막일 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다.
블로킹막(13) 내에 데이터 저장막(14)이 위치될 수 있다. 데이터 저장막(14)은 플로팅 게이트, 폴리실리콘, 전하 트랩 물질, 질화물, 가변 저항 물질 등을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막(14) 내에 터널링막(15)이 위치될 수 있다. 터널링막(15)은 산화물을 포함할 수 있다. 실시예로서, 터널링막(15)은 실리콘 산질화물(SiON)을 산화시켜 형성된 막일 수 있고, 실리콘 산화물(SiO2)을 포함할 수 있다.
채널막(16) 내에 절연 코어(17)가 위치될 수 있다. 절연 코어(17)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다. 참고로, 반도체 장치가 절연 코어(17)를 포함하지 않고, 채널막(16)이 중심 영역까지 채워진 형태를 갖는 것도 가능하다.
전술한 바와 같은 구조에 따르면, 반도체 장치가 적층된 메모리 셀들을 포함할 수 있고, 반도체 장치의 집적도를 향상시킬 수 있다. 또한, 메모리 셀들이 실리콘 산질화막을 산화시켜 형성된 블로킹막(13) 또는 실리콘 산질화막을 산화시켜 형성된 터널링막(15)을 포함하므로, 메모리 셀들의 동작 특성을 개선할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 반도체 장치는 게이트 구조(GST), 제1 메모리막(M1), 채널막(26) 또는 절연 코어(27)를 포함하거나, 이들을 조합하여 포함할 수 있다. 게이트 구조(GST)는 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함할 수 있다. 제1 메모리막(M1)은 제1 블로킹막(23A), 데이터 저장막(24) 또는 터널링막(25)을 포함하거나, 이들을 조합하여 포함할 수 있다.
제1 블로킹막(23A)은 실리콘 질화막을 산화시켜 형성된 실리콘 산화막일 수 있다. 산화 과정에서 실리콘 질화막 내의 질소가 N2 가스 형태로 아웃개싱(outgassing)되거나, 실리콘 질화막 내로 질소가 침투할 수 있다. 따라서, 상대적으로 질소의 농도가 높은 실리콘 질화막을 시드막으로 이용하여 형성된 제1 블로킹막(23A)의 경우, 질소에 의해 유발된 트랩 사이트(N)를 상대적으로 많이 포함할 수 있다. 트랩 사이트(N)는 제1 블로킹막(23A)의 내에 위치되거나, 제1 블로킹막(23A)과 도전막(21)의 계면에 위치되거나, 제1 블로킹막(23A)과 데이터 저장막(24)의 계면에 위치될 수 있다. 트랩 사이트(N)는 메모리 셀의 전하 손실을 유발할 수 있다.
도 2b를 참조하면, 반도체 장치는 게이트 구조(GST), 제2 메모리막(M2), 채널막(26) 또는 절연 코어(27)를 포함하거나, 이들을 조합하여 포함할 수 있다. 게이트 구조(GST)는 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함할 수 있다. 제2 메모리막(M2)은 제2 블로킹막(23B), 데이터 저장막(24) 또는 터널링막(25)을 포함하거나, 이들을 조합하여 포함할 수 있다. 여기서, 제2 블로킹막(23B)은 실리콘 산질화막을 산화시켜 형성된 실리콘 산화막일 수 있다.
제2 블로킹막(23B)은 실리콘 산질화막을 산화시켜 형성된 실리콘 산화막일 수 있다. 실리콘 산질화막은 실리콘 질화막에 비해 질소의 농도가 낮다. 따라서, 상대적으로 질소 농도가 낮은 실리콘 산질화막을 시드막으로 이용하여 형성된 제2 블로킹막(23B)의 경우, 제1 블로킹막(23A)에 비해 적은 트랩 사이트(N)를 포함할 수 있다. 따라서, 트랩 사이트(N)로 인한 메모리 셀의 전하 손실을 최소화하거나 방지할 수 있다.
전술한 바와 같은 구조에 따르면, 시드막의 물성에 따라 블로킹막(23A, 23B)의 막질이 상이할 수 있다. 제1 블로킹막(23A)과 제2 블로킹막(23B)은 둘다 실리콘 산화막이지만, 시드막에 포함된 질소의 농도를 감소시킴으로써 블로킹막(23A, 23B)에 포함된 트랩 사이트(N)의 개수를 감소시킬 수 있다. 마찬가지로, 시드막에 포함된 질소의 농도를 감소시킴으로써 터널링막(25)에 포함된 트랩 사이트(N)의 개수를 감소시킬 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 게이트 구조(GST), 메모리막(M1, M2), 채널막(36) 또는 절연 코어(37)를 포함할 수 있다. 게이트 구조(GST)는 적층된 도전막들(31)을 포함할 수 있다. 제1 메모리막(M1)은 제1 블로킹막(33A), 데이터 저장막(34) 또는 터널링막(35)을 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 메모리막(M2)은 제2 블로킹막(33B), 데이터 저장막(34) 또는 터널링막(35)을 포함하거나, 이들을 조합하여 포함할 수 있다.
게이트 구조(GST) 내에 개구부(OP)가 위치될 수 있다. 개구부(OP)는 도전막들(11)의 적층 방향으로 게이트 구조(GST)를 관통할 수 있다. 개구부(OP)는 평면에서 원형, 타원형, 다각형 등의 형태를 가질 수 있다. 단, 공정 상의 한계 등으로 인해, 개구부(OP)의 적어도 일부가 비정상 프로파일(abnormal profile)을 가질 수 있다. 여기서, 비정상 프로파일은 식각 과정에서 의도와는 다른 변형된 형태가 유발된 것일 수 있다. 실시예로서, 평면에서 원형을 갖는 개구부(OP)를 형성하는 과정에서, 원형의 일부가 움푹 꺼지거나 돌출되는 등의 왜곡된 형태가 유발될 수 있다. 또는, 식각률에 차이가 있는 막들을 식각하여 개구부(OP)를 형성하는 과정에서, 막들 간의 계면에 노치(notch)가 형성될 수 있다.
개구부(OP) 내에 메모리막(M1, M2), 채널막(16) 및 절연 코어(17)가 위치될 수 있다. 제1 메모리막(M1) 및 제2 메모리막(M2)은 개구부(OP)에 대응되는 형태를 가질 수 있다. 개구부(OP)가 비정상 프로파일을 가질 경우, 제1 메모리막(M1) 및 제2 메모리막(M2)도 비정상 프로파일을 가질 수 있다. 마찬가지로, 채널막(16) 또는 절연 코어(17)도 개구부(OP)로부터 전사된 비정상 프로파일을 가질 수 있다.
도 3a와 도 3B는 시드막에 포함된 질소의 농도 차이에 따른 블로킹막(33A, 33B)의 프로파일 차이를 나타낸다. 도 3a의 제1 블로킹막(33A)은 제1 농도의 질소를 포함하는 제1 시드막을 산화시켜 형성된 것일 수 있다. 도 3b의 제2 블로킹막(33B)은 제1 농도와 상이한 제2 농도의 질소를 포함하는 제2 시드막을 산화시켜 형성된 것일 수 있다. 여기서, 제2 농도는 제1 농도에 비해 작을 수 있다. 실시예로서, 제1 시드막은 질화막일 수 있고 제2 시드막은 산질화막일 수 있다.
산화 과정에서, 제1 시드막은 제2 시드막에 비해 볼륨 팽창률이 클 수 있다. 따라서, 제1 시드막의 산화 과정에서 큰 스트레스가 유발될 수 있고, 제1 시드막이 충분히 산화되지 않을 수 있다. 도 3a를 참조하면, 비정상 프로파일에 의해 개구부(OP)가 비정상 돌출부(AB)를 포함할 수 있고, 비정상 돌출부(AB) 내에 산화되지 않은 제1 시드막(SD)이 잔류될 수 있다. 잔류된 제1 시드막(SD)으로 인해 트랩 사이트가 증가될 수 있다. 이와 달리, 제2 시드막은 산화 과정에서 스트레스가 적으므로, 제2 시드막이 충분히 산화될 수 있다. 따라서, 개구부(OP)의 비정상 돌출부(AB)에 제2 시드막이 잔류되지 않을 수 있고, 비정상 돌출부(AB) 내에 제2 블로킹막(33B)이 채워질 수 있다.
전술한 바와 같은 구조에 따르면, 개구부(OP)가 비정상 프로파일을 갖더라도, 시드막의 물성에 따라 팽창률을 조절함으로써 시드막을 충분히 산화시킬 수 있다. 따라서, 블로킹막(33A, 33B)의 스텝 커버리지를 개선할 수 있고, 블로킹막의 막질을 개선할 수 있다. 이를 통해, 반도체 장치의 신뢰성을 개선할 수 있다.
도 4a 및 도 4c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a 내지 도 4c를 참조하면, 반도체 장치는 게이트 구조(GST), 메모리막(M1, M2, M3), 채널막(46) 또는 절연 코어(47)를 포함하거나, 이들을 조합하여 포함할 수 있다. 게이트 구조(GST)는 교대로 적층된 도전막들(41) 및 절연막들(42)을 포함할 수 있다. 메모리막(M1, M2, M3)은 블로킹막(43A, 43B, 43C), 데이터 저장막(44) 또는 터널링막(45)을 포함하거나, 이들을 조합하여 포함할 수 있다.
도 4a를 참조하면, 제1 메모리막(M1)의 제1 블로킹막(43A)은 실질적으로 플랫한 외벽 및 내벽을 포함할 수 있다. 도 4b를 참조하면, 제2 메모리막(M2)의 제2 블로킹막(43B)은 제1 돌출부(43_P1)를 포함하거나, 제2 돌출부(43_P2)를 포함하거나, 제1 돌출부(43_P1) 및 제2 돌출부(43_P2)를 포함할 수 있다. 제1 돌출부(43_P1)는 제2 블로킹막(43B)의 외벽에 위치할 수 있고, 제2 돌출부(43_P2)는 제2 블로킹막(43B)의 내벽에 위치할 수 있다. 제1 돌출부(43_P1)와 제2 돌출부(43_P2)는 실질적으로 동일한 레벨에 위치될 수 있다. 제2 돌출부(43_P2)는 데이터 저장막(44) 내로 돌출될 수 있고, 데이터 저장막(44)은 외벽에 요철을 가질 수 있다.
도 4c를 참조하면, 개구부(OP)가 측벽에 위치된 적어도 하나의 노치(NC)를 포함할 수 있다. 노치(NC)는 도전막(41)과 절연막(42)의 계면에 위치될 수 있다. 노치(NC)는 개구부(OP)를 형성하는 과정에서 적층된 막들 간의 식각률 차이로 인해 유발된 것일 수 있다. 노치(NC) 내에 제3 메모리막(M3)이 채워질 수 있다. 제3 블로킹막(43C)이 노치(NC) 내에 위치된 돌출부(43_P)를 포함할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5a를 참조하면, 적층물(ST)을 형성할 수 있다. 소스 구조, 주변 회로 등의 하부 구조 상에 적층물(ST)을 형성할 수 있다. 적층물(ST)은 교대로 적층된 제1 물질막들(51) 및 제2 물질막들(52)을 포함할 수 있다. 제1 물질막들(51)은 제2 물질막들(52)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(51)은 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(52)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(51)은 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(52)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST) 내에 개구부(OP)를 형성할 수 있다. 개구부(OP)는 평면에서 원형, 타원형, 다각형 등의 형태를 가질 수 있다. 단, 공정 상의 한계 등으로 인해, 개구부(OP)의 적어도 일부가 비정상 프로파일을 가질 수 있다. 실시예로서, 개구부(OP)는 평면에서 원형의 적어도 일부가 왜곡된 형태를 갖거나, 측벽에 적어도 하나의 노치를 포함할 수 있다.
개구부(OP)를 형성하는 과정에서, 개구부(OP) 내에 노출된 제1 물질막들(51) 상에 산화막들(53)이 형성될 수 있다. 실시예로서, 산화막들(53)은 자연 산화막일 수 있다. 개구부(OP)를 형성하기 위한 식각 공정 또는 개구부(OP)를 형성하는데 사용된 마스크 패턴(미도시됨)을 스트립하는 과정에서 자연 산화막이 형성될 수 있다. 산화막들(53)은 제2 물질막들(52)의 사이에 위치될 수 있다. 산화막들(53)의 측벽들이 제2 물질막들(52)의 측벽들과 정렬되거나, 제2 물질막들(52)의 측벽들에 비해 개구부(OP) 내로 돌출될 수 있다.
이어서, 개구부(OP) 내에 시드막(54)을 형성할 수 있다. 시드막(54)은 블로킹막을 형성하기 위한 것으로, 상대적으로 작은 농도의 질소를 포함할 수 있다. 실시예로서, 시드막(54)은 실리콘 질화물에 비해 작은 농도의 질소를 포함할 수 있고, 실리콘 산질화물을 포함할 수 있다. 질화막 대비 질소 농도가 낮은 시드막(54)을 사용하므로, 스텝 커버리지를 개선할 수 있고, 로딩 열화에 따른 산화 열화를 개선할 수 있다.
시드막(54)은 개구부(OP)의 내면을 따라 형성될 수 있다. ALD(Atomic Layer Deposition) 등의 증착 방식으로 시드막(54)을 형성할 수 있다. 개구부(OP)가 비정상 프로파일을 가질 경우, 시드막(54) 또한 이에 대응되는 프로파일을 가질 수 있다. 산화막들(53)이 개구부(OP) 내로 돌출되어 요철 프로파일을 형성하는 경우, 시드막(54)이 요철 프로파일을 따라 형성될 수 있다. 개구부(OP)가 측벽에 노치를 포함할 경우, 노치 내에 시드막(54)이 형성될 수 있다.
이어서, 시드막(54)을 표면 처리하여 버퍼막(55)을 형성할 수 있다. 시드막(54)의 표면을 일부 두께 산화시켜 버퍼막(55)을 형성할 수 있다. 시드막(54)을 형성한 후에 인-시튜(in-situ)로 버퍼막(55)을 형성할 수 있다. 버퍼막(55)은 제1 산화막일 수 있고, 실리콘 산화물을 포함할 수 있다. 라디칼 산화 방식으로 시드막(54)의 표면을 산화시킬 수 있고, OH 라디칼을 이용할 수 있다. 실시예로서, 실리콘 산질화막(SiON)을 증착한 후에 뱃치(batch) 저압에서 OH 라디칼 산화 방식으로 실리콘 산화막(SiO2)을 형성할 수 있다.
버퍼막(55)을 형성함으로써 시드막(54)의 표면을 큐어링할 수 있다. 라디칼을 이용한 큐어링 공정에 의해, 느린 반응(slow reaction)으로 시드막(54) 표면의 불순물을 제거할 수 있고, 후속 공정에서 형성되는 블로킹막의 막질을 개선할 수 있다.
도 5b 및 도 5c를 참조하면, 버퍼막(55)을 통해 시드막(54)을 산화시켜 블로킹막(63)을 형성할 수 있다. 버퍼막(55)을 형성한 후에 인-시튜(in-situ)로 블로킹막(63)을 형성할 수 있다. 라디칼 산화 방식으로 시드막(54)을 산화시킬 수 있고, OH 라디칼을 이용할 수 있다.
실시예로서, 버퍼막(55)을 통해 시드막(54)을 산화시켜 제2 산화막(54A)을 형성할 수 있고, 제2 산화막(54A)이 블로킹막(63)으로 사용될 수 있다. 또는, 버퍼막(55; 제1 산화막) 및 산화막(53)이 제2 산화막(54A)과 함께 블로킹막(63)으로 사용될 수 있다. 시드막(54)을 산화시키는 과정에서 버퍼막(55) 또는 산화막(53)이 추가로 산화될 수 있다. 블로킹막(63)은 외벽 또는 내벽에 적어도 하나의 돌출부들을 포함할 수 있다.
산화 공정에 의해 블로킹막(63)을 형성할 경우, 산화 과정에서 시드막(54)이 팽창할 수 있고, 인장 스트레스(tensile stress) 및 웨이퍼 워피지(wafer warpage)를 유발할 수 있다. 따라서, 시드막(54)의 질소 농도를 조절함으로써 볼륨 팽창률을 조절할 수 있다. 실리콘 질화막에 비해 질소 농도가 낮은 물질로 시드막을 형성함으로써, 볼륨 팽창을 감소시킬 수 있고, 인장 스트레스 및 웨이퍼 워피지를 감소시킬 수 있다. 블로킹막(63) 내의 질소에 의한 트랩 사이트를 감소시킴으로써, 전하 손실을 개선할 수 있다.
또한, 실리콘 질화막에 비해 질소 농도가 낮은 물질로 시드막을 형성함으로써, 질화막 대비 산화력을 증가시킬 수 있다. 종횡비가 큰 형태를 갖는 개구부(OP)의 하부까지 충분히 라디칼을 공급할 수 있고, 시드막(54)을 균일하게 산화시킬 수 있다. 개구부(OP)의 하부에 형성된 시드막(54)이 덜 산화되거나, 트랩 사이트로 인해 전하 손실이 유발되는 것을 최소화하거나 방지할 수 있다. 개구부(OP)가 노치를 포함하더라도, 노치 내의 시드막(54)을 충분히 산화시킬 수 있고, 노치 내에 시드막(54)이 잔류하는 것을 방지하거나 최소화할 수 있다.
도 5d를 참조하면, 블로킹막(63) 내에 데이터 저장막(64)을 형성할 수 있다. 블로킹막(63)의 내면을 따라 데이터 저장막(64)을 형성할 수 있고, 블로킹막(63)의 프로파일이 데이터 저장막(64)으로 전사될 수 있다. 데이터 저장막(64)은 외벽에 요철을 포함하거나, 개구부(OP)로부터 전사된 비정상 프로파일을 가질 수 있다. 데이터 저장막(64) 내에 터널링막(65)을 형성할 수 있다. 이어서, 터널링막(65) 내에 채널막(66)을 형성할 수 있다. 이어서, 채널막(66) 내에 절연 코어(67)를 형성할 수 있다. 터널링막(65), 채널막(66) 또는 절연 코어(67)는 개구부(OP)로부터 전사된 비정상 프로파일을 가질 수 있다. 참고로, 채널막(66) 대신에 수직 전극을 형성하는 것도 가능하다.
이어서, 제1 물질막들(51)을 제3 물질막들(61)로 대체할 수 있다. 실시예로서, 적층물(ST)을 관통하는 슬릿을 형성하고, 슬릿을 통해 제1 물질막들(51)을 제거한 후에 제3 물질막들(61)을 형성할 수 있다. 제3 물질막들(61)은 텅스텐, 몰리브덴 등의 금속을 포함할 수 있다. 이로써, 교대로 적층된 제2 물질막들(52) 및 제3 물질막들(61)을 포함하는 게이트 구조(GST)가 형성될 수 있다. 참고로, 제1 물질막들(51)이 폴리실리콘, 금속 등의 도전 물질을 포함할 경우, 제1 물질막들(51)을 제3 물질막들(61)로 사용할 수 있다. 이러한 경우, 제1 물질막들(51)의 저항을 감소시키기 위한 실리사이드화 공정을 추가로 수행할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 버퍼막(55)을 형성하여 시드막(54)의 표면을 큐어링할 수 있고, 버퍼막(55)을 통해 간접적으로 시드막(54)을 산화시킬 수 있다. 따라서, 블로킹막(63)의 막질을 개선하고 웨이퍼 워피지를 개선할 수 있다. 또한, 시드막의 증착과 산화를 반복하여 블로킹막을 형성하는 방식에 비해, 제조 비용을 절감할 수 있다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6a를 참조하면, 적층물(ST)을 형성할 수 있다. 적층물(ST)은 교대로 적층된 제1 물질막들(71) 및 제2 물질막들(72)을 포함할 수 있다. 이어서, 적층물(ST) 내에 개구부(OP)를 형성할 수 있다. 개구부(OP)는 적어도 일부가 비정상 프로파일을 가질 수 있다.
이어서, 개구부(OP) 내에 블로킹막(73)을 형성할 수 있다. 실시예로서, 개구부(OP) 내에 시드막을 형성하고, 시드막 상에 버퍼막을 형성한 후, 버퍼막을 통해 시드막을 산화시켜 터널링막을 형성할 수 있다. 여기서, 시드막은 실리콘 질화막에 비해 질소 농도가 낮은 물질을 포함할 수 있고, 실리콘 산질화막을 포함할 수 있다. 이어서, 블로킹막(73) 내에 데이터 저장막(74)을 형성할 수 있다.
이어서, 데이터 저장막(74) 내에 시드막(75)을 형성할 수 있다. 시드막(75)은 터널링막을 형성하기 위한 것으로, 상대적으로 작은 농도의 질소를 포함할 수 있다. 실시예로서, 시드막(75)은 실리콘 질화물에 비해 작은 농도의 질소를 포함할 수 있고, 실리콘 산질화물을 포함할 수 있다.
이어서, 시드막(75)을 표면 처리하여 버퍼막(76)을 형성할 수 있다. 시드막(75)을 형성한 후에 버퍼막(76)을 인-시튜(in-situ)로 형성할 수 있다. 버퍼막(76)은 실리콘 산화물을 포함할 수 있다. 시드막(75)의 표면을 일부 두께 산화시켜 버퍼막(76)을 형성할 수 있다. 실시예로서, 라디칼 산화 방식으로 시드막(75)의 표면을 산화시킬 수 있고, OH 라디칼을 이용할 수 있다.
도 6b를 참조하면, 버퍼막(76)을 통해 시드막(75)을 산화시켜 터널링막(85)을 형성할 수 있다. 버퍼막(76)은 시드막(75)을 산화시켜 형성된 막과 함께 터널링막(85)으로 사용될 수 있다. 실리콘 질화막에 비해 질소 농도가 낮은 물질로 시드막(75)을 형성함으로써, 산화 과정에서의 볼륨 팽창을 감소시킬 수 있고, 인장 스트레스 및 웨이퍼 워피지를 감소시킬 수 있다. 터널링막(85) 내의 질소에 의한 트랩 사이트를 감소시킴으로써, 전하 손실을 개선할 수 있다. 또한, 개구부(OP)의 하부까지 충분히 라디칼을 공급할 수 있고, 개구부(OP)의 하부에 형성된 시드막(75)이 덜 산화되거나, 트랩 사이트로 인해 전하 손실이 유발되는 것을 최소화하거나 방지할 수 있다.
이어서, 터널링막(85) 내에 채널막(86)을 형성할 수 있고, 채널막(86) 내에 절연 코어(87)를 형성할 수 있다. 블로킹막(73), 데이터 저장막(74), 터널링막(85), 채널막(86) 또는 절연 코어(87)는 개구부(OP)로부터 전사된 비정상 프로파일을 가질 수 있다. 이어서, 제1 물질막들(71)을 제3 물질막들로 대체하는 등의 후속 공정을 진행할 수 있다.
전술한 바와 같은 제조 방법에 따르면, 버퍼막(76)을 형성하여 시드막(75)의 표면을 큐어링할 수 있고, 버퍼막(76)을 통해 간접적으로 시드막(75)을 산화시킬 수 있다. 따라서, 터널링막(85)의 막질을 개선하고 웨이퍼 워피지를 개선할 수 있다. 또한, 시드막을 증착하고 산화시키는 과정을 반복하여 터널링막을 형성하는 방식에 비해, 제조 비용을 절감할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 이는 본 발명의 개념에 따른 실시예를 설명하기 위한 것일 뿐이며, 본 발명은 상기 실시예들에 한정되지 않는다. 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 실시예들에 대한 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 도전막 12: 절연막
13: 블로킹막 14: 데이터 저장막
15: 터널링막 16: 채널막
17: 절연 코어 21: 도전막
22: 절연막 23A: 제1 블로킹막
23B: 제2 블로킹막 24: 데이터 저장막
25: 터널링막 26: 채널막
27: 절연 코어 31: 도전막
33A: 제1 블로킹막 33B: 제2 블로킹막
34: 데이터 저장막 35: 터널링막
36: 채널막 37: 절연 코어
41: 도전막 42: 절연막
43A: 제1 블로킹막 43B: 제2 블로킹막
43C: 제3 블로킹막 44: 데이터 저장막
45: 터널링막 46: 채널막
47: 절연 코어 51: 제1 물질막
52: 제2 물질막 53: 산화막
54: 시드막 54A: 제2 산화막
55: 버퍼막 63: 블로킹막
64: 데이터 저장막 65: 터널링막
66: 채널막 67: 절연 코어
71: 제1 물질막 72: 제2 물질막
73: 블로킹막 74: 데이터 저장막
75: 시드막 76: 버퍼막
85: 터널링막 86: 채널막
87: 절연 코어 M: 메모리막
N: 노치 ST: 적층물
GST: 게이트 구조

Claims (16)

  1. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 내에 개구부를 형성하는 단계;
    상기 개구부 내에 제1 시드막을 형성하는 단계;
    상기 제1 시드막을 표면 처리하여 제1 버퍼막을 형성하는 단계; 및
    상기 제1 버퍼막을 통해 상기 제1 시드막을 산화시켜 블로킹막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 시드막은 실리콘 질화물에 비해 질소 농도가 낮은 물질을 포함하는
    반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 시드막은 실리콘 산질화물을 포함하는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 시드막을 형성하는 단계는,
    ALD(Atomic Layer Deposition) 방식을 이용하는
    반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 버퍼막을 형성하는 단계는,
    OH 라디칼을 이용하여 상기 제1 시드막의 표면을 산화시키는
    반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 버퍼막은 실리콘 산화물을 포함하는
    반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 버퍼막을 인-시튜(in-situ)로 형성하는
    반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 개구부가 비정상 프로파일을 갖는
    반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제1 블로킹막을 형성하는 단계는,
    상기 시드막이 산화되면서 팽창되는
    반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 블로킹막 내에 데이터 저장막을 형성하는 단계;
    상기 데이터 저장막 내에 터널링막을 형성하는 단계; 및
    상기 터널링막 내에 채널막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 터널링막을 형성하는 단계는,
    상기 데이터 저장막 내에 제2 시드막을 형성하는 단계;
    상기 제2 시드막을 표면 처리하여 제2 버퍼막을 형성하는 단계; 및
    상기 제2 버퍼막을 통해 상기 제2 시드막을 산화시켜 상기 터널링막을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제2 버퍼막을 형성하는 단계는,
    OH 라디칼을 이용하여 상기 제2 시드막의 표면을 산화시키는
    반도체 장치의 제조 방법.
  13. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 내에 개구부를 형성하는 단계;
    상기 개구부 내에 실리콘 산질화막을 형성하는 단계;
    상기 실리콘 산질화막을 표면 처리하여 제1 산화막을 형성하는 단계;
    상기 제1 산화막을 통해 상기 실리콘 산질화막을 산화시켜 제2 산화막을 형성하는 단계; 및
    상기 제2 산화막 내에 채널막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 산화막을 형성하는 단계는,
    OH 라디칼을 이용하여 상기 실리콘 산질화막의 표면을 산화시키는
    반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제2 산화막 내에 데이터 저장막을 형성하는 단계; 및
    상기 데이터 저장막 내에 터널링막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 개구부 내에 블로킹막을 형성하는 단계; 및
    상기 블로킹막 내에 데이터 저장막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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