KR20060124011A - 플래시 메모리 소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로서, 특히 플래시 메모리를 포함한 비휘발성 메모리 소자의 유전체(ONO:Oxide/Nitride/Oxide) 막을 O2 플라즈마에 의해 산화시켜 형성함으로써, 디바이스가 고집적화 되어도 전하 누설 및 유지(retention) 특성이 저하되지 않는 플래시 메모리 소자의 게이트 형성 방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은 반도체기판 상부에 터널 산화막 및 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부를 O2 플라즈마 처리 하여 제 1산화막을 형성하는 단계; 상기 제 1산화막 상부에 질화막을 형성하는 단계; 상기 질화막 상부에 O2 플라즈마 처리 하여 제 2산화막을 형성하는 단계; 상기 제 2산화막의 상부에 컨트롤 게이트 전극 및 게이트 하드마스크를 증착하고 사진 및 식각 공정으로 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
반도체 소자, 플래시 메모리, ONO(Oxide/Nitride/Oxide) 막, 플라즈마
Description
도 1은 종래 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가 문제를 설명하기 위한 표.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 소자의 형성 공정시 플라즈마 처리 또는 화학적 기상 증착법을 사용한 경우 산출된 웨이퍼의 표면거칠기(Roughness)와 산화막의 밀도를 비교하는 표.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : 터널 산화막
204 : 플로팅 게이트 206 : 제 1산화막
208 : 질화막 210 : 제 2산화막
212 : 유전체막 214 : 폴리실리콘막
216 : 실리사이드 218 : 컨트롤 게이트 전극
218 : 게이트 하드마스크
본 발명은 플래시 메모리 소자의 게이트 형성 방법에 관한 것으로서, 특히 플래시 메모리 소자의 플로팅 게이트와 컨트롤 게이트 전극 사이의 절연에 사용되는 유전체(ONO:Oxide/Nitride/Oxide)막을 제조하는 방법에 관한 것이다.
통상적으로 DRAM(Dynamic Random Access Memory) 혹은 플래시 메모리(Flash memory)를 포함한 불휘발성 메모리 소자인 NVM(Non-Volatile Memory)과 같은 반도체 메모리 소자의 유전체막으로 ONO(Oxide/Nitride/Oxide) 구조의 유전체막을 사용한다. 즉 상기 유전체막은 산화막/질화막/산화막이 순차적으로 적층된 구조이다.
이하, 플래시 메모리 소자의 게이트 형성 공정에 있어서 화학적 기상 증착(CVD:Chemical Vapor Deposition)법으로 형성하는 유전체막 형성방법의 문제점과, 종래 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가 문제에 대해 간략히 설명한다.
종래의 플래시 메모리 소자의 게이트 형성 공정은 반도체 기판에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한다.
다음, 상기 액티브 영역 위에는 터널 산화막이 일정 두께로 형성되며, 이 터널 산화막 상부에는 플로팅 게이트 도전층으로 사용되는 예컨대 폴리실리콘막이 형성된다. 상기 폴리실리콘막 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
상기 유전체막 상부에는 컨트롤 게이트 도전층으로 사용되는 예컨대 폴리실리콘막이 다시 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
다음 상기 폴리실리콘막의 상부에 실리사이드가 증착되어 컨트롤 게이트 전극이 형성되고, 상기 컨트롤 게이트 전극의 상부에 다시 게이트 하드마스크를 증착하여 사진 및 식각 공정으로 게이트 라인을 형성한다.
상기와 같은 종래 플래시 메모리 소자의 게이트 라인 형성 공정 중 유전체막 형성공정은 통상 화학적 기상 증착(CVD)법으로 실시되는데, 상기 화학적 기상 증착법으로 형성된 유전체막은 최근 플래시 메모리를 포함한 비휘발성 메모리 장치가 고집적화 됨에 따라 셀 크기(Cell Size)가 줄어들고, 이로인해 상기 비휘발성 메모리 장치에서 중요한 인자인 커플링 비(Coupling ratio)의 감소를 가져와 결론적으로 프로그램 속도의 저하를 유발하는 문제점이 있다.
즉, 디바이스(Device)가 고집적화 될 수록 상기 커플링 비의 확보를 위해 유전체막의 두께도 함께 감소되어야 하나 유전체막의 두께 감소는 전하 누설(Charge Leakage) 증가 및 유지(retention) 특성 감소를 가져와 상기 디바이스의 특성을 저하시킬 수 있다.
또한 유전체막의 통상적인 증착 방식인 화학적 기상 증착(CVD)은 특히 유전체막 두번째층인 질화막 내에 존재하는 핀 홀(Pin Hole)의 제거를 위해 유전체막 증착 후 고온의 습식 어닐(anneal) 공정을 통해 막질을 개선하는 방법이 사용되는데 이러한 고온의 습식 어닐 공정은 고온에 장시간 노출되기 때문에 써멀 버젯(Thermal Budget)을 유발할 수 있는 문제점이 있다.
도 1은 종래 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가 문제를 설명하기 위한 표 이다.
도 1에 ONO 1 으로 표기된 것은 플로팅 게이트 상부에 증착된 산화막이고, ONO 2 로 표기된 것은 상기 산화막 상부에 증착된 질화막이며, ONO 3로 표기된 것은 상기 질화막 상부에 증착된 산화막이다.
즉, 재산화 공정이 진행된 후의 유전체막은 재산화 공정 전에 비해 질화막(ONO2)의 두께는 소량 감소하지만 산화막(ONO1)과 산화막(ONO3)의 두께는 증가되어 전체적인 유전체막의 두께가 증가되는 문제점이 있다.
본 발명의 목적은 플래시 메모리를 포함한 비휘발성 메모리 소자의 유전체(ONO) 막을 O2 플라즈마에 의해 산화시켜 형성함으로써, 디바이스가 고집적화 되어도 전하 누설(Charge Leakage) 및 유지(retention) 특성이 저하되지 않는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
또한, 본 발명의 다른 목적은 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가를 방지하여 안정적인 디바이스 구현이 가능하게 하는 플래시 메모리 소자의 게이트 형성 방법을 제공함에 있다.
본 발명에 따른 플래시 메모리 소자의 게이트 형성 방법은, 반도체기판 상부에 터널 산화막 및 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부를 O2 플라즈마 처리 하여 제 1산화막을 형성하는 단계; 상기 제 1산화막 상부에 질화막을 형성하는 단계; 상기 질화막 상부에 O2 플라즈마 처리 하여 제 2산화막을 형성하는 단계; 상기 제 2산화막의 상부에 컨트롤 게이트 전극 및 게이트 하드마스크를 증착하고 사진 및 식각 공정으로 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 플로팅 게이트는 폴리-실리콘(Poly-Si)막으로 형성된 것을 특징으로 한다. 상기 플로팅 게이트 상부에 수행되는 O2 플라즈마 처리는 섭씨 400 내지 900도와 0.5 Torr 이하의 압력에서 산화처리 하는 것을 특징으로 한다.
상기 질화막의 형성은 저압 화학적 기상 증착(LP-CVD)법에 의해 형성되는 것을 특징으로 한다. 상기 저압 화학적 기상 증착(LP-CVD)은 섭씨 600 내지 800 도와 0.1 내지 0.5 Torr 압력에서 튜브내에 DCS(DiChloroSilane) 및 NH3 가스를 유입시켜 형성하는 것을 특징으로 한다. 상기 제 2산화막은 상기 질화막의 소정 비율을 산화시켜 형성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 나타낸 도면으로, 도 2a는 종래와 유사한 공정으로 반도체기판 상부에 터널 산화막 및 플로팅 게이트용 폴리-실리콘(Poly-Si)막이 형성된 플래시 메 모리 소자의 단면도 이다.
도 2a를 참조하면, 본 발명의 일실시예에 따른 플래시 메모리 소자의 게이트 형성 공정을 위한 준비 단계로 반도체 기판(200)에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한 후, 상기 액티브 영역의 상부에 산화막 또는 산화질화막(Oxynitride)을 약 70 내지 100 Å의 두께로 얇게 성장시킴으로써 메모리 셀의 터널 산화막(202)을 형성한다.
그리고, 상기 터널 산화막(202)이 형성된 결과물의 상부에 플로팅 게이트(204)로서, 예컨대 폴리실리콘막을 약 1000 내지 1500Å의 두께로 화학적 기상 증착 방법을 이용하여 증착하고 사진 및 식각 공정으로 셀 어레이 영역의 필드 산화막 상부의 플로팅 게이트를 제거함으로서, 비트라인을 따라 이웃한 메모리 셀 간의 플로팅 게이트(204)를 서로 분리시킨다.
도 2b는 도 2a에서 형성된 플로팅 게이트의 상부에 본 발명에 따른 O2 플라즈마 처리를 하여 제 1산화막이 형성된 플래시 메모리 소자의 단면도 이다.
도 2b를 참조하면, 도 2a의 다음 공정으로 터널 산화막(202) 상부에 폴리실리콘막으로 형성한 플로팅 게이트(204)의 표면을 O2 플라즈마 처리를 하여 약 20~80Å 두께의 제 1산화막(206)을 형성한다.
여기서 상기 O2 플라즈마 처리로 산화막(206)을 형성한다는 의미는 산화막을 따로 증착하는 것이 아니고, 아래 층(Layer), 즉 이미 증착되어 있는 상기 플로팅 게이트(204)의 표면을 O2 플라즈마를 이용하여 산화(Oxidation) 시킨다는 의미이며, 상기 플로팅 게이트(204) 상부에 수행되는 O2 플라즈마 처리는 섭씨 400 내지 900도와 0.5 Torr 이하의 압력하에서 산화처리 한다.
상기 O2 플라즈마를 이용한 산화 방법은 종래 화학적 기상 증착(CVD)법과는 달리 폴리-실리콘막으로 이루어진 하부의 플로팅 게이트(204)를 소모하면서 상기 플로팅 게이트(204)의 실리콘(Si) 과 산소(O)의 반응에 의해 제 1산화막(206)이 형성되는 것이기 때문에 상기 화학적 기상 증착(CVD)법에 의해 형성된 산화막보다 뛰어난 막질을 형성할 수 있다.
도 2c는 도 2b에서 형성된 제 1산화막의 상부에 질화막이 형성된 플래시 메모리 소자의 단면도 이다.
도 2c를 참조하면, 도 2b에서 형성된 제 1산화막(206)의 상부에 화학적 기상 증착(CVD)법으로 20~100Å 두께의 질화막(208)이 형성된다.
상기 화학적 기상 증착법은 플라즈마 상태의 챔버 내에 외부에서 공급된 가스(Gas)의 반응 및 분해에 의해 막이 형성되는 플라즈마 증가(PE; Plasma Enhanced) 화학적 기상 증착법과 저압(LP; Low Pressure) 화학적 기상 증착법이 있는데, 본 발명에 적용되는 화학적 기상 증착법은 저압 화학적 기상 증착법(LP-CVD) 이다.
즉, 본 발명에 적용되는 화학적 기상 증착법은 저압 화학적 기상 증착법으로, 섭씨 600 내지 800 도와 0.1 내지 0.5 Torr 압력에서 튜브 내에 DCS(DiChloroSilane) 및 NH3 가스를 유입시켜 질화막(208)을 형성한다.
도 2d는 도 2c에서 형성된 질화막의 상부에 제 2산화막이 형성된 플래시 메모리 소자의 단면도 이다.
도 2d를 참조하면, 도 2c에서 형성된 질화막(208)의 상부에 도 2b에서 산화막(206)을 형성할 때와 유사한 방법으로 O2 플라즈마 처리를 하여, 상기 질화막(208) 표면의 질소(N)을 산소(O)로 치환하여 제 2산화막(210)을 형성한다.
즉 이미 증착되어 있는 상기 질화막(208)의 표면을 O2 플라즈마를 이용하여 산화(Oxidation) 시키며, 상기 O2 플라즈마 처리는 도 2b에서 제 1산화막(206)을 형성할 때와 유사한 조건인 섭씨 400 내지 900도와 0.5 Torr 이하의 압력하에서 산화처리 한다.
본 발명에 따른 게이트 형성 방법에서 도 2b 내지 2d에서 유전체막(제 1산화막/질화막/제 2산화막)을 형성하는 공정은 산화막(206) 형성후 질화막(208) 형성까지 또는 질화막(208) 형성후 제 2산화막(210)까지 각각 이전 공정 완료 후 1시간 이내에 다음 공정을 진행해야 하는데(즉, 이전 공정 완료 후 다음 공정 진행 시 까지 공기 중 노출 시간이 1시간 이내여야 함), 그 이유는 지연시간이 발생하면 생산량이 떨어지기 때문이다.
도 2e는 본 발명의 일실시예에 따른 게이트가 형성된 플래시 메모리 소자의 단면도 이다.
도 2e를 참조하면, 도 2a 내지 도 2d의 공정으로 형성된 유전체막(제 1산화 막/질화막/제 2산화막)(212)의 상부에 종래와 유사한 방법으로 제 2산화막(210)의 상부에 예컨대 폴리실리콘막(214)을 약 1500 내지 3000Å의 두께로 증착하고, 상기 폴리실리콘막(214)에 실리사이드(216)를 증착하여 컨트롤 게이트 전극(218)을 형성한다.
다음, 게이트 하드마스크(220)를 증착하고 사진 및 식각 공정을 통해 플로팅 게이트(204), 유전체(ONO)막(212) 및 컨트롤 게이트(218)를 차례로 식각하여 메모리 셀의 스택형 게이트 전극을 형성한다.
도 3은 본 발명의 일실시예에 따른 플래시 메모리 소자의 형성 공정시 플라즈마 처리 또는 화학적 기상 증착법을 사용한 경우 산출된 웨이퍼의 표면거칠기(Roughness)와 산화막의 밀도를 비교하는 표 이다.
도 3을 참조하면, 크게 Plasma 1 과 CVD HTO 1 으로 표기된 데이터와 Plasma 2 와 CVD HTO 2 로 표기된 데이터로 나누어 설명할 수 있는데, 상기 Plasma 1 은 플라즈마 처리로 질화막을 산화시켜 형성한 산화막의 데이터이고, CVD HTO 1은 화학적 기상 증착법으로 질화막 위에 산화막을 증착하여 형성한 데이터이다. 또한, 상기 Plasma 2는 플라즈마 처리로 폴리실리콘을 산화시켜 형성한 산화막의 데이터이고, CVD HTO 2 는 화학적 기상 증착법으로 폴리실리콘 위에 산화막을 증착하여 형성한 경우의 데이터이다.
웨이퍼의 표면거칠기는 통상 알엠에스(Rms) 단위로 표기되며, 이 수치가 낮을수록 표면이 매끄러운 것을 나타낸다.
따라서, 도 3의 AFM 분석 결과에 나타난 바와 같이, Plasma 1 은 CVD HTO 1 보다, Plasma 2 는 CVD HTO 2 보다 표면거칠기 수치가 낮으므로, 플라즈마 처리를 통한 산화막의 형성이 화학적 기상 증착법에 의한 증착보다 매끄러운 웨이퍼 표면이 유지됨을 알 수 있다.
마찬가지로, XRR 분석 결과에서도 Plasma 1 은 CVD HTO 1 보다, Plasma 2 는 CVD HTO 2 보다 밀도(Density)가 높게 산화막이 형성됨을 알 수 있다.
전술한 바와 같이, 본 발명은 플래시 메모리를 포함한 비휘발성 메모리 소자의 유전체(ONO:Oxide/Nitride/Oxide) 막을 O2 플라즈마를 처리하여 산화 함으로써, 전하 누설(Charge Leakage) 및 유지(retention) 특성의 저하 없이 유전체(ONO) 막두께 감소가 가능하여 고집적 메모리 소자에서도 안정적인 유전체막을 구현할 수 있다.
또한, 유전체 막질이 향상되어 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가를 방지하여 안정적인 디바이스 구현이 가능하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 플래시 메모리를 포함한 비휘발성 메모리 소자의 유전체(ONO:Oxide/Nitride/Oxide) 막을 O2 플라즈마에 의해 산화시켜 형성함으로써, 전하 누설(Charge Leakage) 및 유지(retention) 특성의 저하 없이 유전체(ONO) 막두께 감소가 가능하여 고집적 메모리 소자에서도 안정적인 유전체막을 구현할 수 있다.
또한, 유전체 막질이 향상되어 게이트 라인 형성시 식각 공정후 게이트 측벽의 손상 완화를 위해 진행하는 재산화 공정으로 인한 유전체막 두께 증가를 방지하여 안정적인 디바이스 구현이 가능하다.
Claims (6)
- 반도체기판 상부에 터널 산화막 및 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상부를 O2 플라즈마 처리 하여 제 1산화막을 형성하는 단계;상기 제 1산화막 상부에 질화막을 형성하는 단계;상기 질화막 상부에 O2 플라즈마 처리 하여 제 2산화막을 형성하는 단계;상기 제 2산화막의 상부에 컨트롤 게이트 전극 및 게이트 하드마스크를 증착하고 사진 및 식각 공정으로 게이트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 플로팅 게이트는 폴리-실리콘(Poly-Si)막으로 형성된 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 플로팅 게이트 상부에 수행되는 O2 플라즈마 처리는 섭씨 400 내지 900도와 0.5 Torr 이하의 압력에서 산화처리 하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 질화막의 형성은 저압 화학적 기상 증착(LP-CVD)법에 의해 형성되는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 4항에 있어서,상기 저압 화학적 기상 증착(LP-CVD)은 섭씨 600 내지 800 도와 0.1 내지 0.5 Torr 압력에서 튜브내에 DCS(DiChloroSilane) 및 NH3 가스를 유입시켜 형성하는 것을 특징으로 하는 플래시 메모리 소자의 게이트 형성 방법.
- 제 1항에 있어서,상기 제 2산화막은 상기 질화막의 소정 비율을 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
Priority Applications (1)
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-
2005
- 2005-05-30 KR KR1020050045709A patent/KR20060124011A/ko not_active Application Discontinuation
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