KR20050003533A - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 도프트 폴리실리콘막으로 형성된 플로팅 게이트 구조에서, 고온에서 짧은 시간 동안 산화공정을 가져다 줄 수 있는 RTP(Rapid Thermal Process) 공정을 이용하여 고집적화되어 가는 플래시 소자의 측벽 산화 정도를 균일하고 적절하게 가져가 게이트 임계치수를 충분히 확보하고 측벽 손상 보상과 누설전류(leakage current) 방지를 도모할 수 있는 게이트 형성방법을 개시한다.
Description
본 발명은 반도체 소자의 게이트 형성방법에 관한 것으로, 특히 고집적화되어 가는 플래시 소자의 측벽 산화 정도를 균일하고 적절하게 가져가 게이트 임계치수를 충분히 확보하고 측벽 손상 보상과 누설전류(leakage current) 방지를 도모할 수 있는 게이트 형성방법에 관한 것이다.
플래시 소자 제조공정시 게이트(플로팅 게이트 및 컨트롤 게이트 포함)를 형성하기 위한 도프트 폴리실리콘막(doped poly-silicon) 형성공정시, 게이트의 면저항(sheet Resistance; Rs) 확보 및 플로팅 게이트(floating gate)의 적정수준의 도핑(doping) 농도를 확보하기 위해서 지금까지 2.5E20atoms/cc 이상의 고농도 도핑공정이 실시된다.
그러나, 플래시 소자의 고집적화에 따라 게이트의 임계치수(Critical Dimension; CD)가 작아지고 있다. 이로 인해, 고농도로 도핑된 폴리실리콘막을 사용하여 게이트를 형성한 후 상기 게이트의 측벽에 대하여 산화공정(re-oxidation)을 실시하는 경우, 산화작용이 활발히 이루어져 산화 타겟(target)보다 수배 정도의 산화막이 더 형성된다. 결국, 게이트의 실제 폭(width)인 도프트 폴리실리콘막의 전체 폭(width)이 감소된다. 특히, 터널 산화막(tunnel oxide)과 ONO(oxide/nitride/oxide)의 유전체막의 측벽부위가 더 두꺼워지는 현상, 즉 스마일링(smiling) 현상이 발생된다.
이러한 현상은 일례로 도 1 및 도 2에 도시된 SEM 사진을 통해서도 알 수 있다. 여기서, '10'은 기판, '12'는 터널 산화막, '14'는 플로팅 게이트, '16'은 유전체막, '18'은 컨트롤 게이트(control gate), '20'은 텅스텐 실리사이드층, '22'는 하드 마스크(hard mask)이다. 도 1은 도프트 폴리실리콘막이 플로팅 게이트(14)로 사용되는 경우 게이트 측벽에 대하여 산화공정을 실시하기 전의 게이트 프로파일(profile)이다. 도 2는 4.7E20atoms/cc로 도핑된 폴리실리콘막이 플로팅 게이트(14)로 사용되는 경우 일반적인 퍼니스 공정(furnace)을 이용하여 게이트 측벽에 대하여 산화공정을 실시한 후의 게이트 프로파일이다. 이 경우, 플로팅 게이트(14)의 측벽 산화막(24a)의 두께가 산화 타겟(예컨대, 50Å)에 비해 5배를 넘는현상이 발생되었으며, 1.6E20atoms/cc 정도의 도핑농도로 도핑된 컨트롤 게이트(18)의 측벽 산화막(24b)의 경우에는 그 두께가 산화막 타겟의 두배를 넘는 현상이 발생되었다. 이로써, 유전체막(16)의 하부 산화막은 증착 타겟인 50Å 두께에서 스마일링 현상이 발생되어 약 105Å의 두께로 성장되었다. 또한, 유전체막(16)의 상부 산화막은 약 75Å의 두께로 성장되었다. 특히, 플로팅 게이트(14) 하부의 터널 산화막(12)의 두께가 중앙부(center)에서 모서리(edge) 부위 간에 큰 차이를 보이고 있다. 터널 산화막(12)의 타겟인 80Å 두께의 중앙부에 비해 모서리 부위에서는 두께가 약 25% 정도 증가된 100Å 정도의 두께로 산화막이 성장되었다.
따라서, 본 발명의 바람직한 실시예서는 도프트 폴리실리콘막으로 형성된 플로팅 게이트 구조에서, 고온에서 짧은 시간 동안 산화공정을 가져다 줄 수 있는 RTP(Rapid Thermal Process) 공정을 이용하여 고집적화되어 가는 플래시 소자의 측벽 산화 정도를 균일하고 적절하게 가져가 게이트 임계치수를 충분히 확보하고 측벽 손상 보상과 누설전류(leakage current) 방지를 도모하는 것을 그 목적으로 한다.
도 1는 일반적인 플래시 소자의 게이트 구조를 설명하기 위하여 도시한 SEM 사진이다.
도 2는 도 1에 측벽 산화공정을 실시한 후의 게이트 구조를 도시한 SEM 사진이다.
도 3은 본 발명의 바람직한 실시예에 따른 기술적 원리를 설명하기 위하여 도시한 플래시 소자의 게이트 구조의 SEM 사진이다.
도 4는 도 3에 측벽 산화공정을 실시한 후의 게이트 구조를 도시한 SEM 사진이다.
도 5는 폴리실리콘막의 도핑농도에 따른 저전압 NMOS 트랜지스터의 문턱전압의 이동을 설명하기 위하여 도시한 도면이다.
도 6은 폴리실리콘막의 도핑농도에 따른 저전압 PMOS 트랜지스터의 문턱전압의 이동을 설명하기 위하여 도시한 도면이다.
도 7 및 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 9는 산화공정진행 후 도핑농도의 정도에 따라 변화되는 산화정도를 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 30, 102 : 반도체 기판 12, 32, 104 : 터널 산화막
14, 34, 106 : 플로팅 게이트 16, 36, 108 : 유전체막
18, 38, 110 : 컨트롤 게이트 20, 110b : 텅스텐 실리사이드층
22, 112 : 하드 마스크 106a : 제1 폴리실리콘막
106b : 제2 폴리실리콘막 110a : 제3 폴리실리콘막
24a, 24b, 40, 114a, 114b : 측벽 산화막
본 발명의 일측면에 따르면, 터널 산화막, 유전체막, 플로팅 게이트 및 컨트롤 게이트를 포함한 게이트 패턴이 형성된 반도체 기판이 제공되는 단계와, RTP 장비를 이용한 건식산화방식으로 산화공정을 실시하여 상기 게이트 패턴의 양측벽에 측벽 산화막을 형성하는 단계를 포함하는 게이트 형성방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
우선, 본 발명의 바람직한 실시예에 따른 플래시 소자의 게이트 형성방법을 설명하기에 앞서 본 발명의 기술적 원리를 도 3 내지 도 6을 참조하여 설명하기로 한다.
도 3은 게이트를 형성한 후 게이트 측벽에 대하여 산화공정을 실시하기 전의 게이트 프로파일이다. 도 4는 1.5E20atoms/cc 이하의 저농도로 도핑된 폴리실리콘막을 사용하여 플로팅 게이트(34) 및 컨트롤 게이트(38)를 형성하고, 850℃의 온도에서 퍼니스 공정을 실시하여 측벽 산화막(40)을 형성한 후의 게이트 프로파일이다.
도 3 및 도 4에 도시된 바와 같이 도 2의 측벽 산화막(24a 및 24b)에 비해 측벽 산화막(40)의 두께가 감소되는 것을 알 수 있다. 이와 같이, 폴리실리콘막의 농도를 낮추는 경우 측벽의 산화 정도와, ONO 유전체막(36) 및 터널 산화막(32)의 스마일링 현상은 억제된다. 그러나, 측벽 산화막(40)의 두께가 약 40Å으로 타겟대비 1.3배 수준이며, 트랜지스터 특성에서는 문턱전압(threshold Voltage; Vth)이 상승되는 효과를 가져오고, 폴리실리콘막의 소모(depletion)에 의해 터널 산화막(32)의 두께가 증가하는 등 소자의 신뢰성이 감소된다. 그러므로, 폴리실리콘막의 도핑 농도를 적정 이상으로 유지하면서 측벽 산화정도를 균일하게 가져 가기 위해서는 고온에서 짧은 시간동안 산화시켜 주는 RTO 공정이 효과적이라 할 수 있다.
도 5 및 도 6은 폴리실리콘막의 도핑 농도에 따른 저전압 n-채널 MOS 트랜지스터(low voltage Metal Oxide Semiconductor transistor; 이하, 'NMOS 트랜지스터'라 함)의 문턱전압의 이동정도와 저전압 p-채널 MOS 트랜지스터(이하, 'PMOS 트랜지스터'라 함)의 전기적인 터널 산화막의 두께를 보여주는 소자 특성 결과도이다. 도 5 및 도 6에 나타난 바와 같이, NMOS 트랜지스터 및 PMOS 트랜지스터 모두 플로팅 게이트로 사용되는 폴리실리콘막의 농도에 따라 문턱전압이 감소되는 것을 알 수 있다.
이하, 도 7 및 도 8은 본 발명의 바람직한 실시예에 따른 플래시 소자의 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도 7 및 도 8에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.
도 7을 참조하면, 반도체 기판(102) 상에 터널 산화막(104)이 형성된다. 터널 산화막(104)이 형성된 후, 상기 터널 산화막(104) 상에 플로팅 게이트용 제1 및 제2 폴리실리콘막(106a 및 106b)이 증착된다. 이때, 제1 폴리실리콘막(106a)은 산화 저항성이 낮은 언도프트(undoped) 비정질 실리콘막으로 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 250Å 내지 500Å의 두께로 증착되는 것이 바람직하다. 제2 폴리실리콘막(106b)은 도핑 농도가 낮은 저농도 도핑 비정질 실리콘막으로 형성하되, 1.0E20atoms/cc 내지 1.7E20atoms/cc의 비정질 실리콘막으로 형성된다. 또한, 제2 폴리실리콘막(106b)은 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 SiH4또는 Si2H6와 PH3가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착되는 것이 바람직하다.
상기 제2 폴리실리콘막(106b)이 형성된 후, 전체 구조 상에는 유전체막(108)이 형성된다. 이때, 유전체막(108)은 ONO 구조로 형성되는 것이 바람직하다. 유전체막(108)이 형성된 후 상기 유전체막(108) 상에는 컨트롤 게이트용 제3 폴리실리콘막(110a)이 증착된다. 이때, 제3 폴리실리콘막(110a)은 제2 폴리실리콘막(106b)과 동일한 방법으로 증착된다. 예컨대, LPCVD 방식으로 SiH4또는 Si2H6와 PH3가스를 이용하여 480℃ 내지 550℃의 온도 범위내에서 0.1torr 내지 0.3torr의 낮은 압력으로 증착된다.
상기 제3 폴리실리콘막(110a)이 형성된 후, 전체 구조 상에는 텅스텐 실리사이드층(110b)이 증착되고, 그 상부에는 산화막을 이용하여 하드 마스크(hard mask; 112)가 형성된다. 이후, 리소그래피(lithography) 공정에 의해 하드 마스크(112), 텅스텐 실리사이드층(110b), 제3 폴리실리콘막(110a), 유전체막(108), 제2 폴리실리콘막(106b), 제1 폴리실리콘막(106a) 및 터널 산화막(104)이 순차적으로 식각되어 게이트 프로파일이 정의된다. 이로써, 제3 폴리실리콘막(110a)과 텅스텐 실리사이드층(110b)으로 이루어진 컨트롤 게이트(110)가 형성되고, 제1 및 제2 폴리실리콘막(106a 및 106b)으로 이루어진 플로팅 게이트(106)가 형성된다.
도 8을 참조하면, 도 7에서 정의된 게이트에 대하여 전처리 세정공정이 실시될 수 있다. 이때, 상기 전처리 세정공정은 SC-1(NH4OH/H2O2/H2O)을 이용하여 실시되되, 유전체막(108)과 터널 산화막(104)이 손실되지 않도록 실시되는 것이 바람직하다.
상기 전처리 세정공정후, 상기 게이트의 측벽에 대하여 측벽 산화공정이 실시되고, 이로 인하여, 상기 플로팅 게이트(106) 및 컨트롤 게이트(110)의 양측벽에는 각각 측벽 산화막(114a 및 114b)이 형성된다. 이때, 측벽 산화공정은 산화 속도의 제어가 용이한 RTP(Rapid Thermal Process) 장비를 이용한 건식산화방식으로 실시된다.
예컨대, 측벽 산화공정은 상기 게이트가 형성된 반도체 기판(102)이 RTP 장비의 챔버 내로 로딩(loading)되기 전에 챔버 분위기를 N2분위기와 650℃ 내지 750℃의 온도범위로 유지시킨 상태에서 상기 반도체 기판(102)을 챔버 내로 로딩시킨 후 O2가스 또는 N2O 가스를 1slm 내지 10slm 정도로 유입시켜 900℃ 내지 1100℃의 온도범위에서 진행된다. 이때, RTP 장비의 램프 레이트(ramp rate)는 초당 50℃ 내지 150℃로 비교적 고속으로 설정되는 것이 바람직하다. 다른 예로, 상기 측벽 산화공정은 RTP 램프-업(lamp-up)시 NH3가스를 이용하여 질화공정(nitridation)을 우선 진행한 후, 잔존 NH3가스를 제거하기 위하여 N2퍼지(purge)공정을 실시하고, 900℃ 내지 1100℃ 온도에서 연속적으로 산화공정(oxidation)이 추가로 진행될 수도 있다. 즉, 상기 RTP 장비의 챔버 분위기를 N2분위기와 650℃ 내지 750℃의 온도범위로 유지시킨 상태에서 상기 반도체 기판을 상기 챔버 내로 로딩시킨 후 NH3가스를 유입시켜 900℃ 내지 1100℃의 온도범위에서 진행된 후, 잔존 NH3가스를 제거하기 위하여 N2퍼지공정을 실시하고, 900℃ 내지 1100℃ 온도에서 연속적으로 O2가스 또는 N2O 가스를 유입시켜 진행될 수 있다. 상기 측벽 산화공정시 산화 타겟은 반도체 기판(102)의 산화기준으로 30Å 내지 50Å의 타겟으로 설정되는 것이 바람직하다.
지금까지 설명한 본 발명의 바람직한 실시예에 따른 게이트 형성방법을 통해 형성된 측벽 산화막의 증착두께 변화를 도 9를 통해 설명하기로 한다. 도 9는 산화공정진행 후, 즉 써멀 버짓(thermal budget) 후 도핑농도의 정도에 따라 변화되는 산화정도를 나타낸 도면이다.
도 9에 나타낸 바와 같이, 고농도 도핑(4.7E20atoms/cc)인 경우 저농도 도핑(1.2E20atoms/cc)에 비해 제1 폴리실리콘막(106a) 내의 p농도 수준이 매우 높음을 알 수 있다. p농도가 높을 경우에는 퍼니스(funace)를 이용한 재산화공정(re-oxidation)을 실시하는데 한계가 있다. 그러나, RTP를 이용할 경우에는 효과적으로산화공정을 할 수 있다. 더욱이 p농도를 감소시킨 경우에 RTP를 이용하여 산화공정을 실시할 경우에는 더욱더 측벽 산화층의 두께를 섬세하게 제어할 수 있는 장점이 있다.
본 발명의 바람직한 실시예에서는 플래시 소자의 게이트 형성방법에 대해서 개시되어 있으나, 이는 일례로서, 본 발명은 도프트 폴리실리콘막을 사용하는 모든 반도체 소자에 모두 적용될 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 측벽 산화공정시 RTP(Rapid Thermal Process)를 이용함에 따라 도프트 폴리실리콘막의 도핑수준에 따라 산화정도를 균일하게 조절하는 것이 가능하다. 이로써, 고집적 메모리 소자의 제조공정이 용이하다.
또한, 본 발명에 의하면, 유전체막의 스마일링의 억제를 통해서 ONO 효과적인 두께 증가를 막을 수 있으며, 이에 따른 커플링비 마진(couple ratio magin) 확보가 쉽다.
또한, 본 발명에 의하면, 플로팅 게이트의 고립(isolation)을 보강하면서도 터널 산화막의 스마일링 억제가 가능하여 셀 동작 특성을 균일하게 향상시킬 수 있어 수율 향상에 기여할 수 있다.
또한, 본 발명에 의하면, 비교적 높은 온도에서 짧은 시간동안 어닐링을 진행함에 따라 게이트의 면저항을 효과적으로 낮출 수 있으며, 이에 따라 플래시 소자의 프로그램 속도 개선과 고 신뢰성(high reliability)를 가지는 소자 형성이 가능하다.
Claims (9)
- (a) 터널 산화막, 유전체막, 플로팅 게이트 및 컨트롤 게이트를 포함한 게이트 패턴이 형성된 반도체 기판이 제공되는 단계; 및(b) RTP 장비를 이용한 건식산화방식으로 산화공정을 실시하여 상기 게이트 패턴의 양측벽에 측벽 산화막을 형성하는 단계를 포함하는 게이트 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트가 언도프트 비정질실리콘막과 도프트 비정질실리콘막의 적층 구조로 형성되는 게이트 형성방법.
- 제 2 항에 있어서,상기 도프트 비정질실리콘막이 1.0E20atoms/cc 내지 1.7E20atoms/cc 정도의 농도로 도핑된 게이트 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트 및 상기 컨트롤 게이트가 1.0E20atoms/cc 내지1.7E20atoms/cc 정도의 농도로 도핑된 폴리실리콘막으로 형성된 게이트 형성방법.
- 제 1 항에 있어서,상기 산화공정이 상기 RTP 장비의 챔버 분위기를 N2분위기와 650℃ 내지 750℃의 온도범위로 유지시킨 상태에서 상기 반도체 기판을 상기 챔버 내로 로딩시킨 후 O2가스 또는 N2O 가스를 유입시켜 900℃ 내지 1100℃의 온도범위에서 진행되는 게이트 형성방법.
- 제 1 항에 있어서,상기 산화공정이 상기 RTP 장비의 챔버 분위기를 N2분위기와 650℃ 내지 750℃의 온도범위로 유지시킨 상태에서 상기 반도체 기판을 상기 챔버 내로 로딩시킨 후 NH3가스를 유입시켜 900℃ 내지 1100℃의 온도범위에서 진행된 후, 잔존하는 NH3가스를 제거하기 위하여 N2퍼지공정을 실시하고, 900℃ 내지 1100℃ 온도에서 O2가스 또는 N2O 가스를 유입시켜 진행되는 게이트 형성방법.
- 제 5 항 또는 제 6 항에 있어서,상기 O2가스 또는 N2O 가스의 유입량이 1slm 내지 10slm인 게이트 형성방법.
- 제 1 항에 있어서,상기 산화공정시 상기 RTP 장비의 램프 레이트가 초당 50℃ 내지 150℃인 게이트 형성방법.
- 제 1 항에 있어서,상기 산화공정시 산화 타겟은 상기 반도체 기판의 산화기준으로 30Å 내지 50Å의 타겟으로 설정되는 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030042428A KR20050003533A (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030042428A KR20050003533A (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050003533A true KR20050003533A (ko) | 2005-01-12 |
Family
ID=37218610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030042428A KR20050003533A (ko) | 2003-06-27 | 2003-06-27 | 반도체 소자의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050003533A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550353B2 (en) | 2006-11-01 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device |
| US7592227B2 (en) | 2005-07-11 | 2009-09-22 | Samsung Electronics Co., Ltd. | Methods of manufacturing a semiconductor device |
| US8324050B2 (en) | 2009-01-21 | 2012-12-04 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
-
2003
- 2003-06-27 KR KR1020030042428A patent/KR20050003533A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592227B2 (en) | 2005-07-11 | 2009-09-22 | Samsung Electronics Co., Ltd. | Methods of manufacturing a semiconductor device |
| US7550353B2 (en) | 2006-11-01 | 2009-06-23 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device |
| US8324050B2 (en) | 2009-01-21 | 2012-12-04 | Hynix Semiconductor Inc. | Method of manufacturing flash memory device |
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