JP2003204060A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003204060A JP2003204060A JP2002001051A JP2002001051A JP2003204060A JP 2003204060 A JP2003204060 A JP 2003204060A JP 2002001051 A JP2002001051 A JP 2002001051A JP 2002001051 A JP2002001051 A JP 2002001051A JP 2003204060 A JP2003204060 A JP 2003204060A
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Abstract
(57)【要約】
【課題】 酸化シリコン膜表面に予め窒素−シリコン結
合層を形成して、化学的気相成長法による窒化シリコン
膜形成の潜伏時間を解消し、酸化シリコン−シリコン界
面の窒化を抑えることで、トランジスタのしきい値電圧
が負側にシフトし、チャネル移動度を劣化させる問題を
回避する。 【解決手段】 半導体基板（シリコン基板）１１上に酸
化膜（酸化シリコン膜）１３を形成した後、酸化シリコ
ン膜１３の表面のみを窒化するプラズマ処理を行って窒
化層１４を形成し、その後、プラズマ処理を行った酸化
シリコン膜１３上に窒化シリコン膜１５を形成すること
で、上記課題を解決する。
合層を形成して、化学的気相成長法による窒化シリコン
膜形成の潜伏時間を解消し、酸化シリコン−シリコン界
面の窒化を抑えることで、トランジスタのしきい値電圧
が負側にシフトし、チャネル移動度を劣化させる問題を
回避する。 【解決手段】 半導体基板（シリコン基板）１１上に酸
化膜（酸化シリコン膜）１３を形成した後、酸化シリコ
ン膜１３の表面のみを窒化するプラズマ処理を行って窒
化層１４を形成し、その後、プラズマ処理を行った酸化
シリコン膜１３上に窒化シリコン膜１５を形成すること
で、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはゲート絶縁膜を形成する半導体装
置の製造方法に関する。
方法に関し、詳しくはゲート絶縁膜を形成する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩの微細化にはゲート酸化膜
の薄膜化が必要であるが、薄膜化にともなってトンネル
現象が顕在化し、ゲートリーク電流の激増が起こる。お
おむね２ｎｍ以下の膜厚を有するゲート絶縁膜では、従
来から用いられてきた酸化シリコン膜より高い誘電率を
有する膜を用いることで物理的膜厚を厚くし、トンネル
現象を回避しようとしている。
の薄膜化が必要であるが、薄膜化にともなってトンネル
現象が顕在化し、ゲートリーク電流の激増が起こる。お
おむね２ｎｍ以下の膜厚を有するゲート絶縁膜では、従
来から用いられてきた酸化シリコン膜より高い誘電率を
有する膜を用いることで物理的膜厚を厚くし、トンネル
現象を回避しようとしている。
【０００３】ゲート絶縁膜に用いる誘電率の高い膜とし
ては、窒化シリコン膜、酸化アルミニウム膜、酸化タン
タル膜酸化チタン膜、酸化ハフニウム膜等が候補として
上げられていて、開発が行われている。そのなかで、酸
化シリコン膜に代わる膜としては、当面はシリコンＬＳ
Ｉ製造プロセスとの親和性の高い窒化シリコン膜が有望
となっている。
ては、窒化シリコン膜、酸化アルミニウム膜、酸化タン
タル膜酸化チタン膜、酸化ハフニウム膜等が候補として
上げられていて、開発が行われている。そのなかで、酸
化シリコン膜に代わる膜としては、当面はシリコンＬＳ
Ｉ製造プロセスとの親和性の高い窒化シリコン膜が有望
となっている。
【０００４】窒化シリコン膜をゲート絶縁膜として用い
る場合には、界面準位の抑制対策として、シリコン基板
と窒化シリコン膜との間にバッファ膜として熱酸化膜を
形成する必要がある。また、化学的気相成長法によって
酸化シリコン膜上に窒化シリコン膜を形成する場合に
は、潜伏時間（インキュベーションタイム）が存在する
ために、窒化シリコン膜形成の再現性と均一性とが不安
定になることが知られている。その対策として、アンモ
ニア雰囲気中での高温アニールが有効とされている。
る場合には、界面準位の抑制対策として、シリコン基板
と窒化シリコン膜との間にバッファ膜として熱酸化膜を
形成する必要がある。また、化学的気相成長法によって
酸化シリコン膜上に窒化シリコン膜を形成する場合に
は、潜伏時間（インキュベーションタイム）が存在する
ために、窒化シリコン膜形成の再現性と均一性とが不安
定になることが知られている。その対策として、アンモ
ニア雰囲気中での高温アニールが有効とされている。
【０００５】
【発明が解決しようとする課題】しかしながら、アンモ
ニア雰囲気中での高温アニールを行うと、酸化膜が強く
窒化されるため、トランジスタのしきい値電圧が負側に
シフトする、チャネル移動度が劣化する等の問題が発生
する。
ニア雰囲気中での高温アニールを行うと、酸化膜が強く
窒化されるため、トランジスタのしきい値電圧が負側に
シフトする、チャネル移動度が劣化する等の問題が発生
する。
【０００６】また、化学的気相成長法による窒化シリコ
ン膜の膜形成では、表面反応で成膜が進むといわれてい
る。このため、シリコン上に窒化シリコン膜を形成する
場合と比較して、酸化シリコン膜上に窒化シリコン膜を
形成する場合には、酸化シリコン膜表面に窒素−シリコ
ン結合が形成されにくいため、ある程度窒素−シリコン
結合が結合されるまで、膜形成が始まらないと推定され
ている。これが潜伏時間（インキュベーションタイム）
の原因と考えられる。
ン膜の膜形成では、表面反応で成膜が進むといわれてい
る。このため、シリコン上に窒化シリコン膜を形成する
場合と比較して、酸化シリコン膜上に窒化シリコン膜を
形成する場合には、酸化シリコン膜表面に窒素−シリコ
ン結合が形成されにくいため、ある程度窒素−シリコン
結合が結合されるまで、膜形成が始まらないと推定され
ている。これが潜伏時間（インキュベーションタイム）
の原因と考えられる。
【０００７】酸化シリコン膜をアンモニア雰囲気中でア
ニールすることで、図４に示すように、酸化シリコン膜
１１１表面に窒素（Ｎ）−シリコン（Ｓｉ）結合が形成
され、潜伏時間が抑制されて、窒化シリコン膜１２１が
形成される。しかしながら、同時に酸化シリコン膜１１
１とシリコン１０１との界面にも窒化が起こり、これ
が、トランジスタのしきい値電圧のシフト、チャネル移
動度の劣化等を引き起こす原因となっている。
ニールすることで、図４に示すように、酸化シリコン膜
１１１表面に窒素（Ｎ）−シリコン（Ｓｉ）結合が形成
され、潜伏時間が抑制されて、窒化シリコン膜１２１が
形成される。しかしながら、同時に酸化シリコン膜１１
１とシリコン１０１との界面にも窒化が起こり、これ
が、トランジスタのしきい値電圧のシフト、チャネル移
動度の劣化等を引き起こす原因となっている。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【０００９】上記半導体装置の製造方法は、半導体基板
上に酸化膜を形成する工程と、前記酸化膜の表面のみを
窒化するプラズマ処理を行う工程と、前記プラズマ処理
を行った酸化膜上に窒化膜を形成する工程とを備えた製
造方法である。
上に酸化膜を形成する工程と、前記酸化膜の表面のみを
窒化するプラズマ処理を行う工程と、前記プラズマ処理
を行った酸化膜上に窒化膜を形成する工程とを備えた製
造方法である。
【００１０】上記半導体装置の製造方法では、酸化膜を
形成した後、酸化膜の表面のみを窒化するプラズマ処理
を行うことから、酸化膜の表面のみが窒化され、窒化層
が形成される。例えば、酸化膜を酸化シリコン膜で形成
した場合には、酸化シリコン膜表面のみに窒素−シリコ
ン結合を形成させて窒化層を成すことが可能になり、そ
の際、酸化シリコン膜が形成されている下地（例えばシ
リコン）との界面には窒化の影響を与えない。
形成した後、酸化膜の表面のみを窒化するプラズマ処理
を行うことから、酸化膜の表面のみが窒化され、窒化層
が形成される。例えば、酸化膜を酸化シリコン膜で形成
した場合には、酸化シリコン膜表面のみに窒素−シリコ
ン結合を形成させて窒化層を成すことが可能になり、そ
の際、酸化シリコン膜が形成されている下地（例えばシ
リコン）との界面には窒化の影響を与えない。
【００１１】その後、表面を窒化処理した酸化膜上に窒
化膜を形成することから、例えばこの窒化膜を化学的気
相成長法によって形成する場合には潜伏時間（インキュ
ベーションタイム）に起因する窒化膜形成の再現性と均
一性が安定化され、トランジスタのしきい値電圧の変動
やチャネル移動度の劣化を回避することが可能な窒化膜
のゲート絶縁膜の形成が実現される。
化膜を形成することから、例えばこの窒化膜を化学的気
相成長法によって形成する場合には潜伏時間（インキュ
ベーションタイム）に起因する窒化膜形成の再現性と均
一性が安定化され、トランジスタのしきい値電圧の変動
やチャネル移動度の劣化を回避することが可能な窒化膜
のゲート絶縁膜の形成が実現される。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法に
係る一実施の形態を、図１の製造工程図によって説明す
る。
係る一実施の形態を、図１の製造工程図によって説明す
る。
【００１３】図１の（１）に示すように、半導体基板
（以下シリコン基板として説明する）１１に素子分離領
域１２を形成する。この形成方法は公知の方法を用い
る。その後、ウエルの形成、チャネル領域の濃度の調整
等を、例えばイオン注入により行う。
（以下シリコン基板として説明する）１１に素子分離領
域１２を形成する。この形成方法は公知の方法を用い
る。その後、ウエルの形成、チャネル領域の濃度の調整
等を、例えばイオン注入により行う。
【００１４】次いで、図１の（２）に示すように、上記
シリコン基板１１を洗浄して、シリコン基板表面の酸化
膜（自然酸化膜）や汚染物質を除去する。この洗浄で
は、例えばフッ酸洗浄を用いる。その後、酸化処理を行
って、半導体基板１１表面に酸化膜（酸化シリコン膜）
１３を形成する。この酸化処理は、例えば、９００℃、
１０ｋＰａの乾燥酸素雰囲気で１分程度の酸化を行う。
酸化時間は処理条件によって適宜選択されるが、ここで
は１分間が好適であった。
シリコン基板１１を洗浄して、シリコン基板表面の酸化
膜（自然酸化膜）や汚染物質を除去する。この洗浄で
は、例えばフッ酸洗浄を用いる。その後、酸化処理を行
って、半導体基板１１表面に酸化膜（酸化シリコン膜）
１３を形成する。この酸化処理は、例えば、９００℃、
１０ｋＰａの乾燥酸素雰囲気で１分程度の酸化を行う。
酸化時間は処理条件によって適宜選択されるが、ここで
は１分間が好適であった。
【００１５】次いで、図１の（３）に示すように、上記
形成した酸化膜１３にプラズマ処理を行って、酸化シリ
コン膜１３の表面のみに窒化層１４を形成する。このプ
ラズマ処理では、窒素を含むプラズマを発生させ、５分
間のプラズマ窒化を行う。このプラズマ処理条件として
は、例えば、処理雰囲気内に窒素を２００ｃｍ3 ／ｍｉ
ｎなる流量で供給し、処理雰囲気の圧力を１０Ｐａ、基
板温度を６００℃、に設定し、ＲＦパワーを５００Ｗに
設定する。なお、プラズマ処理時間は適宜選択される
が、ここでは５分間が好適であった。
形成した酸化膜１３にプラズマ処理を行って、酸化シリ
コン膜１３の表面のみに窒化層１４を形成する。このプ
ラズマ処理では、窒素を含むプラズマを発生させ、５分
間のプラズマ窒化を行う。このプラズマ処理条件として
は、例えば、処理雰囲気内に窒素を２００ｃｍ3 ／ｍｉ
ｎなる流量で供給し、処理雰囲気の圧力を１０Ｐａ、基
板温度を６００℃、に設定し、ＲＦパワーを５００Ｗに
設定する。なお、プラズマ処理時間は適宜選択される
が、ここでは５分間が好適であった。
【００１６】その後、図１の（４）に示すように、化学
的気相成長法によって、上記窒化層１４が形成された酸
化シリコン膜１３上に窒化膜（窒化シリコン膜）１５を
形成する。この成膜条件としては、例えば、処理雰囲気
内にジクロロシラン（ＳｉＨ 2 Ｃｌ2 ）を１０ｃｍ3 ／
ｍｉｎなる流量で供給するとともにアンモニア（Ｎ
Ｈ 3 ）を１００ｃｍ3 ／ｍｉｎなる流量で供給し、処理
雰囲気の圧力を１００Ｐａ、基板温度を６５０℃、に設
定し、０．１ｎｍ／ｍｉｎ〜０．２ｎｍ／ｍｉｎ程度の
成長速度で、窒化シリコン膜１５を好適には１ｎｍ〜２
ｎｍの膜厚に形成する。
的気相成長法によって、上記窒化層１４が形成された酸
化シリコン膜１３上に窒化膜（窒化シリコン膜）１５を
形成する。この成膜条件としては、例えば、処理雰囲気
内にジクロロシラン（ＳｉＨ 2 Ｃｌ2 ）を１０ｃｍ3 ／
ｍｉｎなる流量で供給するとともにアンモニア（Ｎ
Ｈ 3 ）を１００ｃｍ3 ／ｍｉｎなる流量で供給し、処理
雰囲気の圧力を１００Ｐａ、基板温度を６５０℃、に設
定し、０．１ｎｍ／ｍｉｎ〜０．２ｎｍ／ｍｉｎ程度の
成長速度で、窒化シリコン膜１５を好適には１ｎｍ〜２
ｎｍの膜厚に形成する。
【００１７】次いで、上記窒化シリコン膜１５〜酸化シ
リコン膜１３に対して熱処理を行って、上記プラズマ処
理時に発生した膜ダメージの除去、を行い、膜質を改善
する。この熱処理は、不活性な雰囲気（例えばアルゴ
ン、ヘリウム等の希ガス雰囲気）中で行う。
リコン膜１３に対して熱処理を行って、上記プラズマ処
理時に発生した膜ダメージの除去、を行い、膜質を改善
する。この熱処理は、不活性な雰囲気（例えばアルゴ
ン、ヘリウム等の希ガス雰囲気）中で行う。
【００１８】その後、図１の（５）に示すように、上記
窒化シリコン膜１５上に電極形成膜１６を例えばポリシ
リコン膜や金属膜で形成する。その後、図示はしない
が、公知の方法によって、上記電極形成膜１６を加工し
てゲート電極を形成する。さらに拡散層の形成等、所定
のＭＯＳＬＳＩ製造工程を行って、ＭＯＳＬＳＩが完成
される。
窒化シリコン膜１５上に電極形成膜１６を例えばポリシ
リコン膜や金属膜で形成する。その後、図示はしない
が、公知の方法によって、上記電極形成膜１６を加工し
てゲート電極を形成する。さらに拡散層の形成等、所定
のＭＯＳＬＳＩ製造工程を行って、ＭＯＳＬＳＩが完成
される。
【００１９】上記実施の形態におけるプラズマ処理では
窒素を用いたが、一酸化二窒素を用いることも可能であ
る。
窒素を用いたが、一酸化二窒素を用いることも可能であ
る。
【００２０】上記窒化シリコン膜１５を形成する化学的
気相成長法では、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）の
他に、モノシラン（ＳｉＨ4 ）、トリクロロシラン（Ｓ
ｉＣｌ3 Ｈ）、テトラクロロシラン（ＳｉＣｌ4 ）等を
用いることも可能である。
気相成長法では、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ）の
他に、モノシラン（ＳｉＨ4 ）、トリクロロシラン（Ｓ
ｉＣｌ3 Ｈ）、テトラクロロシラン（ＳｉＣｌ4 ）等を
用いることも可能である。
【００２１】上記実施の形態では、窒化シリコン膜１５
の代わりに、窒化アルミニウム膜を用いることも可能で
ある。
の代わりに、窒化アルミニウム膜を用いることも可能で
ある。
【００２２】上記熱処理では、雰囲気を一酸化二窒素雰
囲気とすることも可能である。
囲気とすることも可能である。
【００２３】次に、上記実施の形態で説明した製造方法
を用いて、ＭＯＳトランジスタを形成する方法を、図２
の製造工程図によって説明する。
を用いて、ＭＯＳトランジスタを形成する方法を、図２
の製造工程図によって説明する。
【００２４】図２の（１）に示すように、上記実施の形
態によって説明した製造方法によって、シリコン基板１
１上に酸化シリコン膜１３と窒化シリコン膜１５とを積
層する。次いで、化学的気相成長法によって、上記窒化
シリコン膜１５上に電極形成膜１６としてポリシリコン
膜を成膜する。次いで、通常のレジスト塗布、リソグラ
フィー技術を用いたレジストマスクの形成技術により、
上記電極形成膜１６上にゲート電極を形成するレジスト
マスク３１を形成する。
態によって説明した製造方法によって、シリコン基板１
１上に酸化シリコン膜１３と窒化シリコン膜１５とを積
層する。次いで、化学的気相成長法によって、上記窒化
シリコン膜１５上に電極形成膜１６としてポリシリコン
膜を成膜する。次いで、通常のレジスト塗布、リソグラ
フィー技術を用いたレジストマスクの形成技術により、
上記電極形成膜１６上にゲート電極を形成するレジスト
マスク３１を形成する。
【００２５】続いて、図２の（２）に示すように、上記
レジストマスク３１を用いて電極形成膜１６をエッチン
グし、ゲート電極１７を形成する。次いで、上記レジス
トマスク３１を除去する。
レジストマスク３１を用いて電極形成膜１６をエッチン
グし、ゲート電極１７を形成する。次いで、上記レジス
トマスク３１を除去する。
【００２６】その後、図２の（３）に示すように、ＬＤ
Ｄ（Lightly Doped Drain ）構造を形成するために、ゲ
ート電極１７の両側におけるシリコン基板１１上層に低
濃度拡散層１８、１８を形成する。次いで、ゲート電極
１７の側壁にサイドウォール絶縁膜１９を形成した後、
ゲート電極１７側に上記低濃度拡散層１８を介して、上
記シリコン基板１１にソース・ドレインとなる拡散層２
０、２０を形成する。このようにしてＭＯＳトランジス
タ１を形成する。
Ｄ（Lightly Doped Drain ）構造を形成するために、ゲ
ート電極１７の両側におけるシリコン基板１１上層に低
濃度拡散層１８、１８を形成する。次いで、ゲート電極
１７の側壁にサイドウォール絶縁膜１９を形成した後、
ゲート電極１７側に上記低濃度拡散層１８を介して、上
記シリコン基板１１にソース・ドレインとなる拡散層２
０、２０を形成する。このようにしてＭＯＳトランジス
タ１を形成する。
【００２７】上記ＭＯＳトランジスタの製造方法は一例
であって、拡散層１８上、ゲート電極１７上にシリサイ
ド層を形成してもよく、またはゲート電極１７をポリメ
タル構造に形成してもよく、もしくは金属ゲート構造に
形成してもよい。
であって、拡散層１８上、ゲート電極１７上にシリサイ
ド層を形成してもよく、またはゲート電極１７をポリメ
タル構造に形成してもよく、もしくは金属ゲート構造に
形成してもよい。
【００２８】次に、上記実施の形態で説明した製造方法
を用いて形成したＰＭＯＳトランジスタと、従来の技術
により形成したＰＭＯＳトランジスタとのしき値電圧Ｖ
thばらつきを図３によって説明する。図３は、縦軸に積
算度数（％）を示し、横軸にＰＭＯＳのＶth（Ｖ）を示
す。
を用いて形成したＰＭＯＳトランジスタと、従来の技術
により形成したＰＭＯＳトランジスタとのしき値電圧Ｖ
thばらつきを図３によって説明する。図３は、縦軸に積
算度数（％）を示し、横軸にＰＭＯＳのＶth（Ｖ）を示
す。
【００２９】図３に示すように、窒素プラズマ処理が行
われていないプロセスで形成されたＰＭＯＳトランジス
タのＶthばらつきはおよそ０．２２Ｖにも及ぶが、窒素
プラズマ処理を行って形成したＰＭＯＳトランジスタで
はＶthばらつきが０．０８Ｖとなり、Ｖthばらつきは従
来の１／３に低減された。これは、窒化シリコン膜を形
成する際の潜伏時間が軽減され、形成された窒化シリコ
ン膜の膜厚、膜質の均一性が大幅に向上したことによる
といえる。すなわち、酸化シリコン膜に窒素を含むプラ
ズマを照射することで、酸化シリコン膜１３表面にの
み、予め窒素−シリコン結合層からなる窒化層１４を形
成することが可能になる。そのため、化学的気相成長法
により窒化シリコン膜１５を形成する際の潜伏時間が解
消され、また酸化シリコン−シリコン界面の窒化を抑え
ることができる。よって、トランジスタのしきい値電圧
の負側へのシフト、チャネル移動度の劣化等の防止する
ことが可能になる。
われていないプロセスで形成されたＰＭＯＳトランジス
タのＶthばらつきはおよそ０．２２Ｖにも及ぶが、窒素
プラズマ処理を行って形成したＰＭＯＳトランジスタで
はＶthばらつきが０．０８Ｖとなり、Ｖthばらつきは従
来の１／３に低減された。これは、窒化シリコン膜を形
成する際の潜伏時間が軽減され、形成された窒化シリコ
ン膜の膜厚、膜質の均一性が大幅に向上したことによる
といえる。すなわち、酸化シリコン膜に窒素を含むプラ
ズマを照射することで、酸化シリコン膜１３表面にの
み、予め窒素−シリコン結合層からなる窒化層１４を形
成することが可能になる。そのため、化学的気相成長法
により窒化シリコン膜１５を形成する際の潜伏時間が解
消され、また酸化シリコン−シリコン界面の窒化を抑え
ることができる。よって、トランジスタのしきい値電圧
の負側へのシフト、チャネル移動度の劣化等の防止する
ことが可能になる。
【００３０】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、酸化膜の表面のみを窒化するプ
ラズマ処理を行うことから、酸化膜表面に窒素−シリコ
ン結合層からなる窒化層を形成することができる。その
ため、酸化膜上に窒化膜を形成する際に、例えば化学的
気相成長法により窒化膜を形成した場合の潜伏時間が解
消されるので、このときの酸化膜と下地のシリコン界面
における窒化を抑えることができる。
置の製造方法によれば、酸化膜の表面のみを窒化するプ
ラズマ処理を行うことから、酸化膜表面に窒素−シリコ
ン結合層からなる窒化層を形成することができる。その
ため、酸化膜上に窒化膜を形成する際に、例えば化学的
気相成長法により窒化膜を形成した場合の潜伏時間が解
消されるので、このときの酸化膜と下地のシリコン界面
における窒化を抑えることができる。
【００３１】よって、上記製造方法によって形成された
酸化膜、窒化膜からなるゲート絶縁膜を用いたトランジ
スタでは、そのしきい値電圧が負側にシフトすることが
なくなり、しきい値電圧のばらつきが低減され、チャネ
ル移動度を劣化させる問題が解決できる。よって、実効
的に膜厚を薄膜化することが可能になり、ゲートリーク
を増加させずに、ＭＯＳＬＳＩの微細化、高性能化、低
消費電力化を達成することが可能になる。
酸化膜、窒化膜からなるゲート絶縁膜を用いたトランジ
スタでは、そのしきい値電圧が負側にシフトすることが
なくなり、しきい値電圧のばらつきが低減され、チャネ
ル移動度を劣化させる問題が解決できる。よって、実効
的に膜厚を薄膜化することが可能になり、ゲートリーク
を増加させずに、ＭＯＳＬＳＩの微細化、高性能化、低
消費電力化を達成することが可能になる。
【図１】本発明の半導体装置の製造方法に係る一実施の
形態を示す製造工程図である。
形態を示す製造工程図である。
【図２】本発明の製造方法を用いたＭＯＳトランジスタ
の製造方法を示す製造工程図である。
の製造方法を示す製造工程図である。
【図３】プラズマ処理の有無によるＰＭＯＳトランジス
タのＶthのばらつきを示す図である。
タのＶthのばらつきを示す図である。
【図４】課題を説明するモデル図である。
１１…半導体基板（シリコン基板）、１３…酸化膜（酸
化シリコン膜）、１４…窒化層、１５…窒化膜（窒化シ
リコン膜）
化シリコン膜）、１４…窒化層、１５…窒化膜（窒化シ
リコン膜）
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フロントページの続き
Ｆターム(参考） 5F058 BA11 BC08 BE10 BF04
5F140 AA00 AA06 AA24 BA01 BD01
BD04 BD05 BD07 BD10 BE02
BE07 BE08 BE10 BE17 BF01
BF04 BF05 BF11 BF18 BG08
BH15 BK02 CB01
Claims (4)
- 【請求項１】 半導体基板上に酸化膜を形成する工程
と、 前記酸化膜の表面のみを窒化するプラズマ処理を行う工
程と、 前記プラズマ処理を行った酸化膜上に窒化膜を形成する
工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記窒化膜を形成した後に前記窒化膜上
に前記電極形成膜を形成する工程と、 前記電極形成膜を形成した後に熱処理を行う工程とを備
えたことを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項３】 前記半導体基板にはシリコン基板を用
い、 前記酸化膜を酸化シリコン膜で形成し、 前記窒化膜を窒化シリコン膜で形成することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記酸化シリコン膜を熱酸化法により形
成し、 前記窒化シリコン膜を化学的気相成長法により形成する
ことを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001051A JP3826792B2 (ja) | 2002-01-08 | 2002-01-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002001051A JP3826792B2 (ja) | 2002-01-08 | 2002-01-08 | 半導体装置の製造方法 |
Publications (2)
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