KR20060072498A - 반도체 소자와 그의 제조방법 - Google Patents

반도체 소자와 그의 제조방법 Download PDF

Info

Publication number
KR20060072498A
KR20060072498A KR1020040111157A KR20040111157A KR20060072498A KR 20060072498 A KR20060072498 A KR 20060072498A KR 1020040111157 A KR1020040111157 A KR 1020040111157A KR 20040111157 A KR20040111157 A KR 20040111157A KR 20060072498 A KR20060072498 A KR 20060072498A
Authority
KR
South Korea
Prior art keywords
semiconductor substrate
buffer layer
semiconductor device
oxide film
mixture
Prior art date
Application number
KR1020040111157A
Other languages
English (en)
Inventor
김재희
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020040111157A priority Critical patent/KR20060072498A/ko
Priority to US11/317,987 priority patent/US20060138570A1/en
Publication of KR20060072498A publication Critical patent/KR20060072498A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 게이트 산화막을 형성하기 전에 화학적 산화막을 형성하여 안정적인 높은 유전율(High-k)을 가지는 게이트 산화막을 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자와 그의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 형성된 화학적인 산화물로 이루어진 버퍼층과; 상기 버퍼층 상에 형성되는 높은 유전율을 가지는 게이트 산화막과; 상기 게이트 산화막 상에 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면 내에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 구비하는 것을 특징으로 한다.
이러한 구성에 의하여 본 발명은 반도체 기판의 표면에 자연 산화물이 아닌 화학적인 산화물로 이루어진 버퍼층을 형성하고 그 위에 게이트 산화막을 형성함으로써 높은 유전율의 게이트 산화막과 반도체 기판의 계면에 안정적인 높은 유전율의 물질을 형성할 수 있게 된다.
높은 유전율, 게이트 산화막, 버퍼층, 오존, 초순수

Description

반도체 소자와 그의 제조방법{Semiconductor Device and Fabrication Method thereof}
도 1은 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법에 있어서, 반도체 기판 상의 자연 산화물을 제거하는 단계를 나타내는 도면.
도 2는 도 1에 도시된 반도체 기판 상의 금속성 불순물을 제거하는 단계를 나타내는 도면.
도 3은 도 2에 도시된 반도체 기판 상의 버퍼층을 형성하는 단계를 나타내는 도면.
도 4는 도 3에 도시된 버퍼층 상에 높은 유전율을 가지는 게이트 산화막을 형성하는 단계를 나타내는 도면.
도 5는 도 4에 도시된 버퍼층 상에 게이트 전극을 형성하고 게이트 전극의 양측에 LDD 영역을 형성하는 단계를 나타내는 도면.
도 6은 도 4에 도시된 반도체 기판 상에 소오스/드레인 불순물 영역을 형성하는 단계를 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 버퍼층
20 : 게이트 산화막 30 : 게이트 전극
32 : 측벽 40 : LDD 영역
50 : 소오스/드레인 불순물 영역
본 발명은 반도체 소자에 관한 것으로, 특히 게이트 산화막을 형성하기 전에 화학적 산화막을 형성하여 안정적인 높은 유전율(High-k)을 가지는 게이트 산화막을 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자와 그의 제조방법에 관한 것이다.
일반적으로 MOSFET 소자나 DRAM과 같은 고용량 메모리 반도체 소자들을 제조하기 위하여 실리콘 웨이퍼와 같은 기판 상에 얇고 높은 유전율(high-k) 코팅을 형성하는 것이 필요하다. 반도체 웨이퍼에 이러한 얇은 막을 형성하기 위한 다양한 기술들이 개발되어 왔다.
과거에, 게이트 유전층은 이산화 규소로 형성되었다. 그러나 위에 설명한 장치들의 소형화(scaling down)에 따라 이산화 규소보다 더 높은 유전율을 가진 게이트 유전체(Gate Dielectrics)에 대한 요구가 증가되어 가고 있다. 이것은 게이트 누설전류(Leakage Current)를 나쁘게 하지 않으면서 매우 얇은 산화물 등가 두께(20Å이하)에 도달하기 위해 필요하다. 일 실시 예에서, 당 기술 분야에 숙련된 사람들은 종래의 실리콘 산화물층(Silicon dioxide layer) 대신에 질화물층(Nitride layer)을 사용하는 가능성을 조사해왔다. 예를 들어, 유전막을 형성하는 종래의 한 방법에서는, 기판상에 옥시나이트라이드 층(Oxynitride layer)을 먼저 기판에 형성하고 나서 산소 함유 또는 불활성 분위기에서 어닐링(Annealing)시킴으로써 유전층을 생성하였다. 예를 들어 Sun 등의 미국 특허 제 5,880,040호에 기재되어 있다. 특히 Sun 등은 반도체 기판의 가열된 표면을 N2O에 노출시켜 그 표면에 SiO2 층을 성장시킴으로써, 이 층에 질소 성분이 포함되는 유전층 제조방법을 기재하고 있다. 다음에, 이 SiO2 층을 가열시켜 NO에 노출시킴으로써 SiO2 층과 반도체 기판 사이의 계면 영역에서 실리콘-질소 결합이 형성된다. 그 다음에 이 층을 질소와 같은 불활성 기체의 존재하에서 어닐링시킨다. 이 방법이 약간의 이점은 있을 수 있지만, 최종 형성된 막의 유전율 'k'는 상대적으로 낮은 질소 성분으로 인해 특정 용도에 충분할 정도로 크지 않으므로 추가적인 방법들도 개발되어 왔다. 예를 들어, 게이트 스택(Gate Stack)으로 알려진 또 다른 종래의 방법에서는 반도체 기판상에 베이스 산화물 층(Base Oxide Layer)을 형성한 후 게이트 유전체에 게이트 접촉 물질(Gate Contact Material)을 피착시킴으로써 유전막을 형성한다. 이러한 게이트 스택에 확인된 하나의 문제점은 100nm용 테크날러지 노드(Technology Node)에서는 2nm 보다 작고 50nm노드에서는 1nm보다 작은 산화막 두께가 돌출되는 것이다. 종래의 이산화 규소는 터널링 전류로 인한 만족스러운 게이트 누설을 형성하면서 이러한 크기에는 스케일될 수 없는 것으로 여겨진다. 이러한 두께 범위에서 이산화 규소에 대해 예측되는 터널링 전류 크기가 수 자릿수 정도 너무 크게 되는 것으로 예기된다. 터널링 전류를 감소시키기 위해서는 높은 유전율을 가진 물질들이 필요하다.
종래의 높은 유전율을 이용한 게이트 유전체는 Si02와 높은 유전율을 가지는 HFO2 또는 Al2O3의 적층 구조 또는, SiON(SiN)과 높은 유전율을 가지는 HFO2 또는 Al2O3의 라미네이트(Laminate) 구조를 이루면서 반도체 기판과 직접적인 접촉을 하므로 인하여 질소(Nitrogen)와 수소(Hydrogen) 관련 차지 트랩 사이트(Charge Trap Site)가 발생하여 NBTI(Negative Bias Temperature Instability)에 악영향을 주게 된다. 이러한, NBTI 문제를 해결하기 위하여 SiO2를 높은 유전율의 물질과 실리곤 기판의 계면에 사용할 경우에 반도체 기판과 인터페이스 특성이 나빠 반도체 소자의 신뢰성에 심각한 영향을 주기 때문에 이를 개선하기 위한 여러 가지 추가적인 공정이 필요하게 된다. 이때, Si02는 낮은 유전율(Low-k)를 가지므로 높은 유전율을 사용하는 효과를 반감시키게 된다.
따라서, 본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트 산화막을 형성하기 전에 화학적 산화막을 형성하여 안정적인 높은 유전율(High-k)을 가지는 게이트 산화막을 형성함으로써 반도체 소자의 신뢰성을 향상시킬 수 있도록 한 반도체 소자와 그의 제조방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 실시 예에 따른 반도체 소자는 반도체 기판 상에 형성된 화학적인 산화물로 이루어진 버퍼층과; 상기 버퍼층 상에 형성되는 높은 유전율을 가지는 게이트 산화막과; 상기 게이트 산화막 상에 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면 내에 형성되는 LDD 영 역 및 소오스/드레인 불순물 영역을 구비하는 것을 특징으로 한다.
상기 반도체 소자에서 상기 버퍼층은 초순수(Deionized Water)와 오존(O3)의 혼합물에 의해 상기 반도체 기판 상에 형성되는 것을 특징으로 한다. 그리고, 상기 버퍼층은 대략 7Å 내지 10Å의 두께로 형성된다.
본 발명의 실시 예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 화학적인 산화물로 이루어진 버퍼층을 형성하는 단계와; 상기 버퍼층 상에 높은 유전율을 가지는 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막 상에 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 영역 및 소오스/드레인 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 버퍼층을 형성하는 단계는 화학물질을 이용하여 상기 반도체 기판 상의 자연 산화물을 제거하는 단계와, 제 1 혼합물을 이용하여 상기 반도체 기판 상의 금속성 불순물을 제거하는 단계와, 제 2 혼합물을 이용하여 상기 화학적인 산화물로 이루어진 상기 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 한다. 이때, 상기 화학물질은 불산(HF)이고, 상기 제 1 혼합물은 염산(HCL)과 초순수(Deionized Water)의 혼합이며, 상기 제 2 혼합물은 초순수와 오존(O3)의 혼합이다.
이하 발명의 바람직한 실시 예에 따른 구성 및 작용을 첨부한 도면을 참조하여 설명한다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 반도체 소자의 게이트 산화막과 그의 제조방법을 단계적으로 나타내는 단면도이다.
도 1 내지 도 6을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 게이트 산화막과 그의 제조방법을 단계적으로 설명하면 다음과 같다.
먼저, 반도체 기판(10) 상에 높은 유전율(High-k)을 가지는 게이트 산화막을 형성하기 전에 세정공정을 통하여 반도체 기판(10)을 세정하게 된다. 이러한, 세정공정에서는 반도체 기판(10) 표면의 자연 산화물(Native Oxide)을 제거한 후 화학적인 산화물(Chemical Oxide)로 이루어진 버퍼층을 형성하게 된다.
좀더 구체적으로, 상기 세정공정에서는 도 1에 도시된 바와 같이 희석한 불산(HF)을 이용하여 반도체 기판(10)의 표면에 잔존하는 자연 산화막(Native Oxide)을 제거하게 된다.
이어서, 세정공정에서는 도 2에 도시된 바와 같이 염산(HCL)과 초순수(Deionized Water: DI)의 제 1 혼합물(HCL+DI)을 이용하여 반도체 기판(10) 상의 금속성 불순물(Metallic Impurity)를 제거하게 된다. 이때, 제 1 혼합물(HCL+DI) 중 염산(HCL)의 농도는 대략 0.3wt 내지 1.0wt%가 된다. 그리고, 제 1 혼합물(HCL+DI)의 온도는 대략 25℃가 된다.
그런 다음, 세정공정에서는 도 3에 도시된 바와 같이 초순수(DI)와 오존(O3)의 제 2 혼합물(DI+O3)을 이용하여 반도체 기판(10) 상에 화학적인 산화물로 이루어진 버퍼층(12)을 대략 7Å 내지 10Å의 두께로 형성하게 된다. 이때, 제 2 혼합물(DI+O3) 중 오존(O3)의 농도는 0.5ppm 이상이 된다. 이러한, 제 2 혼합물(DI+O3)을 대략 25℃에서 오존(O3)의 농도가 일정하게 유지되는 오버 플로우(Over Flow) 상태에서 반도체 기판(10)을 300초 이상 딥핑(Dipping)시킴으로써 반도체 기판(10) 상에 화학적인 산화물로 이루어진 버퍼층(12)을 형성하게 된다.
이와 같이 도 1 내지 도 3에 도시된 바와 같이 세정공정에서는 반도체 기판(10)의 표면에 자연 산화물이 아닌 화학적인 산화물로 이루어진 버퍼층(12)을 형성함으로써 이후 공정에서 형성될 높은 유전율의 게이트 산화막과 반도체 기판의 계면에 안정적인 높은 유전율의 물질을 형성할 수 있게 된다.
그런 다음, 도 4에 도시된 바와 같이 세정공정에 의해 반도체 기판(10) 상에 형성된 화학적인 산화물로 이루어진 버퍼층(12) 상에 높은 유전율을 가지는 게이트 산화막(20)을 형성한다. 즉, 게이트 산화막(20)은 상기 반도체 기판(10)을 고온에서 열산화하여 상기 반도체 기판(10)의 액티브 영역상에 게이트 산화막(20)을 형성한다. 그리고 상기 게이트 산화막(20)에 NO 또는 N2O 가스를 이용해서 상기 게이트 산화막(20)의 성장 온도보다 높은 온도에서 어닐링(Annealing) 공정을 진행한다. 이러한, 높은 유전율을 가지는 게이트 산화막(20)은 Si02와 높은 유전율을 가지는 HFO2 또는 Al2O3의 적층 구조 또는, SiON(SiN)과 높은 유전율을 가지는 HFO2 또는 Al2O3의 라미네이트(Laminate) 구조를 가지게 된다. 이에 따라, 높은 유전율을 가지도록 형성된 게이트 산화막(20)은 화학적인 산화물로 이루어진 버퍼층(12)을 통해 반도체 기판(10)과 접촉하므로 게이트 산화막(20)의 에너지 퍼텐셜을 변화로 인한 NBTI(Negative Bias Temperature Instability) 열화를 방지할 수 있다.
이어서, 도 5에 도시된 바와 같이 상기 게이트 산화막(20)의 일부 영역에 게이트 전극(30)을 형성한다. 즉, 게이트 전극(30)은 게이트 산화막(20)이 형성된 반도체 기판(10) 상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층을 선택적으로 식각함으로써 게이트 산화막(20)의 일부 영역에 형성 된다. 그리고, 상기 게이트 전극(30)의 양측의 반도체 기판(10)의 표면 내에 저농도의 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(40)을 형성한다.
그런 다음, 도 6에 도시된 바와 같이 상기 반도체 기판(10)의 전면에 절연막을 증착한다. 이어, 상기 절연막을 에치백(Etch Back)하여 상기 게이트 전극(30)의 양측면에 절연막 측벽(32)을 형성하고, 상기 게이트 전극(30) 및 절연막 측벽(32)을 마스크로 이용하여 전면에 고농도 불순물 이온을 주입하여 소오스/드레인 불순물 영역(50)을 형성한다.
이와 같은, 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법은 반도체 기판(10) 상에 게이트 산화막(20)을 형성하기 전 세정공정에 의해 반도체 기판(10)의 자연 산화물을 제거한 후 화학적인 산화물의 버퍼층을 형성하게 된다. 따라서, 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법은 반도체 기판(10)의 표면에 자연 산화물이 아닌 화학적인 산화물로 이루어진 버퍼층(12)을 형성함으로써 높은 유전율의 게이트 산화막과 반도체 기판의 계면에 안정적인 높은 유전율의 물질을 형성할 수 있게 된다.
이상의 설명에서와 같이 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법은 반도체 기판의 표면에 화학적인 산화물로 이루어진 버퍼층을 형성하고 그 위에 게이트 산화막을 형성함으로써 높은 유전율의 게이트 산화막과 반도체 기판의 계면에 안정적인 높은 유전율의 물질을 형성할 수 있게 된다. 또한, 본 발명의 실시 예에 따른 반도체 소자와 그의 제조방법은 높은 유전율을 가지도록 형성된 게이 트 산화막이 화학적인 산화물로 이루어진 버퍼층을 통해 반도체 기판과 접촉되므로 게이트 산화막의 에너지 퍼텐셜을 변화로 인한 NBTI 열화를 방지하여 반도체 소자의 온 전류(On Current)를 20% 이상 향상시킬 수 있어 반도체 소자의 신뢰성을 크게 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시 예에 기재된 내용으로 한정하는 것이 아니라 특허 청구 범위에 의해서 정해져야 한다.

Claims (12)

  1. 반도체 기판 상에 형성된 화학적인 산화물로 이루어진 버퍼층과;
    상기 버퍼층 상에 형성되는 높은 유전율을 가지는 게이트 산화막과;
    상기 게이트 산화막 상에 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면 내에 형성되는 LDD 영역 및 소오스/드레인 불순물 영역을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 버퍼층은 초순수(Deionized Water)와 오존(O3)의 혼합물에 의해 상기 반도체 기판 상에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 버퍼층은 대략 7Å 내지 10Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 반도체 기판 상에 화학적인 산화물로 이루어진 버퍼층을 형성하는 단계와;
    상기 버퍼층 상에 높은 유전율을 가지는 게이트 산화막을 형성하는 단계와;
    상기 게이트 산화막 상에 게이트 전극과, 상기 게이트 전극 양측의 반도체 기판 표면 내에 LDD 영역 및 소오스/드레인 불순물 영역을 형성하는 단계를 포함하 는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 버퍼층을 형성하는 단계는,
    화학물질을 이용하여 상기 반도체 기판 상의 자연 산화물을 제거하는 단계와,
    제 1 혼합물을 이용하여 상기 반도체 기판 상의 금속성 불순물을 제거하는 단계와,
    제 2 혼합물을 이용하여 상기 화학적인 산화물로 이루어진 상기 버퍼층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 화학물질은 불산(HF)인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제 1 혼합물은 염산(HCL)과 초순수(Deionized Water)의 혼합인 것을 특징을 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    제 1 혼합물 중 상기 염산(HCL)의 농도는 대략 0.3wt 내지 1.0wt%인 것을 특 징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 제 2 혼합물은 초순수와 오존(O3)의 혼합인 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 제 2 혼합물 중 상기 오존(O3)의 농도는 0.5ppm 이상인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 5 항에 있어서,
    상기 버퍼층을 형성하는 단계는 상기 혼합물 중 상기 오존(O3)의 농도가 일정하게 유지되는 오버 플로우(Over Flow) 상태에서 상기 반도체 기판을 300초 이상 딥핑(Dipping)시켜 상기 반도체 기판 상에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 4 항에 있어서,
    상기 버퍼층은 대략 7Å 내지 10Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020040111157A 2004-12-23 2004-12-23 반도체 소자와 그의 제조방법 KR20060072498A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040111157A KR20060072498A (ko) 2004-12-23 2004-12-23 반도체 소자와 그의 제조방법
US11/317,987 US20060138570A1 (en) 2004-12-23 2005-12-22 Semiconductor device and fabricating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040111157A KR20060072498A (ko) 2004-12-23 2004-12-23 반도체 소자와 그의 제조방법

Publications (1)

Publication Number Publication Date
KR20060072498A true KR20060072498A (ko) 2006-06-28

Family

ID=36610458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040111157A KR20060072498A (ko) 2004-12-23 2004-12-23 반도체 소자와 그의 제조방법

Country Status (2)

Country Link
US (1) US20060138570A1 (ko)
KR (1) KR20060072498A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8786793B2 (en) * 2007-07-27 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
CN103295891B (zh) * 2012-03-02 2016-03-16 中芯国际集成电路制造(上海)有限公司 栅介质层的制作方法、晶体管的制作方法
CN103545187A (zh) * 2012-07-13 2014-01-29 中芯国际集成电路制造(上海)有限公司 一种制造金属栅半导体器件的方法
US20160343806A1 (en) * 2015-05-21 2016-11-24 Globalfoundries Inc. Interface passivation layers and methods of fabricating
CN105810588B (zh) * 2016-03-22 2018-11-30 中国科学院微电子研究所 一种后栅工艺mos器件的制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2581268B2 (ja) * 1990-05-22 1997-02-12 日本電気株式会社 半導体基板の処理方法
US20020157686A1 (en) * 1997-05-09 2002-10-31 Semitool, Inc. Process and apparatus for treating a workpiece such as a semiconductor wafer
US6701941B1 (en) * 1997-05-09 2004-03-09 Semitool, Inc. Method for treating the surface of a workpiece
TW478062B (en) * 2000-12-05 2002-03-01 Nat Science Council A method of surface treatment on the improvement of electrical properties for doped SiO2 films
US6573193B2 (en) * 2001-08-13 2003-06-03 Taiwan Semiconductor Manufacturing Co., Ltd Ozone-enhanced oxidation for high-k dielectric semiconductor devices
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US6638365B2 (en) * 2001-10-09 2003-10-28 Chartered Semiconductor Manufacturing Ltd. Method for obtaining clean silicon surfaces for semiconductor manufacturing
US6919251B2 (en) * 2002-07-31 2005-07-19 Texas Instruments Incorporated Gate dielectric and method
US6723581B1 (en) * 2002-10-21 2004-04-20 Agere Systems Inc. Semiconductor device having a high-K gate dielectric and method of manufacture thereof
US6852645B2 (en) * 2003-02-13 2005-02-08 Texas Instruments Incorporated High temperature interface layer growth for high-k gate dielectric

Also Published As

Publication number Publication date
US20060138570A1 (en) 2006-06-29

Similar Documents

Publication Publication Date Title
US7955922B2 (en) Manufacturing method of fin-type field effect transistor
TWI255012B (en) Method of manufacturing a flash memory cell
US6953727B2 (en) Manufacture method of semiconductor device with gate insulating films of different thickness
US6440807B1 (en) Surface engineering to prevent EPI growth on gate poly during selective EPI processing
US7718532B2 (en) Method of forming a high-k film on a semiconductor device
US11101178B2 (en) Semiconductor integrated circuit
JP2001332547A (ja) 半導体装置及び半導体装置の製造方法
JP2003297826A (ja) 半導体装置の製造方法及び半導体装置
US6979867B2 (en) SOI chip with mesa isolation and recess resistant regions
US8445381B2 (en) Oxide-nitride stack gate dielectric
US20060138570A1 (en) Semiconductor device and fabricating method thereof
CN108807377B (zh) 半导体器件及其形成方法
JP4261276B2 (ja) 半導体装置の製造方法
JP4082280B2 (ja) 半導体装置およびその製造方法
JP3533377B2 (ja) 半導体基板表面の酸化膜の形成方法及び半導体装置の製造方法
JP2007234740A (ja) 半導体装置の製造方法
JP3826792B2 (ja) 半導体装置の製造方法
US12027424B2 (en) Semiconductor integrated circuit
KR20040007949A (ko) 반도체 소자의 제조 방법
JP2004006455A (ja) 半導体装置およびその製造方法
JP2004265973A (ja) 半導体装置の製造方法
EP1678749A1 (en) Oxide-nitride stack gate dielectric and formation process
JP2006054391A (ja) 半導体装置の製造方法
TWI310217B (en) Method for forming a polycide gate and structure of the same
JP2003297829A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
E902 Notification of reason for refusal
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20060915

Effective date: 20070327