JP2004006455A

JP2004006455A - 半導体装置およびその製造方法

Info

Publication number: JP2004006455A
Application number: JP2002158788A
Authority: JP
Inventors: Yasuri Nakajima; 中島　安理
Original assignee: Japan Science and Technology Corp
Current assignee: Japan Science and Technology Agency
Priority date: 2002-05-31
Filing date: 2002-05-31
Publication date: 2004-01-08

Abstract

【課題】ＡＬＤ法による窒化珪素分子層を用いるゲート絶縁膜構造を有する半導体デバイスにおいて、不純物の再拡散が少なく、ボロン突き抜けが抑制され、直接トンネル・リーク電流が小さい半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板２に形成されたソース領域３とドレイン領域４と、シリコン基板上に形成されたゲート絶縁膜５とゲート電極８とソース電極３Ａとドレイン電極４Ａとを備えた半導体装置であって、ゲート絶縁膜５が、シリコン基板２上に形成されたシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜の何れか１つの絶縁膜６上に形成された窒化珪素分子層７とからなる。あるいは、ゲート絶縁膜５が、シリコン基板２上に形成された窒化珪素分子層７からなる。低温プロセスで窒化珪素分子層７の誘電率を７以上にし、かつ、欠陥密度を小さくすることができる。
【選択図】　　　　図１

Description

【０００１】
【産業上の利用分野】
本発明は、半導体装置や集積回路に使用する新規なゲート絶縁膜構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、シリコンのＭＯＳ電界効果型トランジスタ（以下、ＭＯＳＦＥＴと呼ぶ）のゲート絶縁膜やＤＲＡＭのキャパシタ用絶縁膜等には、シリコン（Ｓｉ）の熱酸化膜（以下、ＳｉＯ_２膜と呼ぶ）が用いられている。
半導体デバイスの高集積化に伴い、スケーリング則の要請からＭＯＳＦＥＴのゲート絶縁膜も薄膜化が要求されている。因みにゲート長１００ｎｍ以下のＭＯＳＦＥＴについては、膜厚２．０ｎｍ以下のゲート絶縁膜が必要とされている。
【０００３】
このようなＳｉＯ_２膜の薄膜化においては、次のような問題がある。
（１）ｐチャンネルＭＯＳＦＥＴにおいてゲート絶縁膜が薄いと、ゲートに使用する多結晶シリコン（以下、ポリＳｉと呼ぶ）への高濃度ボロン打ち込み後の活性化アニールの際に、ＳｉＯ_２膜をボロンが突き抜けてしまい、チャンネルにボロンが拡散することである。
このような場合には、チャンネルの不純物濃度が設計通りにならずトランジスタの閾値の制御が困難になる。また、ボロンが絶縁膜自体を通過すること、あるいは、絶縁膜に蓄積されることにより、絶縁膜の信頼性が劣化する。
（２）ＳｉＯ_２膜の薄膜化に基づく直接トンネル電流の増加により、リーク電流が増大し、消費電力が増加し、また、素子の信頼性が著しく低下する。
【０００４】
このため、ＳｉＯ_２膜に代わるゲート絶縁膜の開発研究が行われている。シリコン窒化膜はボロンの拡散バリアとなることが知られており、また、誘電率がＳｉＯ_２膜より大きいので直接トンネル電流が低減できる。
これらの理由から、シリコン酸窒化膜ゲート絶縁膜、シリコン窒化膜ゲート絶縁膜、ＳｉＯ_２膜上にシリコン窒化膜を積層したシリコン窒化膜／ＳｉＯ_２膜スタックゲート絶縁膜、あるいはシリコン酸窒化膜上にシリコン窒化膜を積層したシリコン窒化膜／シリコン酸窒化膜スタックゲート絶縁膜などがゲート絶縁膜として検討されている。
【０００５】
本発明者は、後述する原子層堆積法（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔ、以下、ＡＬＤ法と呼ぶ）を用いて、シリコン窒化膜のＳｉＯ_２換算膜厚として、例えば、１．５〜２ｎｍを得るために、シリコン窒化膜の堆積をおおよそ単分子層単位の精度で実現した。本発明においては、ＡＬＤ法により得られるシリコン窒化膜を、従来のシリコン窒化膜、または、熱窒化膜と区別するために、以下、窒化珪素分子層と呼ぶ。
本発明者は、ＡＬＤ法により作製した窒化珪素分子層の膜質の改善、すなわち、欠陥密度の減少、化学量論的組成の実現等の改善を行う試みとして、窒化珪素分子層を形成した後に、窒素ガスによる８５０〜１０００℃程度のアニーリングを試みた。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記ＡＬＤ法で形成した窒化珪素分子層の窒素によるアニールにおいては、誘電率が５．７であり、熱窒化膜の誘電率７よりも小さく、直接トンネル電流の抑制が十分でなく、また、ボロン拡散バリアとして十分でないと言う課題があった。また、トランジスタの微細化が進む中で不純物プロファイルが変化しないように低温処理プロセスが望ましいが、上記アニール工程ではなお不十分であるという課題もあった。
このように、現状では、膜厚２．０ｎｍ以下のゲート絶縁膜に対応した、リーク電流が少なく、トランジスタの閾値電圧の制御性に優れ、かつ、信頼性の高い、実用に耐え得る半導体装置、及び、その製造方法が知られていない。
【０００７】
本発明は、上記課題に鑑み、ＡＬＤ法により堆積した窒化珪素分子層を用いるゲート絶縁膜構造を有するＭＯＳキャパシタ、ＭＯＳＦＥＴ等の半導体デバイスにおいて、不純物の再拡散が少なく、ボロン突き抜けが抑制されており、リーク電流がより小さく、かつ、絶縁膜の信頼性が高い半導体装置、及び、その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたゲート絶縁膜とゲート電極とソース電極とドレイン電極と、を備えた半導体装置であって、ゲート絶縁膜が、シリコン基板上に形成されたシリコン酸化膜，シリコン窒化膜又はシリコン酸窒化膜の何れか１つの絶縁膜上に形成された窒化珪素分子層とから形成されることを特徴とする。
また、本発明の半導体装置は、シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたゲート絶縁膜とゲート電極とソース電極とドレイン電極と、を備えた半導体装置であって、ゲート絶縁膜がシリコン基板上に形成された窒化珪素分子層である形成ことを特徴とする。
本発明の半導体装置に使用する窒化珪素分子層の誘電率は７以上である。また、本発明の半導体装置に使用するゲート絶縁膜の厚さは、シリコン酸化膜厚さ換算で、２．０ｎｍ以下である。
この構成によれば、ゲート絶縁膜が、誘電率の大きい窒化珪素分子層を構成要素とするので、ゲート絶縁膜の直接トンネル電流によるリーク電流が小さい半導体装置を得ることができる。
さらに、ｐチャネルＭＯＳＦＥＴにおいて、ゲート電極であるゲートポリシリコンへの高濃度ボロン打ち込み後の活性化アニールの際に、ボロンがゲート絶縁膜を突き抜けないので、チャネルにボロンが拡散せず、チャネルの不純物密度分布が設計通りに得られ、ＭＯＳＦＥＴの閾値の制御が良好な半導体装置を得ることができる。さらに、ゲート絶縁膜にボロンが入り込まないのでゲート絶縁膜の信頼性が高い半導体装置を得ることができる。
また、ゲート絶縁膜の厚さが、シリコン酸化膜厚さ換算で、２．０ｎｍ以下が可能であるので、動作速度の速い半導体装置を得ることができる。
【０００９】
本発明の半導体装置の製造方法は、シリコン基板に形成されるソース領域とドレイン領域と、シリコン基板上に形成されるゲート絶縁膜とゲート電極とソース電極とドレイン電極と、を備えた半導体装置の製造方法であって、シリコン基板上に形成されたシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜の何れか１つの絶縁膜上に、ＡＬＤ法により窒化珪素分子層を形成する工程と、この工程の次にこの窒化珪素分子層をアンモニアガス雰囲気中でアニールする工程とからなるゲート絶縁膜形成工程を含むことを特徴とする。
また、シリコン基板上にＡＬＤ法により窒化珪素分子層を形成する工程と、この工程の次に窒化珪素分子層をアンモニアガス雰囲気中でアニールする工程とからなるゲート絶縁膜形成工程を含むことを特徴とする。
前記アニール工程は、ＡＬＤ法に使用する装置内で窒化珪素分子層を形成する工程に連続して行われることを特徴とする。また、このアニール工程は、アニール温度が３５０〜６５０℃であり、アンモニアガスの圧力が１０ｋＰａ〜１００ｋＰａであることを特徴とする。
この構成によれば、ＡＬＤ法による窒化珪素分子層の膜質改善を良好に行うことができるので、誘電率が大きく、かつ、ボロン拡散抑止能の高い窒化珪素分子層を形成できる。
従って、窒化珪素分子層と熱酸化膜を積層した窒化珪素分子層ゲート絶縁膜スタック、または、窒化珪素分子層ゲート絶縁膜の耐圧や寿命などの特性を大幅に改善することができる。また、消費電力が小さく、かつ、高速な動作速度を有する半導体装置を製造することができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実質的に同一の部材又は同一の部分には同一の符号を付して説明する。
はじめに本発明の半導体装置の第１の実施の形態を示す。
図１は本発明に係る第１の実施の形態による半導体装置の構成を示す断面図である。図示するように、本発明の半導体装置であるＭＯＳＦＥＴ１は、例えばｐＭＯＳＦＥＴであり、ｎ型Ｓｉ基板２に形成されたｐ^＋ソース領域３及びｐ^＋ドレイン領域４と、Ｓｉ基板２上に形成されたゲート絶縁膜５とを有している。
【００１１】
ゲート絶縁膜５は、ＳｉＯ_２膜、シリコン窒化膜、または、シリコン酸窒化膜の何れか１つの絶縁膜６と、この絶縁膜６上に形成された窒化珪素分子層７から形成されている。このゲート絶縁膜５の上にゲート電極８（ポリＳｉ膜８）が形成されている。
【００１２】
また、ゲート絶縁膜５とゲート電極８の両側壁には、絶縁膜からなるサイドウォール９が形成されている。さらに、ソース領域３上とドレイン領域４上にはソース電極３Ａ，ドレイン電極４Ａが設けられている。
【００１３】
図において、ｐ^＋ソース領域３及びｐ^＋ドレイン領域４に隣接するｐ領域１２は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のために設けられている。この構造により、チャネルの電界強度が緩和され、耐圧と信頼性がさらに向上する。
【００１４】
図２は、本発明に係る第２の実施の形態による半導体装置の構成を示す断面図である。図示するように、本発明の半導体装置であるＭＯＳＦＥＴ１０は、例えばｐＭＯＳＦＥＴであり、ｎ型Ｓｉ基板２上に形成されたｐ^＋ソース領域３及びｐ^＋ドレイン領域４と、Ｓｉ基板２上に形成されたゲート絶縁膜７（５Ａ）を有している。
【００１５】
ゲート絶縁膜７（５Ａ）は、図１の絶縁膜６の無い構造で、窒化珪素分子層７により形成され、この窒化珪素分子層７上にゲート電極８（ポリＳｉ膜８）が形成されている。また、窒化珪素分子層７とゲート電極８の両側壁には、絶縁膜からなるサイドウォール９が形成されている。さらに、ソース領域３上と、ドレイン領域４上にはソース電極３Ａとドレイン電極４Ａが設けられる。
【００１６】
図において、ｐ^＋ソース領域３及びｐ^＋ドレイン領域４に隣接するｐ領域１２は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のために設けられている。この構造により、チャネルの電界強度が緩和され、高耐圧と高信頼性がさらに向上する。
【００１７】
なお、図１と図２において、ｐチャネルのＭＯＳＦＥＴとして説明をしたが、基板と、ソースと、ドレインと、ゲート電極の導電型を反対にすればｎチャネルのＭＯＳＦＥＴにも適用でき、また、ｐチャネルのＭＯＳＦＥＴとｎチャネルのＭＯＳＦＥＴによるＣＭＯＳＦＥＴにも適用できることはいうまでもない。
【００１８】
本発明の半導体装置は、従来のＳｉＯ_２膜によるゲートでは、特性が向上しにくくなる短チャネルＭＯＳＦＥＴに適している。
ここで、高速動作させるためには、ゲート長をおおよそ１００ｎｍ以下とする必要があり、例えば、ゲート長が１００ｎｍでは、ゲート絶縁膜５の厚さを、ＳｉＯ_２換算膜厚（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ、以下、ＥＯＴと呼ぶ）で、１．５〜２．０ｎｍ程度が必要であり、ゲート長が８５ｎｍ、６５ｎｍ、４５ｎｍ及び３２ｎｍの場合は、ゲート絶縁膜（５，５Ａ）の厚さをＥＯＴ換算で、それぞれ、１．５〜１．９ｎｍ、１．０〜１．５ｎｍ、０．８〜１．２ｎｍ、及び０．６〜０．８ｎｍ程度が必要である。従って、図１の本発明の半導体装置１において、絶縁膜６と窒化珪素分子層７とからなるゲート絶縁膜５の合計厚さは、ＥＯＴ換算で２．０ｎｍ以下であることが必要である。同様に、図２の本発明の半導体装置１０において、ゲート絶縁膜５Ａである窒化珪素分子層７の厚さが、ＥＯＴ換算で２．０ｎｍ以下が必要である。
【００１９】
本発明の半導体装置は、ゲート絶縁膜にＳｉＯ_２膜よりも誘電率が大きく、また、従来の窒化珪素分子層よりも大きな誘電率を有し、かつ、ボロン拡散抑止能が高い窒化珪素分子層７を用いるので、従来のＳｉＯ_２膜、及び、従来の窒化珪素分子層では、直接トンネル・リーク電流の増大のため、またボロン拡散抑止能が低いために実現が難しかった、ＥＯＴ換算で２．０ｎｍ以下のゲート膜厚を実現できる。
従って、半導体装置のゲート長の短縮化が可能となり、半導体装置による集積回路の集積度を画期的に向上させることができる。
【００２０】
次に、本発明の半導体装置の製造方法の第１の実施の形態を示す。
図３（ａ）〜図３（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程流れ図である。図は、本発明の第１の実施の形態に係る半導体装置１のｐＭＯＳＦＥＴの製造工程を説明している。
図３（ａ）に示すように、ｎ型Ｓｉ基板２上に、ＳｉＯ_２膜、シリコン窒化膜、シリコン酸窒化膜、または、シリコン窒化膜の何れか１つの絶縁膜６を形成する。ここでは、熱酸化法によるＳｉＯ_２膜６による例を説明する。
次に、ＳｉＯ_２膜６上にテトラクロロシランガス（以下、ＳｉＣｌ_４ガスと呼ぶ）およびアンモニアガス（以下、ＮＨ_３ガスと呼ぶ）を用いたＡＬＤ法により窒化珪素分子層７を堆積し、ＡＬＤ装置内で直ちに、この窒化珪素分子層７をＮＨ_３ガス中でアニール処理する。例えば、膜厚１．７±０．２ｎｍのＳｉＯ_２膜６上に、極めて薄い層（０．３±０．１ｎｍ）の窒化珪素分子層７を、ＡＬＤ法により形成する。窒化珪素分子層７を堆積させた後、ＡＬＤ装置内で、直ちにＮＨ_３ガス雰囲気中でアニール処理を行う。このアニール処理は、温度が３５０〜６５０℃であり、ＮＨ_３ガス圧力は１０ｋＰａ〜１００ｋＰａである。
次にポリＳｉ層８の堆積を行う。
【００２１】
図３（ｂ）に示すように、上記堆積層を周知の、例えば電子ビームリソグラフィー（以下、ＥＢリソグラフィーと呼ぶ）でパターンニングし、所定の寸法となるように不要部分をエッチングして除去し、ゲート絶縁膜５及びゲート電極８を形成する。ゲート絶縁膜５及びゲート電極８を形成後に、ＢＦ_２ ^＋イオン２１をイオン注入し、ＬＤＤ構造のｐ領域２０を形成する。
【００２２】
次に、図３（ｃ）に示すように、基板上に例えばＣＶＤ法によるＳｉＯ_２膜２２（以下、ＣＶＤＳｉＯ_２膜と呼ぶ）を、２００ｎｍ〜５００ｎｍ程度堆積させる。
【００２３】
つづいて、図３（ｄ）に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）による異方性エッチングによってこのＣＶＤＳｉＯ_２膜２２をエッチングし、ゲート絶縁膜５及びゲート電極８の側面部にのみＣＶＤＳｉＯ_２膜２２を残しサイドウォール９を形成する。
【００２４】
次に、図３（ｅ）に示すように、ソース領域３及びドレイン領域４となるｐ^＋領域２３を、例えばＢＦ_２ ^＋イオン２４を、注入エネルギー２０ｋｅＶ、ドーズ量５×１０^１５個／ｃｍ^２で打ち込み、その後、Ｎ_２雰囲気中で１０分間、８５０℃でアニールすることにより形成する。
【００２５】
そして、図３（ｆ）に示すように、層間絶縁膜２５を堆積し、電極部分をＥＢリソグラフィー及びＲＩＥエッチングにより開口する。
最後に、電極となる金属をスパッタ法などにより堆積し、ソース電極３Ａ、ドレイン電極４Ａ、ゲート電極８Ａを形成する。この電極材料は、Ａｌや銅などを使用できる。
【００２６】
本発明の半導体装置の製造方法は、シリコン基板上に、ＳｉＣｌ_４ガスおよびＮＨ_３ガスを用いてＡＬＤ法により窒化珪素分子層７を堆積する工程と、ＡＬＤ装置内で直ちに窒化珪素分子層７を、ＮＨ_３ガス雰囲気中で低温アニーリングする工程とにより、欠陥密度の減少や化学量論的組成形成等の膜質の改善を行う。これにより、化学量論的組成が形成されるので誘電率が大きく、リーク電流が小さくなる。また、欠陥が減少するので、ボロン拡散抑止能力が高くなる。また、低温でアニールできるので、不純物再分布が抑制される。
【００２７】
次に、本発明の半導体装置の製造方法の第２の実施の形態を示す。
図４（ａ）〜図４（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造方法を示す工程流れ図である。図は、本発明の第２の実施の形態に係る半導体装置１０の製造工程を説明している。
最初に、図４（ａ）に示すように、ｎ型Ｓｉ基板２上に、ＳｉＣｌ_４ガスおよびＮＨ_３ガスを用いたＡＬＤ法により、１．５ｎｍ〜２ｎｍ前後の薄い窒化珪素分子層７を堆積し、ＡＬＤ装置内で直ちに、ＮＨ_３ガス雰囲気中でアニール処理を行う。例えば、ＥＯＴ換算膜厚でおおよそ１．５ｎｍ〜２ｎｍ前後の薄い窒化珪素分子層７をＡＬＤ法で堆積し、ＡＬＤ装置内で直ちにＮＨ_３ガス雰囲気中でアニール処理を行う。このアニール処理は、温度が３５０〜６５０℃、ＮＨ_３ガス圧力が１０ｋＰａ〜１００ｋＰａであり、低温プロセスである。
次にポリＳｉ層８の堆積を行う。
【００２８】
次に、図４（ｂ）に示すように、上記堆積層を周知の、例えば、ＥＢリソグラフィーによりパターンニングし、所定の寸法となるように不要な部分をエッチングして除去し、ゲート絶縁膜７及びゲート電極８を形成する。ゲート絶縁膜７及びゲート電極８を形成後に、ＢＦ_２ ^＋イオン２１をイオン注入し、ＬＤＤ構造のｐ領域２０を形成する。
【００２９】
次に、図４（ｃ）に示すように、基板上に例えばＣＶＤＳｉＯ_２膜２２を、２００ｎｍ〜５００ｎｍ程度堆積させる。
【００３０】
そして図４（ｄ）に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）による異方性エッチングによってこのＣＶＤＳｉＯ_２膜２２をエッチングすると、ゲート絶縁膜７及びゲート電極８の側面部にのみＣＶＤＳｉＯ_２膜２２が残りサイドウォール９が形成される。
【００３１】
次に、図４（ｅ）に示すように、ソース領域３及びドレイン領域４となるｐ^＋領域２３を、例えばＢＦ_２ ^＋イオン２４を、注入エネルギー２０ｋｅＶ、ドーズ量５×１０^１５個／ｃｍ^２で打ち込み、その後、Ｎ_２雰囲気中で１０分間、８５０℃でアニールすることにより形成する。
【００３２】
最後に、図４（ｆ）に示すように、層間絶縁膜２５を堆積し、電極部分をＥＢフォトリソグラフィー及びＲＩＥエッチングにより開口する。次に電極となる金属をスパッタ法などにより堆積し、ソース電極３Ａ、ドレイン電極４Ａ、ゲート電極８Ａを形成する。この電極材料は、Ａｌや銅などを使用できる。
【００３３】
本発明の半導体装置の製造方法は、シリコン基板上に、ＳｉＣｌ_４ガスおよびＮＨ_３ガスを用いてＡＬＤ法を用いて窒化珪素分子層７を堆積する工程と、ＡＬＤ装置内で直ちに、窒化珪素分子層７をＮＨ_３ガス雰囲気中で低温アニーリングする工程とにより、欠陥密度の減少や化学量論的組成形成等の膜質の改善を行うことを特徴としている。
これにより、化学量論的組成が形成されるので、誘電率が大きく、リーク電流が小さくなる。また、欠陥が減少するので、ボロン拡散抑止能力が高くなる。また、低温のアニールであるので、不純物再分布が抑制される。
【００３４】
次に本発明の半導体装置の製造方法に使用するＡＬＤ装置について説明する。図５はＡＬＤ装置の構成を示す図である。ＡＬＤ装置３０は、電気炉３１と、ガス供給部４０と、真空ポンプ３３と、これらを制御する制御装置３８と、から構成されている。
【００３５】
電気炉３１は、真空引き可能な石英管などによる反応管３１Ａとヒータ３１Ｂにより構成され、真空ポンプ３３との間に例えばゲートバルブ３６が設けられている。真空ポンプ３３と、ゲートバルブ３６は、制御装置３８からの制御信号３３Ａ及び３６Ａにより制御される。
また、電気炉３１は、その内部に基板３５を保持するためのサセプタ３４を有している。電気炉３１は、熱電対（図示せず）により基板３５の温度が測温され温調器３７により制御されている。また、温調器３７は、制御装置にて制御信号３７Ａにより制御される。
【００３６】
ガス供給部４０は、ＳｉＣｌ_４ガス源４１とＮＨ_３ガス源４４と、それぞれのマスフローコントローラ、バルブ、圧力調整器などからなるガス圧力印加手段４２，４５と、それぞれのガスを電気炉に供給する配管４３，４６とから成る。ガス圧力印加手段４２，４５は、ＳｉＣｌ_４ガス４１とＮＨ_３ガス４４を所定の圧力と所定の時間で電気炉３１に交互に導入するように制御される。制御は、制御装置３８からの制御信号４２Ａ，４５Ａにより行われる。
【００３７】
真空ポンプ３３は、例えばターボ分子ポンプと、荒引用も兼ねる油回転ポンプとから構成されている。真空チャンバー３１Ａは、例えば１０^−７〜１０^−８Ｔｏｒｒ程度までの真空を実現できる。
【００３８】
上述のＡＬＤ装置３０による窒化膜分子層７の堆積方法を説明する。
ＡＬＤ法は、ＳｉＣｌ_４ガス注入閉じ込め過程とＮＨ_３ガス注入閉じ込め過程の繰り返しにより構成されるが、ＳｉＣｌ_４ガス注入閉じ込め過程は、基板の温度を３７５℃に設定して１〜２０分間実施し、次に、ＳｉＣｌ_４ガスは排気される。ＮＨ_３ガス注入閉じ込め過程は、基板温度を５５０℃に設定して１〜１０分間実施し、次に、ＮＨ_３ガスは排気される。これを１サイクルとして、この過程が所定膜厚を得るまで３〜２０サイクル繰り返される。
基板の温度は３５０〜６５０℃の範囲内であり、ガス圧力は１０〜１００ｋＰａである。ＳｉＣｌ_４ガスの注入閉じ込め過程を行う際の基板温度と、ＮＨ_３ガス注入閉じ込め過程を行う際の基板温度は、必ずしも同じである必要はない。
【００３９】
ちなみに、窒化珪素分子層７の堆積の確認は、Ｘ線光電子分光法（ＸＰＳ）により窒素の１ｓ軌道、すなわち、Ｎ１ｓ軌道の光電子スペクトルを測定し窒化珪素分子層の堆積を確認した。このときの、窒化珪素分子層７の厚みは、サイクル数に比例する。シリコン基板上と、ＳｉＯ_２上に窒化膜分子層７を堆積した場合の堆積速度はそれぞれ、２０サイクルでは、物理的膜厚が３．５ｎｍと２．０ｎｍ程度になる。また、堆積速度は、おおよそ０．１〜０．２ｎｍ／サイクルである。
【００４０】
次に、窒化珪素分子層７の形成後に行うアニール方法を説明する。
このアニールは、ＡＬＤ装置３０、または、アニール炉などにより行うことができる。本例では、ＡＬＤ装置３０を用いて、窒化珪素分子層７を成長させた直後に、基板を取り出さずにそのまま電気炉３１を加熱し、ＮＨ_３ガス雰囲気中に５５０℃で３０分間晒すことにより実施した。
このときのアニール温度の範囲は、３５０〜６５０℃で、また、ＮＨ_３ガスの圧力は、１０ｋＰａ〜１００ｋＰａが好ましい条件である。
ここで、ＮＨ_３ガスによるアニールは、窒化珪素分子層７の欠陥密度の減少、及び、化学量論的組成形成等の膜質の改善を行うものであるが、低温プロセスを維持するため、アニーリング温度は、ＡＬＤによる窒化珪素分子層の堆積時の最高温度より１００℃以上高くしないことが好ましい。
【００４１】
上記のアニールによれば、窒化珪素分子層７の誘電率は７．２となり、アニールを実施しない窒化珪素分子層の誘電率の５．７に比べて改善される。
【００４２】
次に、本発明の実施例を示す。
本実施例は、本発明の製造方法で作製した本発明の半導体装置のゲート絶縁膜の特性を示すものである。
ｎ型Ｓｉ（００１）ウエハ（１０Ω・ｃｍ）上に、本発明の半導体装置のゲート絶縁膜を構成要素とするＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオードと、比較のために、従来法によるＭＩＳダイオードまたはＭＯＳダイオードを作製した。
本発明のゲート絶縁膜を含むＭＩＳダイオードは、ｎＳｉ基板上に、熱酸化法によりＳｉＯ_２膜を形成し、次にＡＬＤ法を用いて窒化ケイ素分子層を堆積し、ＮＨ_３ガス雰囲気中でアニールを行い、さらに電極となるｐ^＋ポリＳｉを堆積して作製した。
基板の裏面には、オーミック接合を形成している。また、ＭＩＳダイオードの面積は、１０μｍ角（面積が１×１０^−６ｃｍ^２）である。この構造を、以下においてＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと呼ぶ。
【００４３】
比較例のＭＩＳダイオードは、上記のＡＬＤ法を用い窒化珪素分子層７を堆積した後に、ＮＨ_３ガスによるアニールを行わないで、ｐ^＋ポリＳｉゲートを堆積して作製した。この構造を、以下においてＡＬＤスタックＭＩＳダイオードと呼ぶ。
ここで、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードのＥＯＴは、これらのＭＩＳダイオードのＭＩＳ容量をＳｉＯ_２膜によるＭＯＳダイオードのＭＯＳ容量と比較することによって、それぞれ、２．１ｎｍおよび１．８７ｎｍと求められた。
【００４４】
また、比較例のＭＯＳダイオードは、ｎ型Ｓｉ基板上に、熱酸化法によりＳｉＯ_２膜を形成し、次にｐ^＋ポリＳｉを堆積して作製した。この構造を以下において、単にＭＯＳダイオードと呼ぶ。
ＭＯＳダイオードのＳｉＯ_２膜の厚さは、エリプソメーターによって１．９ｎｍと評価されたが、これは従来のＭＯＳダイオードの電流−電圧（Ｉ−Ｖ）特性のデータとの比較による測定値と一致した。
【００４５】
このようにして作製したＭＩＳダイオードのＥＯＴが１．８７〜２．１ｎｍであり、ＭＯＳダイオードのＳｉＯ_２膜厚が１．９ｎｍでありほぼ同じ膜厚であるので、絶縁耐圧などの特性を比較することができる。
また、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードのボロン突き抜け量は、ＭＩＳダイオードのＣ−Ｖカーブにおけるフラットバンド電圧シフトが殆ど零であることから、ボロンの突き抜けは生じていないことがわかった。
【００４６】
図６は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオード、ＡＬＤスタックＭＩＳダイオード及びＭＯＳダイオードのリーク電流の比較を示す図である。
図において、横軸は、ゲート電圧で、縦軸がリーク電流密度を示す。図において、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードを点線、ＡＬＤスタックダイオードを破線、ＭＯＳダイオードを実線で表している。
ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードは、ＥＯＴが同じＭＯＳダイオードに比べリーク電流が明らかに減少していることを示している。さらにＡＬＤスタックＭＩＳダイオードのリーク電流は、ＥＯＴがわずかに厚いＭＯＳダイオードのリーク電流と同等であることも示している。
このＡＬＤ−ＮＨ_３スタックＭＩＳダイオードの、ＡＬＤスタックＭＩＳダイオード及びＭＯＳダイオードと比べてのリーク電流の低減は、これらのＭＩＳダイオードの窒化珪素分子層７の誘電率がＭＯＳダイオードのＳｉＯ_２に比べて高いことによる。
【００４７】
次に、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードとに種々の電気的ストレスを付加して、ストレス誘起リーク電流特性（ＳＩＬＣ：Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ　Ｌｅａｋａｇｅ　Ｃｕｒｒｅｎｔ）、絶縁破壊特性（ハードブレークダウン：ＨＢＤ、ソフトブレークダウン：ＳＢＤ）、および、絶縁膜の寿命を調べるための時間依存誘電破壊特性（ＴＤＤＢ）等を測定した。
【００４８】
図７は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードのＳＩＬＣ、ＨＢＤ、ＳＢＤ特性を示す図である。
図８は、ＡＬＤスタックＭＩＳダイオードのＳＩＬＣ、ＨＢＤ、ＳＢＤ特性を示す図である。
図９は、ＭＯＳダイオードのＳＩＬＣ、ＨＢＤ、ＳＢＤ特性を示す図である。図７〜図９の特性は、印加電圧を徐々に上げる電流−電圧特性測定法によって得られる。
図７及び図８から明らかなように、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードのＨＢＤは、ＡＬＤスタックＭＩＳダイオードよりＨＢＤ電圧が高く、また極めて鋭く、また、明瞭であることは明らかである。
【００４９】
また、図９に示すように、ＭＯＳダイオードＨＢＤ電圧は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードよりも低いことが明らかである。しかも、ＭＯＳダイオードにおいては、ストレス印加による既知の破壊モード（ＳＩＬＣ、ＳＢＤ、ＨＢＤ）の全てが現れていることがわかる。
ＭＯＳダイオードにおいては、ＨＢＤの前に幾つかのＳＢＤ現象が発生している。これは既報の実験結果と良く一致しており、ＳＢＤからＨＢＤへの変化は連続的であることを示している。
【００５０】
図７〜図９において、注目すべき特徴は、ＡＬＤ−ＮＨ_３ＭＩＳダイオードとＡＬＤスタックＭＩＳダイオードにおいては、従来のＭＯＳダイオードでのリーク電流の増大と、ＳｉＯ_２の信頼性を低下させている（ＳＢＤ）現象が消滅していることである。これは、ポリＳｉとＡＬＤ法により堆積した窒化珪素分子層７との界面の欠陥密度の減少や平坦性の改善、及び、ＳｉＯ_２上の窒化珪素分子層７の良好な平坦性に帰属させることが出来る。これにより、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードの耐圧が向上し、かつ信頼性も改善されていることが分かる。
【００５１】
図１０は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの時間依存絶縁破壊特性（ＴＤＤＢ）を示す図である。図において、横軸は１４ＭＶ／ｃｍの電界強度を印加するストレス時間で、縦軸がゲート電流密度である。
ＭＯＳダイオードにおいて観測される電流の不安定領域は、ＳＢＤ現象によって引き起こされていて、明らかに、ＳＢＤからＨＢＤへの連続的な変化を示している。この結果は、薄いゲート酸化膜において定電流ストレス条件下で観測されて報告されているものと同じである（Ｍ．Ｄｅｐａｓ他、ＩＥＥＥ　Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、ｖｏｌ．４３、ｐ．１４９９、１９９６年９月：Ｎ．Ｈｏｕｓｓａ他、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、ｖｏｌ．７３、ｐ．５１４、１９９８年：Ｔ．Ｓａｋｕｒａ他、Ｔｅｃｈ．Ｄｉｇ．Ｉｎｔ．Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔ．、ｐ．１８３、１９９８年）
【００５２】
図から明らかなように、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードは、極めてリーク電流密度が低く、また、絶縁破壊に到るストレス印加時間が極めて長いことがわかる。
ＳｉＯ_２上に薄い窒化珪素分子層７を形成し、アンモニアによるアニールを実施したＡＬＤ−ＮＨ_３スタックＭＩＳダイオードは、長期信頼性に対して顕著な改善をもたらすことがわかる。また、ＨＢＤへの鋭い遷移を有する非常に安定な電流は、ＳＢＤが強く抑制されていること、あるいは、ＨＢＤ前に何らの劣化も生じないことを示している。これにより、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードが、ＡＬＤスタックＭＩＳダイオードとＭＯＳダイオードよりも高電界まで安定であることがわかる。
【００５３】
図１１は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの耐電圧特性、すなわち、印加電界強度と累積故障率の関係を示す図である。図の横軸は電界強度であり、縦軸が累積故障率を示す。図において、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードを○（白丸）、ＡＬＤスタックダイオードを△（白三角）、ＭＯＳダイオードを□（白四角）で示している。これにより、ＡＬＤ−ＮＨ_３ＭＩＳダイオードが、ＡＬＤスタックＭＩＳダイオード、及びＭＯＳダイオードよりも高電界まで絶縁破壊しないことがわかる。
【００５４】
図１２は、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの定電圧ストレス条件での時間依存絶縁破壊特性（ＴＤＤＢ）に対するよるワイブルプロットである。縦軸のワイブル確率はＴＤＤＢ特性の累積故障率Ｆからｌｎ｛−ｌｎ（１−Ｆ）｝）で計算される。図において、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードを○（白丸）、ＡＬＤスタックダイオードを△（白三角）、ＭＯＳダイオードを□（白四角）で示している。
図から明らかなように、ＡＬＤ−ＮＨ_３ＭＩＳダイオードが、ＡＬＤスタックＭＩＳダイオード、及びＭＯＳダイオードよりも破壊に到る時間のワイブル確率が低いことから、絶縁膜が安定で破壊しにくいことがわかる。
【００５５】
図１３は、ＡＬＤ−ＮＨ_３ＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの一定電流ストレス特性を示す図である。
１Ａ／ｃｍ^２、１００秒間の電流ストレスを加えた。全電荷密度は１００Ｃ／ｃｍ^２である。横軸はゲート電圧を示し、縦軸はゲート電流を示している。図において、Ｆｒｅｓｈで示したグラフはストレス印加前の電流電圧特性であり、Ｓｔｒｅｓｓｅｄで示したグラフはストレス印加後の電流電圧特性である。
ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードとＡＬＤスタックＭＩＳダイオードにおいては、電荷注入前後のＳＩＬＣの変化が少ないのに対し、ＭＯＳダイオードにおいては、ＳＩＬＣの増大が非常に大きく、顕著な劣化があることを示している。
ＳＩＬＣの増大は、０．９Ｖのゲート電圧においてＡＬＤスタックＭＩＳダイオードについては１０４％であるのに対して、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードについては、４３％と非常に小さくなっている。
すなわち、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードにおいては、ＡＬＤスタックＭＩＳダイオードより低いバルクトラップ密度と低いトラップ発生率を有することがわかる。
これにより、ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードは、従来のＡＬＤスタックＭＩＳダイオード、及び、従来のＭＯＳダイオードと比べて、絶縁膜のリーク電流が著しく減少し、また信頼性が向上していることがわかる。
【００５６】
本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、上記実施の形態では、ＭＯＳＦＥＴに使用した例を説明をしたが、さらにフラッシュメモリのトンネル絶縁膜やＤＲＡＭといったメモリの絶縁膜部分にも適用することができる。
【００５７】
【発明の効果】
上記説明から理解されるように、本発明の半導体装置及びその製造方法によれば、高誘電率の窒化珪素分子層を用いることにより、従来のＳｉＯ_２膜ではリーク電流が発生する厚さにおいてもゲートのリーク電流を小さくでき、従って、半導体装置のゲート長の短縮化が可能となり、半導体装置による集積回路の集積度を画期的に向上させることができる。
【００５８】
また、本発明によれば、窒化珪素分子層のＮＨ_３ガスを用いたアニーリング温度が５５０℃程度の低温なので、Ｓｉ基板の不純物密度分布を殆ど変化させることがない。また、窒化珪素分子層の欠陥密度を小さくできるので、ゲート電極として使用されるポリＳｉの不純物拡散のアニール時のボロン突き抜けを効果的に防止できる。さらに、絶縁膜自体にボロンが入り込まないので絶縁膜の信頼性の低下を防ぐことができる。
【００５９】
本発明によれば、従来の酸化膜のゲートでは、薄膜化に伴って直接トンネル電流によるリーク電流の増加が問題であったが、誘電率の大きい窒化珪素分子層を使用することによって同じ酸化膜厚換算に対して物理膜厚を大きく出来るので、リーク電流を減らすことができ、リーク電流低減により高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態による半導体装置の構成を示す断面図である。
【図２】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を示す図である。
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す図である。
【図５】本発明の半導体装置の製造方法に使用するＡＬＤ装置の構成を示す図である。
【図６】ＡＬＤ−ＮＨ_３スタックＭＩＳダイオード、ＡＬＤスタックＭＩＳダイオード及びＭＯＳダイオードのリーク電流の比較を示す図である。
【図７】ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードのＳＩＬＣ、ＨＢＤ、ＳＢＤ特性を示す図である。
【図８】ＡＬＤスタックＭＩＳダイオードのＳＩＬＣ、ＨＢＤ、ＳＢＤ特性を示す図である。
【図９】ＭＯＳダイオードの最大電圧を徐々に上げた場合のゲート電圧に対するゲートリーク電流の特性を示す図である。
【図１０】ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの時間依存絶縁破壊特性（ＴＤＤＢ）を示す図である。
【図１１】ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの印加電界強度に対する耐圧特性を示す図である。
【図１２】ＡＬＤ−ＮＨ_３スタックＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの定電圧ストレス条件での時間依存絶縁破壊特性（ＴＤＤＢ）に対するよるワイブルプロットである。
【図１３】ＡＬＤ−ＮＨ_３ＭＩＳダイオードと、ＡＬＤスタックＭＩＳダイオードと、ＭＯＳダイオードの一定電流ストレス特性を示す図である。
【符号の簡単な説明】
１，１０　　半導体装置
２　　シリコン基板
３　　ソース
３Ａ　ソース電極
４　　ドレイン
４Ａ　ドレイン電極
５，５Ａ　　ゲート絶縁膜
６　　ＳｉＯ_２膜
７　　窒化珪素分子層
８　　ゲート電極、ポリＳｉ膜
８Ａ　ゲート電極
９　　サイドウォール
１２，２０　ｐ層
２１　　ＢＦ_２ ^＋イオン
２２　　ＣＶＤＳｉＯ_２膜
２３　　ＢＦ_２ ^＋イオン注入領域
２４　　ＢＦ_２ ^＋イオン
２５　　層間絶縁膜
３０　　ＡＬＤ装置
３１　　真空引き可能な電気炉
３１Ａ　反応管
３１Ｂ　ヒータ
３３　　真空ポンプ
３３Ａ　制御信号
３４　　サセプタ
３５　　基板
３６　　ゲートバルブ
３６Ａ　制御信号
３７　　温調器
３７Ａ　制御信号
３８　　制御装置
４０　　ガス供給部
４１　　ＳｉＣｌ_４ガス
４２，４５　　ガス圧力印加手段
４４　　ＮＨ_３ガス
４３，４６　　配管
４２Ａ，４５Ａ　制御信号

Claims

シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたソース電極とドレイン電極とゲート絶縁膜とゲート電極と、を備えた半導体装置であって、
上記ゲート絶縁膜が、シリコン基板上に形成されたシリコン酸化膜，シリコン窒化膜又はシリコン酸窒化膜の何れか１つの絶縁膜、及び該絶縁膜上に形成された窒化珪素分子層とから形成されることを特徴とする、半導体装置。
シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたソース電極とドレイン電極とゲート絶縁膜とゲート電極と、を備えた半導体装置であって、
上記ゲート絶縁膜が、シリコン基板上に形成された窒化珪素分子層であることを特徴とする、半導体装置。
前記窒化珪素分子層の誘電率が７以上であることを特徴とする、請求項１または２に記載の半導体装置。
前記ゲート絶縁膜の厚さがシリコン酸化膜厚さ換算で、２．０ｎｍ以下であることを特徴とする、請求項１〜３のいずれかに記載の半導体装置。
シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたソース電極とドレイン電極とゲート絶縁膜とゲート電極と、を備えた半導体装置の製造方法であって、
シリコン基板上に形成されたシリコン酸化膜、シリコン窒化膜又はシリコン酸窒化膜の何れか１つの絶縁膜上に、原子層堆積法により窒化珪素分子層を形成する工程と、
上記工程の次に、上記窒化珪素分子層をアンモニアガスによりアニールする工程とを含むことを特徴とする、半導体装置の製造方法。
シリコン基板に形成されたソース領域とドレイン領域と、シリコン基板上に形成されたソース電極とドレイン電極とゲート絶縁膜とゲート電極と、を備えた半導体装置の製造方法であって、
シリコン基板上に原子層堆積法により窒化珪素分子層を形成する工程と、
上記工程の次に、上記窒化珪素分子層をアンモニアガスによりアニールする工程とを含むことを特徴とする、半導体装置の製造方法。
前記アニール工程が、原子層堆積法に使用する装置内で窒化珪素分子層を形成する工程に連続して行われることを特徴とする、請求項５または６に記載の半導体装置の製造方法。
前記アニール工程は、アニール温度が３５０〜６５０℃であり、アンモニアガスの圧力が１０ｋＰａ〜１００ｋＰａであることを特徴とする、請求項５〜７のいずれかに記載の半導体装置の製造方法。