JP2004111447A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】高誘電率絶縁膜のためのバリア層として、膜質及び膜厚の均一性に優れた薄膜を使用した半導体装置を提供すること。
【解決手段】シリコン基板１２とそれに隣接した絶縁膜２０とを含み、この絶縁膜２０を挟んでシリコン基板と対向した電極２２に電圧を印加することにより動作する、ＭＯＳＦＥＴ、ＭＯＳキャパシタ等の半導体装置において、シリコン基板１２と絶縁膜２０との間に、ＡＬＤ法で形成された、厚さが０．２〜１ｎｍの薄い中間層１８を使用する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関する。より詳しく言えば、本発明は、シリコン基板とそれに隣接した絶縁膜とを含み、この絶縁膜を挟んでシリコン基板と対向した電極に電圧を印加することにより動作する、ＭＯＳ電界効果トランジスタやＭＯＳキャパシタなどの半導体装置と、その製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）やＤＲＡＭのキャパシタでは、特性の優れた絶縁膜が必要とされている。一方、近年の半導体デバイスの高集積化に伴い、スケーリング則の要請から、ＭＯＳＦＥＴのゲート絶縁膜は薄膜化が要求されており、ゲート長１００ｎｍ以下のＭＯＳＦＥＴについては膜厚２．０ｎｍ以下のゲート絶縁膜が必要とされている。同様に、ＤＲＡＭのキャパシタ絶縁膜についても薄膜化が求められている。
【０００３】
従来、ＭＯＳＦＥＴのゲート絶縁膜やＤＲＡＭのキャパシタ絶縁膜等には、シリコン（Ｓｉ）の熱酸化膜が用いられている。ところが、このようなシリコン熱酸化膜の薄膜化は、いくつかの問題を引き起こしている。例えば、ＭＯＳＦＥＴのゲート絶縁膜の場合、シリコン熱酸化膜が薄くなると、直接トンネル電流によるリーク電流が増加してしまう。このような問題の解消のために、酸化膜換算膜厚（ＥＯＴ）を小さくしてもデバイスの特性に影響を及ぼすことのない良質の高誘電率絶縁膜の開発が求められている。
【０００４】
シリコン熱酸化膜に代わる良質の高誘電率絶縁膜としては、現在、ハフニウムオキサイドやジルコニウムオキサイドという高誘電率金属酸化物絶縁膜が、熱的安定性の観点から最も期待されている。しかし、ハフニウムオキサイドやジルコニウムオキサイドの膜は酸素を透過しやすい。そのため、それらを炉内での堆積により形成する際に、形成した薄膜を通して炉内のわずかな残留酸素が拡散して、下層のシリコン基板との界面でシリコンと反応し、低誘電率の界面層を形成してしまう。
【０００５】
これを回避するために従来提案されている方法は、減圧化学気相堆積（減圧ＣＶＤ）法やプラズマ窒化法により、シリコン基板上にシリコン窒化膜を酸素拡散バリア層として予め形成し、その上にハフニウムオキサイドあるいはジルコニウムオキサイド膜を堆積する方法である。例えば、Ｈ．Ｏｔａ　ｅｔ　ａｌ．，　ＨｆＯ２　ＭＩＳ　Ｓｔｒｕｃｔｕｒｅｓ　ｗｉｔｈ　ａ　Ｓｉｌｉｃｏｎ　Ｎｉｔｒｉｄｅ　Ｂａｒｒｉｅｒ　Ｌａｙｅｒ，　Ｅｘｔｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｗｏｒｋｓｈｏｐ　ｏｎ　Ｇａｔｅ　Ｉｎｓｕｌａｔｏｒ，　ＩＷＧＩ　２００１，　Ｎｏｖ．　１−２，　２００１，　Ｔｏｋｙｏ，　ｐｐ１８８−１９０には、プラズマＣＶＤによりシリコン窒化膜をハフニウムオキサイド用のバリア層として形成することが記載されている。
【０００６】
酸素拡散バリア層としてのシリコン窒化膜は、誘電率が比較的低い。そのため、バリア層のシリコン窒化膜が厚い場合、その上に形成するハフニウムオキサイドあるいはジルコニウムオキサイド膜を含めたスタック絶縁膜全体としての誘電率がかなり低下してしまう。従って、バリア層としてのシリコン窒化膜はできるだけ薄くすることが要求される。
【０００７】
ところが、従来提案されている減圧化学気相堆積法やプラズマ窒化法では、スタック絶縁膜全体としての誘電率の低下を抑制するのに有効な数分子層程度の薄いシリコン窒化膜を、精度よく形成するのが非常に困難であった。また、そのような薄膜の膜質や膜厚の均一性を確保することも困難であった。
【０００８】
単分子層ないし数分子層程度の薄膜の形成に有効な方法として、原子層堆積法（ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法）が知られている。例えば、Ｋ．Ｋｕｋｌｉ　ｅｔ　ａｌ．，　Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ　Ｄｅｐｏｓｉｔｉｏｎ　ｏｆ　Ｚｉｒｃｏｎｉｕｍ　Ｏｘｉｄｅ−Ｂａｓｅｄ　Ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　Ｆｉｌｍｓ　ｂｙ　Ａｌｔｅｒｎａｔｅ　Ｓｕｐｐｌｙ　ｏｆ　Ｚｒ［ＯＣ（ＣＨ３）３］４　ａｎｄ　Ｈ２Ｏ，　Ｃｈｅｍ．　Ｖａｐ．　Ｄｅｐｏｓｉｔｉｏｎ　２０００，　６，　Ｎｏ．６，　ｐｐ２９７−３０２には、ＡＬＤ法によるジルコニウムオキサイド膜の形成が記載されている。Ａ．Ｎａｋａｊｉｍａ　ｅｔ　ａｌ．，　Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ　ｆｏｒｍａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ　ｎｉｔｒｉｄｅ　ｇａｔｅ　ｄｉｅｌｅｃｔｒｉｃｓ　ｂｙ　ａｔｏｍｉｃ−ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ，　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　Ｌｅｔｔｅｒｓ，　Ｖｏｌ．７９，　Ｎｏ．５，　ｐｐ６６５−６６７（２００１）には、ＡＬＤ法によるシリコン窒化物ゲート絶縁膜の形成が記載されている。しかしながら、本発明のようにＡＬＤ法で成長したシリコン窒化膜をＭＯＳＦＥＴのゲート絶縁膜のためのバリア層として用いることは、これまでのところ知られていない。
【０００９】
【発明が解決しようとする課題】
シリコン基板上に形成されたゲート絶縁膜のような高誘電率絶縁膜と、シリコン基板との間のバリア層などのような中間層として、膜質及び膜厚の均一性に優れた薄膜を使用した半導体装置を提供することが、本発明の目的である。
【００１０】
【課題を解決するための手段】
本発明により提供される半導体装置は、シリコン基板とそれに隣接した絶縁膜とを含み、この絶縁膜を挟んでシリコン基板と対向した電極に電圧を印加することにより動作するものであり、それにはＭＯＳＦＥＴ、ＭＯＳキャパシタ等が含まれる。
【００１１】
より具体的に言えば、本発明の半導体装置は、前記シリコン基板と前記絶縁膜との間に、ＡＬＤ法で形成された薄い中間層を備え、この中間層は厚さが０．２〜１ｎｍである半導体装置である。
【００１２】
【発明の実施の形態】
本発明の半導体装置では、シリコン基板とその上の絶縁膜との間に介在する中間層として、ＡＬＤ法で形成した薄い膜を使用する。ＡＬＤ法は、形成しようとする膜の構成元素を含有する２種以上の原料物質を交互に供給して基板上に目的の膜を成長させる技術であり、膜の成長は単分子層を単位として行われる。そのため、形成する膜の厚さを精度よく制御することが可能であり、更に、形成する膜の品質を均一に保つのに有利である。
【００１３】
本発明の半導体装置の代表例は、シリコン基板上に位置する絶縁膜（ゲート絶縁膜）とその上のゲート電極とを有し、シリコン基板に設けられたソース領域とドレイン領域間に流れる電流をゲート電極に印加する電圧により制御するＭＯＳＦＥＴであり、以下、このようなＭＯＳＦＥＴを例に、本発明を説明する。
【００１４】
本発明の一態様としてのＭＯＳＦＥＴにおいては、シリコン基板とゲート絶縁膜との間に、ＡＬＤ法で形成した絶縁膜の中間層が位置している。この中間層は、単分子層を単位として膜の成長が行われるＡＬＤ法により得られる膜に特有の特徴を備えており、単分子層ないし数分子層の厚みに相当する０．２〜１ｎｍ程度の均一な厚みを有する。更に、この中間層は平均表面粗さＲａが極めて小さい。このように非常に薄く且つ均一に形成された中間層は、近年の微細化の進んだＭＯＳＦＥＴにおいて問題とされている直接トンネル電流によるリーク電流の抑制に有効であるが酸素を透過しやすく、下層のシリコン基板との界面に低誘電率の界面層を形成しやすいハフニウムオキサイドやジルコニウムオキサイドなどの高誘電率絶縁膜のための、効果的なバリア層として機能することができる。絶縁膜用の高誘電率材料としては、上記のハフニウムオキサイド及びジルコニウムオキサイド以外に、例えばアルミニウムオキサイド、プラセオジムオキサイド、ランタンオキサイド、セリウムオキサイド、ハフニウムシリケート、ジルコニウムシリケート、ルテチウムオキサイド、ジスプロシウムオキサイド、ガドリニウムオキサイド、イッテルビウムオキサイド、イットリウムオキサイド、ハフニウムアルミネート、ジルコニウムアルミネートなどを使用できる。
【００１５】
【実施例】
次に、具体的な実施例により本発明を更に説明するが、本発明はこの実施例に限定されるものではない。
【００１６】
図１に、本発明による半導体装置であるＭＯＳＦＥＴを説明する模式図を示す。この図に示したＭＯＳＦＥＴ　１０においては、シリコン基板１２にソース領域１４とドレイン領域１６が設けられており、ソース領域１４とドレイン領域１６の間のチャネル部のシリコン基板１２上に、バリア層（中間層）１８、ゲート絶縁膜２０及びゲート電極２２のスタック構造体が位置している。このスタック構造体の側面にはサイドウォール２４が位置し、ゲート電極２２にはゲート引き出し電極２６が接続している。また、ソース領域１４とドレイン領域１６にそれぞれ接続するソース電極２８とドレイン電極３０が設けられている。ゲート引き出し電極２６、ソース電極２８及びドレイン電極３０の上部は、保護絶縁膜３４の上部に露出されている。
【００１７】
このＭＯＳＦＥＴ　１０は、次のように製造することができる。
図２（ａ）に示すように、シリコン基板１２の上に、バリア層のための窒化ケイ素膜１８、ゲート絶縁膜のためのジルコニウムオキサイド膜２０、及びゲート電極のためのポリシリコン膜２２を順次成膜する。
【００１８】
窒化ケイ素膜１８は、テトラクロロシラン（ＳｉＣｌ４）ガスとアンモニア（ＮＨ３）ガスをシリコン基板１２上に交互に供給するＡＬＤ法により、例えば０．３±０．１ｎｍの非常に薄い膜として形成する。具体的には、３４０〜３７５℃、２３ｋＰａのＳｉＣｌ４ガスと、５５０℃、４０ｋＰａのＮＨ３ガスを交互に供給するサイクルを繰り返す（０．３±０．１ｎｍの窒化ケイ素膜は、２回程度のサイクルで形成される）。成膜後、ＡＬＤ装置内で直ちに、ＮＨ３ガス雰囲気（ＮＨ３ガス圧力１０〜１００ｋＰａ）下に５５０℃で９０分間窒化ケイ素膜をアニール処理する。ＡＬＤ法によりこうして形成した窒化ケイ素膜の平均表面粗さＲａを原子間力顕微鏡（ＡＦＭ）を使って測定すると、楕円偏光法で測定したアニール処理前の厚さ０．９ｎｍの膜の場合で０．０２３ｎｍであった。
【００１９】
ジルコニウムオキサイド膜２０も、ＡＬＤ法を使用し、ジルコニウムｔ−ブトキシド（Ｚｒ（ＯＣ４Ｈ９）４、ＺＴＢ）と水（Ｈ２Ｏ）の交互の供給サイクルを例えば２〜１５回繰り返すことにより形成することができる。成膜時の基板温度は２００℃、ＺＴＢ及び水の圧力はそれぞれ０．０４ｋＰａ及び０．１３〜１．０５ｋＰａ（代表的には０．７ｋＰａ）に制御する。成膜後、ＡＬＤ装置内で直ちに、ジルコニウムオキサイド膜のＮＨ３アニール処理を４００℃で５分間行う。このように中間層と絶縁膜の形成をともにＡＬＤ法を利用して行う場合には、真空条件下又は不活性ガス条件下での連続処理を行うことができる。
【００２０】
ポリシリコン膜２２の形成は、公知のＣＶＤ法で行う。
【００２１】
続いて、図２（ｂ）に示すように、ポリシリコン膜２２、ジルコニウムオキサイド膜２０、そして窒化ケイ素膜１８をパターニングして、ゲートスタック構造体を形成し、シリコン基板１２に例えばＢＦ２ ＋等のイオン１７を注入して、イオン注入領域１１を形成する。パターニングには、例えば電子ビーム（ＥＢ）リソグラフィーを使用する。イオン注入領域１１は、後の工程での更なるイオン注入により形成するソース領域及びドレイン領域に隣接するｐ領域を備えたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のために形成される。ＬＤＤ構造によって、ＭＯＳＦＥＴにおけるチャネルの電界強度が緩和されて、デバイスの耐圧と信頼性が向上する。
【００２２】
次に、図２（ｃ）に示すように、基板の全面に例えばＣＶＤ法によるシリコン酸化膜２３を２００〜５００ｎｍ堆積し、その後このシリコン酸化膜２３を反応性イオンエッチング（ＲＩＥ）により異方性エッチングして、図３（ａ）に示すようにゲートスタック構造体の側面部に位置するサイドウォール２４を形成する。
【００２３】
次いで、図３（ｂ）に示すように、先にイオン注入領域（ｐ領域）１１を作るのに用いたのと同じイオン種１７をイオン注入して（例えば、注入エネルギー２０ｋｅＶ、ドーズ量５×１０１５／ｃｍ２）、Ｎ２雰囲気下に８５０℃で１０分間アニールして、ｐ＋ソース領域１４とｐ＋ドレイン領域１６を形成する。
【００２４】
次に、図３（ｃ）に示すように、例えばプラズマＣＶＤ法によるシリコン窒化物又はシリコン酸化物の保護絶縁膜（パッシベーション膜）３４を形成し、この膜３４にソース領域１４、ドレイン領域１６、ゲート電極２２にそれぞれ通じる開口部を形成してから、例えばスパッタ法により、アルミニウムや銅などの金属材料を堆積しパターニングして、ソース電極２８、ドレイン電極３０、ゲート引き出し電極２６を形成する。
【００２５】
本発明の半導体装置は、シリコン基板とその上の絶縁膜との間に介在する、ＡＬＤ法で形成された非常に薄くて均一な品質の膜の中間層を有することを特徴としている。この中間層は、上の例で使用した窒化ケイ素のほかに、例えば窒化チタン、窒化タンタルなどで形成することができ、そして単原子層ないし数原子層の厚みに相当する０．２〜１ｎｍ程度の均一な厚みを有し、且つ、例えば０．０１３〜０．０３３ｎｍ程度の小さな平均表面粗さを有する。
【００２６】
ＡＬＤ法以外の方法を用いた場合には、ＡＬＤ法におけるような単原子層単位での堆積ができないため、このように極めて薄い膜を均一な厚みで形成することはできず、相応して平均表面粗さが大きくなってしまう。例えばＣＶＤ法を用いて極めて薄い窒化ケイ素膜を形成した場合には、基板上への堆積にむらが生じるため、均一な膜の形成が困難である。シリコン基板上にＣＶＤ法で堆積した厚さ１．７ｎｍのシリコン窒化膜で、平均表面粗さは０．０４２ｎｍ程度であった。厚さを増すと、ＣＶＤ法によるシリコン窒化膜の平均表面粗さは低下して、例えば７．３ｎｍの膜厚での平均表面粗さは０．０２３ｎｍ程度であった。
【００２７】
本発明の半導体装置のＭＯＳＦＥＴでは、シリコン基板とゲート絶縁膜との間の中間層（バリア層）としてＡＬＤ法で形成した薄くて均一な膜を用いており、それにより中間層とゲート絶縁膜とを含めたスタック絶縁膜全体としての誘電率の低下を防止している。従って、ハフニウムオキサイドやジルコニウムオキサイドのような高誘電率材料で形成したゲート絶縁膜を使用し、シリコン基板とゲート絶縁膜との間に中間層（バリア層）を挿入したＭＯＳＦＥＴにおいて、ゲート絶縁膜材料本来の高誘電率を享受することができる。蓄積キャパシタンスから得られたＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）が１．６ｎｍで、透過型電子顕微鏡（ＴＥＭ）測定された物理的厚さが４．７ｎｍ（窒化ケイ素層０．５ｎｍ、ジルコニウムオキサイド層４．２ｎｍ）のスタック絶縁体の誘電率は１２であった。
【００２８】
窒化ケイ素膜１８の形成は、図４に示すＡＬＤ装置４０を使って行うことができる。このＡＬＤ装置４０は、電気炉４２、ガス供給部４４、真空装置４６、そしてこれらを制御する制御装置４８から構成されている。
【００２９】
電気炉４２は、真空引き可能な、例えば石英製の、反応管４２Ａと、ヒータ４２Ｂから構成され、反応管４２Ａは弁５０を介して真空装置４６につながれている。真空装置４６と弁５０は、制御装置４８からの制御信号ＣＳ１及びＣＳ２でそれぞれ制御される。反応管４２Ａ内には、窒化ケイ素膜をその上に堆積させる基板５４を載置するサセプタ５２が収容されている。ヒータ４２Ｂは、熱電対（図示せず）により測定される基板５４の温度のデータを基にした制御装置４８からの制御信号ＣＳ３により制御される。
【００３０】
ガス供給部４４は、ＳｉＣｌ４ガス源５２、ＮＨ３ガス源５４、それぞれのガス源からの供給ガスを所定の条件で反応管４２Ａへ供給するための、マスフローコントローラ、弁、圧力調整器などからなるガス供給手段５３、５５、そしてそれぞれのガスを反応管４２Ａに供給する配管５６、５８から構成される。ガス供給手段５３及び５５はそれぞれ、制御装置４８からの制御信号ＣＳ４及びＣＳ５により、ＳｉＣｌ４及びＮＨ３ガスを所定の圧力で所定の時間電気炉４２の反応管４２Ａに交互に導入するように制御される。
【００３１】
真空装置４６は、例えば夕一ボ分子ポンプと、粗引き用も兼ねる油回転ポンプとから構成されていて、反応管４２Ａ内を例えば１．３３×１０−５〜１．３３×１０−６Ｐａ程度まで真空引きすることができる。
【００３２】
図１〜３を参照して先に説明した半導体装置はｐ型ＭＯＳＦＥＴであるが、本発明の半導体装置はｎ型ＭＯＳＦＥＴであってもよいことは言うまでもない。更に、本発明の半導体装置は、高誘電率の絶縁膜を使用するＤＲＡＭキャパシタであってもよい。そのようなＤＲＡＭキャパシタの一倒を図５の模式図に示す。
【００３３】
この図のＤＲＡＭキャパシタ６０は、シリコン基板６２に設けたトレンチ６４の内面に沿ってキャパシタ絶縁膜６６を形成し、この絶縁膜６６に囲まれた凹部内に導電性材料を埋め込んで電極６８を形成した「トレンチ型」として知られるＤＲＡＭキャパシタである。シリコン基板６２と絶縁膜６６と電極６８とによって、キャパシタ素子を形成している。
【００３４】
このＤＲＡＭキャパシタ６０において、シリコン基板６２とトレンチ６４の内面に沿って位置するキャパシタ絶縁膜６６との間に、ＡＬＤ法で形成される極めて薄い絶縁膜（図示せず）を設けることにより、キャパシタ絶縁膜として用いられる高誘電率絶縁膜の特性を有効に活用した高性能のキャパシタを得ることができる。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、ハフニウムオキサイドやジルコニウムオキサイドに代表される高誘電率絶縁膜を用いた半導体装置の実用が可能となる。
【図面の簡単な説明】
【図１】本発明による半導体装置のＭＯＳＦＥＴを模式的に説明する図である。
【図２】図１に示したＭＯＳＦＥＴを製造する方法の前半の工程を説明する図である。
【図３】図１に示したＭＯＳＦＥＴを製造する方法の後半の工程を説明する図である。
【図４】本発明の半導体装置における中間層を形成するのに使用するＡＬＤ装置を説明する図である。
【図５】本発明による半導体装置のＤＲＡＭキャパシタを例示する模式図である。
【符号の説明】
１０…半導体装置（ＭＯＳＦＥＴ）
１２…シリコン基板
１８…中間層
２０…ゲート絶縁膜
２２…ゲート電極
４０…ＡＬＤ装置
４２…電気炉
４２Ａ…反応管
４２Ｂ…ヒータ
４４…ガス供給部
４６…真空装置
４８…制御装置
５２…ＳｉＣｌ４ガス源
５４…ＮＨ３ガス源
６０…半導体装置（ＤＲＡＭキャパシタ）
６２…シリコン基板
６６…絶縁膜

Claims (12)

  1. シリコン基板とそれに隣接した絶縁膜とを含み、この絶縁膜を挟んでシリコン基板と対向した電極に電圧を印加することにより動作する半導体装置であって、前記シリコン基板と前記絶縁膜との間に位置し、厚さが０．２〜１ｎｍである中間層を含むことを特徴とする半導体装置。
  2. 前記絶縁膜がハフニウムオキサイド、ジルコニウムオキサイド、アルミニウムオキサイド、プラセオジムオキサイド、ランタンオキサイド、セリウムオキサイド、ハフニウムシリケート、ジルコニウムシリケート、ルテチウムオキサイド、ジスプロシウムオキサイド、ガドリニウムオキサイド、イッテルビウムオキサイド、イットリウムオキサイド、ハフニウムアルミネート又はジルコニウムアルミネートの膜である、請求項１記載の半導体装置。
  3. 前記中間層が窒化ケイ素、窒化チタン又は窒化タンタルの層である、請求項１又は２記載の半導体装置。
  4. 当該半導体装置がシリコン基板上のゲート絶縁膜とこのゲート絶縁膜上に位置するゲート電極を有するＭＯＳＦＥＴであり、前記中間層が前記シリコン基板と前記ゲート絶縁膜との間に位置している、請求項１から３までのいずれか一つに記載の半導体装置。
  5. 当該半導体装置がシリコン基板との間に挿入された絶縁膜を介して当該シリコン基板と対向する電極を備えたＭＯＳキャパシタであり、前記中間層が前記シリコン基板と前記絶縁膜との間に位置している、請求項１から３までのいずれか一つに記載の半導体装置。
  6. シリコン基板とそれに隣接した絶縁膜とを含み、この絶縁膜を挟んでシリコン基板と対向した電極に電圧を印加することにより動作する半導体装置であり、前記シリコン基板と前記絶縁膜との間に位置し、厚さが０．２〜１ｎｍである中間層を含む半導体装置を製造する方法であって、前記中間層を原子層堆積法により形成することを特徴とする半導体装置の製造方法。
  7. 前記中間層を窒化ケイ素、窒化チタン又は窒化タンタルから形成する、請求項６記載の半導体装置の製造方法。
  8. 前記絶縁膜をハフニウムオキサイド、ジルコニウムオキサイド、アルミニウムオキサイド、プラセオジムオキサイド、ランタンオキサイド、セリウムオキサイド、ハフニウムシリケート、ジルコニウムシリケート、ルテチウムオキサイド、ジスプロシウムオキサイド、ガドリニウムオキサイド、イッテルビウムオキサイド、イットリウムオキサイド、ハフニウムアルミネート又はジルコニウムアルミネートで形成する、請求項６又は７記載の半導体装置の製造方法。
  9. 当該半導体装置がシリコン基板上のゲート絶縁膜とこのゲート絶縁膜上に位置するゲート電極を有するＭＯＳＦＥＴであり、前記中間層を前記シリコン基板と前記ゲート絶縁膜との間に形成する、請求項６から８までのいずれか一つに記載の半導体装置の製造方法。
  10. 当該半導体装置がシリコン基板との間に挿入された絶縁膜を介して当該シリコン基板と対向する電極を備えたＭＯＳキャパシタであり、前記中間層を前記シリコン基板と前記絶縁膜との間に形成する、請求項６から８までのいずれか一つに記載の半導体装置の製造方法。
  11. 前記絶縁膜を原子層堆積法で形成する、請求項６から１０までのいずれか一つに記載の半導体装置の製造方法。
  12. 原子層堆積法による前記中間層及び前記絶縁膜の形成を、真空条件下又は不活性ガス条件下での連続処理により行う、請求項１１記載の半導体装置の製造方法。
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