JP4095326B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関わり、特にＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体素子のゲート絶縁膜として用いる界面シリコン酸化膜を改良した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリコン半導体集積回路の微細化にともなって、ＭＩＳ型半導体素子の寸法が微細化している。ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）の２０００年ｕｐｄａｔｅ版によると、１００ｎｍのテクノロジー・ノードで、シリコン酸化膜換算膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｐｈｙｓｉｃａｌ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ； 以下、ＥＯＴと呼ぶ）が１．０−１．５ｎｍのゲート絶縁膜が必要とされている。この膜厚でリーク電流の抑制されたゲート絶縁膜を実現するためには、シリコン酸化膜及び低Ｎ濃度シリコン酸窒化膜では不十分であり、誘電率の高い絶縁膜、すなわち高Ｎ濃度シリコン酸窒化膜、シリコン窒化膜、更にはＡｌ、Ｚｒ或いはＨｆ系のシリケート（ＡｌＳｉＯｘ、ＺｒＳｉＯｘ、ＨｆＳｉＯｘ）等の高誘電体金属絶縁膜が必要とされている。
【０００３】
しかしながらこれらの材料をゲート絶縁膜として用いる場合、それぞれ以下の問題が指摘されている。シリコン酸窒化膜及びシリコン窒化膜において界面近傍のＮ濃度増加に伴い、界面準位及び正の固定電荷密度の上昇が起き、モビリティーを劣化させる問題が生じている。同様にＡｌ、Ｚｒ及びＨｆ系シリケート膜においても、金属密度増加に伴い界面近傍の負の固定電荷密度の上昇が確認されており、高金属濃度シリケート膜において著しいモビリティー劣化を引き起こしている。
【０００４】
これらの問題を解決するために高誘電率絶縁膜／Ｓｉ界面にシリコン酸化膜を挿入する方法が提案されている。これにより界面準位を減らし、Ｓｉ基板から固定電荷を離すことでモビリティー劣化を抑えることが可能となっている。しかしながらその酸化膜厚が１ｎｍを超えては膜全体の誘電率低下が免れられないため、極薄（＜１ｎｍ）で、均質（＞８インチ）かつ高品質な極薄シリコン酸化膜の形成方法が必須となってきている。
【０００５】
この要求を満たすべく、高誘電率絶縁膜形成前の極薄シリコン酸化膜形成方法として以下に示す３つの手法が検討されている。
・高温短時間減圧酸化（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ； ＲＴＯ）
・低温酸化（ラジカルプロセスも含む）
・前処理で形成したＣｈｅｍｉｃａｌ ｏｘｉｄｅの改質
【０００６】
しかしながらこれらの手法も以下の問題により適用が困難とされている。ＲＴＯについては初期の酸化速度が速いため１ｎｍ以下の薄膜領域における膜厚制御が困難であり、更に減圧下で形成されたＳｉＯ２／Ｓｉ界面は荒れて不均一な膜になることが判明している。また低温酸化の場合は膜密度が低いため電気的ストレスに対する信頼性に乏しいこと、ラジカル酸化においては酸素ラジカルの分布、寿命等のバラツキの影響で面内均一性が劣化することが指摘されている。更にＣｈｅｍｉｃａｌ ｏｘｉｄｅの改質では低酸素分圧下でのアニールにより薄膜化するものの、界面からのＳｉＯ脱離によりピンホールが生じ、不均一になることが問題となっている。
【０００７】
熱酸化における問題は、ＳｉＯ２／Ｓｉ界面でＳｉＯ脱離（Ｓｉ＋ＳｉＯ２→２ＳｉＯ↑）が生じるためである。Ｓｉ表面初期酸化において、Ｓｉ基板から酸化膜へのＳｉ（若しくはＳｉＯガス）放出が起きることが理論的にも予想されており（Ｈ． Ｋａｇｅｓｈｉｍａ ｅｔ ａｌ．，Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３８，Ｌ９７１（１９９９）．）、このＳｉ（ＳｉＯ）は酸化膜中を拡散し、界面準位及び固定電荷の起源となることが知られている（高桑ら、「極薄シリコン酸化膜の形成・評価・信頼性（第４回研究会）」ＪＳＡＰ Ｃａｔａｌｏｇ Ｎｏ．ＡＰ９９２２０４，９９（１９９９）．）。酸化膜の高真空中アニールにおいても同様の反応が起き、酸化膜にピンホールが形成され、界面が荒れると共に不完全な酸化状態であるｓｕｂ−ｏｘｉｄｅの量が増加することが確認されている（Ｊ．Ｖ．Ｓｅｉｐｌｅ ｅｔ ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ａ１３（３），７７２（１９９５）．ａｎｄ Ｎ．Ｍｉｙａｔａ ｅｔ ａｌ．，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７４（８），１５，５２７５（１９９３）．）。
以上のことから、界面酸化膜厚を増やさないために膜厚制御性を維持しつつ低酸化種分圧での低温酸化を考えなければならないが、逆に界面劣化、面内不均一、更には低膜密度等の問題が生じるという相反関係が存在する。シリコン酸化膜の成長とＳｉＯ脱離の両者を抑制する最適な酸化種分圧・酸化温度の範囲は非常に狭く、生産ラインに適用する上で大きな障害となっている。
【０００８】
【発明が解決しようとする課題】
上記のように、高誘電率絶縁膜／Ｓｉ界面層として用いる極薄シリコン酸化膜の先作り工程において、酸素分圧が高すぎると容易に酸化膜厚が増加してしまい、高誘電率絶縁膜の界面層としては使えなくなる。逆に低酸素分圧雰囲気中での酸化を行なうと、界面からＳｉＯ脱離が生じ、界面劣化及び面内バラツキの増加を引き起こす。また低温酸化では膜密度の低下を引き起こし、高品質な酸化膜を形成するラジカル酸化であっても面内均一性劣化を避けられない。
【０００９】
本発明はこれらの問題点を解決するためになされたものであり、その目的は、高温酸化及び熱処理における界面荒れを抑制し、膜密度が高く面内均一性に優れた極薄シリコン酸化膜を形成する半導体装置および製造方法にある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するための本発明に係わる第１の半導体装置の製造方法は、シリコン酸化膜上に、熱酸化により膜厚１ｎｍ以下のシリコン酸化膜よりも誘電率の高い絶縁膜を形成した積層ゲート絶縁膜を有する半導体装置を製造するに際し、前記シリコン酸化膜形成中の酸化温度が膜成長の開始から６５０℃を超え、且つ前記シリコン酸化膜形成の膜成長の段階の雰囲気中に、前記膜成長の開始からＨｅまたはＮｅを添加することを特徴とする。
【００１１】
本発明においては、前記シリコン酸化膜形成の膜成長の段階の雰囲気中に含まれる酸素及び水の分圧の和は、１３３×１０１１．７０３−１８１１４／ＴＰａ（Ｔは前記シリコン酸化膜形成温度（Ｋ））以上であることが望ましい。
【００１２】
更に本発明に係わる第２の半導体装置の製造方法は、溶液処理によりシリコン酸化膜を形成し、このシリコン酸化膜上にシリコン酸化膜よりも誘電率の高い絶縁膜を形成した積層ゲート絶縁膜を有する半導体装置を製造する際に、前記シリコン酸化膜の形成後、前記シリコン酸化膜よりも誘電率の高い絶縁膜の形成前に行われる改質熱処理が６５０℃を超え、且つ前記改質熱処理の雰囲気中に酸素または水 、 および、ＨｅまたはＮｅを添加することを特徴とする。
【００１３】
本発明に係わる半導体装置は、シリコン酸化膜上にシリコン酸化膜よりも誘電率の高い絶縁膜を備えた積層ゲート絶縁膜を設けた半導体装置において、前記シリコン酸化膜の基板界面にＨｅまたはＮｅが偏析していることを特徴とする。
ここで前記シリコン酸化膜の膜厚は１ｎｍ以下であることが望ましい。更に前記シリコン酸化膜よりも誘電率の高い絶縁膜は、シリコン酸窒化膜若しくはシリコン窒化膜であるか、或いはＡｌ若しくはＺｒ若しくはＨｆの少なくとも１種の元素を含むことが望ましい。
本発明によれば、高誘電率膜／シリコン酸化膜／Ｓｉ基板構造の界面酸化膜先作り工程において、高温酸化及び熱処理における界面荒れを抑制し、膜密度が高く面内均一性に優れた界面酸化膜形成が可能となり、低消費、高速かつ高信頼ＭＩＳ型半導体装置を提供することができる。
【００１４】
【発明の実施の形態】
以下では、図面を参照しながら本発明の実施の形態につき、具体的な実施例に基づいて説明する。
（第１の実施例）
本発明の第１の実施例として、ＭＯＳトランジスタ形成を例にして説明する。まず、図１に示すように、単結晶のｐ型シリコン基板１１の表面に、素子分離の役割を果たす深い溝１２を形成し、ＣＶＤ法によりシリコン酸化膜で埋め込み、素子分離領域１３を形成する。次に、図２に示すように、ＳｉＯ２膜１４及びＺｒＯ２膜１５を形成する（ＳｉＯ２膜及びＺｒＯ２膜の形成方法は、後で詳細に述べる）。次に、図３に示すように、ＺｒＯ２膜１５の上部にポリシリコン膜１６をＣＶＤ法によって形成する。次に、図４に示すように、ポリシリコン１６上にフォトレジストパターン１７を形成する。次に、図５に示すように、フォトレジストパターン１７をマスクとして、ポリシリコン膜１６を反応性イオンエッチングし、第１のゲート電極１６を形成する。次に、砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ドーズ量２ｘ１０１５ｃｍ−２の条件で行い活性化アニールすることで、高不純物濃度のｎ＋型ゲート電極１６、ｎ＋型ソース領域１８、ｎ＋型ドレイン領域１９を同時に形成する。次に、図６に示すように、全面に３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、層間絶縁膜２０を形成する。この後、層間絶縁膜２０上にコンタクトホール形成用のフォトレジストパターン（不図示）を形成し、これをマスクとして反応性イオンエッチング法により層間絶縁膜２０をエッチングして、コンタクトホールを開口する。最後に、全面にＡｌ膜をスパッタ法により形成した後、これをパターニングして、ソース電極１１０、ドレイン電極１１１、および第２のゲート電極１１２を形成してｎ型ＭＯＳトランジスタが完成する。なお、本実施例では、ｎ型ＭＯＳトランジスタの製造工程を示したが、ｐ型ＭＯＳトランジスタでは導電型がｎ型とｐ型で入れ替わる点が異なるだけであり、基本的な製造工程は全く同じである。
【００１５】
ここでＳｉＯ２膜１４及びＺｒＯ２膜１５の形成工程の詳細を説明する。まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸−オゾン水処理を用いた。これによりＳｉ表面に約１ｎｍのＣｈｅｍｉｃａｌ Ｏｘｉｄｅが形成される。次にＥＯＴ低減のため、希フッ酸処理を行いＣｈｅｍｉｃａｌ ｏｘｉｄｅを除去してＳｉ表面を水素終端する。これらの前処理後、真空装置中にウエハを搬送し、酸化を行う。この時の酸化条件は以下の通りである。
・バックグランド真空度：１３３×５．４×１０−１０Ｐａ
・Ｈｅ分圧：１３３Ｐａ
・酸素分圧：１３３×１０−６Ｐａ
・基板温度：７００℃
約０．６ｎｍのＳｉＯ２膜１４形成後、スパッタチャンバー中へウエハを搬送する。ウエハの温度を室温に保ち、ＺｒＳｉ２ターゲットを用いてＡｒ／Ｏ２ガスＲＦプラズマ（４００Ｗ）によるスパッタを行い、ＳｉＯ２膜１４上に約２ｎｍのＺｒＳｉＯｘ膜１５を形成した。
【００１６】
ここでＨｅ添加酸化により形成された極薄シリコン酸化膜の膜質の違いを、その場観察Ｘ線光電子分光法（Ｉｎ−ｓｉｔｕ Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ； 以下Ｉｎ−ｓｉｔｕ ＸＰＳと呼ぶ）により分析している。図７に基板温度７００℃、Ｈｅ／Ｏ２（１／１×１０−７Ｔｏｒｒ）酸化１０分でのＳｉ２ｐスペクトル変化を示す。ここでは酸素分圧を１×１０−７Ｔｏｒｒまで下げて、形成されるＳｉＯ２膜（Ｓｉ４＋）を薄くし、ｓｕｂ−ｏｘｉｄｅ量の変化を見やすくしている。縦軸は基板Ｓｉピーク（Ｓｉ０）で規格化しており、ｓｕｂ−ｏｘｉｄｅ領域（Ｓｉ０からＳｉ４＋の間）を拡大して表示している。Ｘ線源はＡｌＫα、光電子脱出角度は４５°で測定を行っている。比較のため、水素終端Ｓｉ表面及びＮ２／Ｏ２（１／１×１０−７Ｔｏｒｒ）酸化の結果も併せて示す。図７より、Ｎ２添加酸化に比べＨｅ添加酸化では低次から高次へｓｕｂ−ｏｘｉｄｅ成分が変化していることが分かる。即ちＨｅ添加酸化では、よりＳｉＯ２膜（Ｓｉ４＋）に近い膜組成に変質していることになり、本手法は低リーク極薄ゲート酸化膜の形成に有効であると言える。また酸化種を変えたＨｅ／Ｈ２Ｏ酸化或いはＨｅ／Ｏ２／Ｈ２Ｏ酸化においても、同様の効果を挙げることを確認している。
【００１７】
次に、このＨｅ添加酸化効果が酸化種分圧及び加熱温度に対してどの範囲まで有効か確認を行った。図８に各種酸化温度に対する酸化種分圧（酸素及び水分圧の和）の酸化還元境界を示す。黒丸はＳｉＯ２／Ｓｉ界面における酸化還元境界（Ｓｉ＋ＳｉＯ２⇔２ＳｉＯ↑）の実験値であり、実線より上側が酸化領域（ＳｉＯ２形成領域）である。これは酸化種分圧が１３３×１０１１．７０３−１８１１４／ＴＰａ（Ｔは前記熱処理温度（Ｋ））以上の範囲と記述でき、本発明のＨｅ添加酸化はこの領域で界面欠陥低減効果を発揮する。７００℃酸化において酸素分圧１×１０−７Ｔｏｒｒは還元領域、１×１０−６Ｔｏｒｒは酸化領域であり、図７で示した酸化条件はＳｉＯ２／Ｓｉの還元領域であるにも係らず、Ｈｅ／Ｏ２酸化では高次のｓｕｂ−ｏｘｉｄｅが形成されている。他の雰囲気（Ｎ２、Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ；ＵＨＶ）では低次のｓｕｂ−ｏｘｉｄｅ若しくは清浄Ｓｉ表面が形成されてしまうため、前記酸化種分圧範囲においてＨｅ添加が有効であるといえる。
上記結果は主にＺｒＳｉＯｘ／ＳｉＯ２／Ｓｉ構造に関して記載しているが、ＨｆＳｉＯｘ／ＳｉＯ２／Ｓｉ構造及びＡｌＳｉＯｘ／ＳｉＯ２／Ｓｉ構造でも同様の改善効果を確認している。
【００１８】
次にＨｅ添加酸化の適用可能な温度範囲についても確認を行った。電子スピン共鳴法（Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ； 以下ＥＳＲと呼ぶ）によるＳｉＯ２／Ｓｉ界面評価によると、ＳｉＯ２／Ｓｉ界面でダングリングボンドが増加する酸化温度が６５０℃以上であるため、結合切断に伴うＳｉＯ脱離の抑制という観点では６５０℃以上の酸化においてＨｅ添加することで最大限の効果を発揮する。
以上のことから、Ｈｅ添加が最も効果を発揮する酸化条件は、基板温度６５０℃以上（図８中の縦の破線から左側の領域）且つ酸化種分圧が１３３×１０１１．７０３−１８１１４／ＴＰａ（Ｔは前記熱処理温度（Ｋ））以上の範囲（図８中の黒丸を結ぶ実線より上側の領域）となる。
【００１９】
Ｈｅ添加による界面欠陥低減のメカニズムについて図９を用いて説明する。従来方法では、（ａ）に示すようにＳｉＯの脱離反応により界面欠陥増加を引き起こし、更にＳｉＯ２中を拡散するＳｉＯとＯ２ガスの再結合により膜中にも欠陥を形成する。それに対し酸化雰囲気中にＨｅを添加する本発明は、Ｈｅが窒素原子に比べて原子半径及び質量が小さいため絶縁膜中の拡散速度が大きく、界面から外方拡散しようとするＳｉＯにＨｅが衝突し、物理的に脱離を押さえ込む効果がある。同時にＨｅが熱的に振動する界面のＳｉ−Ｏ結合を冷却するため（クエンチ効果）、ＳｉＯの発生そのものを抑制している。また原子半径が小さいことがＳｉＯ２中のＨｅの固溶限を大きくし、ＳｉＯのＳｉＯ２中拡散を更に抑制できる。加えてＨｅは不活性ガスであるため、添加ガスそのものによる酸化・還元反応が起きないため、ゲート酸化膜の膜質を劣化させることがない。
【００２０】
本実施例では、Ｏ２希釈にＨｅガスを用いた場合の結果を主に示したが、窒素原子よりも原子半径の小さいＮｅ及びそれらの混合ガスでも同様の改善効果を確認している。
またこれらのＨｅまたはＮｅを窒素ガス若しくは窒素原子よりも原子半径の大きい希ガス（Ａｒ、Ｋｒ、Ｘｅなど）で希釈しても、その効果は維持される。加えて酸化時のＨｅまたはＮｅ圧力は、減圧だけでなく常圧、更には加圧酸化にし、Ｏ２に対するＨｅ比率を高めることで更に効果が現れる。
また本実施例では主に各種シリケート膜／ＳｉＯ２／Ｓｉ構造について述べたが、ＳｉＯ２膜上の高誘電率絶縁材料としてシリコン酸窒化膜、シリコン窒化膜、更にはＡｌ及びＺｒ及びＨｆの酸化膜、酸窒化膜、窒化膜、混合膜及び各種多層膜においても同様の効果が得られる。加えてＳｉＯ２膜よりも熱的に安定な金属絶縁膜に全て適用可能である。即ち安定な金属絶縁膜として、ＢｅＯ、ＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ、Ｙ２Ｏ３、ＣｅＯ２、ＰｒｘＯｙ、Ｎｄ２Ｏ３、ＴｈＯ２、ＲｕＯ２、ＩｒＯ２、Ｉｎ２Ｏ３などにも本発明は適用可能であり、それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び各種多層膜にも有効である。更にこれらの金属絶縁膜の成膜手法に依らず、スパッタ以外にＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ ＣＶＤ）、蒸着及びプラズマＣＶＤ等で形成した金属絶縁膜であっても同様の効果を得ることができる。
【００２１】
（第２の実施例）
本発明の第２の実施例に係わるＭＯＳトランジスタの素子構造は、第１の実施例と同様なので詳細な説明は省略する。本実施例は、界面ＳｉＯ２膜１４の形成工程が第１の実施例と異なる。そこで、この工程につき、図２を用いて詳細に説明する。
まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸／オゾン水処理を用いた。これによりＳｉ表面に約１ｎｍのＣｈｅｍｉｃａｌ Ｏｘｉｄｅが形成される。次に膜密度向上のため、真空装置中にウエハを搬送し、ポストアニールを行う。この時のアニール条件は以下の通りである。
・バックグランド真空度：１３３×５．４×１０−１０Ｐａ
・Ｎｅ分圧：１３３Ｐａ
・酸素分圧：１３３×１０−７Ｐａ
・基板温度：７００℃
【００２２】
本実施例のＮｅアニールにより膜が緻密化し、約０．６ｎｍまで薄膜化する。緻密化したＳｉＯ２膜１４の形成後、スパッタチャンバー中へウエハを搬送し、第１の実施例と同様にＺｒＳｉＯｘ膜１５を形成する。
本実施例のＮｅアニール条件は実施例１に係る図８中の還元領域（黒丸を結ぶ実線よりも下側の領域）を選択している。これは酸化の場合と異なり、既にある程度の膜厚の酸化膜がＳｉ表面に存在しているため、これ以上膜厚を増やさないためにもこの還元領域を選ぶ必要がある。しかし還元領域下でのＵＨＶ若しくはＮ２アニールでは界面からのＳｉＯ脱離によりＳｉＯ２中にピンホールが形成されてしまう。本実施例のＮｅアニールでは、実施例１で述べた作用により還元領域において界面からのＳｉＯ脱離・拡散が効果的に抑制され、酸化膜厚増加と界面ラフネス増加の両者を抑制できる。
これら一連の工程における作用は実施例１の場合と基本的に同じであり、全ての半導体工程において実施例１で述べたのと同じ考え方に従い、特にその中でもＳｉＯ２／Ｓｉ界面が存在し且つ６５０℃を超える高温熱処理工程においてＮｅ添加が、より好ましくはＨｅ添加が有効である。
【００２３】
以上のことから、界面シリコン酸化膜厚の精密制御と界面欠陥低減を両立させるためには、６５０℃を超える高温酸化若しくは高温熱処理雰囲気中に窒素原子よりも原子半径の小さいＨｅまたはＮｅを添加すると共に雰囲気中の酸化種分圧を基板温度に応じて制御するのが効果的である。このようなプロセス雰囲気の制御は、シリコン酸化膜厚が１ｎｍ以下の場合に、特に有効性が高い。
次に本発明の半導体装置について説明する。第１及び第２の実施例において界面ＳｉＯ２膜１４中に高濃度のＨｅ及びＮｅがそれぞれ取り込まれる。これらのＨｅまたはＮｅは基板界面に偏析することで歪んだネットワークを広げ、界面応力を緩和すると共に、結合の熱的振動を冷却する効果、水素或いはボロン等の不純物の拡散を防止する効果もあるため、界面準位及び固定電荷が低減されるだけでなく、電気的ストレスにも強く、高信頼ゲート絶縁膜とすることができる。
なお、上記でも述べたように、希ガスの中には、Ａｒ、Ｘｅ、Ｋｒなどもあるが、本発明においては窒素原子よりも原子半径の小さいＨｅまたはＮｅガスが必要で、Ａｒ、Ｘｅ、Ｋｒを導入した場合、上述した効果が期待できない。但し、ＨｅまたはＮｅガスとＡｒ、Ｘｅ、Ｋｒガスを併用して用いることは可能である。
【００２４】
また、本発明において、特に金属絶縁膜／Ｓｉ基板界面のラフネスの低減でき、その界面におけるリーク電流を少なくできるため、たとえば、上述したＭＩＳ構造の半導体装置をメモリたとえば不揮発性メモリ所謂金属絶縁膜中にフローティングゲートを設けてメモリ機能を持たせたときは、その効果は絶大である。
【００２５】
【発明の効果】
以上述べたごとく、本発明によれば、高誘電率絶縁膜／シリコン酸化膜／Ｓｉ基板界面のラフネスの低減と、界面欠陥の低減の両立が可能となり、低消費・高速・高信頼ＭＩＳ型半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図２】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図３】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図４】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図５】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図６】本発明の第１の実施例のｎ型ＭＯＳトランジスタの製造工程を示す断面図。
【図７】本発明の第１の実施例に係わる各種酸化条件でのＳｉ２ｐスペクトル変化を示す図。
【図８】本発明の第１の実施例に係わる各種酸化温度に対する酸化種分圧の酸化及び還元境界を示す図。
【図９】本発明の第１の実施例に係わる作用を従来例と比較して説明するための図。
【符号の説明】
１１ ｐ型シリコン基板
１２ 素子分離用の溝
１３ シリコン酸化膜（素子分離領域）
１４ ＳｉＯ２膜
１５ ＺｒＳｉＯｘ膜
１６ ポリシリコン膜
１７ フォトレジストパターン
１８ ｎ＋型ソース領域
１９ ｎ＋型ドレイン領域
２０ シリコン酸化膜（層間絶縁膜）
１１０ ソース電極（金属電極）
１１１ ドレイン電極（金属電極）
１１２ ゲート電極（金属電極）

Claims (8)

  1. シリコン基板上に、熱酸化により膜厚１ｎｍ以下のシリコン酸化膜を形成し、このシリコン酸化膜上にシリコン酸化膜よりも誘電率の高い絶縁膜を形成した積層ゲート絶縁膜を有する半導体装置を製造するに際し、前記シリコン酸化膜形成中の酸化温度が膜成長の開始から６５０℃を超え、且つ前記シリコン酸化膜形成の膜成長の段階の雰囲気中に、前記膜成長の開始からＨｅまたはＮｅを添加することを特徴とする半導体装置の製造方法。
  2. 前記シリコン酸化膜形成の膜成長の段階の雰囲気中に含まれる酸素及び水の分圧の和は、１３３×１０１１．７０３−１８１１４／ＴＰａ（Ｔは前記シリコン酸化膜形成温度（Ｋ））以上であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. シリコン基板上に溶液処理によりシリコン酸化膜を形成し、このシリコン酸化膜上にシリコン酸化膜よりも誘電率の高い絶縁膜を形成した積層ゲート絶縁膜を有する半導体装置を製造する際に、前記シリコン酸化膜の形成後、前記シリコン酸化膜よりも誘電率の高い絶縁膜の形成前に行われる改質熱処理が６５０℃を超え、且つ前記改質熱処理の雰囲気中に酸素または水、および、ＨｅまたはＮｅを添加することを特徴とする半導体装置の製造方法。
  4. 前記熱処理雰囲気中に含まれる酸素及び水の分圧の和は、１３３×１０１１．７０３−１８１１４／ＴＰａ（Ｔは前記熱処理温度（Ｋ））以下であることを特徴とする請求項３記載の半導体装置の製造方法。
  5. シリコン基板上にシリコン酸化膜を設け、このシリコン酸化膜上にシリコン酸化膜よりも誘電率の高い絶縁膜を備えた積層ゲート絶縁膜を設けた半導体装置において、前記シリコン酸化膜の基板界面にＨｅまたはＮｅが偏析していることを特徴とする半導体装置。
  6. 前記シリコン酸化膜の膜厚は１ｎｍ以下であることを特徴とする請求項５記載の半導体装置。
  7. 前記シリコン酸化膜よりも誘電率の高い絶縁膜は、シリコン酸窒化膜若しくはシリコン窒化膜であることを特徴とする請求項５記載の半導体装置。
  8. 前記シリコン酸化膜よりも誘電率の高い絶縁膜を構成する元素は、Ａｌ若しくはＺｒ若しくはＨｆの少なくとも１種を含むことを特徴とする請求項５記載の半導体装置。
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