KR100304688B1 - 반도체장치의제조방법 - Google Patents
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Abstract
F이 함유된 텅스텐 실리사이드막에서 F을 제거할 수 있는 반도체장치의 제조방법이 개시된다. 반도체 기판상의 임의의 하부구조 상에 WF6가스를 텅스텐의 소스 가스로 사용하여 CVD방법에 의해 텅스텐 실리사이드층을 형성하고, 상기 결과물을 열처리하여 텅스텐 실리사이드층에 함유된 F를 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시킨다. 여기서, 상기 열처리 단계는 고진공 비산화 분위기에서 수행되는 것이 바람직하며, 600℃-1100℃의 온도 범위에서 수행되는 것이 바람직하고, 분위기 가스로는 Ar과 같은 불활성 가스나 반응성이 적은 N2가스를 사용한다. 상기 텅스텐 실리사이드층의 표면에 형성되어 F의 아웃디퓨젼을 방해하는 오염물질들을 제거하는 단계를 더 포함할 수 있다. 여기서 오염물질들의 제거 단계는 습식 또는 건식으로 수행될 수 있고, 고진공(High Vacuum)에서 700℃-1000℃의 온도범위에서 열처리하여 수행될 수도 있으며 두 단계가 연속적으로 실시될 수도 있다. CVD방법에 의해 텅스텐 실리사이드막을 형성하고 그 표면의 오염물질들을 제거한 후, 열처리를 실시하여, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거함으로써 후속공정에서의 F의 확산으로 인한 문제점들을 해결하여 소자의 신뢰성을 향상시킬 수 있다.
Description
제1도는 본 발명에 따른 반도체장치의 제조방법의 일 실시예를 나타내는 개략적인 단면도이다.
제2도는 본 발명에 따른 반도체장치의 제조방법의 다른 실시예를 나타내는 개략적인 단면도이다.
제3도는 종래의 방법과 본 발명에 따른 반도체장치의 제조방법에 따라 각각 폴리사이드 구조의 게이트를 형성한 후에, 후속의 반도체 제조공정에서 예상되는 열처리 온도에서 열처리했을 때, 각각의 게이트 산화막의 두께 변화를 비교한 그래프이다.
제4(a)도 내지 제4(c)도 및 제5(a)도 내지 제5(c)도는 CVD방법에 의해 형성된 텅스텐 실리사이드층 속에 함유된 F이 본 발명에 따른 열처리에 의해 제거 가능한 지에 관한 시뮬레이션(Simulation)의 결과를 나타내는 도면들이다.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 F(Fluorine)을 함유하고 있는 텅스텐 실리사이드(WSix)막에서 F을 제거하기 위한 방법에 관한 것이다.
최근 반도체장치가 고집적화되어감에 따라 신호처리 속도와 집적도의 향상을 위하여 배선공정의 중요성이 증대되고 있다. 고집적회로의 제조시에 종래의 배선재료로는 알루미늄이나 도핑된 폴리실리콘등이 사용되고 있는데, 그 중 알루미늄은 융점이 낮아서 후속공정의 수행 온도를 제한하게 되는 문제점이 있고, 폴리실리콘은 비저항이 높은 단점이 있다.
한편, 최근에는 고융점금속(Refractory Metal), 고융점금속 실리사이드(Refractory Metal Silicide) 혹은 도핑된 폴리실리콘층 위에 고융점금속 실리사이드를 형성시킨 폴리사이드(Policide) 구조 등이 종래의 폴리실리콘이나 알루미늄을 대체하는 배선 재료로서 널리 사용되고 있다. 그 중에서 텅스텐 실리사이드(WSix)는 저항이 매우 낮고 우수한 고온 안정성으로 인해 고집적회로의 배선 재료로 주목받고 있는데, 특히 도핑된 폴리실리콘층과 그 위에 형성된 텅스텐 실리사이드로 이루어진 텅스텐 폴리사이드 구조는 MOS 구조의 게이트로서 널리 사용되고 있다.
텅스텐 실리사이드는 대부분 CVD(Chemical Vapor Deposition)방법을 사용하여 형성하는 데, 이것은 CVD방법이 스퍼터링(Sputtering) 등의 다른 방법에 비해 높은 생산성, 우수한 단차도포성(Step Coverage), 형성되는 막질의 고순도(High Purity) 등의 장점을 갖기 때문이다.
CVD방법에 의해 텅스텐 실리사이드를 형성할 때의 일반적인 반응식은 다음과 같다.
WF6(기체) + 2SiH4(기체) → WSi2(고체) + 6HF + H2
상기 반응식에 나타난 바와 같이, CVD방법에 의한 텅스텐 실리사이드의 형성시에는 텅스텐의 소스가스로 WF6를 사용하는 데, 이 때문에 CVD방법에 의해 형성된 텅스텐 실리사이드는 F을 함유하게 된다. 그 양은 매우 많아서 대략 1020atoms/㎤에 달하는 데, 텅스텐 실리사이드에 함유된 F은 후속 공정에서 여러 가지 문제점들을 유발한다.
예를 들어, 텅스텐 실리사이드가 널리 사용되고 있는 텅스텐 폴리사이드 구조의 게이트에서 F으로 인한 문제점을 이하에서 살펴보기로 한다.
텅스텐 폴리사이드 구조의 게이트는 게이트 절연막 상에 폴리실리콘층과 텅스텐 실리사이드층이 차례로 형성된 구조로 이루어진다. 텅스텐 폴리사이드 구조의 게이트에서 CVD방법에 의해 형성된 텅스텐 실리사이드에 함유된 F으로 인한 문제점에 대해서는 많은 연구가 이루어져 있다.
예를 들면, 요시미 쇼아(Yoshimi Shioya)등은 텅스텐 폴리사이트 구조의 게이트를 열처리에 할 때 발생하는 게이트 산화막의 브레이크다운 전계(Breakdown Field)의 열화(Degradation)의 원인이, CVD방법에 의해 형성된 텅스텐 실리사이드층에 함유된 F이 폴리실리콘층을 거쳐 게이트 산화막으로 확산되어 게이트 산화막의 Si-O 결합을 끊고 Si-F 결합을 형성하는 데 있다고 보고하였다(참조문헌; J. Appl. Phys., vol.61, 1987, pp.5102-5109). 요시마 쇼야등에 의하면, F은 약 800℃ 이상의 열처리 온도가 1000℃에 이르면 1020atoms/㎤의 농도에 이르게 되고 전기적 브레이크다운 전계는 현저하게 열화된다고 한다.
한편, 씨.와이.루(C.Y.Lu) 등은, 텅스텐 폴리사이드 구조의 게이트에서, CVD방법에 의해 텅스텐 실리사이드층을 형성한 후, 후속 공정에서 열처리를 하게 되면, 게이트 산화막의 절연상수(Dielectric Constant)가 감소하고, 게이트 산화막의 두께가 증가하게 되는 데, 그것은 텅스텐 실리사이드층에 함유되어 있던 F이 폴리실리콘층을 거쳐 게이트 산화막으로 확산되기 때문이라고 보고 하였다(참조문헌; IEEE Electron Device Letters, vol.14, 1993, pp. 243-245).
이상에서 살펴본 바와 같이, 텅스텐 폴리사이드 구조의 게이트에서, CVD방법에 의해 텅스텐 실리사이드층을 형성한 후, 후속 공정에서 열처리를 하게 되면, 텅스텐 실리사이드에 함유된 F이 게이트 산화막으로 확산되어 게이트 산화막의 브레이크다운 특성을 열화시키고 게이트 산화막의 두께를 증가시키며, 결과적으로 트랜지스터를 동작시킬 때 문턱전압의 증가를 초래하여 소자 전체의 신뢰성을 저하시키게 된다.
본 발명자는 CVD방법에 의해 형성된 텅스텐 실리사이드층에 함유된 F이 고온에서 열처리시에 폴리실리콘층을 통해 게이트 산화막으로 확산되는 점에 착안하여, 적절한 조건하에서 고온 열처리를 수행하여 텅스텐 실리사이드층에 함유된 F을 텅스텐 실리사이드층의 자유표면(Free surface)으로 아웃디퓨젼(Out-diffusion)시킴으로써 F의 하부층으로의 확산을 억제할 수 있음을 확인하였다.
본 발명의 목적은 CVD방법에 의해 형성된 텅스텐 실리사이드층에 함유된 F을 제거할 수 있는 반도체 장치의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 CVD방법에 의해 형성된 텅스텐 실리사이드층에 함유된 F을 제거하여 게이트 산화막의 두께 증가를 감소시킴으로써, 게이트 산화막의 신뢰성을 향상시킬 수 있는 텅스텐 폴리사이드 구조의 게이트 형성방법을 제공하는 데 있다.
본 발명의 목적을 달성하기 위하여, 본 발명은, 임의의 하부구조 상에 CVD방법에 의하여 텅스텐 실리사이드층을 형성하는 단계; 및 상기 결과물을 열처리하여 상기 텅스텐 실리사이드층에 함유된 F를 상기 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시키는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명에 따른 반도체장치의 제조방법의 구체적 일례에 의하면, 상기 CVD방법에 의한 텅스텐 실리사이드층의 형성 단계는 WF6가스를 텅스텐의 소스 가스로 사용하여 수행된다.
본 발명에 따른 반도체장치의 제조방법의 다른 구체적 일례에 의하면, 상기 텅스텐 실리사이드층의 형성 단계 이후 상기 열처리 단계전에, 상기 텅스텐 실리사이드층의 표면에 형성되어 F의 아웃디퓨젼을 방해하는 오염물질들을 제거하는 단계를 더 포함할 수 있다. 여기서 상기 오염물질들의 제거 단계는 습식 또는 건식으로 수행될 수도 있고, 고진공(High Vacuum)에서 600-1000℃의 온도범위에서 열처리하여 수행될 수도 있으며 두 단계가 연속적으로 실시될 수도 있다.
본 발명에 따른 반도체장치의 제조방법의 또 다른 구체적 일례에 의하면, 상기 열처리 단계는 고진공 비산화 분위기에서 수행되는 것이 바람직하며, 400-1100℃의 온도 범위에서 수행되는 것이 바람직하고, 분위기 가스로는 Ar과 같은 불활성 가스나 반응성이 적은 N2가스를 사용한다. 또한, 상기 열처리 단계는 RTP(Rapid thermal processing)방법으로 수행될 수도 있다.
본 발명의 목적을 달성하기 위하여, 본 발명은, 임의의 하부구조상에 CVD방법에 의하여 제1 텅스텐 실리사이드층을 형성하는 단계, 상기 결과물을 제1차 열처리하여 상시 제1 텅스텐 실리사이드층에 함유된 F를 상기 제1 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시키는 단계, 상기 제1 텅스텐 실리사이드층 상에 CVD방법에 의하여 제2 텅스텐 실리사이드층을 형성하는 단계, 및 상기 결과물을 제2차 열처리하여 상기 제1 텅스텐 실리사이드층 및 상기 제2 텅스텐 실리사이드층에 함유된 F를 상기 제2 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시키는 단계를 포함하는 반도체장치의 제조방법을 제공한다. 본 발명의 구체적인 실시례에 의하면, 상기 제2차 열처리 단계 이후에, 상기 제2 텅스텐 실리사이드층 상에 CVD방법에 의하여 제3 텅스텐 실리사이드층을 형성하는 단계 및 상기 결과물을 제3차 열처리하는 단계를 더 포함할 수도 있다.
본 발명의 또 다른 목적을 달성하기 위하여, 본 발명은, 반도체기판상에 게이트 산화막을 형성하는 단계, 상기 게이트 산화막 상에 도핑된 폴리실리콘층을 형성하는 단계, 상기 폴리실리콘층 상에 CVD방법에 의하여 텅스텐 실리사이드층을 형성하는 단계, 및 상기 결과물을 열처리하여 상기 텅스텐 실리사이드층에 함유된 F를 상기 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시키는 단계를 포함하는 반도체장치의 제조방법을 제공한다.
본 발명에 따른 반도체장치의 제조방법의 구체적 일례에 의하면, 상기 텅스텐 실리사이드층의 형성 단계 이후에, 상기 텅스텐 실리사이드층의 표면에 형성되어 F의 아웃디퓨젼을 방해하는 오염물질들을 제거하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체장치의 제조방법의 다른 구체적 일례에 의하면, 상기 열처리 단계는 400℃-1100℃의 온도 범위에서 수행되는 것이 바람직하며, 분위기 가스로는 Ar과 같은 불활성 가스나 반응성이 적은 N2가스를 사용한다. 또한, 상기 열처리 단계는 RTP(Rapid thermal processing)방법으로 수행될 수도 있다.
본 발명에 따른 반도체장치의 제조방법에 의하면, CVD방법에 의해 텅스텐 실리사이드막을 형성한 후 그 표면의 오염물질들 제거한 후, 열처리를 실시하여, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거함으로써 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 의하면, 텅스텐 폴리사이드 구조의 게이트 형성시에, CVD방법에 의해 텅스텐 실리사이드층을 형성한 후 그 표면의 자연산화막과 같은 오염물질들을 제거한 후, 열처리를 실시하여, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거한다. 이에따라, 후속공정에서의 열처리 시에 F의 게이트 산화막으로의 확산을 방지하여 게이트 산화막의 두께의 증가를 줄이고 브레이크다운 특성을 개선할 수 있다. 아울러, 게이트 산화막의 신뢰성을 향상시킬 수 있고 트랜지스터의 문턱전압의 플럭츄에이션(Fluctuation)을 감소시킬 수 있다.
이하, 도면을 참조하며 본 발명의 실시례를 보다 상세히 설명하기로 한다.
여기서, 실시례는 텅스텐 폴리사이트 구조의 게이트의 형성 방법에 한정하여 설명하지만, 이것은 단지 텅스텐 실리사이드가 사용되는 구조의 일례로서 선택된 데 불과하며, 본 발명은 CVD방법에 의해 형성되는 텅스텐 실리사이드를 갖는 모든 배선구조의 형성 방법에 적용될 수 있음은 물론이다.
제1도는 본 발명에 따른 반도체장치의 제조방법의 일 실시례를 나타내는 개략적인 단면도이다. 본 발명의 목적상 MOS구조에서의 소오스/드레인 영역의 도시는 생략하였다.
제1도를 참조하면, 반도체 기판(10)상에 통상적인 열산화(Thermal Oxidation)에 의해 70Å-100Å의 두께로 게이트 산화막(11)을 형성한다. 이어서, 상기 게이트 산화막(11) 상에 900Å-1100Å의 두께로 도핑된 폴리실리콘층(12)을 형성한다. 상기 도핑된 폴리실리콘층의 형성방법은 먼저 통상적인 CVD방법에 의하여 폴리실리콘층을 형성한 후, 포클(Pocl3)을 침적하여 형성할 수도 있고, CVD방법에 의해 상기 폴리실리콘층(12)을 형성하면서 반응 가스에 도핑 가스를 추가하여 폴리실리콘층의 형성과 동시에 불순물 주입이 되도록 하는 인시투(In Situ) 도핑방법에 의할 수도 있다.
계속해서, 상기 폴리실리콘층(12) 상에 WF6와 SiH4을 반응 가스로 사용하여 CVD방법에 의해 1200Å-1800Å의 두께로 텅스텐 실리사이드층(13)을 형성하다.
이어서, 후속 공정인 열처리 공정시에 F의 아웃디퓨젼을 용이하게 하기 위하여, 상기 텅스텐 실리사이드층(13)의 표면에 잔류하는 오염물질들을 제거한다. 이 단계는 본 발명에 있어서 임의적이므로 필요한 경우에는 생략될 수도 있다. 오염물질들은 주로 SiO2로 이루어진 자연산화막(Native Oxide)이 대부분인 데, 이들을 제거하지 않으면, 후속공정인 F의 아웃디퓨젼을 위한 열처리시에 이 오염물질들이 장벽층으로 작용하게 되어 F의 아웃디퓨젼을 방해한다.
구체적으로, 오염물질들이 제거 단계는 통상적인 습식식각이나, 건식식각에 의해 수행될 수 있다. 예를 들어, HF가 함유된 용액을 사용하여 습식식각할 수도 있고, HF 기체(Vapor) 또는 수소분위기에서 건식식각할 수도 있다. 또한, 상기 오염물질의 제거 단계는 0.1 Pa이하의 고진공(High Vacuum)에서 열처리하여 수행될 수도 있다. 이때, 오염물질을 제거하기 위한 열처리를 600℃-1000℃의 온도범위에서 수행되는 것이 바람직하다. 이 열처리에 의하여 텅스텐 실리사이드(13)상에 형성된 불순물들을 증발시켜 제거할 수 있다. 예를 들면, SiO2의 경우 열처리에 의해 SiO로 만들어서 증발시킨다. 또한, 상기 건식 또는 습식식각과 열처리의 두 단계가 연속적으로 실시될 수도 있다.
이상과 같이 상기 텅스텐 실리사이드층(13)의 표면에 잔류하는 오염물질들을 제거한 후, 상기 결과물을 열처리하여 상시 텅스텐 실리사이드층(13)에 함유된 F를 상기 텅스텐 실리사이드층(13)의 자유표면(14)으로 아웃디퓨젼(Outdiffusion)시켜서 제거한다.
상기 열처리 단계는 고진공 비산화 분위기에서 수행되는 것이 바람직하며, 400℃-1000℃의 온도 범위에서 수행되는 것이 바람직하다. 보다 구체적으로, 0.1 Pa이하의 압력에서 분위기 가스로는 Ar과 같은 불활성 가스나 반응성이 적은 N2가스를 사용한다. 또한, 상기 열처리 단계는 RTP(Rapid thermal processing)방법으로 수행될 수도 있고, 일반적인 퍼니스(Furnace)를 사용하여 수행할 수도 있다. 본 실시례에서는 RTP방법을 사용해서 900℃의 온도에서 약 60초 동안 열처리하였다.
이후 통상적인 공정을 사용하여, 텅스텐 실리사이드층 및 폴리실리콘층을 패터닝하고, 그 결과물상에 산화실리콘을 증착한 후 스페이서 에치(Space Etch)하여 스페이서(도시되지 않음)를 형성하고, 그 결과물상에 다시 산화실리콘과 같은 절연물질을 증착하여 절연층(도시되지 않음)을 형성하여 텅스텐 폴리사이드 구조의 게이트(도시되지 않음)를 완성한다.
제2도는 본 발명에 따른 반도체장치의 제조방법의 다른 실시례를 나타내는 개략적인 단면도이다. 본 발명의 목적상 MOS구조에서의 소오스/드레인 영역의 도시는 생략하였다.
제2도에서, 반도체 기판(20)상에 게이트 산화막(21) 및 도핑된 폴리실리콘층(21)을 형성하는 단계를 제1도에서와 동일하다.
제2도를 참조하면, 상기 폴리실리콘층(22) 상에 WF6와 SiH4을 반응 가스로 사용하여 CVD방법에 의해 제1 텅스텐 실리사이드층(23a)을 형성한 후, 상기 결과물을 제1차 열처리하여 상기 제1 텅스텐 실리사이드층(23a)에 함유된 F를 상기 제1 텅스텐 실리사이드층(23a)의 자유표면으로 아웃디퓨젼(Outdiffusion)시켜서 제거한다.
이어서, 상기 제1 텅스텐 실리사이드층(23a) 상에 CVD방법에 의하여 제2 텅스텐 실리사이드층(23b)을 형성한 후, 상기 결과물을 제2차 열처리하여 제1 텅스텐 실리사이드층(23a) 및 제2 텅스텐 실리사이드층(23b)에 함유된 F을 제2 텅스텐 실리사이드층(23b)의 자유표면으로 아웃디퓨젼시켜 제거한다. 여기서, 상기 제2차 열처리 단계 후에, 제3 텅스텐 실리사이드층(도시되지 않음)의 형성 및 제3차 열처리 단계가 추가될 수도 있다. 필요한 경우에는, 계속적인 실리사이드층의 형성 및 열처리 단계가 추가적으로 이루어질 수 있음은 물론이다.
여기서, 제1차 및 제2차 열처리 단계는 제1도에서의 F을 아웃디퓨젼시키기 위한 열처리 단계와 동일한 방법으로 수행될 수 있다. 또한, 제1 텅스텐 실리사이드층(23a)과 제2 텅스텐 실리사이드층(23b)의 두께의 합은 제1도에서의 텅스텐 실리사이드층(13)의 두께와 같도록 형성하는 것이 바람직하다. 즉, 텅스텐 실리사이드층을 형성하고 F을 아웃디퓨젼시키기 위한 열처리를 한 후, 텅스텐 실리사이드층을 추가로 형성하고 추가적인 열처리를 하는 공정을 반복적으로 수행하는 경우에, 텅스텐 실리사이드층의 형성 횟수와는 상관없이 반복적으로 이루어진 텅스텐 실리사이드층의 총 두께는 일정하게 유지하는 것이 바람직하다. 일례로, 형성하고자 하는 텅스텐 실리사이드층의 총 두께가 1500Å이라면, 제1 텅스텐 실리사이드층의 두께는 700Å, 제2 텅스텐 실리사이드층의 두께는 800Å으로 형성할 수 있다.
이후 통상적인 공정을 사용하여, 제1 및 제2 텅스텐 실리사이드층 및 폴리실리콘층을 패터닝하고, 그 결과물상에 산화실리콘을 증착한 후 스페이서 에치(Spacer Etch)하여 스페이서(도시되지 않음)를 형성하고, 그 결과물상에 다시 산화실리콘과 같은 절연물질을 증착하여 절연층(도시되지 않음)을 형성하여 텅스텐 폴리사이드 구조의 게이트(도시되지 않음)를 완성한다.
제3도는 종래의 방법과 본 발명에 따른 반도체장치의 제조방법에 따라 각각 게이트를 형성한 후에, 후속의 반도체 제조공정에서 예상되는 열처리 온도인 850℃에서 열처리했을 때의 각각의 게이트 산화막의 두께 변화를 CV 플로트(Plot)에 의해 열처리 시간의 함수로 구한 결과를 서로 비교한 그래프이다.
제3도에서 가로축은 850℃에서의 열처리 시간(분)을 나타내고, 세로축은 게이트 산화막의 두께(nm)를 나타낸다. 또한, A는 반도체 기판상에 게이트 산화막, 폴리실리콘층 및 텅스텐 실리사이드층을 차례로 형성한 후, 본 발명에 따른 반도체장치의 제조방법에서처럼, HF가 함유된 용액으로 텅스텐 실리사이드층 상의 불순물을 제거하고 RTP방법을 사용하여 900℃의 온도에서 60초동안 열처리한 후, 그 결과물상에 SiO2층을 형성하고, 게이트 산화막의 두께변화를 관찰하기 위하여 상기 SiO2층, 텅스텐 실리사이드층, 폴리실리콘층 및 게이트 산화막을 패터닝한 후, 후속의 반도체 제조공정에서 예상되는 열처리 온도인 850℃에서 열처리하였을 때의 후속 열처리 시간에 따른 게이트 산화막의 두께변화를 나타내는 그래프이고, B는, 종래의 방법대로, 반도체 기판상에 게이트 산화막, 폴리실리콘층, 텅스텐 실리사이드층 및 SiO2층을 차례로 형성하고, 상기 SiO2층, 텅스텐 실리사이드층, 폴리실리콘층 및 게이트 산화막을 패터닝한 후, 850℃에서 열처리하였을 때의 후속 열처리 시간에 따른 게이트 산화막의 두께 변화를 나타내는 그래프이다. 즉, B는 A에서와 같은 불순물 제거단계와 F의 아웃디퓨젼을 위한 RTP방법에 의한 열처리 단계를 거치지 않은 경우이다.
제3도를 참조하면, 본 발명에 따른 반도체장치의 제조방법에 의한 A의 경우가 종래의 방법에 의한 B의 경우보다 후속공정에서의 열처리시에 게이트산화막의 두께 증가가 작음을 알 수 있다. 그러므로, 본 발명에 따른 반도체장치의 제조방법에 의해 텅스텐 폴리사이드 구조의 게이트를 형성하면, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거함으로써, 후속공정에서의 열처리시에 F의 게이트 산화막으로의 확산을 방지하여 게이트 산화막의 두께의 증가를 줄일 수 있음을 알 수 있다.
제4(a)도 내지 제4(c)도 및 제5(a)도 내지 제5(c)도는 CVD방법에 의해 형성된 텅스텐 실리사이드층 속에 함유된 F이 본 발명에 따른 열처리에 의해 제거 가능한 지에 관한 시뮬레이션(simulation)의 결과를 나타내는 도면들로서, 제4(a)도 내지 제4(c)도는 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼을 위한 열처리를 수행하지 않는 경우, 즉 종래 방법의 경우이고, 제5(a)도 내지 제5(c)도는 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼을 위한 열처리를 수행하는 경우, 즉 본 발명의 경우이다.
본 시뮬레이션에서는 텅스텐 실리사이드층과 폴리실리콘층에서의 F의 확산계수(Diffusivity Coefficient; D)를 10-3, 10-4, 10-5㎛2/sec으로 가정하였다. 제4(a)도 및 제5(a)도는 D가 10-3㎛2/sec, 제4(b)도 및 제5(b)도는 10-4㎛2/sec, 제4(c)도 및 제5(c)도는 10-5㎛2/sec인 경우이다.
제4(a)도 내지 제4(c)도 및 제5(a)도 내지 제5(c)도에서, X축은 텅스텐 실리사이드층의 표면으로 부터의 깊이(㎛)를 나타낸다. 그러므로, 깊이가 증가하면서 텅스텐 실리사이드층(0〈X〈0.15), 폴리실리콘층(0.15〈X〈0.25), 게이트 산화막의 순서가 된다.
Y축은 후속공정에서의 열처리시간(초)을 나타내고, Z축은 후속 열처리를 받기 전에 텅스텐 실리사이드층에 함유된 F의 초기농도(C0)와 후속 열처리 이후에 텅스텐 실리사이드층, 폴리실리콘층 혹은 게이트 산화막의 각각의 층에 함유된 F의 농도(C)의 비(C/C0)를 나타낸다.
제4(a)도 내지 제4(c)도 및 제5(a)도 내지 제5(c)도를 참조하면, F의 아웃디퓨젼을 위한 열처리를 수행하는 경우인 제5(a)도 내지 제5(c)도에서 F이 아웃디퓨젼에 의해 제거되어 하부층으로의 확산이 줄어듬을 알 수 있다.
본 발명에 따른 반도체장치의 제조방법에 의하면, CVD방법에 의해 텅스텐 실리사이드막을 형성한 후 그 표면의 오염물질들 제거한 후, 열처리를 실시하여, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거함으로써 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체장치의 구체적인 실시례에 의하면, 텅스텐 폴리사이드 구조의 게이트 형성시에, CVD방법에 희해 텅스텐 실리사이드막을 형성한 후 그 표면의 자연산화막과 같은 오염물질들을 제거한 후, 열처리를 실시하여, 텅스텐 실리사이드막에 함유된 F을 텅스텐 실리사이드막의 자유표면으로 아웃디퓨젼시켜 제거함으로써, 후속공정에서의 열처리 시에 F의 게이트 산화막으로의 확산을 방지하여 게이트 산화막의 두께의 증가를 줄이고 브레이크다운 특성을 개선할 수 있으며 게이트 산화막의 신뢰성을 향상시킬 수 있고 트랜지스트의 문턱전압의 플럭츄에이션(Fluctuation)을 감소시킬 수 있다.
이상, 본 발명을 실시례를 들어 설명하였지만, 본 발명은 이에 한하지 않으며, 본 발명의 범위 내에서 다양한 변형이 가능함을 이 분야에 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
Claims (1)
- 반도체 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 도핑된 폴리실리콘층을 형성하는 단계; 상기 폴리실리콘층 상에 WF6가스를 소스로 하여 CVD방법에 의하여, F을 함유하고 있는 텅스텐 실리사이드층을 형성하는 단계; 상기 텅스텐 실리사이드층의 표면에 자연 발생된 오염물질을 제거하는 단계; 및 상기 텅스텐 실리사이드층을 포함하는 결과물을 고진공 비산화 분위기에서 열처리하여, 상기 텅스텐 실리사이드층에 함유된 F를 상기 텅스텐 실리사이드층의 자유표면으로 아웃디퓨젼시키는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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| KR1019940003979A KR100304688B1 (ko) | 1994-02-28 | 1994-02-28 | 반도체장치의제조방법 |
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| KR1019940003979A KR100304688B1 (ko) | 1994-02-28 | 1994-02-28 | 반도체장치의제조방법 |
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1994
- 1994-02-28 KR KR1019940003979A patent/KR100304688B1/ko not_active IP Right Cessation
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