JP3833956B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP3833956B2 JP3833956B2 JP2002094149A JP2002094149A JP3833956B2 JP 3833956 B2 JP3833956 B2 JP 3833956B2 JP 2002094149 A JP2002094149 A JP 2002094149A JP 2002094149 A JP2002094149 A JP 2002094149A JP 3833956 B2 JP3833956 B2 JP 3833956B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- silicon
- insulating film
- layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特にMIS(Metal Insulator Semiconductor)構造のI(Insulator)層に高誘電体絶縁膜を用いた半導体装置及び製造方法に関する。
【0002】
【従来の技術】
シリコン半導体集積回路の微細化にともなって、MIS型半導体素子の寸法が微細化している。ITRS(International Technology Roadmap for Semiconductors)の2000年update版によると、60nmのテクノロジー・ノードで、シリコン酸化膜換算膜厚(Equivalent Physical Oxide Thickness; 以下、EOTと呼ぶ)が0.8−1.2nmのゲート絶縁膜が必要とされている。この膜厚でリーク電流の抑制されたゲート絶縁膜を実現するためには、シリコン酸化膜若しくはシリコン酸窒化膜では不十分であり、誘電率の高い絶縁膜、すなわち高誘電体金属絶縁膜が必要とされている。
【0003】
近年研究が活発に進められている次世代高誘電体ゲート絶縁膜として、Ta2O5、TiO2、Al2O3、ZrO2、HfO2、Zrシリケート(ZrSiOx)及びHfシリケート(HfSiOx)が挙げられる。特にその中でもSi基板上での熱力学的安定性が良く、誘電率及びバンドギャップが大きいZrO2、HfO2及びそれらのシリケートがsub−1nm世代のゲート絶縁膜として有望視されている。
【0004】
しかしM−Si−O(M=Zr,Hf)等の3元系絶縁膜とSi基板界面の熱的安定性において、以下の問題が指摘されている。一つは、これらの金属絶縁膜中の酸化種(O2、H2O)の拡散が比較的早く、各種熱処理工程において雰囲気中に微量に含まれる酸化種が絶縁膜中を容易に通り抜け、絶縁膜/Si基板界面に厚いSiO2膜が形成されてしまう点である。これにより膜全体の誘電率が低下し、EOT増加を招いている。また逆に熱処理雰囲気中の酸化種分圧を下げた超高真空中(Ultra High Vacuum; 以下UHVと呼ぶ)の場合、900℃以上の加熱処理により高誘電体絶縁膜とSi基板界面においてシリサイド(MSix)反応が生じ、モフォロジーの劣化が起きることが確認されている(2001 MRS Spring Meeting, Symposium K, Gate Stack and Silicide Issuesin Si Processing IIなど)。この現象は金属絶縁膜/Si基板界面のみならず、poly−Si若しくはpoly−SiGeゲート電極との界面においても同様の反応が起きる。これらの現象について、例えばZrO2に関しては以下の反応が考えられている。
ZrOx+(x+2)Si→ZrSi2+xSiO↑(D. Wicaksana et al.,MRS_K1.7) ・・・(1)
Si+SiO2+ZrO2→ZrSi2+ZrSi+SiO↑(M. A. Gribelyuk et al.,MRS_K2.8) ・・・(2)
ZrO2+6SiO↑→ZrSi2+4SiO2(T. S. Jeon etal.,Appl.Phys.Lett.78,368(2001).)・・・(3)
【0005】
これらの反応はZrO2に限ったことではなく、HfO2及びそれらを含むシリケートにおいても同様に起きる。またこれらの反応式から、絶縁膜/Si基板界面でのSiOガスの発生がシリサイド形成のトリガーになることが分かる。
以上のことから、界面酸化膜を増やさないためには雰囲気中の酸化種の分圧を下げなければならないが、逆に下げ過ぎるとシリサイドの形成が起きてしまうという相反関係が存在する。酸化とシリサイド化を抑制する最適な酸化種分圧の範囲は非常に狭く、活性化アニール等の高温熱工程を多く有する現状の半導体プロセスにこれら高誘電体絶縁膜を適用する上で、この酸化種分圧制御が大きな障害となっている。
【0006】
近年、これらの問題を解決する手法としてHe添加アニールが提案されている(村岡、特願2001−295367)。これによれば高温熱処理雰囲気中にHeを添加することで、拡散速度の大きいHeが絶縁膜/Si基板界面まで到達し、界面から外方拡散しようとするSiOにHeが衝突することで、物理的に脱離を押さえ込む効果がある。同時にHeが熱的に振動する界面のSi−O結合を冷却するため、SiOの発生そのものを抑制している。この手法により、界面酸化膜増加抑制とシリサイド化抑制を両立させる最適な酸化種分圧範囲を広げることが可能となっている。
【0007】
しかしながら、シリサイド化に関して新たに以下の問題が明らかになっている。まず一つ目はシランガスを用いたポリSi堆積工程において、シランガスが熱分解して発生する水素が金属絶縁膜表面を一部還元し、シリサイド化し、局所的薄膜化及び欠陥形成によるリーク電流増加を引き起こすことが判明している。またポリSi堆積後に活性化アニールとしてHe添加アニールを行っても、ポリSi層が厚く、He分圧が低い場合、ポリSi/金属絶縁膜/Si基板の両界面に充分にHeが拡散できず、ポリSi/金属絶縁膜界面での局所的シリサイド化を完全に食い止めることは困難であった。
【0008】
【発明が解決しようとする課題】
上記のように、金属絶縁膜表面のポリSi堆積工程において、容易に金属酸化膜表面が一部還元・シリサイド化し、局所的薄膜化及び欠陥形成によるリーク電流増加を引き起こす。更にポリSi層形成後の活性化アニール時に、ポリSi/金属絶縁膜界面でシリサイド化が局所的に起きるため、ラフネス増加によりリーク電流バラツキが増大する。
本発明はこれらの問題点を解決するためになされたものであり、その目的は、ゲート電極形成中及び形成後の高温加熱にも係らず、シリサイド化を抑制可能なMIS構造の半導体装置および製造方法を提供することにある。
【0013】
半導体装置の第1の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜表面に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程を備えることを特徴とする。
【0014】
第1の製造方法において、前記シリコン層又はSiGe層のどちらかひとつを形成する工程は、昇温、シランガスフロー或いは降温雰囲気中にHeまたはNeを添加するか或いはシランガスを用いて堆積したシリコン層又はSiGe層中にHeまたはNeをイオン注入する。またはシランガスを用いて堆積したシリコン層又はSiGe層中にHeまたはNeをプラズマ照射により注入することが望ましい。
更に前記シランガスを用いた堆積工程は、堆積初期に600℃より低い温度でシランガスを流すことが望ましい。
【0015】
半導体装置の第2の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜と前記絶縁膜上にシリコン層又はSiGe層のどちらかひとつを有する半導体装置を製造するに際し、前記シリコン層又はSiGe層の側壁に窒素原子よりも原子半径の小さいHeまたはNeを導入した絶縁膜を形成する工程を備えることを特徴とする。
【0016】
第2の製造方法において、前記側壁膜形成工程は、前記側壁膜堆積雰囲気中にHeまたはNeを添加するか或いは側壁膜堆積後にHeまたはNeをイオン注入する。または側壁膜堆積後にHeまたはNeをプラズマ照射により注入することが望ましい。
【0017】
ゲート電極加工後の本発明に係わる半導体装置の第3の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と、前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と前記シリコン層又はSiGe層を窒素原子よりも原子半径の小さいHeまたはNeを含んだ酸化ガス雰囲気中で酸化する工程を特徴とする。
【0018】
半導体装置の第4の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と、前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はSiGe層を酸化する工程と、酸化された前記シリコン層又はSiGe層に窒素原子よりも原子半径の小さいHeまたはNeを含んだプラズマを照射する工程を特徴とする。
【0019】
半導体装置の第5の製造方法は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置を製造するに際し、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と、前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はSiGe層を窒素原子よりも原子半径の小さいHeまたはNeを含んだ酸化ガスプラズマ雰囲気中で酸化する工程を特徴とする。
【0020】
ここで前記第1及び第2及び第3及び第4及び第5の製造方法において、前記金属酸化膜を構成する金属はZr若しくはHfの少なくとも1種であることが望ましい。
また、前記第1及び第2及び第3及び第4及び第5の製造方法において、前記半導体装置はメモリであることが望ましい。
【0021】
第1の半導体装置は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを含有するシリコン層又はSiGe層のどちらかひとつを備えること特徴とする。
【0022】
次にゲート電極加工後に形成する本発明の第2の半導体装置は、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜とシリコンからなるゲート電極と前記シリコンゲート電極側壁に酸化膜を有する半導体装置において、窒素原子よりも原子半径の小さいHeまたはNeからなる0族元素を含有する前記シリコンゲート電極側壁酸化膜を備えること特徴とする。
【0023】
ここで前記第1及び第2の半導体装置において、前記金属酸化膜を構成する金属は、Zr若しくはHfの少なくとも1種であることが望ましい。
また、前記第1及び第2の半導体装置において、前記半導体装置はメモリであることが望ましい。
以上説明した本発明によれば、ゲート電極/金属絶縁膜及び金属絶縁膜/Si基板界面のラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立が可能となり、リーク電流の少ない高信頼MIS型半導体装置を提供することができる。
【0024】
【発明の実施の形態】
以下では、図面を参照しながら本発明の具体的な実施例を基に、実施の形態を説明する。
(第1の実施例)
本発明の概要を、MISトランジスタ形成を例にして説明する。まず、図1に示すように、単結晶のp型シリコン基板11の表面に、素子分離の役割を果たす深い溝を形成し、CVD法によりシリコン酸化膜で埋め込み、素子分離領域12を形成する。次に、図2に示すように、ZrO2膜14を形成する(前処理も含めたZrO2膜の形成方法は、後で詳細に述べる)。次に、図3に示すように、ZrO2膜14の上部にポリシリコン膜15をCVD法によって形成する(CVD法についても詳細に述べる)。次に、図4に示すように、ポリシリコン15上にフォトレジストパターン16を形成する。次に、図5に示すように、フォトレジストパターン16をマスクとして、ポリシリコン膜15を反応性イオンエッチングし、第1のゲート電極15を形成した後、ゲート電極15のエッジ領域の丸め酸化を行う。次に砒素のイオン注入を、例えば加速電圧40keV、ドーズ量2×1015cm−2の条件で行い活性化アニールすることで、高不純物濃度のn+型ゲート電極15、n+型ソース領域17、n+型ドレイン領域18を同時に形成する(これについても後ほど詳細に述べる)。次に、図6に示すように、全面に300nmのシリコン酸化膜をCVD法により堆積し、ゲート電極側壁膜19及び層間絶縁膜19を形成する。この後、層間絶縁膜19上にコンタクトホール形成用のフォトレジストパターン(不図示)を形成し、これをマスクとして反応性イオンエッチング法により層間絶縁膜19をエッチングして、コンタクトホールを開口する。最後に、全面にAl膜をスパッタ法により形成した後、これをパターニングして、ソース電極110、ドレイン電極111、および第2のゲート電極112を形成してn型MOSトランジスタが完成する。なお、本実施例では、n型MOSトランジスタの製造工程を示したが、p型MOSトランジスタでは導電型がn型とp型で入れ替わる点が異なるだけであり、基本的な製造工程はまったく同じである。
【0025】
ここでZrO2膜14の形成工程の詳細を説明する。まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸/オゾン水処理を用いた。これによりSi表面に約1nmの化学的に酸化膜(ChemicalOxide膜)が形成される(EOT低減のため、この後に希フッ酸処理を追加してもよい)。次に、前処理が終了したウェハをスパッタ装置中へ搬送する。ウェハの温度を室温に保ち、ZrO2ターゲットを用いてAr/O2ガスRFプラズマ(400W)によるスパッタを行い、Chemical Oxide上に約2nmのZrO2膜を形成した。
【0026】
次にZrO2膜14表面にシランガスを供給してポリSi層15を堆積した。この時の堆積条件は以下の通り。
バックグランド真空度:133×5.4×10−10Pa
・UHV中で500℃まで昇温(8.0×10−10Torr)
・SiH4ガスフロー10分(SiH4=20sccm、全圧1Torr)
・SiH4ガス停止→降温
【0027】
ポリSi堆積前後でのZrO2/SiO2積層膜の結合状態変化は、その場観察X線光電子分光法(In−situ X−ray Photoelectron Spectroscopy; 以下In−situ XPSと呼ぶ)により導出している。図7に各種堆積条件でのZr3dスペクトル変化を示す。X線源はMgKα、光電子脱出角度は45°で測定を行っている。比較のため、堆積温度600℃の結果も示す。Zr3dスペクトルより、600℃以上ではZrSi2が形成されるが、500℃ではシリサイド化しないことが分かる。これはシランガスがZrO2表面で分解して水素を形成し(SiH4→SiH2+H2)、600℃以上ではZrO2膜を還元するとともにSiH2によるシリサイド化反応が起きているためである。これより、シランガスを用いたポリSi堆積において、堆積初期は基板温度を600℃よりも下げておく必要がある。一旦ZrO2表面をSi層が覆えば、堆積温度を600℃以上にしても界面でのシリサイド化反応は起きない。
【0028】
前記ポリSi層15堆積後、パターニングによりゲート電極構造を形成する。ここで砒素のイオン注入の前にHeのイオン注入、例えば加速電圧40keV、ドーズ量2×1015cm−2の条件で行う。または更に加速電圧を高くして、ZrO2膜14中までHeを注入してもよい。これにより活性化アニール時にポリSi層15からZrO2膜14中にHe原子を充分供給することができ、界面でのSiO脱離・拡散を抑制できるため、poly−Si/ZrO2界面でのシリサイド化を抑制できる。
【0029】
またHeイオン注入以外にも、Heプラズマ照射におけるpoly−Si層15中へのHeガスの導入も可能である。その一例を示すと、たとえば容量結合放電や誘導結合放電やECR放電などによりHeガスプラズマを生成する。電子密度の高い領域では電子温度は5eVとなり基板に照射されるイオンのエネルギーを決定するシース電圧は15eV程度となるため、約15eVの高エネルギーイオンがポリSi層15へ照射される。この手法を用いても同様の改善効果を確認している。
【0030】
加えてポリSi層15の堆積時にHeを導入することも可能である。ゲート電極工程の一例を以下に示す。
<ポリSi堆積工程>
バックグランド真空度:133×5.4×10−10Pa
・He中で500℃まで昇温(He=1slm、He圧10Torr)
・SiH4ガス添加10分(SiH4/He=20/120sccm、全圧3Torr)
・SiH4ガス停止→降温→Heガス停止
<活性化アニール工程>
バックグランド真空度:5.4×10−10Torr
・He圧力:1Torr
・基板温度:920℃
・加熱時間:10分
【0031】
ポリSi堆積+活性化アニールによるZrO2/SiO2積層膜の結合状態変化についても、In−situ XPSを用いて評価している。図8に各種ゲート電極工程でのZr3dスペクトル変化を示す。比較のため、堆積時にHeを添加しない場合(UHV下)の結果も併せて示す。これより、ポリSi層越しでHeアニールを行うとZrSi2ピークが増大し、シリサイド化していることが分かる。これはポリSi層が厚く、He圧力が低いため、ZrO2膜中に充分な量のHeが供給できないためで、この条件ではシリサイド化を完全に抑制できない。しかしポリSi層堆積前、堆積中及び堆積後の雰囲気にHeを添加することで、あらかじめ充分な量のHeをZrO2膜中に導入しておけば、その後の高温アニール時における界面でのSiO脱離・拡散反応を物理的に抑制することができ、界面劣化を抑えることが可能である。
【0032】
以上のことから、ポリSi/ZrO2/SiO2/Si構造においてシリサイド化を抑制する条件として、シランガスを用いる場合、堆積初期温度を600度℃よりも低くし、更に活性化アニール前にHeをポリSi層中若しくはZrO2膜中に導入しておくことが必要となる。
He添加によるシリサイド化抑制のメカニズムについて図9を用いて説明する。従来方法では、Si+SiO2→2SiO↑反応により界面でSiOガスを形成し、ZrO2膜中を拡散するSiOガスがポリSi層に到達することでシリサイド化反応を引き起こす。それに対しポリSi層堆積前、堆積中、堆積後の雰囲気中にHeを添加する本発明は、高温アニール前にポリSi/ZrO2/SiO2/Si中に高濃度のHeが閉じ込められているため、SiO2/Si界面から拡散しようとするSiOにHeが衝突し、物理的に拡散を押さえ込む効果がある。同時にHeが熱的に振動する界面のSi−O結合を冷却するため(クエンチ効果)、SiOの発生そのものを抑制している。また原子半径が小さいことがSiO2中のHeの固溶限を大きくし、SiOのSiO2中拡散を更に抑制できる。加えてHeは不活性ガスであるため、添加ガスそのものによる酸化・還元反応が起きないため、ゲート絶縁膜の膜質を劣化させることがない。
【0033】
上記結果は主にZrO2膜に関して記載しているが、HfO2膜でも同様の改善効果を確認している。
また本発明はポリSiゲートに限ることなく、ポリSiGe等のSi原子を含む全てのゲート電極材料においても有効である。
本実施例では、poly−Si/ZrO2/SiO2/Si構造への導入元素としてHeを用いた場合の結果を主に示したが、窒素原子よりも原子半径の小さいNe及びそれらの混合ガスでも同様の改善効果を確認している。
更にこれらのHeまたはNeを窒素ガス若しくは窒素原子よりも原子半径の大きい希ガス(Ar、Kr、Xeなど)で希釈しても、その効果は維持される。
【0034】
本実施例では主にZrO2膜及びHfO2膜について述べたが、それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び各種積層膜においても同様の効果が得られる。加えてSiO2膜よりも熱的に安定な金属絶縁膜に全て適用可能である。なぜならばシリサイド化はSiO2の熱破壊に伴い発生したSiOガスをトリガーとしているため、SiO2よりも安定な絶縁膜であれば同様のメカニズムでシリサイド化を抑制できる。即ち安定な金属絶縁膜として、BeO、MgO、CaO、SrO、BaO、Y2O3、CeO2、PrxOy、Nd2O3、ThO2、RuO2、IrO2、Al2O3、In2O3などにも本発明は適用可能であり、それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び各種積層膜にも有効である。更にこれらの金属絶縁膜の成膜手法に依らず、スパッタ以外にALCVD(Atomic Layer CVD)、蒸着及びプラズマCVD等で形成した金属絶縁膜であっても同様の効果を得ることができる。
【0035】
(第2の実施例)
本発明の第2の実施例に係わるMISトランジスタの素子構造は、第1の実施例と同様なので詳細な説明は省略する。本実施例は、ZrO2膜形成工程が第1の実施例と異なる。そこで、この形成工程について図2を用いて説明する。
まず、前処理としてシリコン・ウェハに対して表面汚染を効果的に除去するために、塩酸/オゾン水処理を用いた。これによりSi表面に約1nmのChemical Oxideが形成される(EOT低減のため、この後に希フッ酸処理を追加してもよい)。次に、前処理が終了したウェハをスパッタ装置中へ搬送する。次にウェハの温度を室温に保ち、NeガスRFプラズマ照射(400W)によりChemical oxide越しにSi基板11中へNeを注入する。続いてZrO2ターゲットを用いてNe/O2ガスRFプラズマ(400W)によるスパッタを行い、Chemical Oxide上に約2nmのZrO2膜14を形成した。
【0036】
これにより、ZrO2膜中及びZrO2/SiO2/Si基板界面に高濃度のNeを導入することができ、高温アニール時のSiO脱離の抑制が可能となる。更にこれらの金属絶縁膜の成膜手法に依らず、スパッタ以外にALCVD(Atomic Layer CVD)、蒸着及びプラズマCVD等で形成した金属絶縁膜であっても、成膜雰囲気中Ne添加による改善効果を得ることができる。またZrO2膜14形成後にNeプラズマ照射を行ってもよい。但し本実施例で述べたプラズマ照射における絶縁膜中へのHeまたはNeの導入に関しては電子温度の非常に低いプラズマである事が望ましい。その一例を示すと、たとえば容量結合放電や誘導結合放電やECR放電などによりHeまたはNeプラズマを生成する。電子密度の高い領域では電子温度は5eVとなり基板に照射されるイオンのエネルギーを決定するシース電圧は15eV程度となってしまい約15eVの高エネルギーイオンが基板へ照射されダメージが生じてしまう。一方、その領域から十分離れた電子温度が1eV以下の領域ではシース電圧が3eV程度となる。そこにおけるイオンのエネルギーは約3eVとなる。よってその領域に基板を設置することで基板にダメージを与えることなく表面近傍を活性化してHeまたはNeの注入を行う事が可能となる。
【0037】
加えてNeプラズマ照射の代わりにNeイオン注入、或いはNeアニールを行ってもよい。但しイオン注入を用いる場合は加速エネルギーを低くしてダメージを低減すると共に、ポストアニールによる欠陥修復が必要となる。
これら一連の工程における作用は実施例1の場合と基本的に同じであり、全ての半導体工程において実施例1で述べたのと同じ考え方に従い、特に金属絶縁膜形成工程において有効である。
【0038】
(第3の実施例)
本発明の第3の実施例に係わるMISトランジスタの素子構造は、第1及び第2の実施例と同様なので詳細な説明は省略する。本実施例は、ポリSi電極周辺工程が第1及び第2の実施例と異なる。そこで、この形成工程について図4、図5及び図6を用いて説明する。
【0039】
まずZrO2膜14上にポリSi層15を堆積後、レジストパターン16を形成しゲート電極形成のためのエッチングをHCl/Cl2/O2のプラズマを用いて行う。その後TEOS/O3系のCVDによりゲート電極周りに酸化膜19を形成する。この成膜中にHeガスを添加することにより該酸化膜19にHeガスが含まれる。これによりこの後にソースドレイン領域17,18の活性化アニールを行う場合にZrO2膜14とポリSi層15の界面と該酸化膜19とが接触する部分でのSiOガスの発生・拡散が抑止され、それをトリガーとするシリサイド化を防ぐ事が出来る。
また別の電極形成工程として以下の方法も挙げられる。ZrO2膜14上にポリSi層15を堆積後、レジストパターン16を形成しゲート電極形成のためのエッチングをHBr系のプラズマを用いて行う。その後ZrO2膜14とpoly−Si層15の界面のポリSi層15側のエッジを丸めるために酸化を行う。その際にHeガスを添加することにより丸まったエッジ部分の酸化膜層中にHeガスが添加される。たとえば具体的には酸素10%とHe90%の圧力常圧下で温度800度30秒の酸化を行う。これによりこの後の工程におけるソースドレイン領域17,18の活性化アニール時に前記界面のエッジ部分におけるシリサイド化を防ぐ事が出来る。
【0040】
またゲート電極周辺の絶縁膜19及びエッジ部分の酸化膜層へのHe添加は、Heプラズマ照射を用いて行ってもよい。但し本実施例で述べたプラズマ照射におけるゲート電極周辺へのHeまたはNeの導入に関しては電子温度の非常に低いプラズマである事が望ましい。その一例を示すと、たとえば容量結合放電や誘導結合放電やECR放電などによりHeまたはNeプラズマを生成する。電子密度の高い領域では電子温度は5eVとなり基板に照射されるイオンのエネルギーを決定するシース電圧は15eV程度となってしまい約15eVの高エネルギーイオンが基板へ照射されダメージが生じてしまう。一方、その領域から十分離れた電子温度が1eV以下の領域ではシース電圧が3eV程度となる。そこにおけるイオンのエネルギーは約3eVとなる。よってその領域に基板を設置することで基板にダメージを与えることなく表面近傍を活性化してHeまたはNeの注入を行う事が可能となる。
【0041】
加えてHeプラズマ照射の代わりにHeイオン注入、或いはHeアニールを行ってもよい。但しイオン注入を用いる場合は加速エネルギーを低くしてダメージを低減すると共に、ポストアニールによる欠陥修復が必要となる。
これら一連の工程における作用は実施例1の場合と基本的に同じであり、全ての半導体工程において実施例1で述べたのと同じ考え方に従い、特にゲート電極周辺工程において有効である。
【0042】
次に本発明の半導体装置について説明する。第1及び第2の実施例においてポリSi/ZrO2/SiO2/Si中に高濃度のHe或いはNeが取り込まれる。これらのHeまたはNeはポリSi/ZrO2/SiO2/Siの両界面の歪んだネットワークを広げ、応力を緩和すると共に、結合の熱的振動を冷却する効果、加えてpoly−Si中の粒界に偏析することで水素或いはボロン等の不純物の拡散を防止する効果がある。またSi基板中のHeも同様の効果を示すと共に、基板の熱伝導効率を高めることで、モビリティーを向上することもできる。更に第3の実施例においてゲート周辺の堆積絶縁膜中に取り込まれたHe或いはNeは、堆積絶縁膜からの水素及び炭素の等の不純物拡散を防ぐことができる。これよりZrO2膜周辺にHeを添加することで界面準位及び固定電荷が低減されるだけでなく、電気的ストレスにも強く、高信頼ゲート絶縁膜とすることができる。
以上のことから、界面酸化膜厚増加抑制とシリサイド化抑制を両立させつつ高信頼ゲート絶縁膜を得るためには、高温熱処理工程前に、金属絶縁膜を取り囲む領域に窒素原子よりも原子半径の小さいHeまたはNeを高濃度導入しておくことが効果的である。このようなプロセス雰囲気及び膜構造の制御は、ゲート絶縁膜がSiO2膜よりも熱的に安定な金属酸化物を含む場合に、特に有効性が高い。
【0043】
なお、上記でも述べたように、希ガスの中には、Ar、Xe、Krなどもあるが、本発明においては、窒素原子よりも原子半径の小さいHeまたはNeガスが必要であり、Ar、Xe、Krを導入した場合、上述した効果が期待できない。但し、HeまたはNeガスとAr、Xe、Krガスを併用して用いることは可能である。
また、本発明において、特に金属絶縁膜/Si基板界面のラフネスの低減でき、その界面におけるリーク電流を少なくできるため、たとえば、上述したMIS構造の半導体装置をメモリとするとき、たとえば不揮発性メモリの金属絶縁膜にフローティングゲートを設けてメモリ機能を持たせたときは、その効果は絶大である。
【0044】
【発明の効果】
以上述べたごとく、本発明によれば、ゲート電極/金属絶縁膜及び金属絶縁膜/Si基板界面のラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立が可能となり、リーク電流の少ない高信頼MIS型半導体装置を提供することができる。
【図面の簡単な説明】
本発明のn型MOSトランジスタの製造工程を示す断面図。
【図1】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図2】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図3】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図4】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図5】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図6】本発明のn型MOSトランジスタの製造工程を示す断面図。
【図7】本発明の第1の実施例に係わる各種堆積条件でのZr3dスペクトル変化を示す図。
【図8】本発明の第1の実施例に係わる各種ゲート電極工程でのZr3dスペクトル変化を示す図。
【図9】本発明の第1の実施例に係わる作用の説明するための図。
【符号の説明】
11…p型シリコン基板
12…素子分離用の溝
13…シリコン酸化膜(素子分離領域)
14…ZrO2膜
15…ポリシリコン膜
16…フォトレジストパターン
17…n+型ソース領域
18…n+型ドレイン領域
19…シリコン酸化膜(層間絶縁膜)
110…ソース電極(金属電極)
111…ドレイン電極(金属電極)
112…ゲート電極(金属電極)
Claims (17)
- シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜表面に、窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程を備えることを特徴とする半導体装置の製造方法。
- 前記シリコン層又はSiGe層のどちらかひとつを形成する工程は、昇温、シランガスフロー或いは降温雰囲気中にHeまたはNeを導入することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シリコン層又はSiGe層のどちらかひとつを形成する工程は、シランガスを用いて堆積したシリコン層又はSiGe層中にHeまたはNeをイオン注入することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シリコン層又はSiGe層のどちらかひとつを形成する工程は、シランガスを用いて堆積したシリコン層又はSiGe層中にHeまたはNeをプラズマ照射により注入することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記シランガスを用いて前記シリコン層又はSiGe層のどちらかひとつを形成する工程は、堆積初期に600℃より低い温度でシランガスを流すことを特徴とする請求項1記載の半導体装置の製造方法。
- シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成し、この絶縁膜上にシリコン層又はSiGe層のどちらかひとつを形成してなる半導体装置を製造する際に、前記シリコン層又はSiGe層の側壁に窒素原子よりも原子半径の小さいHeまたはNeを導入した側壁絶縁膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
- 前記側壁絶縁膜の形成工程は、前記側壁膜堆積雰囲気中にHeまたはNeを添加することを特徴とする請求項6の半導体装置の製造方法。
- 前記側壁の絶縁膜形成工程は、側壁膜堆積後にHeまたはNeをイオン注入することを特徴とする請求項6の半導体装置の製造方法。
- 前記側壁絶縁膜の形成工程は、側壁膜堆積後にHeまたはNeをプラズマ照射により注入することを特徴とする請求項6の半導体装置の製造方法。
- シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と、前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はSiGe層を窒素原子よりも原子半径の小さいHeまたはNeを含んだ酸化ガス雰囲気中で酸化する工程を備えたことを特徴とする半導体装置の製造方法。
- シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と前記シリコン層又はSiGe層を酸化する工程と酸化された前記シリコン層又はSiGe層に窒素原子よりも原子半径の小さいHeまたはNeを含んだプラズマを照射する工程を特徴とする半導体装置の製造方法。
- シリコン基板上に、シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半導体装置を製造する際に、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを導入したシリコン層又はSiGe層のどちらかひとつを形成する工程と、前記シリコン層又はSiGe層をエッチングしてゲート電極を形成する工程と、前記シリコン層又はSiGe層を窒素原子よりも原子半径の小さいHeまたはNeを含んだ酸化ガスプラズマ雰囲気中で酸化する工程を備えたことを特徴とする半導体装置の製造方法。
- 前記半導体装置はメモリであることを特徴とする請求項1又は6又は10又は11又は12記載の半導体装置の製造方法。
- シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有する半導体装置において、前記絶縁膜上に窒素原子よりも原子半径の小さいHeまたはNeを含有するシリコン層又はSiGe層のどちらかひとつを備えること特徴とする半導体装置。
- シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜とシリコンからなるゲート電極と前記シリコンゲート電極側壁に酸化膜を有する半導体装置において、窒素原子よりも原子半径の小さいHeまたはNeを含有する前記シリコンゲート電極側壁酸化膜を備えること特徴とする半導体装置。
- 前記金属酸化膜を構成する金属は、Zr若しくはHfの少なくとも1種であることを特徴とする請求項14又は15記載の半導体装置。
- 前記半導体装置はメモリであることを特徴とする請求項14又は15記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002094149A JP3833956B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
US10/241,456 US6800519B2 (en) | 2001-09-27 | 2002-09-12 | Semiconductor device and method of manufacturing the same |
US10/846,644 US7422953B2 (en) | 2001-09-27 | 2004-05-17 | Semiconductor device and method of manufacturing the same |
US12/122,424 US7737511B2 (en) | 2001-09-27 | 2008-05-16 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002094149A JP3833956B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003297829A JP2003297829A (ja) | 2003-10-17 |
JP3833956B2 true JP3833956B2 (ja) | 2006-10-18 |
Family
ID=29386910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002094149A Expired - Fee Related JP3833956B2 (ja) | 2001-09-27 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3833956B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4860113B2 (ja) * | 2003-12-26 | 2012-01-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
JP2006108439A (ja) * | 2004-10-06 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体装置 |
-
2002
- 2002-03-29 JP JP2002094149A patent/JP3833956B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003297829A (ja) | 2003-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6664160B2 (en) | Gate structure with high K dielectric | |
US9397009B2 (en) | Structure and method for metal gate stack oxygen concentration control using an oxygen diffusion barrier layer and a sacrificial oxygen gettering layer | |
JP4317523B2 (ja) | 半導体装置及びこれの製造方法 | |
US6909156B2 (en) | Semiconductor device and manufacturing method therefor | |
US7390709B2 (en) | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode | |
US6033998A (en) | Method of forming variable thickness gate dielectrics | |
US6303481B2 (en) | Method for forming a gate insulating film for semiconductor devices | |
US7737511B2 (en) | Semiconductor device and method of manufacturing the same | |
TWI287272B (en) | Method of manufacturing flash memory device | |
JP4409028B2 (ja) | 半導体デバイス形成方法 | |
KR20060100092A (ko) | 반도체 장치의 제조 방법 | |
JP2005079223A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4095326B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2001085427A (ja) | 酸窒化膜およびその形成方法 | |
US7232751B2 (en) | Semiconductor device and manufacturing method therefor | |
JP3833956B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US20060115967A1 (en) | Methods of manufacturing a semiconductor device | |
JP2008072001A (ja) | 半導体装置及びその製造方法 | |
KR100712523B1 (ko) | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 | |
JP2004031394A (ja) | 半導体装置の製造方法 | |
JP4190175B2 (ja) | 高誘電率金属酸化物膜を有する半導体装置の製造方法 | |
KR100486825B1 (ko) | 반도체 소자의 제조방법 | |
JP2004273585A (ja) | 半導体装置の製造方法 | |
JP2004265973A (ja) | 半導体装置の製造方法 | |
KR100481396B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040528 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060404 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060516 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060720 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |