JP2003297829A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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- JP2003297829A JP2003297829A JP2002094149A JP2002094149A JP2003297829A JP 2003297829 A JP2003297829 A JP 2003297829A JP 2002094149 A JP2002094149 A JP 2002094149A JP 2002094149 A JP2002094149 A JP 2002094149A JP 2003297829 A JP2003297829 A JP 2003297829A
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Abstract
(57)【要約】
【課題】 ゲート電極及びＳｉ基板界面のラフネスが小
さく、誘電率の高い金属絶縁膜を備えた低リーク且つ高
信頼のＭＩＳ型半導体装置を提供することを目的とす
る。 【解決手段】 シリコン酸化膜よりも熱的に安定な金属
酸化物を含むゲート絶縁膜を有するＭＩＳ型半導体装置
を製造するに際し、Ｓｉ基板、ゲート絶縁膜、ポリＳｉ
電極及び電極側壁絶縁膜中にＨｅまたはＮｅを添加する
ことで、シリサイド化の抑制と界面酸化膜厚増加の抑制
を両立することができる。
さく、誘電率の高い金属絶縁膜を備えた低リーク且つ高
信頼のＭＩＳ型半導体装置を提供することを目的とす
る。 【解決手段】 シリコン酸化膜よりも熱的に安定な金属
酸化物を含むゲート絶縁膜を有するＭＩＳ型半導体装置
を製造するに際し、Ｓｉ基板、ゲート絶縁膜、ポリＳｉ
電極及び電極側壁絶縁膜中にＨｅまたはＮｅを添加する
ことで、シリサイド化の抑制と界面酸化膜厚増加の抑制
を両立することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特にＭＩＳ（ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＩ
（Ｉｎｓｕｌａｔｏｒ）層に高誘電体絶縁膜を用いた半
導体装置及び製造方法に関する。
の製造方法に係わり、特にＭＩＳ（ＭｅｔａｌＩｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のＩ
（Ｉｎｓｕｌａｔｏｒ）層に高誘電体絶縁膜を用いた半
導体装置及び製造方法に関する。
【０００２】
【従来の技術】シリコン半導体集積回路の微細化にとも
なって、ＭＩＳ型半導体素子の寸法が微細化している。
ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒｓ）の２０００年ｕｐｄａｔｅ版によると、
６０ｎｍのテクノロジー・ノードで、シリコン酸化膜換
算膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｐｈｙｓｉｃａｌ Ｏ
ｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ； 以下、ＥＯＴと呼
ぶ）が０．８−１．２ｎｍのゲート絶縁膜が必要とされ
ている。この膜厚でリーク電流の抑制されたゲート絶縁
膜を実現するためには、シリコン酸化膜若しくはシリコ
ン酸窒化膜では不十分であり、誘電率の高い絶縁膜、す
なわち高誘電体金属絶縁膜が必要とされている。
なって、ＭＩＳ型半導体素子の寸法が微細化している。
ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏ
ｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒｓ）の２０００年ｕｐｄａｔｅ版によると、
６０ｎｍのテクノロジー・ノードで、シリコン酸化膜換
算膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｐｈｙｓｉｃａｌ Ｏ
ｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ； 以下、ＥＯＴと呼
ぶ）が０．８−１．２ｎｍのゲート絶縁膜が必要とされ
ている。この膜厚でリーク電流の抑制されたゲート絶縁
膜を実現するためには、シリコン酸化膜若しくはシリコ
ン酸窒化膜では不十分であり、誘電率の高い絶縁膜、す
なわち高誘電体金属絶縁膜が必要とされている。
【０００３】近年研究が活発に進められている次世代高
誘電体ゲート絶縁膜として、Ｔａ２Ｏ５、ＴｉＯ２、Ａ
ｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｚｒシリケート（Ｚｒ
ＳｉＯｘ）及びＨｆシリケート（ＨｆＳｉＯｘ）が挙げ
られる。特にその中でもＳｉ基板上での熱力学的安定性
が良く、誘電率及びバンドギャップが大きいＺｒＯ２、
ＨｆＯ２及びそれらのシリケートがｓｕｂ−１ｎｍ世代
のゲート絶縁膜として有望視されている。
誘電体ゲート絶縁膜として、Ｔａ２Ｏ５、ＴｉＯ２、Ａ
ｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ｚｒシリケート（Ｚｒ
ＳｉＯｘ）及びＨｆシリケート（ＨｆＳｉＯｘ）が挙げ
られる。特にその中でもＳｉ基板上での熱力学的安定性
が良く、誘電率及びバンドギャップが大きいＺｒＯ２、
ＨｆＯ２及びそれらのシリケートがｓｕｂ−１ｎｍ世代
のゲート絶縁膜として有望視されている。
【０００４】しかしＭ−Ｓｉ−Ｏ（Ｍ＝Ｚｒ，Ｈｆ）等
の３元系絶縁膜とＳｉ基板界面の熱的安定性において、
以下の問題が指摘されている。一つは、これらの金属絶
縁膜中の酸化種（Ｏ２、Ｈ２Ｏ）の拡散が比較的早く、
各種熱処理工程において雰囲気中に微量に含まれる酸化
種が絶縁膜中を容易に通り抜け、絶縁膜／Ｓｉ基板界面
に厚いＳｉＯ２膜が形成されてしまう点である。これに
より膜全体の誘電率が低下し、ＥＯＴ増加を招いてい
る。また逆に熱処理雰囲気中の酸化種分圧を下げた超高
真空中（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ； 以下
ＵＨＶと呼ぶ）の場合、９００℃以上の加熱処理により
高誘電体絶縁膜とＳｉ基板界面においてシリサイド（Ｍ
Ｓｉｘ）反応が生じ、モフォロジーの劣化が起きること
が確認されている（２００１ ＭＲＳ Ｓｐｒｉｎｇ
Ｍｅｅｔｉｎｇ， Ｓｙｍｐｏｓｉｕｍ Ｋ， Ｇａｔ
ｅ Ｓｔａｃｋ ａｎｄ Ｓｉｌｉｃｉｄｅ Ｉｓｓｕ
ｅｓｉｎ Ｓｉ Ｐｒｏｃｅｓｓｉｎｇ ＩＩなど）。
この現象は金属絶縁膜／Ｓｉ基板界面のみならず、ｐｏ
ｌｙ−Ｓｉ若しくはｐｏｌｙ−ＳｉＧｅゲート電極との
界面においても同様の反応が起きる。これらの現象につ
いて、例えばＺｒＯ ２に関しては以下の反応が考えられ
ている。 ＺｒＯｘ＋（ｘ＋２）Ｓｉ→ＺｒＳｉ２＋ｘＳｉＯ↑（Ｄ． Ｗｉｃａｋｓａｎ ａ ｅｔ ａｌ．，ＭＲＳ＿Ｋ１．７） ・・・（１） Ｓｉ＋ＳｉＯ２＋ＺｒＯ２→ＺｒＳｉ２＋ＺｒＳｉ＋ＳｉＯ↑（Ｍ． Ａ． Ｇ ｒｉｂｅｌｙｕｋ ｅｔ ａｌ．，ＭＲＳ＿Ｋ２．８） ・・・（２） ＺｒＯ２＋６ＳｉＯ↑→ＺｒＳｉ２＋４ＳｉＯ２（Ｔ． Ｓ． Ｊｅｏｎ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７８，３６８（２００１）．）・・ ・（３）
の３元系絶縁膜とＳｉ基板界面の熱的安定性において、
以下の問題が指摘されている。一つは、これらの金属絶
縁膜中の酸化種（Ｏ２、Ｈ２Ｏ）の拡散が比較的早く、
各種熱処理工程において雰囲気中に微量に含まれる酸化
種が絶縁膜中を容易に通り抜け、絶縁膜／Ｓｉ基板界面
に厚いＳｉＯ２膜が形成されてしまう点である。これに
より膜全体の誘電率が低下し、ＥＯＴ増加を招いてい
る。また逆に熱処理雰囲気中の酸化種分圧を下げた超高
真空中（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ； 以下
ＵＨＶと呼ぶ）の場合、９００℃以上の加熱処理により
高誘電体絶縁膜とＳｉ基板界面においてシリサイド（Ｍ
Ｓｉｘ）反応が生じ、モフォロジーの劣化が起きること
が確認されている（２００１ ＭＲＳ Ｓｐｒｉｎｇ
Ｍｅｅｔｉｎｇ， Ｓｙｍｐｏｓｉｕｍ Ｋ， Ｇａｔ
ｅ Ｓｔａｃｋ ａｎｄ Ｓｉｌｉｃｉｄｅ Ｉｓｓｕ
ｅｓｉｎ Ｓｉ Ｐｒｏｃｅｓｓｉｎｇ ＩＩなど）。
この現象は金属絶縁膜／Ｓｉ基板界面のみならず、ｐｏ
ｌｙ−Ｓｉ若しくはｐｏｌｙ−ＳｉＧｅゲート電極との
界面においても同様の反応が起きる。これらの現象につ
いて、例えばＺｒＯ ２に関しては以下の反応が考えられ
ている。 ＺｒＯｘ＋（ｘ＋２）Ｓｉ→ＺｒＳｉ２＋ｘＳｉＯ↑（Ｄ． Ｗｉｃａｋｓａｎ ａ ｅｔ ａｌ．，ＭＲＳ＿Ｋ１．７） ・・・（１） Ｓｉ＋ＳｉＯ２＋ＺｒＯ２→ＺｒＳｉ２＋ＺｒＳｉ＋ＳｉＯ↑（Ｍ． Ａ． Ｇ ｒｉｂｅｌｙｕｋ ｅｔ ａｌ．，ＭＲＳ＿Ｋ２．８） ・・・（２） ＺｒＯ２＋６ＳｉＯ↑→ＺｒＳｉ２＋４ＳｉＯ２（Ｔ． Ｓ． Ｊｅｏｎ ｅｔ ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７８，３６８（２００１）．）・・ ・（３）
【０００５】これらの反応はＺｒＯ２に限ったことでは
なく、ＨｆＯ２及びそれらを含むシリケートにおいても
同様に起きる。またこれらの反応式から、絶縁膜／Ｓｉ
基板界面でのＳｉＯガスの発生がシリサイド形成のトリ
ガーになることが分かる。以上のことから、界面酸化膜
を増やさないためには雰囲気中の酸化種の分圧を下げな
ければならないが、逆に下げ過ぎるとシリサイドの形成
が起きてしまうという相反関係が存在する。酸化とシリ
サイド化を抑制する最適な酸化種分圧の範囲は非常に狭
く、活性化アニール等の高温熱工程を多く有する現状の
半導体プロセスにこれら高誘電体絶縁膜を適用する上
で、この酸化種分圧制御が大きな障害となっている。
なく、ＨｆＯ２及びそれらを含むシリケートにおいても
同様に起きる。またこれらの反応式から、絶縁膜／Ｓｉ
基板界面でのＳｉＯガスの発生がシリサイド形成のトリ
ガーになることが分かる。以上のことから、界面酸化膜
を増やさないためには雰囲気中の酸化種の分圧を下げな
ければならないが、逆に下げ過ぎるとシリサイドの形成
が起きてしまうという相反関係が存在する。酸化とシリ
サイド化を抑制する最適な酸化種分圧の範囲は非常に狭
く、活性化アニール等の高温熱工程を多く有する現状の
半導体プロセスにこれら高誘電体絶縁膜を適用する上
で、この酸化種分圧制御が大きな障害となっている。
【０００６】近年、これらの問題を解決する手法として
Ｈｅ添加アニールが提案されている（村岡、特願２００
１−２９５３６７）。これによれば高温熱処理雰囲気中
にＨｅを添加することで、拡散速度の大きいＨｅが絶縁
膜／Ｓｉ基板界面まで到達し、界面から外方拡散しよう
とするＳｉＯにＨｅが衝突することで、物理的に脱離を
押さえ込む効果がある。同時にＨｅが熱的に振動する界
面のＳｉ−Ｏ結合を冷却するため、ＳｉＯの発生そのも
のを抑制している。この手法により、界面酸化膜増加抑
制とシリサイド化抑制を両立させる最適な酸化種分圧範
囲を広げることが可能となっている。
Ｈｅ添加アニールが提案されている（村岡、特願２００
１−２９５３６７）。これによれば高温熱処理雰囲気中
にＨｅを添加することで、拡散速度の大きいＨｅが絶縁
膜／Ｓｉ基板界面まで到達し、界面から外方拡散しよう
とするＳｉＯにＨｅが衝突することで、物理的に脱離を
押さえ込む効果がある。同時にＨｅが熱的に振動する界
面のＳｉ−Ｏ結合を冷却するため、ＳｉＯの発生そのも
のを抑制している。この手法により、界面酸化膜増加抑
制とシリサイド化抑制を両立させる最適な酸化種分圧範
囲を広げることが可能となっている。
【０００７】しかしながら、シリサイド化に関して新た
に以下の問題が明らかになっている。まず一つ目はシラ
ンガスを用いたポリＳｉ堆積工程において、シランガス
が熱分解して発生する水素が金属絶縁膜表面を一部還元
し、シリサイド化し、局所的薄膜化及び欠陥形成による
リーク電流増加を引き起こすことが判明している。また
ポリＳｉ堆積後に活性化アニールとしてＨｅ添加アニー
ルを行っても、ポリＳｉ層が厚く、Ｈｅ分圧が低い場
合、ポリＳｉ／金属絶縁膜／Ｓｉ基板の両界面に充分に
Ｈｅが拡散できず、ポリＳｉ／金属絶縁膜界面での局所
的シリサイド化を完全に食い止めることは困難であっ
た。
に以下の問題が明らかになっている。まず一つ目はシラ
ンガスを用いたポリＳｉ堆積工程において、シランガス
が熱分解して発生する水素が金属絶縁膜表面を一部還元
し、シリサイド化し、局所的薄膜化及び欠陥形成による
リーク電流増加を引き起こすことが判明している。また
ポリＳｉ堆積後に活性化アニールとしてＨｅ添加アニー
ルを行っても、ポリＳｉ層が厚く、Ｈｅ分圧が低い場
合、ポリＳｉ／金属絶縁膜／Ｓｉ基板の両界面に充分に
Ｈｅが拡散できず、ポリＳｉ／金属絶縁膜界面での局所
的シリサイド化を完全に食い止めることは困難であっ
た。
【０００８】
【発明が解決しようとする課題】上記のように、金属絶
縁膜表面のポリＳｉ堆積工程において、容易に金属酸化
膜表面が一部還元・シリサイド化し、局所的薄膜化及び
欠陥形成によるリーク電流増加を引き起こす。更にポリ
Ｓｉ層形成後の活性化アニール時に、ポリＳｉ／金属絶
縁膜界面でシリサイド化が局所的に起きるため、ラフネ
ス増加によりリーク電流バラツキが増大する。本発明は
これらの問題点を解決するためになされたものであり、
その目的は、ゲート電極形成中及び形成後の高温加熱に
も係らず、シリサイド化を抑制可能なＭＩＳ構造の半導
体装置および製造方法を提供することにある。
縁膜表面のポリＳｉ堆積工程において、容易に金属酸化
膜表面が一部還元・シリサイド化し、局所的薄膜化及び
欠陥形成によるリーク電流増加を引き起こす。更にポリ
Ｓｉ層形成後の活性化アニール時に、ポリＳｉ／金属絶
縁膜界面でシリサイド化が局所的に起きるため、ラフネ
ス増加によりリーク電流バラツキが増大する。本発明は
これらの問題点を解決するためになされたものであり、
その目的は、ゲート電極形成中及び形成後の高温加熱に
も係らず、シリサイド化を抑制可能なＭＩＳ構造の半導
体装置および製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明に係わる半導体装置の第１の製造方法は、シ
リコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁
膜を有する半導体装置を製造するに際し、前記絶縁膜形
成前にシリコン基板中に窒素原子よりも原子半径の小さ
いＨｅまたはＮｅを導入する工程を備えることを特徴と
する。
めの本発明に係わる半導体装置の第１の製造方法は、シ
リコン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁
膜を有する半導体装置を製造するに際し、前記絶縁膜形
成前にシリコン基板中に窒素原子よりも原子半径の小さ
いＨｅまたはＮｅを導入する工程を備えることを特徴と
する。
【００１０】第１の製造方法において、前記Ｈｅまたは
Ｎｅ導入工程は、ＨｅまたはＮｅ雰囲気中でシリコン基
板を加熱するか或いはシリコン基板中にＨｅまたはＮｅ
をイオン注入する。またはシリコン基板中にＨｅまたは
Ｎｅをプラズマ照射により注入することが望ましい。
Ｎｅ導入工程は、ＨｅまたはＮｅ雰囲気中でシリコン基
板を加熱するか或いはシリコン基板中にＨｅまたはＮｅ
をイオン注入する。またはシリコン基板中にＨｅまたは
Ｎｅをプラズマ照射により注入することが望ましい。
【００１１】半導体装置の第２の製造方法は、シリコン
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜中に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入する
工程を備えることを特徴とする。
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜中に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入する
工程を備えることを特徴とする。
【００１２】? 第２の製造方法においても、前記Ｈｅ
またはＮｅ導入工程は、前記絶縁膜堆積中の雰囲気にＨ
ｅまたはＮｅを添加するか或いは前記絶縁膜中にＨｅま
たはＮｅをイオン注入する。または前記絶縁膜中にＨｅ
またはＮｅをプラズマ照射により注入することが望まし
い。
またはＮｅ導入工程は、前記絶縁膜堆積中の雰囲気にＨ
ｅまたはＮｅを添加するか或いは前記絶縁膜中にＨｅま
たはＮｅをイオン注入する。または前記絶縁膜中にＨｅ
またはＮｅをプラズマ照射により注入することが望まし
い。
【００１３】半導体装置の第３の製造方法は、シリコン
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜表面に窒
素原子よりも原子半径の小さいＨｅまたはＮｅを導入し
たシリコン層又はＳｉＧｅ層のどちらかひとつを形成す
る工程を備えることを特徴とする。
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜表面に窒
素原子よりも原子半径の小さいＨｅまたはＮｅを導入し
たシリコン層又はＳｉＧｅ層のどちらかひとつを形成す
る工程を備えることを特徴とする。
【００１４】第３の製造方法において、前記シリコン層
又はＳｉＧｅ層のどちらかひとつを形成する工程は、昇
温、シランガスフロー或いは降温雰囲気中にＨｅまたは
Ｎｅを添加するか或いはシランガスを用いて堆積したシ
リコン層又はＳｉＧｅ層中にＨｅまたはＮｅをイオン注
入する。またはシランガスを用いて堆積したシリコン層
又はＳｉＧｅ層中にＨｅまたはＮｅをプラズマ照射によ
り注入することが望ましい。更に前記シランガスを用い
た堆積工程は、堆積初期に６００℃より低い温度でシラ
ンガスを流すことが望ましい。
又はＳｉＧｅ層のどちらかひとつを形成する工程は、昇
温、シランガスフロー或いは降温雰囲気中にＨｅまたは
Ｎｅを添加するか或いはシランガスを用いて堆積したシ
リコン層又はＳｉＧｅ層中にＨｅまたはＮｅをイオン注
入する。またはシランガスを用いて堆積したシリコン層
又はＳｉＧｅ層中にＨｅまたはＮｅをプラズマ照射によ
り注入することが望ましい。更に前記シランガスを用い
た堆積工程は、堆積初期に６００℃より低い温度でシラ
ンガスを流すことが望ましい。
【００１５】半導体装置の第４の製造方法は、シリコン
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜と前
記絶縁膜上にシリコン層又はＳｉＧｅ層のどちらかひと
つを有する半導体装置を製造するに際し、前記絶縁膜と
前記シリコン層又はＳｉＧｅ層の側壁に窒素原子よりも
原子半径の小さいＨｅまたはＮｅを導入した絶縁膜を形
成する工程を備えることを特徴とする。
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜と前
記絶縁膜上にシリコン層又はＳｉＧｅ層のどちらかひと
つを有する半導体装置を製造するに際し、前記絶縁膜と
前記シリコン層又はＳｉＧｅ層の側壁に窒素原子よりも
原子半径の小さいＨｅまたはＮｅを導入した絶縁膜を形
成する工程を備えることを特徴とする。
【００１６】第４の製造方法において、前記側壁膜形成
工程は、前記側壁膜堆積雰囲気中にＨｅまたはＮｅを添
加するか或いは側壁膜堆積後にＨｅまたはＮｅをイオン
注入する。または側壁膜堆積後にＨｅまたはＮｅをプラ
ズマ照射により注入することが望ましい。
工程は、前記側壁膜堆積雰囲気中にＨｅまたはＮｅを添
加するか或いは側壁膜堆積後にＨｅまたはＮｅをイオン
注入する。または側壁膜堆積後にＨｅまたはＮｅをプラ
ズマ照射により注入することが望ましい。
【００１７】ゲート電極加工後の本発明に係わる半導体
装置の第５の製造方法は、シリコン酸化膜よりも熱的に
安定な金属酸化膜を含む絶縁膜を有する半導体装置を製
造するに際し、前記絶縁膜上に窒素原子よりも原子半径
の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉ
Ｇｅ層のどちらかひとつを形成する工程と、前記絶縁膜
と前記シリコン層をエッチングしてゲート電極を形成す
る工程と前記シリコン層を窒素原子よりも原子半径の小
さいＨｅまたはＮｅを含んだ酸化ガス雰囲気中で酸化す
る工程を特徴とする。
装置の第５の製造方法は、シリコン酸化膜よりも熱的に
安定な金属酸化膜を含む絶縁膜を有する半導体装置を製
造するに際し、前記絶縁膜上に窒素原子よりも原子半径
の小さいＨｅまたはＮｅを導入したシリコン層又はＳｉ
Ｇｅ層のどちらかひとつを形成する工程と、前記絶縁膜
と前記シリコン層をエッチングしてゲート電極を形成す
る工程と前記シリコン層を窒素原子よりも原子半径の小
さいＨｅまたはＮｅを含んだ酸化ガス雰囲気中で酸化す
る工程を特徴とする。
【００１８】半導体装置の第６の製造方法は、シリコン
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入した
シリコン層又はＳｉＧｅ層のどちらかひとつを形成する
工程と、前記絶縁膜と前記シリコン層をエッチングして
ゲート電極を形成する工程と、前記シリコン層を酸化す
る工程と、前記シリコン酸化膜を窒素原子よりも原子半
径の小さいＨｅまたはＮｅを含んだプラズマを照射する
工程を特徴とする。
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入した
シリコン層又はＳｉＧｅ層のどちらかひとつを形成する
工程と、前記絶縁膜と前記シリコン層をエッチングして
ゲート電極を形成する工程と、前記シリコン層を酸化す
る工程と、前記シリコン酸化膜を窒素原子よりも原子半
径の小さいＨｅまたはＮｅを含んだプラズマを照射する
工程を特徴とする。
【００１９】半導体装置の第７の製造方法は、シリコン
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入した
シリコン層又はＳｉＧｅ層のどちらかひとつを形成する
工程と、前記絶縁膜と前記シリコン層をエッチングして
ゲート電極を形成する工程と、前記シリコン層を窒素原
子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化
ガスプラズマ雰囲気中で酸化する工程を特徴とする。
酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を有
する半導体装置を製造するに際し、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを導入した
シリコン層又はＳｉＧｅ層のどちらかひとつを形成する
工程と、前記絶縁膜と前記シリコン層をエッチングして
ゲート電極を形成する工程と、前記シリコン層を窒素原
子よりも原子半径の小さいＨｅまたはＮｅを含んだ酸化
ガスプラズマ雰囲気中で酸化する工程を特徴とする。
【００２０】ここで前記第１及び第２及び第３及び第４
及び第５及び第６及び第７の製造方法において、前記金
属酸化膜を構成する金属はＺｒ若しくはＨｆの少なくと
も１種であることが望ましい。
及び第５及び第６及び第７の製造方法において、前記金
属酸化膜を構成する金属はＺｒ若しくはＨｆの少なくと
も１種であることが望ましい。
【００２１】また本発明の第１の半導体装置は、シリコ
ン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を
有する半導体装置において、前記絶縁膜下に窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを含有するシリコ
ン基板を備えること特徴とする。第２の半導体装置は、
シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶
縁膜を有する半導体装置において、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを含有する
シリコン層又はＳｉＧｅ層のどちらかひとつを備えるこ
と特徴とする。
ン酸化膜よりも熱的に安定な金属酸化膜を含む絶縁膜を
有する半導体装置において、前記絶縁膜下に窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを含有するシリコ
ン基板を備えること特徴とする。第２の半導体装置は、
シリコン酸化膜よりも熱的に安定な金属酸化膜を含む絶
縁膜を有する半導体装置において、前記絶縁膜上に窒素
原子よりも原子半径の小さいＨｅまたはＮｅを含有する
シリコン層又はＳｉＧｅ層のどちらかひとつを備えるこ
と特徴とする。
【００２２】次にゲート電極加工後に形成する本発明の
第３の半導体装置は、シリコン酸化膜よりも熱的に安定
な金属酸化膜を含む絶縁膜とシリコンからなるゲート電
極と前記シリコンゲート電極側壁に酸化膜を有する半導
体装置において、窒素原子よりも原子半径の小さいＨｅ
またはＮｅからなる０族元素を含有する前記シリコンゲ
ート電極側壁酸化膜を備えること特徴とする。
第３の半導体装置は、シリコン酸化膜よりも熱的に安定
な金属酸化膜を含む絶縁膜とシリコンからなるゲート電
極と前記シリコンゲート電極側壁に酸化膜を有する半導
体装置において、窒素原子よりも原子半径の小さいＨｅ
またはＮｅからなる０族元素を含有する前記シリコンゲ
ート電極側壁酸化膜を備えること特徴とする。
【００２３】ここで前記第１及び第２及び第３の半導体
装置において、前記金属酸化膜を構成する金属は、Ｚｒ
若しくはＨｆの少なくとも１種であることが望ましい。
以上説明した本発明によれば、ゲート電極／金属絶縁膜
及び金属絶縁膜／Ｓｉ基板界面のラフネスの低減と、金
属絶縁膜の誘電率低下抑制の両立が可能となり、リーク
電流の少ない高信頼ＭＩＳ型半導体装置を提供すること
ができる。
装置において、前記金属酸化膜を構成する金属は、Ｚｒ
若しくはＨｆの少なくとも１種であることが望ましい。
以上説明した本発明によれば、ゲート電極／金属絶縁膜
及び金属絶縁膜／Ｓｉ基板界面のラフネスの低減と、金
属絶縁膜の誘電率低下抑制の両立が可能となり、リーク
電流の少ない高信頼ＭＩＳ型半導体装置を提供すること
ができる。
【００２４】
【発明の実施の形態】以下では、図面を参照しながら本
発明の具体的な実施例を基に、実施の形態を説明する。 （第１の実施例）本発明の概要を、ＭＩＳトランジスタ
形成を例にして説明する。まず、図１に示すように、単
結晶のｐ型シリコン基板１１の表面に、素子分離の役割
を果たす深い溝を形成し、ＣＶＤ法によりシリコン酸化
膜で埋め込み、素子分離領域１２を形成する。次に、図
２に示すように、ＺｒＯ２膜１４を形成する（前処理も
含めたＺｒＯ２膜の形成方法は、後で詳細に述べる）。
次に、図３に示すように、ＺｒＯ２膜１４の上部にポリ
シリコン膜１５をＣＶＤ法によって形成する（ＣＶＤ法
についても詳細に述べる）。次に、図４に示すように、
ポリシリコン１５上にフォトレジストパターン１６を形
成する。次に、図５に示すように、フォトレジストパタ
ーン１６をマスクとして、ポリシリコン膜１５を反応性
イオンエッチングし、第１のゲート電極１５を形成した
後、ゲート電極１５のエッジ領域の丸め酸化を行う。次
に砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ド
ーズ量２×１０１５ｃｍ−２の条件で行い活性化アニー
ルすることで、高不純物濃度のｎ＋型ゲート電極１５、
ｎ＋型ソース領域１７、ｎ＋型ドレイン領域１８を同時
に形成する（これについても後ほど詳細に述べる）。次
に、図６に示すように、全面に３００ｎｍのシリコン酸
化膜をＣＶＤ法により堆積し、ゲート電極側壁膜１９及
び層間絶縁膜１９を形成する。この後、層間絶縁膜１９
上にコンタクトホール形成用のフォトレジストパターン
（不図示）を形成し、これをマスクとして反応性イオン
エッチング法により層間絶縁膜１９をエッチングして、
コンタクトホールを開口する。最後に、全面にＡｌ膜を
スパッタ法により形成した後、これをパターニングし
て、ソース電極１１０、ドレイン電極１１１、および第
２のゲート電極１１２を形成してｎ型ＭＯＳトランジス
タが完成する。なお、本実施例では、ｎ型ＭＯＳトラン
ジスタの製造工程を示したが、ｐ型ＭＯＳトランジスタ
では導電型がｎ型とｐ型で入れ替わる点が異なるだけで
あり、基本的な製造工程はまったく同じである。
発明の具体的な実施例を基に、実施の形態を説明する。 （第１の実施例）本発明の概要を、ＭＩＳトランジスタ
形成を例にして説明する。まず、図１に示すように、単
結晶のｐ型シリコン基板１１の表面に、素子分離の役割
を果たす深い溝を形成し、ＣＶＤ法によりシリコン酸化
膜で埋め込み、素子分離領域１２を形成する。次に、図
２に示すように、ＺｒＯ２膜１４を形成する（前処理も
含めたＺｒＯ２膜の形成方法は、後で詳細に述べる）。
次に、図３に示すように、ＺｒＯ２膜１４の上部にポリ
シリコン膜１５をＣＶＤ法によって形成する（ＣＶＤ法
についても詳細に述べる）。次に、図４に示すように、
ポリシリコン１５上にフォトレジストパターン１６を形
成する。次に、図５に示すように、フォトレジストパタ
ーン１６をマスクとして、ポリシリコン膜１５を反応性
イオンエッチングし、第１のゲート電極１５を形成した
後、ゲート電極１５のエッジ領域の丸め酸化を行う。次
に砒素のイオン注入を、例えば加速電圧４０ｋｅＶ、ド
ーズ量２×１０１５ｃｍ−２の条件で行い活性化アニー
ルすることで、高不純物濃度のｎ＋型ゲート電極１５、
ｎ＋型ソース領域１７、ｎ＋型ドレイン領域１８を同時
に形成する（これについても後ほど詳細に述べる）。次
に、図６に示すように、全面に３００ｎｍのシリコン酸
化膜をＣＶＤ法により堆積し、ゲート電極側壁膜１９及
び層間絶縁膜１９を形成する。この後、層間絶縁膜１９
上にコンタクトホール形成用のフォトレジストパターン
（不図示）を形成し、これをマスクとして反応性イオン
エッチング法により層間絶縁膜１９をエッチングして、
コンタクトホールを開口する。最後に、全面にＡｌ膜を
スパッタ法により形成した後、これをパターニングし
て、ソース電極１１０、ドレイン電極１１１、および第
２のゲート電極１１２を形成してｎ型ＭＯＳトランジス
タが完成する。なお、本実施例では、ｎ型ＭＯＳトラン
ジスタの製造工程を示したが、ｐ型ＭＯＳトランジスタ
では導電型がｎ型とｐ型で入れ替わる点が異なるだけで
あり、基本的な製造工程はまったく同じである。
【００２５】ここでＺｒＯ２膜１４の形成工程の詳細を
説明する。まず、前処理としてシリコン・ウェハに対し
て表面汚染を効果的に除去するために、塩酸／オゾン水
処理を用いた。これによりＳｉ表面に約１ｎｍの化学的
に酸化膜（ＣｈｅｍｉｃａｌＯｘｉｄｅ膜）が形成され
る（ＥＯＴ低減のため、この後に希フッ酸処理を追加し
てもよい）。次に、前処理が終了したウェハをスパッタ
装置中へ搬送する。ウェハの温度を室温に保ち、ＺｒＯ
２ターゲットを用いてＡｒ／Ｏ２ガスＲＦプラズマ（４
００Ｗ）によるスパッタを行い、Ｃｈｅｍｉｃａｌ Ｏ
ｘｉｄｅ上に約２ｎｍのＺｒＯ２膜を形成した。
説明する。まず、前処理としてシリコン・ウェハに対し
て表面汚染を効果的に除去するために、塩酸／オゾン水
処理を用いた。これによりＳｉ表面に約１ｎｍの化学的
に酸化膜（ＣｈｅｍｉｃａｌＯｘｉｄｅ膜）が形成され
る（ＥＯＴ低減のため、この後に希フッ酸処理を追加し
てもよい）。次に、前処理が終了したウェハをスパッタ
装置中へ搬送する。ウェハの温度を室温に保ち、ＺｒＯ
２ターゲットを用いてＡｒ／Ｏ２ガスＲＦプラズマ（４
００Ｗ）によるスパッタを行い、Ｃｈｅｍｉｃａｌ Ｏ
ｘｉｄｅ上に約２ｎｍのＺｒＯ２膜を形成した。
【００２６】次にＺｒＯ２膜１４表面にシランガスを供
給してポリＳｉ層１５を堆積した。この時の堆積条件は
以下の通り。 バックグランド真空度：１３３×５．４×１０−１０Ｐ
ａ ・ＵＨＶ中で５００℃まで昇温（８．０×１０−１０Ｔ
ｏｒｒ） ・ＳｉＨ４ガスフロー１０分（ＳｉＨ４＝２０ｓｃｃ
ｍ、全圧１Ｔｏｒｒ） ・ＳｉＨ４ガス停止→降温
給してポリＳｉ層１５を堆積した。この時の堆積条件は
以下の通り。 バックグランド真空度：１３３×５．４×１０−１０Ｐ
ａ ・ＵＨＶ中で５００℃まで昇温（８．０×１０−１０Ｔ
ｏｒｒ） ・ＳｉＨ４ガスフロー１０分（ＳｉＨ４＝２０ｓｃｃ
ｍ、全圧１Ｔｏｒｒ） ・ＳｉＨ４ガス停止→降温
【００２７】ポリＳｉ堆積前後でのＺｒＯ２／ＳｉＯ２
積層膜の結合状態変化は、その場観察Ｘ線光電子分光法
（Ｉｎ−ｓｉｔｕ Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔ
ｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ； 以下Ｉｎ−ｓｉ
ｔｕ ＸＰＳと呼ぶ）により導出している。図７に各種
堆積条件でのＺｒ３ｄスペクトル変化を示す。Ｘ線源は
ＭｇＫα、光電子脱出角度は４５°で測定を行ってい
る。比較のため、堆積温度６００℃の結果も示す。Ｚｒ
３ｄスペクトルより、６００℃以上ではＺｒＳｉ ２が形
成されるが、５００℃ではシリサイド化しないことが分
かる。これはシランガスがＺｒＯ２表面で分解して水素
を形成し（ＳｉＨ４→ＳｉＨ２＋Ｈ２）、６００℃以上
ではＺｒＯ２膜を還元するとともにＳｉＨ２によるシリ
サイド化反応が起きているためである。これより、シラ
ンガスを用いたポリＳｉ堆積において、堆積初期は基板
温度を６００℃よりも下げておく必要がある。一旦Ｚｒ
Ｏ２表面をＳｉ層が覆えば、堆積温度を６００℃以上に
しても界面でのシリサイド化反応は起きない。
積層膜の結合状態変化は、その場観察Ｘ線光電子分光法
（Ｉｎ−ｓｉｔｕ Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔ
ｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ； 以下Ｉｎ−ｓｉ
ｔｕ ＸＰＳと呼ぶ）により導出している。図７に各種
堆積条件でのＺｒ３ｄスペクトル変化を示す。Ｘ線源は
ＭｇＫα、光電子脱出角度は４５°で測定を行ってい
る。比較のため、堆積温度６００℃の結果も示す。Ｚｒ
３ｄスペクトルより、６００℃以上ではＺｒＳｉ ２が形
成されるが、５００℃ではシリサイド化しないことが分
かる。これはシランガスがＺｒＯ２表面で分解して水素
を形成し（ＳｉＨ４→ＳｉＨ２＋Ｈ２）、６００℃以上
ではＺｒＯ２膜を還元するとともにＳｉＨ２によるシリ
サイド化反応が起きているためである。これより、シラ
ンガスを用いたポリＳｉ堆積において、堆積初期は基板
温度を６００℃よりも下げておく必要がある。一旦Ｚｒ
Ｏ２表面をＳｉ層が覆えば、堆積温度を６００℃以上に
しても界面でのシリサイド化反応は起きない。
【００２８】前記ポリＳｉ層１５堆積後、パターニング
によりゲート電極構造を形成する。ここで砒素のイオン
注入の前にＨｅのイオン注入、例えば加速電圧４０ｋｅ
Ｖ、ドーズ量２×１０１５ｃｍ−２の条件で行う。また
は更に加速電圧を高くして、ＺｒＯ２膜１４中までＨｅ
を注入してもよい。これにより活性化アニール時にポリ
Ｓｉ層１５からＺｒＯ２膜１４中にＨｅ原子を充分供給
することができ、界面でのＳｉＯ脱離・拡散を抑制でき
るため、ｐｏｌｙ−Ｓｉ／ＺｒＯ２界面でのシリサイド
化を抑制できる。
によりゲート電極構造を形成する。ここで砒素のイオン
注入の前にＨｅのイオン注入、例えば加速電圧４０ｋｅ
Ｖ、ドーズ量２×１０１５ｃｍ−２の条件で行う。また
は更に加速電圧を高くして、ＺｒＯ２膜１４中までＨｅ
を注入してもよい。これにより活性化アニール時にポリ
Ｓｉ層１５からＺｒＯ２膜１４中にＨｅ原子を充分供給
することができ、界面でのＳｉＯ脱離・拡散を抑制でき
るため、ｐｏｌｙ−Ｓｉ／ＺｒＯ２界面でのシリサイド
化を抑制できる。
【００２９】またＨｅイオン注入以外にも、Ｈｅプラズ
マ照射におけるｐｏｌｙ−Ｓｉ層１５中へのＨｅガスの
導入も可能である。その一例を示すと、たとえば容量結
合放電や誘導結合放電やＥＣＲ放電などによりＨｅガス
プラズマを生成する。電子密度の高い領域では電子温度
は５ｅＶとなり基板に照射されるイオンのエネルギーを
決定するシース電圧は１５ｅＶ程度となるため、約１５
ｅＶの高エネルギーイオンがポリＳｉ層１５へ照射され
る。この手法を用いても同様の改善効果を確認してい
る。
マ照射におけるｐｏｌｙ−Ｓｉ層１５中へのＨｅガスの
導入も可能である。その一例を示すと、たとえば容量結
合放電や誘導結合放電やＥＣＲ放電などによりＨｅガス
プラズマを生成する。電子密度の高い領域では電子温度
は５ｅＶとなり基板に照射されるイオンのエネルギーを
決定するシース電圧は１５ｅＶ程度となるため、約１５
ｅＶの高エネルギーイオンがポリＳｉ層１５へ照射され
る。この手法を用いても同様の改善効果を確認してい
る。
【００３０】加えてポリＳｉ層１５の堆積時にＨｅを導
入することも可能である。ゲート電極工程の一例を以下
に示す。 ＜ポリＳｉ堆積工程＞ バックグランド真空度：１３３×５．４×１０−１０Ｐ
ａ ・Ｈｅ中で５００℃まで昇温（Ｈｅ＝１ｓｌｍ、Ｈｅ圧
１０Ｔｏｒｒ） ・ＳｉＨ４ガス添加１０分（ＳｉＨ４／Ｈｅ＝２０／１
２０ｓｃｃｍ、全圧３Ｔｏｒｒ） ・ＳｉＨ４ガス停止→降温→Ｈｅガス停止 ＜活性化アニール工程＞ バックグランド真空度：５．４×１０−１０Ｔｏｒｒ ・Ｈｅ圧力：１Ｔｏｒｒ ・基板温度：９２０℃ ・加熱時間：１０分
入することも可能である。ゲート電極工程の一例を以下
に示す。 ＜ポリＳｉ堆積工程＞ バックグランド真空度：１３３×５．４×１０−１０Ｐ
ａ ・Ｈｅ中で５００℃まで昇温（Ｈｅ＝１ｓｌｍ、Ｈｅ圧
１０Ｔｏｒｒ） ・ＳｉＨ４ガス添加１０分（ＳｉＨ４／Ｈｅ＝２０／１
２０ｓｃｃｍ、全圧３Ｔｏｒｒ） ・ＳｉＨ４ガス停止→降温→Ｈｅガス停止 ＜活性化アニール工程＞ バックグランド真空度：５．４×１０−１０Ｔｏｒｒ ・Ｈｅ圧力：１Ｔｏｒｒ ・基板温度：９２０℃ ・加熱時間：１０分
【００３１】ポリＳｉ堆積＋活性化アニールによるＺｒ
Ｏ２／ＳｉＯ２積層膜の結合状態変化についても、Ｉｎ
−ｓｉｔｕ ＸＰＳを用いて評価している。図８に各種
ゲート電極工程でのＺｒ３ｄスペクトル変化を示す。比
較のため、堆積時にＨｅを添加しない場合（ＵＨＶ下）
の結果も併せて示す。これより、ポリＳｉ層越しでＨｅ
アニールを行うとＺｒＳｉ２ピークが増大し、シリサイ
ド化していることが分かる。これはポリＳｉ層が厚く、
Ｈｅ圧力が低いため、ＺｒＯ２膜中に充分な量のＨｅが
供給できないためで、この条件ではシリサイド化を完全
に抑制できない。しかしポリＳｉ層堆積前、堆積中及び
堆積後の雰囲気にＨｅを添加することで、あらかじめ充
分な量のＨｅをＺｒＯ２膜中に導入しておけば、その後
の高温アニール時における界面でのＳｉＯ脱離・拡散反
応を物理的に抑制することができ、界面劣化を抑えるこ
とが可能である。
Ｏ２／ＳｉＯ２積層膜の結合状態変化についても、Ｉｎ
−ｓｉｔｕ ＸＰＳを用いて評価している。図８に各種
ゲート電極工程でのＺｒ３ｄスペクトル変化を示す。比
較のため、堆積時にＨｅを添加しない場合（ＵＨＶ下）
の結果も併せて示す。これより、ポリＳｉ層越しでＨｅ
アニールを行うとＺｒＳｉ２ピークが増大し、シリサイ
ド化していることが分かる。これはポリＳｉ層が厚く、
Ｈｅ圧力が低いため、ＺｒＯ２膜中に充分な量のＨｅが
供給できないためで、この条件ではシリサイド化を完全
に抑制できない。しかしポリＳｉ層堆積前、堆積中及び
堆積後の雰囲気にＨｅを添加することで、あらかじめ充
分な量のＨｅをＺｒＯ２膜中に導入しておけば、その後
の高温アニール時における界面でのＳｉＯ脱離・拡散反
応を物理的に抑制することができ、界面劣化を抑えるこ
とが可能である。
【００３２】以上のことから、ポリＳｉ／ＺｒＯ２／Ｓ
ｉＯ２／Ｓｉ構造においてシリサイド化を抑制する条件
として、シランガスを用いる場合、堆積初期温度を６０
０度℃よりも低くし、更に活性化アニール前にＨｅをポ
リＳｉ層中若しくはＺｒＯ２膜中に導入しておくことが
必要となる。Ｈｅ添加によるシリサイド化抑制のメカニ
ズムについて図９を用いて説明する。従来方法では、Ｓ
ｉ＋ＳｉＯ２→２ＳｉＯ↑反応により界面でＳｉＯガス
を形成し、ＺｒＯ２膜中を拡散するＳｉＯガスがポリＳ
ｉ層に到達することでシリサイド化反応を引き起こす。
それに対しポリＳｉ層堆積前、堆積中、堆積後の雰囲気
中にＨｅを添加する本発明は、高温アニール前にポリＳ
ｉ／ＺｒＯ２／ＳｉＯ ２／Ｓｉ中に高濃度のＨｅが閉じ
込められているため、ＳｉＯ２／Ｓｉ界面から拡散しよ
うとするＳｉＯにＨｅが衝突し、物理的に拡散を押さえ
込む効果がある。同時にＨｅが熱的に振動する界面のＳ
ｉ−Ｏ結合を冷却するため（クエンチ効果）、ＳｉＯの
発生そのものを抑制している。また原子半径が小さいこ
とがＳｉＯ２中のＨｅの固溶限を大きくし、ＳｉＯのＳ
ｉＯ２中拡散を更に抑制できる。加えてＨｅは不活性ガ
スであるため、添加ガスそのものによる酸化・還元反応
が起きないため、ゲート絶縁膜の膜質を劣化させること
がない。
ｉＯ２／Ｓｉ構造においてシリサイド化を抑制する条件
として、シランガスを用いる場合、堆積初期温度を６０
０度℃よりも低くし、更に活性化アニール前にＨｅをポ
リＳｉ層中若しくはＺｒＯ２膜中に導入しておくことが
必要となる。Ｈｅ添加によるシリサイド化抑制のメカニ
ズムについて図９を用いて説明する。従来方法では、Ｓ
ｉ＋ＳｉＯ２→２ＳｉＯ↑反応により界面でＳｉＯガス
を形成し、ＺｒＯ２膜中を拡散するＳｉＯガスがポリＳ
ｉ層に到達することでシリサイド化反応を引き起こす。
それに対しポリＳｉ層堆積前、堆積中、堆積後の雰囲気
中にＨｅを添加する本発明は、高温アニール前にポリＳ
ｉ／ＺｒＯ２／ＳｉＯ ２／Ｓｉ中に高濃度のＨｅが閉じ
込められているため、ＳｉＯ２／Ｓｉ界面から拡散しよ
うとするＳｉＯにＨｅが衝突し、物理的に拡散を押さえ
込む効果がある。同時にＨｅが熱的に振動する界面のＳ
ｉ−Ｏ結合を冷却するため（クエンチ効果）、ＳｉＯの
発生そのものを抑制している。また原子半径が小さいこ
とがＳｉＯ２中のＨｅの固溶限を大きくし、ＳｉＯのＳ
ｉＯ２中拡散を更に抑制できる。加えてＨｅは不活性ガ
スであるため、添加ガスそのものによる酸化・還元反応
が起きないため、ゲート絶縁膜の膜質を劣化させること
がない。
【００３３】上記結果は主にＺｒＯ２膜に関して記載し
ているが、ＨｆＯ２膜でも同様の改善効果を確認してい
る。また本発明はポリＳｉゲートに限ることなく、ポリ
ＳｉＧｅ等のＳｉ原子を含む全てのゲート電極材料にお
いても有効である。本実施例では、ｐｏｌｙ−Ｓｉ／Ｚ
ｒＯ２／ＳｉＯ２／Ｓｉ構造への導入元素としてＨｅを
用いた場合の結果を主に示したが、窒素原子よりも原子
半径の小さいＮｅ及びそれらの混合ガスでも同様の改善
効果を確認している。更にこれらのＨｅまたはＮｅを窒
素ガス若しくは窒素原子よりも原子半径の大きい希ガス
（Ａｒ、Ｋｒ、Ｘｅなど）で希釈しても、その効果は維
持される。
ているが、ＨｆＯ２膜でも同様の改善効果を確認してい
る。また本発明はポリＳｉゲートに限ることなく、ポリ
ＳｉＧｅ等のＳｉ原子を含む全てのゲート電極材料にお
いても有効である。本実施例では、ｐｏｌｙ−Ｓｉ／Ｚ
ｒＯ２／ＳｉＯ２／Ｓｉ構造への導入元素としてＨｅを
用いた場合の結果を主に示したが、窒素原子よりも原子
半径の小さいＮｅ及びそれらの混合ガスでも同様の改善
効果を確認している。更にこれらのＨｅまたはＮｅを窒
素ガス若しくは窒素原子よりも原子半径の大きい希ガス
（Ａｒ、Ｋｒ、Ｘｅなど）で希釈しても、その効果は維
持される。
【００３４】本実施例では主にＺｒＯ２膜及びＨｆＯ２
膜について述べたが、それらのシリケート膜、酸窒化
膜、窒化膜、混合膜及び各種積層膜においても同様の効
果が得られる。加えてＳｉＯ２膜よりも熱的に安定な金
属絶縁膜に全て適用可能である。なぜならばシリサイド
化はＳｉＯ２の熱破壊に伴い発生したＳｉＯガスをトリ
ガーとしているため、ＳｉＯ２よりも安定な絶縁膜であ
れば同様のメカニズムでシリサイド化を抑制できる。即
ち安定な金属絶縁膜として、ＢｅＯ、ＭｇＯ、ＣａＯ、
ＳｒＯ、ＢａＯ、Ｙ２Ｏ３、ＣｅＯ２、ＰｒｘＯｙ、Ｎ
ｄ２Ｏ３、ＴｈＯ ２、ＲｕＯ２、ＩｒＯ２、Ａｌ
２Ｏ３、Ｉｎ２Ｏ３などにも本発明は適用可能であり、
それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び
各種積層膜にも有効である。更にこれらの金属絶縁膜の
成膜手法に依らず、スパッタ以外にＡＬＣＶＤ（Ａｔｏ
ｍｉｃ Ｌａｙｅｒ ＣＶＤ）、蒸着及びプラズマＣＶ
Ｄ等で形成した金属絶縁膜であっても同様の効果を得る
ことができる。
膜について述べたが、それらのシリケート膜、酸窒化
膜、窒化膜、混合膜及び各種積層膜においても同様の効
果が得られる。加えてＳｉＯ２膜よりも熱的に安定な金
属絶縁膜に全て適用可能である。なぜならばシリサイド
化はＳｉＯ２の熱破壊に伴い発生したＳｉＯガスをトリ
ガーとしているため、ＳｉＯ２よりも安定な絶縁膜であ
れば同様のメカニズムでシリサイド化を抑制できる。即
ち安定な金属絶縁膜として、ＢｅＯ、ＭｇＯ、ＣａＯ、
ＳｒＯ、ＢａＯ、Ｙ２Ｏ３、ＣｅＯ２、ＰｒｘＯｙ、Ｎ
ｄ２Ｏ３、ＴｈＯ ２、ＲｕＯ２、ＩｒＯ２、Ａｌ
２Ｏ３、Ｉｎ２Ｏ３などにも本発明は適用可能であり、
それらのシリケート膜、酸窒化膜、窒化膜、混合膜及び
各種積層膜にも有効である。更にこれらの金属絶縁膜の
成膜手法に依らず、スパッタ以外にＡＬＣＶＤ（Ａｔｏ
ｍｉｃ Ｌａｙｅｒ ＣＶＤ）、蒸着及びプラズマＣＶ
Ｄ等で形成した金属絶縁膜であっても同様の効果を得る
ことができる。
【００３５】（第２の実施例）本発明の第２の実施例に
係わるＭＩＳトランジスタの素子構造は、第１の実施例
と同様なので詳細な説明は省略する。本実施例は、Ｚｒ
Ｏ２膜形成工程が第１の実施例と異なる。そこで、この
形成工程について図２を用いて説明する。まず、前処理
としてシリコン・ウェハに対して表面汚染を効果的に除
去するために、塩酸／オゾン水処理を用いた。これによ
りＳｉ表面に約１ｎｍのＣｈｅｍｉｃａｌ Ｏｘｉｄｅ
が形成される（ＥＯＴ低減のため、この後に希フッ酸処
理を追加してもよい）。次に、前処理が終了したウェハ
をスパッタ装置中へ搬送する。次にウェハの温度を室温
に保ち、ＮｅガスＲＦプラズマ照射（４００Ｗ）により
Ｃｈｅｍｉｃａｌ ｏｘｉｄｅ越しにＳｉ基板１１中へ
Ｎｅを注入する。続いてＺｒＯ２ターゲットを用いてＮ
ｅ／Ｏ２ガスＲＦプラズマ（４００Ｗ）によるスパッタ
を行い、Ｃｈｅｍｉｃａｌ Ｏｘｉｄｅ上に約２ｎｍの
ＺｒＯ２膜１４を形成した。
係わるＭＩＳトランジスタの素子構造は、第１の実施例
と同様なので詳細な説明は省略する。本実施例は、Ｚｒ
Ｏ２膜形成工程が第１の実施例と異なる。そこで、この
形成工程について図２を用いて説明する。まず、前処理
としてシリコン・ウェハに対して表面汚染を効果的に除
去するために、塩酸／オゾン水処理を用いた。これによ
りＳｉ表面に約１ｎｍのＣｈｅｍｉｃａｌ Ｏｘｉｄｅ
が形成される（ＥＯＴ低減のため、この後に希フッ酸処
理を追加してもよい）。次に、前処理が終了したウェハ
をスパッタ装置中へ搬送する。次にウェハの温度を室温
に保ち、ＮｅガスＲＦプラズマ照射（４００Ｗ）により
Ｃｈｅｍｉｃａｌ ｏｘｉｄｅ越しにＳｉ基板１１中へ
Ｎｅを注入する。続いてＺｒＯ２ターゲットを用いてＮ
ｅ／Ｏ２ガスＲＦプラズマ（４００Ｗ）によるスパッタ
を行い、Ｃｈｅｍｉｃａｌ Ｏｘｉｄｅ上に約２ｎｍの
ＺｒＯ２膜１４を形成した。
【００３６】これにより、ＺｒＯ２膜中及びＺｒＯ２／
ＳｉＯ２／Ｓｉ基板界面に高濃度のＮｅを導入すること
ができ、高温アニール時のＳｉＯ脱離の抑制が可能とな
る。更にこれらの金属絶縁膜の成膜手法に依らず、スパ
ッタ以外にＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃ
ＶＤ）、蒸着及びプラズマＣＶＤ等で形成した金属絶縁
膜であっても、成膜雰囲気中Ｎｅ添加による改善効果を
得ることができる。またＺｒＯ２膜１４形成後にＮｅプ
ラズマ照射を行ってもよい。但し本実施例で述べたプラ
ズマ照射における絶縁膜中へのＨｅまたはＮｅの導入に
関しては電子温度の非常に低いプラズマである事が望ま
しい。その一例を示すと、たとえば容量結合放電や誘導
結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズ
マを生成する。電子密度の高い領域では電子温度は５ｅ
Ｖとなり基板に照射されるイオンのエネルギーを決定す
るシース電圧は１５ｅＶ程度となってしまい約１５ｅＶ
の高エネルギーイオンが基板へ照射されダメージが生じ
てしまう。一方、その領域から十分離れた電子温度が１
ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そ
こにおけるイオンのエネルギーは約３ｅＶとなる。よっ
てその領域に基板を設置することで基板にダメージを与
えることなく表面近傍を活性化してＨｅまたはＮｅの注
入を行う事が可能となる。
ＳｉＯ２／Ｓｉ基板界面に高濃度のＮｅを導入すること
ができ、高温アニール時のＳｉＯ脱離の抑制が可能とな
る。更にこれらの金属絶縁膜の成膜手法に依らず、スパ
ッタ以外にＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃ
ＶＤ）、蒸着及びプラズマＣＶＤ等で形成した金属絶縁
膜であっても、成膜雰囲気中Ｎｅ添加による改善効果を
得ることができる。またＺｒＯ２膜１４形成後にＮｅプ
ラズマ照射を行ってもよい。但し本実施例で述べたプラ
ズマ照射における絶縁膜中へのＨｅまたはＮｅの導入に
関しては電子温度の非常に低いプラズマである事が望ま
しい。その一例を示すと、たとえば容量結合放電や誘導
結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズ
マを生成する。電子密度の高い領域では電子温度は５ｅ
Ｖとなり基板に照射されるイオンのエネルギーを決定す
るシース電圧は１５ｅＶ程度となってしまい約１５ｅＶ
の高エネルギーイオンが基板へ照射されダメージが生じ
てしまう。一方、その領域から十分離れた電子温度が１
ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そ
こにおけるイオンのエネルギーは約３ｅＶとなる。よっ
てその領域に基板を設置することで基板にダメージを与
えることなく表面近傍を活性化してＨｅまたはＮｅの注
入を行う事が可能となる。
【００３７】加えてＮｅプラズマ照射の代わりにＮｅイ
オン注入、或いはＮｅアニールを行ってもよい。但しイ
オン注入を用いる場合は加速エネルギーを低くしてダメ
ージを低減すると共に、ポストアニールによる欠陥修復
が必要となる。これら一連の工程における作用は実施例
１の場合と基本的に同じであり、全ての半導体工程にお
いて実施例１で述べたのと同じ考え方に従い、特に金属
絶縁膜形成工程において有効である。
オン注入、或いはＮｅアニールを行ってもよい。但しイ
オン注入を用いる場合は加速エネルギーを低くしてダメ
ージを低減すると共に、ポストアニールによる欠陥修復
が必要となる。これら一連の工程における作用は実施例
１の場合と基本的に同じであり、全ての半導体工程にお
いて実施例１で述べたのと同じ考え方に従い、特に金属
絶縁膜形成工程において有効である。
【００３８】（第３の実施例）本発明の第３の実施例に
係わるＭＩＳトランジスタの素子構造は、第１及び第２
の実施例と同様なので詳細な説明は省略する。本実施例
は、ポリＳｉ電極周辺工程が第１及び第２の実施例と異
なる。そこで、この形成工程について図４、図５及び図
６を用いて説明する。
係わるＭＩＳトランジスタの素子構造は、第１及び第２
の実施例と同様なので詳細な説明は省略する。本実施例
は、ポリＳｉ電極周辺工程が第１及び第２の実施例と異
なる。そこで、この形成工程について図４、図５及び図
６を用いて説明する。
【００３９】まずＺｒＯ２膜１４上にポリＳｉ層１５を
堆積後、レジストパターン１６を形成しゲート電極形成
のためのエッチングをＨＣｌ／Ｃｌ２／Ｏ２のプラズマ
を用いて行う。その後ＴＥＯＳ／Ｏ３系のＣＶＤにより
ゲート電極周りに酸化膜１９を形成する。この成膜中に
Ｈｅガスを添加することにより該酸化膜１９にＨｅガス
が含まれる。これによりこの後にソースドレイン領域１
７，１８の活性化アニールを行う場合にＺｒＯ２膜１４
とポリＳｉ層１５の界面と該酸化膜１９とが接触する部
分でのＳｉＯガスの発生・拡散が抑止され、それをトリ
ガーとするシリサイド化を防ぐ事が出来る。また別の電
極形成工程として以下の方法も挙げられる。ＺｒＯ２膜
１４上にポリＳｉ層１５を堆積後、レジストパターン１
６を形成しゲート電極形成のためのエッチングをＨＢｒ
系のプラズマを用いて行う。その後ＺｒＯ２膜１４とｐ
ｏｌｙ−Ｓｉ層１５の界面のポリＳｉ層１５側のエッジ
を丸めるために酸化を行う。その際にＨｅガスを添加す
ることにより丸まったエッジ部分の酸化膜層中にＨｅガ
スが添加される。たとえば具体的には酸素１０％とＨｅ
９０％の圧力常圧下で温度８００度３０秒の酸化を行
う。これによりこの後の工程におけるソースドレイン領
域１７，１８の活性化アニール時に前記界面のエッジ部
分におけるシリサイド化を防ぐ事が出来る。
堆積後、レジストパターン１６を形成しゲート電極形成
のためのエッチングをＨＣｌ／Ｃｌ２／Ｏ２のプラズマ
を用いて行う。その後ＴＥＯＳ／Ｏ３系のＣＶＤにより
ゲート電極周りに酸化膜１９を形成する。この成膜中に
Ｈｅガスを添加することにより該酸化膜１９にＨｅガス
が含まれる。これによりこの後にソースドレイン領域１
７，１８の活性化アニールを行う場合にＺｒＯ２膜１４
とポリＳｉ層１５の界面と該酸化膜１９とが接触する部
分でのＳｉＯガスの発生・拡散が抑止され、それをトリ
ガーとするシリサイド化を防ぐ事が出来る。また別の電
極形成工程として以下の方法も挙げられる。ＺｒＯ２膜
１４上にポリＳｉ層１５を堆積後、レジストパターン１
６を形成しゲート電極形成のためのエッチングをＨＢｒ
系のプラズマを用いて行う。その後ＺｒＯ２膜１４とｐ
ｏｌｙ−Ｓｉ層１５の界面のポリＳｉ層１５側のエッジ
を丸めるために酸化を行う。その際にＨｅガスを添加す
ることにより丸まったエッジ部分の酸化膜層中にＨｅガ
スが添加される。たとえば具体的には酸素１０％とＨｅ
９０％の圧力常圧下で温度８００度３０秒の酸化を行
う。これによりこの後の工程におけるソースドレイン領
域１７，１８の活性化アニール時に前記界面のエッジ部
分におけるシリサイド化を防ぐ事が出来る。
【００４０】またゲート電極周辺の絶縁膜１９及びエッ
ジ部分の酸化膜層へのＨｅ添加は、Ｈｅプラズマ照射を
用いて行ってもよい。但し本実施例で述べたプラズマ照
射におけるゲート電極周辺へのＨｅまたはＮｅの導入に
関しては電子温度の非常に低いプラズマである事が望ま
しい。その一例を示すと、たとえば容量結合放電や誘導
結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズ
マを生成する。電子密度の高い領域では電子温度は５ｅ
Ｖとなり基板に照射されるイオンのエネルギーを決定す
るシース電圧は１５ｅＶ程度となってしまい約１５ｅＶ
の高エネルギーイオンが基板へ照射されダメージが生じ
てしまう。一方、その領域から十分離れた電子温度が１
ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そ
こにおけるイオンのエネルギーは約３ｅＶとなる。よっ
てその領域に基板を設置することで基板にダメージを与
えることなく表面近傍を活性化してＨｅまたはＮｅの注
入を行う事が可能となる。
ジ部分の酸化膜層へのＨｅ添加は、Ｈｅプラズマ照射を
用いて行ってもよい。但し本実施例で述べたプラズマ照
射におけるゲート電極周辺へのＨｅまたはＮｅの導入に
関しては電子温度の非常に低いプラズマである事が望ま
しい。その一例を示すと、たとえば容量結合放電や誘導
結合放電やＥＣＲ放電などによりＨｅまたはＮｅプラズ
マを生成する。電子密度の高い領域では電子温度は５ｅ
Ｖとなり基板に照射されるイオンのエネルギーを決定す
るシース電圧は１５ｅＶ程度となってしまい約１５ｅＶ
の高エネルギーイオンが基板へ照射されダメージが生じ
てしまう。一方、その領域から十分離れた電子温度が１
ｅＶ以下の領域ではシース電圧が３ｅＶ程度となる。そ
こにおけるイオンのエネルギーは約３ｅＶとなる。よっ
てその領域に基板を設置することで基板にダメージを与
えることなく表面近傍を活性化してＨｅまたはＮｅの注
入を行う事が可能となる。
【００４１】加えてＨｅプラズマ照射の代わりにＨｅイ
オン注入、或いはＨｅアニールを行ってもよい。但しイ
オン注入を用いる場合は加速エネルギーを低くしてダメ
ージを低減すると共に、ポストアニールによる欠陥修復
が必要となる。これら一連の工程における作用は実施例
１の場合と基本的に同じであり、全ての半導体工程にお
いて実施例１で述べたのと同じ考え方に従い、特にゲー
ト電極周辺工程において有効である。
オン注入、或いはＨｅアニールを行ってもよい。但しイ
オン注入を用いる場合は加速エネルギーを低くしてダメ
ージを低減すると共に、ポストアニールによる欠陥修復
が必要となる。これら一連の工程における作用は実施例
１の場合と基本的に同じであり、全ての半導体工程にお
いて実施例１で述べたのと同じ考え方に従い、特にゲー
ト電極周辺工程において有効である。
【００４２】次に本発明の半導体装置について説明す
る。第１及び第２の実施例においてポリＳｉ／ＺｒＯ２
／ＳｉＯ２／Ｓｉ中に高濃度のＨｅ或いはＮｅが取り込
まれる。これらのＨｅまたはＮｅはポリＳｉ／ＺｒＯ２
／ＳｉＯ２／Ｓｉの両界面の歪んだネットワークを広
げ、応力を緩和すると共に、結合の熱的振動を冷却する
効果、加えてｐｏｌｙ−Ｓｉ中の粒界に偏析することで
水素或いはボロン等の不純物の拡散を防止する効果があ
る。またＳｉ基板中のＨｅも同様の効果を示すと共に、
基板の熱伝導効率を高めることで、モビリティーを向上
することもできる。更に第３の実施例においてゲート周
辺の堆積絶縁膜中に取り込まれたＨｅ或いはＮｅは、堆
積絶縁膜からの水素及び炭素の等の不純物拡散を防ぐこ
とができる。これよりＺｒＯ２膜周辺にＨｅを添加する
ことで界面準位及び固定電荷が低減されるだけでなく、
電気的ストレスにも強く、高信頼ゲート絶縁膜とするこ
とができる。以上のことから、界面酸化膜厚増加抑制と
シリサイド化抑制を両立させつつ高信頼ゲート絶縁膜を
得るためには、高温熱処理工程前に、金属絶縁膜を取り
囲む領域に窒素原子よりも原子半径の小さいＨｅまたは
Ｎｅを高濃度導入しておくことが効果的である。このよ
うなプロセス雰囲気及び膜構造の制御は、ゲート絶縁膜
がＳｉＯ２膜よりも熱的に安定な金属酸化物を含む場合
に、特に有効性が高い。
る。第１及び第２の実施例においてポリＳｉ／ＺｒＯ２
／ＳｉＯ２／Ｓｉ中に高濃度のＨｅ或いはＮｅが取り込
まれる。これらのＨｅまたはＮｅはポリＳｉ／ＺｒＯ２
／ＳｉＯ２／Ｓｉの両界面の歪んだネットワークを広
げ、応力を緩和すると共に、結合の熱的振動を冷却する
効果、加えてｐｏｌｙ−Ｓｉ中の粒界に偏析することで
水素或いはボロン等の不純物の拡散を防止する効果があ
る。またＳｉ基板中のＨｅも同様の効果を示すと共に、
基板の熱伝導効率を高めることで、モビリティーを向上
することもできる。更に第３の実施例においてゲート周
辺の堆積絶縁膜中に取り込まれたＨｅ或いはＮｅは、堆
積絶縁膜からの水素及び炭素の等の不純物拡散を防ぐこ
とができる。これよりＺｒＯ２膜周辺にＨｅを添加する
ことで界面準位及び固定電荷が低減されるだけでなく、
電気的ストレスにも強く、高信頼ゲート絶縁膜とするこ
とができる。以上のことから、界面酸化膜厚増加抑制と
シリサイド化抑制を両立させつつ高信頼ゲート絶縁膜を
得るためには、高温熱処理工程前に、金属絶縁膜を取り
囲む領域に窒素原子よりも原子半径の小さいＨｅまたは
Ｎｅを高濃度導入しておくことが効果的である。このよ
うなプロセス雰囲気及び膜構造の制御は、ゲート絶縁膜
がＳｉＯ２膜よりも熱的に安定な金属酸化物を含む場合
に、特に有効性が高い。
【００４３】なお、上記でも述べたように、希ガスの中
には、Ａｒ、Ｘｅ、Ｋｒなどもあるが、本発明において
は、窒素原子よりも原子半径の小さいＨｅまたはＮｅガ
スが必要であり、Ａｒ、Ｘｅ、Ｋｒを導入した場合、上
述した効果が期待できない。但し、ＨｅまたはＮｅガス
とＡｒ、Ｘｅ、Ｋｒガスを併用して用いることは可能で
ある。また、本発明において、特に金属絶縁膜／Ｓｉ基
板界面のラフネスの低減でき、その界面におけるリーク
電流を少なくできるため、たとえば、上述したＭＩＳ構
造の半導体装置をメモリたとえば不揮発性メモリ所謂金
属絶縁膜中にフローティングゲートを設けてメモリ機能
を持たせたときは、その効果は絶大である。
には、Ａｒ、Ｘｅ、Ｋｒなどもあるが、本発明において
は、窒素原子よりも原子半径の小さいＨｅまたはＮｅガ
スが必要であり、Ａｒ、Ｘｅ、Ｋｒを導入した場合、上
述した効果が期待できない。但し、ＨｅまたはＮｅガス
とＡｒ、Ｘｅ、Ｋｒガスを併用して用いることは可能で
ある。また、本発明において、特に金属絶縁膜／Ｓｉ基
板界面のラフネスの低減でき、その界面におけるリーク
電流を少なくできるため、たとえば、上述したＭＩＳ構
造の半導体装置をメモリたとえば不揮発性メモリ所謂金
属絶縁膜中にフローティングゲートを設けてメモリ機能
を持たせたときは、その効果は絶大である。
【００４４】
【発明の効果】以上述べたごとく、本発明によれば、ゲ
ート電極／金属絶縁膜及び金属絶縁膜／Ｓｉ基板界面の
ラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立
が可能となり、リーク電流の少ない高信頼ＭＩＳ型半導
体装置を提供することができる。
ート電極／金属絶縁膜及び金属絶縁膜／Ｓｉ基板界面の
ラフネスの低減と、金属絶縁膜の誘電率低下抑制の両立
が可能となり、リーク電流の少ない高信頼ＭＩＳ型半導
体装置を提供することができる。
本発明のｎ型ＭＯＳトランジスタの製造工程を示す断面
図。
図。
【図１】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図２】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図３】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図４】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図５】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図６】本発明のｎ型ＭＯＳトランジスタの製造工程を
示す断面図。
示す断面図。
【図７】本発明の第１の実施例に係わる各種堆積条件で
のＺｒ３ｄスペクトル変化を示す図。
のＺｒ３ｄスペクトル変化を示す図。
【図８】本発明の第１の実施例に係わる各種ゲート電極
工程でのＺｒ３ｄスペクトル変化を示す図。
工程でのＺｒ３ｄスペクトル変化を示す図。
【図９】本発明の第１の実施例に係わる作用の説明する
ための図。
ための図。
１１…ｐ型シリコン基板
１２…素子分離用の溝
１３…シリコン酸化膜（素子分離領域）
１４…ＺｒＯ２膜
１５…ポリシリコン膜
１６…フォトレジストパターン
１７…ｎ＋型ソース領域
１８…ｎ＋型ドレイン領域
１９…シリコン酸化膜（層間絶縁膜）
１１０…ソース電極（金属電極）
１１１…ドレイン電極（金属電極）
１１２…ゲート電極（金属電極）
フロントページの続き
Ｆターム(参考） 5F058 BA20 BC03 BC20 BE10 BF14
BJ01
5F140 AA00 AA19 AA24 AB03 BA01
BD01 BD04 BD05 BD11 BD13
BD17 BE01 BE05 BE09 BE10
BE15 BF01 BF04 BF38 BG08
BG12 BG28 BG31 BG38 BG42
BG43 BG44 BG50 BJ01 BJ05
BJ23 BK13 BK21 BK25 BK29
CB04 CC03 CC04 CC12 CF07
Claims (24)
- 【請求項１】シリコン基板上に、シリコン酸化膜よりも
熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半
導体装置を製造する際に、前記絶縁膜形成前に前記シリ
コン基板中に窒素原子よりも原子半径の小さいＨｅまた
はＮｅを導入する工程を備えることを特徴とする半導体
装置の製造方法。 - 【請求項２】前記ＨｅまたはＮｅ導入工程は、Ｈｅまた
はＮｅ雰囲気中で前記シリコン基板を加熱することを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記ＨｅまたはＮｅ導入工程は、前記シリ
コン基板中にイオン注入により行なうことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】前記ＨｅまたはＮｅ導入工程は、シリコン
基板中にプラズマ照射により注入することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項５】シリコン基板上に、シリコン酸化膜よりも
熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半
導体装置を製造する際に、前記絶縁膜中に窒素原子より
も原子半径の小さいＨｅまたはＮｅを導入する工程を備
えることを特徴とする半導体装置の製造方法。 - 【請求項６】前記ＨｅまたはＮｅ導入工程は、前記絶縁
膜堆積中の雰囲気にＨｅまたはＮｅを添加することを特
徴する請求項５記載の半導体装置の製造方法。 - 【請求項７】前記ＨｅまたはＮｅ導入工程は、前記絶縁
膜中にイオン注入により行なうことを特徴とする請求項
５記載の半導体装置の製造方法。 - 【請求項８】?前記ＨｅまたはＮｅ導入工程は、前記絶
縁膜中にＨｅまたはＮｅをプラズマ照射により注入する
ことを特徴とする請求項５記載の半導体装置の製造方
法。 - 【請求項９】シリコン基板上に、シリコン酸化膜よりも
熱的に安定な金属酸化膜を含む絶縁膜を形成してなる半
導体装置を製造する際に、前記絶縁膜表面に、窒素原子
よりも原子半径の小さいＨｅまたはＮｅを導入したシリ
コン層又はＳｉＧｅ層のどちらかひとつを形成する工程
を備えることを特徴とする半導体装置の製造方法。 - 【請求項１０】前記シリコン層又はＳｉＧｅ層のどちら
かひとつを形成する工程は、昇温、シランガスフロー或
いは降温雰囲気中にＨｅまたはＮｅを導入することを特
徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１１】前記シリコン層又はＳｉＧｅ層のどちら
かひとつを形成する工程は、シランガスを用いて堆積し
たシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをイオ
ン注入することを特徴とする請求項９記載の半導体装置
の製造方法。 - 【請求項１２】前記シリコン層又はＳｉＧｅ層のどちら
かひとつを形成する工程は、シランガスを用いて堆積し
たシリコン層又はＳｉＧｅ層中にＨｅまたはＮｅをプラ
ズマ照射により注入することを特徴とする請求項９記載
の半導体装置の製造方法。 - 【請求項１３】前記シランガスを用いて前記シリコン層
又はＳｉＧｅ層のどちらかひとつを形成する工程は、堆
積初期に６００℃より低い温度でシランガスを流すこと
を特徴とする請求項９記載の半導体装置の製造方法。 - 【請求項１４】シリコン基板上に、シリコン酸化膜より
も熱的に安定な金属酸化膜を含む絶縁膜を形成し、この
絶縁膜上にシリコン層又はＳｉＧｅ層のどちらかひとつ
を形成してなる半導体装置を製造する際に、前記絶縁膜
と前記シリコン層又はＳｉＧｅ層の側壁に窒素原子より
も原子半径の小さいＨｅまたはＮｅを導入した側壁絶縁
膜を形成する工程を備えることを特徴とする半導体装置
の製造方法。? - 【請求項１５】前記側壁絶縁膜の形成工程は、前記側壁
膜堆積雰囲気中にＨｅまたはＮｅを添加することを特徴
とする請求項１４の半導体装置の製造方法。 - 【請求項１６】前記側壁の絶縁膜形成工程は、側壁膜堆
積後にＨｅまたはＮｅをイオン注入することを特徴とす
る請求項１４の半導体装置の製造方法。 - 【請求項１７】前記側壁絶縁膜の形成工程は、側壁膜堆
積後にＨｅまたはＮｅをプラズマ照射により注入するこ
とを特徴とする請求項１４の半導体装置の製造方法。 - 【請求項１８】シリコン基板上に、シリコン酸化膜より
も熱的に安定な金属酸化膜を含む絶縁膜を形成してなる
半導体装置を製造する際に、前記絶縁膜上に窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを導入したシリコ
ン層又はＳｉＧｅ層のどちらかひとつを形成する工程
と、前記絶縁膜と前記シリコン層をエッチングしてゲー
ト電極を形成する工程と、前記シリコン層を窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガス
雰囲気中で酸化する工程を備えたことを特徴とする半導
体装置の製造方法。 - 【請求項１９】シリコン酸化膜よりも熱的に安定な金属
酸化膜を含む絶縁膜を有する半導体装置において、前記
絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたは
Ｎｅを導入したシリコン層又はＳｉＧｅ層のどちらかひ
とつを形成する工程と前記絶縁膜と前記シリコン層をエ
ッチングしてゲート電極を形成する工程と前記シリコン
層を酸化する工程と前記シリコン酸化膜を窒素原子より
も原子半径の小さいＨｅまたはＮｅを含んだプラズマを
照射する工程を特徴とする半導体装置の製造方法。 - 【請求項２０】シリコン基板上に、シリコン酸化膜より
も熱的に安定な金属酸化膜を含む絶縁膜を形成してなる
半導体装置を製造する際に、前記絶縁膜上に窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを導入したシリコ
ン層又はＳｉＧｅ層のどちらかひとつを形成する工程
と、前記絶縁膜と前記シリコン層をエッチングしてゲー
ト電極を形成する工程と、前記シリコン層を窒素原子よ
りも原子半径の小さいＨｅまたはＮｅを含んだ酸化ガス
プラズマ雰囲気中で酸化する工程を備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２１】シリコン基板上に、シリコン酸化膜より
も熱的に安定な金属酸化膜を含む絶縁膜を設けてなる半
導体装置において、前記絶縁膜下に窒素原子よりも原子
半径の小さいＨｅまたはＮｅを含有するシリコン基板を
備えること特徴とする半導体装置。 - 【請求項２２】シリコン酸化膜よりも熱的に安定な金属
酸化膜を含む絶縁膜を有する半導体装置において、前記
絶縁膜上に窒素原子よりも原子半径の小さいＨｅまたは
Ｎｅを含有するシリコン層又はＳｉＧｅ層のどちらかひ
とつを備えること特徴とする半導体装置。 - 【請求項２３】シリコン酸化膜よりも熱的に安定な金属
酸化膜を含む絶縁膜とシリコンからなるゲート電極と前
記シリコンゲート電極側壁に酸化膜を有する半導体装置
において、窒素原子よりも原子半径の小さいＨｅまたは
Ｎｅを含有する前記シリコンゲート電極側壁酸化膜を備
えること特徴とする半導体装置。 - 【請求項２４】前記金属酸化膜を構成する金属は、Ｚｒ
若しくはＨｆの少なくとも１種であることを特徴とする
請求項２１又は２２又は２３の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094149A JP3833956B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
| US10/241,456 US6800519B2 (en) | 2001-09-27 | 2002-09-12 | Semiconductor device and method of manufacturing the same |
| US10/846,644 US7422953B2 (en) | 2001-09-27 | 2004-05-17 | Semiconductor device and method of manufacturing the same |
| US12/122,424 US7737511B2 (en) | 2001-09-27 | 2008-05-16 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094149A JP3833956B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297829A true JP2003297829A (ja) | 2003-10-17 |
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ID=29386910
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|---|---|---|---|
| JP2002094149A Expired - Fee Related JP3833956B2 (ja) | 2001-09-27 | 2002-03-29 | 半導体装置の製造方法及び半導体装置 |
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|---|---|
| JP (1) | JP3833956B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210038A (ja) * | 2003-12-26 | 2005-08-04 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2006108439A (ja) * | 2004-10-06 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体装置 |
-
2002
- 2002-03-29 JP JP2002094149A patent/JP3833956B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210038A (ja) * | 2003-12-26 | 2005-08-04 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| JP2006108439A (ja) * | 2004-10-06 | 2006-04-20 | Samsung Electronics Co Ltd | 半導体装置 |
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