JP4007864B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に酸化ハフニウムなどの高誘電体材料を用いて形成されたゲート絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の加工技術の進歩に伴い、個々の半導体素子はますます微細化されている。それとともに、トランジスタ構造も微細化され、そのゲート絶縁膜の厚さは１０Å程度にまでなってきている。
【０００３】
この程度にまでゲート絶縁膜が薄くなると、量子効果が顕在化し、トンネル効果によりリーク電流が急増してしまうようになる。その結果、オフ電流が増加して消費電力が増加したり回路動作をしなくなったりするといった問題が生じる。このようなリーク電流を抑制するため、半導体製造プロセスにおいては、主に、以下に示す３つの対処方法が考えられている。
【０００４】
まず、第１の方法としては、ゲート絶縁膜中の有効質量を大きくするということである。また、第２の方法としては、ゲート絶縁膜のキャリアに対するバリアハイトを大きくすること、そして、第３の方法としては、ゲート絶縁膜の物理膜厚を厚くすることである。
【０００５】
これら３つの方法のうち、第１の方法は、膜中の有効質量についての明確な知見が得られておらず、現状ではリーク電流抑制方法として採用することが難しい。一方、第２，第３の方法を用いる場合、バリアハイトはゲート絶縁膜の誘電率が大きくなると小さくなる傾向にあるため、例えば１ｅＶ以上のバリアハイトを確保しようとすれば、誘電率が２０程度以下の材料を用いることが必要になる。すなわち、ただ誘電率を高くすれば良い、というものではない。
【０００６】
以上のことから、ゲート絶縁膜としては、その誘電率が１０〜２０程度の材料を用いるのが良いと考えられ、例えば酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）などの高誘電体材料がゲート絶縁膜材料の候補として挙げられている。
【０００７】
通常、これらの高誘電体材料は、薄膜の膜厚制御性が良く、カバレージも良好なＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。
従来、高誘電体材料を用いたゲート絶縁膜の形成は、例えば次のように行われる。まず、ゲート絶縁膜の形成前に、半導体基板の前洗浄が行われる。この前洗浄の際には、半導体基板の表面に化学酸化膜が形成される。次いで、高誘電体膜を、圧力２００Ｔｏｒｒ、一酸化二窒素（Ｎ2Ｏ）雰囲気中、温度８００℃の条件の減圧ＣＶＤ法により、約１．３ｎｍの膜厚で形成する。その後、窒素（Ｎ2）雰囲気中、温度８５０℃でアニール処理を行う。このように形成されたゲート絶縁膜上に、ポリシリコンなどのゲート電極材料が堆積され、その後、所定の温度のアニール処理が行われる。
【０００８】
【発明が解決しようとする課題】
しかし、ＣＶＤ法を用いて高誘電体膜を形成する場合には、その形成条件によっては高誘電体膜中に不要不純物が残留することがあるという問題点があった。
【０００９】
形成後の高誘電体膜中に残留する不要不純物としては、主に、ＣＶＤ法で形成するための原料に含まれている塩素（Ｃｌ）や炭素（Ｃ）などが挙げられる。そして、高誘電体膜中に不要不純物が残留している場合には、ゲート絶縁膜の誘電率が充分に上がらなくなる可能性がある。
【００１０】
このような不要不純物を除去しようとする場合には、一般に、３００℃を超える高温処理が必要となる。例えば、塩素や炭素などの酸化処理などである。しかし、形成した高誘電体膜を高温下に晒すと、その結晶化が進んでアモルファス状態でなくなってしまうとともに、高誘電体膜に凹凸が生じてそのラフネスが悪化してしまう。その結果、高誘電体膜の膜厚の薄くなった部分でリーク電流が発生しやすくなってしまう。
【００１１】
また、高誘電体材料を用いてゲート絶縁膜を形成した場合には、高誘電体材料とその上に形成されるゲート電極材料とが反応してしまう場合があるという問題点があった。このような反応が起こった場合には、リーク電流が急増してしまう傾向が認められる。
【００１２】
本発明はこのような点に鑑みてなされたものであり、不要不純物が少なく、また、ゲート電極材料と反応せずに高い誘電率を維持する高誘電率ゲート絶縁膜を有する半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すフローで実現可能な半導体装置の製造方法が提供される。本発明の半導体装置の製造方法は、酸化ハフニウムまたは酸化ジルコニウムを用いて形成されたゲート絶縁膜を有する半導体装置の製造方法において、半導体基板に酸化ハフニウム膜または酸化ジルコニウム膜を形成する工程と、形成された前記酸化ハフニウム膜または前記酸化ジルコニウム膜をオゾン雰囲気または酸素ラジカル雰囲気に晒して前記酸化ハフニウム膜中または前記酸化ジルコニウム膜中に含まれている不要不純物を除去する工程と、前記不要不純物を除去した後に、前記酸化ハフニウム膜または酸化ジルコニウム膜の表面にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜上にゲート電極を形成する工程と、を有し、前記シリコン窒化膜は、シリコン原料とアンモニアとを交互に供給することによって形成することを特徴とする。
【００１４】
このような半導体装置の製造方法によれば、酸化ハフニウムや酸化ジルコニウムなどの高誘電体材料を用いて高誘電体膜を形成した後（ステップＳ１）、この高誘電体膜をオゾン雰囲気または酸素ラジカル雰囲気に晒す（ステップＳ２）。これにより、高誘電体膜中に含まれている不要不純物は、反応性の高いオゾンや酸素ラジカルによって酸化されるなどして、高誘電体膜外へと除去される。
【００１７】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は半導体製造における高誘電率ゲート絶縁膜形成方法のフロー図である。
【００１８】
高誘電率ゲート絶縁膜形成においては、まず、半導体基板に、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタルなどの高誘電体膜を形成する（ステップＳ１）。
【００１９】
次いで、形成した高誘電体膜に対し、例えば温度１００℃〜２５０℃といった比較的低温下でオゾン雰囲気または酸素ラジカル雰囲気に晒すオゾン処理または酸素ラジカル処理を行う（ステップＳ２）。
【００２０】
その後、高誘電体膜の表面にシリコン窒化膜を形成し（ステップＳ３）、この窒化膜上に、ポリシリコンなどのゲート電極材料を堆積する（ステップＳ４）。
上記の高誘電率ゲート絶縁膜形成において、高誘電体膜の形成は、例えばＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により行う。この場合、形成する高誘電体膜の原料には、塩化物などの無機材料、あるいは有機材料などが用いられる。そのため、ＡＬＣＶＤ法、ＭＯＣＶＤ法のいずれによっても、高誘電体膜中には、塩素や炭素などの不要不純物が若干残留するようになる。
【００２１】
このような高誘電体膜に対してオゾン処理または酸素ラジカル処理を行うことにより、不要不純物は、例えば酸化されて、高誘電体膜外に除去され、その結果、高誘電体膜中の不要不純物を低減することができる。さらに、この不要不純物の除去は、比較的低温の温度条件で行うため、形成した高誘電体膜の熱によるラフネスの悪化を防止することができる。
【００２２】
また、高誘電体膜の形成後に、その表面にシリコン窒化膜を形成することにより、高誘電体膜とその上に堆積されるゲート電極材料との間の反応を抑制することができる。
【００２３】
以下、本発明の実施の形態を、酸化ハフニウムを用いた高誘電率ゲート絶縁膜の形成に適用した場合を例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
【００２４】
図２は前洗浄工程の説明図、図３は酸化ハフニウム膜形成工程の説明図、図４は不要不純物除去工程の説明図、図５はシリコン窒化膜形成工程の説明図、図６はゲート電極形成工程の説明図である。
【００２５】
高誘電率ゲート絶縁膜の形成においては、まず、シリコン基板１の前洗浄を行う。この前洗浄によりシリコン基板１表面は自然に酸化され、このシリコン基板１上には、図２に示すように、化学酸化膜（ＳｉＯ2）２が１ｎｍ程度の膜厚で形成される。この前洗浄すなわち化学酸化膜２の形成は、ＳＣ１洗浄（ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ混合溶液（液温８０℃））およびＳＣ２洗浄（ＨＣｌ／Ｈ2Ｏ2／Ｈ2Ｏ混合溶液（液温７０℃））にて行われる。ここで、ＳＣ１洗浄は、シリコン基板１表面に付着している粒子や有機性の汚れを除去する目的で、また、ＳＣ２洗浄は、シリコン基板１表面の金属不純物を除去する目的で、それぞれ行われる。
【００２６】
その後、塩化ハフニウム（ＨｆＣｌ4）および水（Ｈ2Ｏ）を用いた温度３００℃でのＡＬＣＶＤ法により、図３に示す酸化ハフニウム膜３を、例えば１．３ｎｍ程度など、所定の膜厚で形成する。この酸化ハフニウム膜３の形成直後においては、酸化ハフニウム膜３中に残留する塩素の濃度は大体０．１％〜１％程度である。
【００２７】
次いで、酸化ハフニウム膜３に対し、温度２００℃で圧力１００Ｔｏｒｒのオゾン雰囲気の系内に１０分間晒すオゾン処理を行う。このオゾン処理により、酸化ハフニウム膜３中の塩素は酸化ハフニウム膜３外に除去される。その際、塩素は、オゾンによって酸化され、一酸化塩素などに変化することで除去される。このようなオゾン処理により、酸化ハフニウム膜３中に残留する塩素が低減され、図４に示す不純物低減酸化ハフニウム膜４が形成されるようになる。
【００２８】
次いで、温度３００℃で系内の水（Ｈ2Ｏ）パージおよび窒素パージを行う。この水パージにより、不純物低減酸化ハフニウム膜４の表面に、図示しない水酸基（−ＯＨ基）が生成されるようになる。
【００２９】
更に、その後、系内に、温度３００℃で、シリコン原料の供給、窒素パージ、アンモニアの供給、窒素パージ、シリコン原料の供給および窒素パージを、この順で行う。ここでは、シリコン原料として四塩化ケイ素を用いる。また、アンモニアは、活性化するため、ＵＶ照射しながらあるいはプラズマ状態にして供給する。この処理により、不純物低減酸化ハフニウム膜４の表面には、−Ｏ−Ｓｉ−Ｎ−Ｓｉ−Ｃｌ2が形成され、図５に示すシリコン窒化膜５が形成される。ここで、前述した不純物低減酸化ハフニウム膜４表面に生成した水酸基は、このシリコン窒化膜５を不純物低減酸化ハフニウム膜４上に密着性良く容易に形成できるようにしている。
【００３０】
最後に、このシリコン窒化膜５上に、図６に示すように、ゲート電極材料であるポリシリコン６をＣＶＤ法により膜厚１００ｎｍ程度で堆積してアニール処理を行い、ゲート電極を形成する。
【００３１】
このように、酸化ハフニウムを用いた高誘電率ゲート絶縁膜の形成においては、まず、酸化ハフニウム膜３の形成後にオゾン処理を行うことで、酸化ハフニウム膜３中の塩素が低減されるようになる。
【００３２】
また、シリコン原料とアンモニアを、各処理の間に窒素パージしながら交互に供給してシリコン窒化膜５を形成することで、不純物低減酸化ハフニウム膜４とポリシリコン６との間で起こる反応が抑制されるようになる。
【００３３】
次に、第２の実施の形態について説明する。第２の実施の形態は、酸化ハフニウム膜形成工程において酸化ハフニウムの原料として有機材料を用いる点、および不要不純物除去工程において酸素ラジカルを用いる点で第１の実施の形態と相違している。これらの点を除けば、第１の実施の形態と同じである。
【００３４】
第２の実施の形態を、図２から図６を参照して説明する。
高誘電率ゲート絶縁膜の形成は、図２および図３に示したように、まず、シリコン基板１表面に化学酸化膜２を形成し、その後、温度３００℃で、化学酸化膜２上に酸化ハフニウム膜３を形成する。この第２の実施の形態においては、酸化ハフニウムの原料として、テトラブトキシハフニウム（Ｈｆ[ｔ−ＯＣ4Ｈ9]4）および水を用い、ＡＬＣＶＤ法により酸化ハフニウム膜３を形成する。
【００３５】
そして、シリコン基板１に形成された酸化ハフニウム膜３に対し、酸素中で放電して発生させた酸素ラジカルを温度１５０℃で供給する酸素ラジカル処理を行う。酸化ハフニウム膜３が酸素ラジカル雰囲気に晒されることにより、図４に示した不純物低減酸化ハフニウム膜４が形成される。
【００３６】
これ以降の工程は、第１の実施の形態と同じである。すなわち、温度３００℃で水パージおよび窒素パージを行った後、シリコン原料とアンモニアを各処理の間に窒素パージしながら交互に供給し、図５に示したシリコン窒化膜５を形成する。最後に、このシリコン窒化膜５上に、図６に示したポリシリコン６を堆積する。
【００３７】
この第２の実施の形態では、酸化ハフニウムの原料としてテトラブトキシハフニウムを用いるため、形成される酸化ハフニウム膜３には、炭素が不要不純物として残留するようになる。しかし、このような酸化ハフニウム膜３に対して酸素ラジカル処理を行うことにより、酸化ハフニウム膜３中の炭素は除去される。その際、炭素は、酸素ラジカルによって酸化され、一酸化炭素や二酸化炭素として酸化ハフニウム膜３外に除去される。これにより、酸化ハフニウム膜３中の炭素を低減することができる。
【００３８】
次に、第３の実施の形態について説明する。第３の実施の形態は、酸化ハフニウム膜形成工程を、ＭＯＣＶＤ法により行い、酸化ハフニウムの原料としてテトラブトキシハフニウムおよび酸素（Ｏ2）を用いる。この点を除いて第２の実施の形態と同じである。
【００３９】
第３の実施の形態について、図２から図６を参照して説明する。
この第３の実施の形態における高誘電率ゲート絶縁膜の形成では、まず、図２に示したように、シリコン基板１表面に化学酸化膜２を形成する。その後、温度５００℃で、テトラブトキシハフニウムおよび酸素を用いたＭＯＣＶＤ法により、図３に示した酸化ハフニウム膜３を形成する。そして、この酸化ハフニウム膜３に対し、上記の第２の実施の形態と同じく温度１５０℃での酸素ラジカル処理を行い、図４に示した不純物低減酸化ハフニウム膜４を形成する。これ以降の図５および図６に示した各工程は、第１，第２の実施の形態と同じである。
【００４０】
第３の実施の形態では、テトラブトキシハフニウムを酸化ハフニウムの原料として用いることにより酸化ハフニウム膜３に残留する炭素が、酸素ラジカル処理で酸化されて除去され、酸化ハフニウム膜３中の炭素が低減される。
【００４１】
なお、第２，第３の実施の形態では、酸素ラジカル処理によって酸化ハフニウム膜３中の炭素を低減するようにしたが、第１の実施の形態に示したオゾン処理を用いても、この炭素の低減は可能である。また、第１の実施の形態における酸化ハフニウム膜３中の塩素の低減に、第２，第３の実施の形態に示した酸素ラジカル処理を用いることも可能である。
【００４２】
次に、高誘電率ゲート絶縁膜形成方法を、トランジスタの形成に適用する場合について説明する。
図７はシリコン酸化膜およびシリコン窒化膜の形成工程の説明図である。
【００４３】
まず、最初に、初期酸化を行い、シリコン基板１０上にシリコン酸化膜１１を形成する。この初期酸化は、酸化温度８５０℃で、系内に塩化水素（ＨＣｌ）を添加して行われ、これにより膜厚約１０ｎｍのシリコン酸化膜１１を形成する。
【００４４】
次いで、このシリコン酸化膜１１上に、減圧ＣＶＤ法により、シリコン窒化膜１２を膜厚約１００ｎｍで形成する。
図８はトレンチ形成工程の説明図である。
【００４５】
シリコン窒化膜１２の形成後、全面にレジスト層を形成する。そして、トランジスタの活性領域となる領域のみにシリコン窒化膜１２を残して素子分離となる領域にトレンチ１３を形成するためのパターニングを行う。
【００４６】
次いで、パターニング後のレジスト層をマスクにしてシリコン窒化膜１２およびシリコン酸化膜１１をドライエッチングする。そして、レジスト剥離後に、シリコン窒化膜１２をマスクにしてシリコン基板１０をエッチングし、トレンチ１３を形成する。トレンチ１３は、例えば約２００ｎｍの深さで形成する。
【００４７】
図９は埋め込み用酸化膜の形成工程の説明図である。
トレンチ１３の形成後は、まず、トレンチ１３の内面に、熱酸化により膜厚約１０ｎｍの図示しないライナー酸化膜を形成する。その後、全面に、トレンチ１３の埋め込み用酸化膜１４を、高密度プラズマＣＶＤ法により約５００ｎｍの膜厚で形成する。
【００４８】
次いで、シリコン窒化膜１２をストッパとして、埋め込み用酸化膜１４を、ＣＭＰ（Chemical Mechanical Polishing）により研磨する。
図１０はシリコン酸化膜およびシリコン窒化膜の除去工程の説明図である。
【００４９】
ＣＭＰによる埋め込み用酸化膜１４の研磨後、更にＣＭＰにより、図９に示したシリコン窒化膜１２およびシリコン酸化膜１１、および埋め込み用酸化膜１４の一部を除去し、シリコン基板１０表面を露出させる。
【００５０】
図１１はウェル領域およびチャネル領域の形成工程の説明図である。
シリコン基板１０上に、イオン注入用のスルー酸化膜１５を、膜厚約１０ｎｍで形成し、その上からシリコン基板１０に対し、トランジスタのウェル領域を形成する所定の導電型の不純物を所定の濃度でイオン注入する。さらに、シリコン基板１０に対し、トランジスタのチャネル領域を形成する所定の導電型の不純物を所定の濃度でイオン注入する。
【００５１】
次いで、ウェル領域およびチャネル領域にイオン注入した不純物を活性化するためのアニール処理を行う。このアニール処理後、スルー酸化膜１５はフッ酸などを用いてエッチング除去する。
【００５２】
図１２は高誘電率ゲート絶縁膜およびポリシリコンの形成工程の説明図である。
高誘電率ゲート絶縁膜の形成は、上記第１から第３の実施の形態に示したいずれの方法によっても可能である。
【００５３】
まず、図１１に示したスルー酸化膜１５の除去後のシリコン基板１０に対して前洗浄を行い、化学酸化膜１６を形成する。次いで、この化学酸化膜１６上に、酸化ハフニウム膜を所定の膜厚で形成する。そして、酸化ハフニウム膜に対し、所定の条件でオゾン処理または酸素ラジカル処理を行い、不純物低減酸化ハフニウム膜１７を形成する。
【００５４】
そして、水パージおよび窒素パージを行った後、四塩化ケイ素などのシリコン原料の供給、窒素パージ、アンモニア供給、窒素パージ、シリコン原料の供給および窒素パージを、この順で行う。これにより、不純物低減酸化ハフニウム膜１７の表面に、図示しないシリコン窒化膜が形成される。
【００５５】
最後に、不純物低減酸化ハフニウム膜１７上にポリシリコン１８をＣＶＤ法により膜厚１００ｎｍ程度で堆積する。
図１３はゲート電極の形成工程の説明図である。
【００５６】
全面にレジスト層を形成してパターニングした後、図１２に示したポリシリコン１８をエッチングしてゲート電極１９を形成し、さらに、このエッチングに続けて不純物低減酸化ハフニウム膜１７および化学酸化膜１６をエッチングする。
【００５７】
図１４はソースドレインエクステンションおよびソースドレインの形成工程の説明図である。
ゲート電極１９の形成後、これをマスクにしてシリコン基板１０に所定の導電型の不純物を所定の濃度でイオン注入し、トランジスタのソースドレインエクステンション２０を形成する。
【００５８】
次いで、ゲート電極１９の側壁に、シリコン窒化膜などからなる側壁スペーサ２１を膜厚約１５ｎｍで形成する。そして、ゲート電極１９および側壁スペーサ２１をマスクにしてシリコン基板１０に所定の導電型の不純物を所定の濃度でイオン注入し、トランジスタのソースドレイン２２を形成する。
【００５９】
図１５はコバルトシリサイドおよび絶縁膜の形成工程の説明図である。
ソースドレインエクステンション２０およびソースドレイン２２を形成した後、ゲート電極１９表面およびソースドレイン２２表面にコバルトシリサイド（ＣｏＳｉ2）２３を形成する。このコバルトシリサイド２３の形成は、まず、全面にコバルト（Ｃｏ）を例えば厚さ６ｎｍにスパッタして熱処理を行う。このとき、ゲート電極１９表面およびソースドレイン２２表面にスパッタされたコバルトはシリサイド化される。これにより、ゲート電極１９表面およびソースドレイン２２表面にコバルトシリサイド２３が形成され、低抵抗化が図られる。
【００６０】
最後に、全面にシリコン酸化膜などの絶縁膜２４を堆積し、その表面をＣＭＰによって研磨し、高誘電率ゲート絶縁膜を有するトランジスタの形成を完了する。
【００６１】
以上説明したように、半導体装置製造における高誘電率ゲート絶縁膜形成において、高誘電体膜の形成後にオゾン処理または酸素ラジカル処理を行う。これにより、高誘電体膜中の不要不純物は除去され、高誘電体膜に残留する不要不純物を低減することができる。さらに、高誘電体膜に対する不要不純物除去を、比較的低温で行うようにすることで、高誘電体膜のラフネスの悪化を防止することができる。したがって、より信頼性の高い高誘電率ゲート絶縁膜および半導体装置を実現することができる。
【００６２】
また、高誘電体膜の形成後、その表面に、高誘電体膜に対してシリコン原料とアンモニアとを交互に供給することによって薄いシリコン窒化膜を形成することで、高誘電体膜とゲート電極材料との間で起こる反応が抑制されるようになる。
【００６３】
なお、以上の説明では、高誘電率ゲート絶縁膜を形成するための高誘電体材料に酸化ハフニウムを用いる場合を例にして述べたが、本発明はこれに限定されるものではなく、酸化アルミニウム、酸化ジルコニウム、酸化タンタルなど、その他の高誘電体材料も同様に用いることが可能である。さらに、これらの高誘電体材料を複数用い、複合高誘電体膜により高誘電率ゲート絶縁膜を構成することも可能である。
【００６４】
【発明の効果】
以上説明したように本発明では、半導体基板に高誘電体膜を形成した後、この高誘電体膜をオゾン雰囲気または酸素ラジカル雰囲気に晒し、高誘電体膜中に含まれている不要不純物を除去する。これにより、形成後の高誘電体膜に残留する不要不純物が低減され、より信頼性の高い高誘電率ゲート絶縁膜および半導体装置を実現することができる。
【００６５】
また、ゲート絶縁膜に対してシリコン原料とアンモニアとを交互に供給することによって薄いシリコン窒化膜を形成してゲート電極との反応を抑制することで、リーク電流増加を抑えた信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図１】半導体装置製造における高誘電率ゲート絶縁膜形成方法のフロー図である。
【図２】前洗浄工程の説明図である。
【図３】酸化ハフニウム膜形成工程の説明図である。
【図４】不要不純物除去工程の説明図である。
【図５】シリコン窒化膜形成工程の説明図である。
【図６】ゲート電極形成工程の説明図である。
【図７】シリコン酸化膜およびシリコン窒化膜の形成工程の説明図である。
【図８】トレンチ形成工程の説明図である。
【図９】埋め込み用酸化膜の形成工程の説明図である。
【図１０】シリコン酸化膜およびシリコン窒化膜の除去工程の説明図である。
【図１１】ウェル領域およびチャネル領域の形成工程の説明図である。
【図１２】高誘電率ゲート絶縁膜およびポリシリコンの形成工程の説明図である。
【図１３】ゲート電極の形成工程の説明図である。
【図１４】ソースドレインエクステンションおよびソースドレインの形成工程の説明図である。
【図１５】コバルトシリサイドおよび絶縁膜の形成工程の説明図である。
【符号の説明】
１，１０ シリコン基板
２，１６ 化学酸化膜
３ 酸化ハフニウム膜
４，１７ 不純物低減酸化ハフニウム膜
５，１２ シリコン窒化膜
６，１８ ポリシリコン
１１ シリコン酸化膜
１３ トレンチ
１４ 埋め込み用酸化膜
１５ スルー酸化膜
１９ ゲート電極
２０ ソースドレインエクステンション
２１ 側壁スペーサ
２２ ソースドレイン
２３ コバルトシリサイド
２４ 絶縁膜
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に酸化ハフニウムなどの高誘電体材料を用いて形成されたゲート絶縁膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路（ＬＳＩ）の加工技術の進歩に伴い、個々の半導体素子はますます微細化されている。それとともに、トランジスタ構造も微細化され、そのゲート絶縁膜の厚さは１０Å程度にまでなってきている。
【０００３】
この程度にまでゲート絶縁膜が薄くなると、量子効果が顕在化し、トンネル効果によりリーク電流が急増してしまうようになる。その結果、オフ電流が増加して消費電力が増加したり回路動作をしなくなったりするといった問題が生じる。このようなリーク電流を抑制するため、半導体製造プロセスにおいては、主に、以下に示す３つの対処方法が考えられている。
【０００４】
まず、第１の方法としては、ゲート絶縁膜中の有効質量を大きくするということである。また、第２の方法としては、ゲート絶縁膜のキャリアに対するバリアハイトを大きくすること、そして、第３の方法としては、ゲート絶縁膜の物理膜厚を厚くすることである。
【０００５】
これら３つの方法のうち、第１の方法は、膜中の有効質量についての明確な知見が得られておらず、現状ではリーク電流抑制方法として採用することが難しい。一方、第２，第３の方法を用いる場合、バリアハイトはゲート絶縁膜の誘電率が大きくなると小さくなる傾向にあるため、例えば１ｅＶ以上のバリアハイトを確保しようとすれば、誘電率が２０程度以下の材料を用いることが必要になる。すなわち、ただ誘電率を高くすれば良い、というものではない。
【０００６】
以上のことから、ゲート絶縁膜としては、その誘電率が１０〜２０程度の材料を用いるのが良いと考えられ、例えば酸化アルミニウム（Ａｌ2Ｏ3）、酸化ジルコニウム（ＺｒＯ2）、酸化ハフニウム（ＨｆＯ2）、酸化タンタル（Ｔａ2Ｏ5）などの高誘電体材料がゲート絶縁膜材料の候補として挙げられている。
【０００７】
通常、これらの高誘電体材料は、薄膜の膜厚制御性が良く、カバレージも良好なＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。
従来、高誘電体材料を用いたゲート絶縁膜の形成は、例えば次のように行われる。まず、ゲート絶縁膜の形成前に、半導体基板の前洗浄が行われる。この前洗浄の際には、半導体基板の表面に化学酸化膜が形成される。次いで、高誘電体膜を、圧力２００Ｔｏｒｒ、一酸化二窒素（Ｎ2Ｏ）雰囲気中、温度８００℃の条件の減圧ＣＶＤ法により、約１．３ｎｍの膜厚で形成する。その後、窒素（Ｎ2）雰囲気中、温度８５０℃でアニール処理を行う。このように形成されたゲート絶縁膜上に、ポリシリコンなどのゲート電極材料が堆積され、その後、所定の温度のアニール処理が行われる。
【０００８】
【発明が解決しようとする課題】
しかし、ＣＶＤ法を用いて高誘電体膜を形成する場合には、その形成条件によっては高誘電体膜中に不要不純物が残留することがあるという問題点があった。
【０００９】
形成後の高誘電体膜中に残留する不要不純物としては、主に、ＣＶＤ法で形成するための原料に含まれている塩素（Ｃｌ）や炭素（Ｃ）などが挙げられる。そして、高誘電体膜中に不要不純物が残留している場合には、ゲート絶縁膜の誘電率が充分に上がらなくなる可能性がある。
【００１０】
このような不要不純物を除去しようとする場合には、一般に、３００℃を超える高温処理が必要となる。例えば、塩素や炭素などの酸化処理などである。しかし、形成した高誘電体膜を高温下に晒すと、その結晶化が進んでアモルファス状態でなくなってしまうとともに、高誘電体膜に凹凸が生じてそのラフネスが悪化してしまう。その結果、高誘電体膜の膜厚の薄くなった部分でリーク電流が発生しやすくなってしまう。
【００１１】
また、高誘電体材料を用いてゲート絶縁膜を形成した場合には、高誘電体材料とその上に形成されるゲート電極材料とが反応してしまう場合があるという問題点があった。このような反応が起こった場合には、リーク電流が急増してしまう傾向が認められる。
【００１２】
本発明はこのような点に鑑みてなされたものであり、不要不純物が少なく、また、ゲート電極材料と反応せずに高い誘電率を維持する高誘電率ゲート絶縁膜を有する半導体装置の製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すフローで実現可能な半導体装置の製造方法が提供される。本発明の半導体装置の製造方法は、酸化ハフニウムまたは酸化ジルコニウムを用いて形成されたゲート絶縁膜を有する半導体装置の製造方法において、半導体基板に酸化ハフニウム膜または酸化ジルコニウム膜を形成する工程と、形成された前記酸化ハフニウム膜または前記酸化ジルコニウム膜をオゾン雰囲気または酸素ラジカル雰囲気に晒して前記酸化ハフニウム膜中または前記酸化ジルコニウム膜中に含まれている不要不純物を除去する工程と、前記不要不純物を除去した後に、前記酸化ハフニウム膜または酸化ジルコニウム膜の表面にシリコン窒化膜を形成する工程と、形成された前記シリコン窒化膜上にゲート電極を形成する工程と、を有し、前記シリコン窒化膜は、シリコン原料とアンモニアとを交互に供給することによって形成することを特徴とする。
【００１４】
このような半導体装置の製造方法によれば、酸化ハフニウムや酸化ジルコニウムなどの高誘電体材料を用いて高誘電体膜を形成した後（ステップＳ１）、この高誘電体膜をオゾン雰囲気または酸素ラジカル雰囲気に晒す（ステップＳ２）。これにより、高誘電体膜中に含まれている不要不純物は、反応性の高いオゾンや酸素ラジカルによって酸化されるなどして、高誘電体膜外へと除去される。
【００１７】
【発明の実施の形態】
まず、本発明の概略について図面を参照して説明する。
図１は半導体製造における高誘電率ゲート絶縁膜形成方法のフロー図である。
【００１８】
高誘電率ゲート絶縁膜形成においては、まず、半導体基板に、酸化アルミニウム、酸化ジルコニウム、酸化ハフニウム、酸化タンタルなどの高誘電体膜を形成する（ステップＳ１）。
【００１９】
次いで、形成した高誘電体膜に対し、例えば温度１００℃〜２５０℃といった比較的低温下でオゾン雰囲気または酸素ラジカル雰囲気に晒すオゾン処理または酸素ラジカル処理を行う（ステップＳ２）。
【００２０】
その後、高誘電体膜の表面にシリコン窒化膜を形成し（ステップＳ３）、この窒化膜上に、ポリシリコンなどのゲート電極材料を堆積する（ステップＳ４）。
上記の高誘電率ゲート絶縁膜形成において、高誘電体膜の形成は、例えばＡＬＣＶＤ（Atomic Layer Chemical Vapor Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により行う。この場合、形成する高誘電体膜の原料には、塩化物などの無機材料、あるいは有機材料などが用いられる。そのため、ＡＬＣＶＤ法、ＭＯＣＶＤ法のいずれによっても、高誘電体膜中には、塩素や炭素などの不要不純物が若干残留するようになる。
【００２１】
このような高誘電体膜に対してオゾン処理または酸素ラジカル処理を行うことにより、不要不純物は、例えば酸化されて、高誘電体膜外に除去され、その結果、高誘電体膜中の不要不純物を低減することができる。さらに、この不要不純物の除去は、比較的低温の温度条件で行うため、形成した高誘電体膜の熱によるラフネスの悪化を防止することができる。
【００２２】
また、高誘電体膜の形成後に、その表面にシリコン窒化膜を形成することにより、高誘電体膜とその上に堆積されるゲート電極材料との間の反応を抑制することができる。
【００２３】
以下、本発明の実施の形態を、酸化ハフニウムを用いた高誘電率ゲート絶縁膜の形成に適用した場合を例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
【００２４】
図２は前洗浄工程の説明図、図３は酸化ハフニウム膜形成工程の説明図、図４は不要不純物除去工程の説明図、図５はシリコン窒化膜形成工程の説明図、図６はゲート電極形成工程の説明図である。
【００２５】
高誘電率ゲート絶縁膜の形成においては、まず、シリコン基板１の前洗浄を行う。この前洗浄によりシリコン基板１表面は自然に酸化され、このシリコン基板１上には、図２に示すように、化学酸化膜（ＳｉＯ2）２が１ｎｍ程度の膜厚で形成される。この前洗浄すなわち化学酸化膜２の形成は、ＳＣ１洗浄（ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏ混合溶液（液温８０℃））およびＳＣ２洗浄（ＨＣｌ／Ｈ2Ｏ2／Ｈ2Ｏ混合溶液（液温７０℃））にて行われる。ここで、ＳＣ１洗浄は、シリコン基板１表面に付着している粒子や有機性の汚れを除去する目的で、また、ＳＣ２洗浄は、シリコン基板１表面の金属不純物を除去する目的で、それぞれ行われる。
【００２６】
その後、塩化ハフニウム（ＨｆＣｌ4）および水（Ｈ2Ｏ）を用いた温度３００℃でのＡＬＣＶＤ法により、図３に示す酸化ハフニウム膜３を、例えば１．３ｎｍ程度など、所定の膜厚で形成する。この酸化ハフニウム膜３の形成直後においては、酸化ハフニウム膜３中に残留する塩素の濃度は大体０．１％〜１％程度である。
【００２７】
次いで、酸化ハフニウム膜３に対し、温度２００℃で圧力１００Ｔｏｒｒのオゾン雰囲気の系内に１０分間晒すオゾン処理を行う。このオゾン処理により、酸化ハフニウム膜３中の塩素は酸化ハフニウム膜３外に除去される。その際、塩素は、オゾンによって酸化され、一酸化塩素などに変化することで除去される。このようなオゾン処理により、酸化ハフニウム膜３中に残留する塩素が低減され、図４に示す不純物低減酸化ハフニウム膜４が形成されるようになる。
【００２８】
次いで、温度３００℃で系内の水（Ｈ2Ｏ）パージおよび窒素パージを行う。この水パージにより、不純物低減酸化ハフニウム膜４の表面に、図示しない水酸基（−ＯＨ基）が生成されるようになる。
【００２９】
更に、その後、系内に、温度３００℃で、シリコン原料の供給、窒素パージ、アンモニアの供給、窒素パージ、シリコン原料の供給および窒素パージを、この順で行う。ここでは、シリコン原料として四塩化ケイ素を用いる。また、アンモニアは、活性化するため、ＵＶ照射しながらあるいはプラズマ状態にして供給する。この処理により、不純物低減酸化ハフニウム膜４の表面には、−Ｏ−Ｓｉ−Ｎ−Ｓｉ−Ｃｌ2が形成され、図５に示すシリコン窒化膜５が形成される。ここで、前述した不純物低減酸化ハフニウム膜４表面に生成した水酸基は、このシリコン窒化膜５を不純物低減酸化ハフニウム膜４上に密着性良く容易に形成できるようにしている。
【００３０】
最後に、このシリコン窒化膜５上に、図６に示すように、ゲート電極材料であるポリシリコン６をＣＶＤ法により膜厚１００ｎｍ程度で堆積してアニール処理を行い、ゲート電極を形成する。
【００３１】
このように、酸化ハフニウムを用いた高誘電率ゲート絶縁膜の形成においては、まず、酸化ハフニウム膜３の形成後にオゾン処理を行うことで、酸化ハフニウム膜３中の塩素が低減されるようになる。
【００３２】
また、シリコン原料とアンモニアを、各処理の間に窒素パージしながら交互に供給してシリコン窒化膜５を形成することで、不純物低減酸化ハフニウム膜４とポリシリコン６との間で起こる反応が抑制されるようになる。
【００３３】
次に、第２の実施の形態について説明する。第２の実施の形態は、酸化ハフニウム膜形成工程において酸化ハフニウムの原料として有機材料を用いる点、および不要不純物除去工程において酸素ラジカルを用いる点で第１の実施の形態と相違している。これらの点を除けば、第１の実施の形態と同じである。
【００３４】
第２の実施の形態を、図２から図６を参照して説明する。
高誘電率ゲート絶縁膜の形成は、図２および図３に示したように、まず、シリコン基板１表面に化学酸化膜２を形成し、その後、温度３００℃で、化学酸化膜２上に酸化ハフニウム膜３を形成する。この第２の実施の形態においては、酸化ハフニウムの原料として、テトラブトキシハフニウム（Ｈｆ[ｔ−ＯＣ4Ｈ9]4）および水を用い、ＡＬＣＶＤ法により酸化ハフニウム膜３を形成する。
【００３５】
そして、シリコン基板１に形成された酸化ハフニウム膜３に対し、酸素中で放電して発生させた酸素ラジカルを温度１５０℃で供給する酸素ラジカル処理を行う。酸化ハフニウム膜３が酸素ラジカル雰囲気に晒されることにより、図４に示した不純物低減酸化ハフニウム膜４が形成される。
【００３６】
これ以降の工程は、第１の実施の形態と同じである。すなわち、温度３００℃で水パージおよび窒素パージを行った後、シリコン原料とアンモニアを各処理の間に窒素パージしながら交互に供給し、図５に示したシリコン窒化膜５を形成する。最後に、このシリコン窒化膜５上に、図６に示したポリシリコン６を堆積する。
【００３７】
この第２の実施の形態では、酸化ハフニウムの原料としてテトラブトキシハフニウムを用いるため、形成される酸化ハフニウム膜３には、炭素が不要不純物として残留するようになる。しかし、このような酸化ハフニウム膜３に対して酸素ラジカル処理を行うことにより、酸化ハフニウム膜３中の炭素は除去される。その際、炭素は、酸素ラジカルによって酸化され、一酸化炭素や二酸化炭素として酸化ハフニウム膜３外に除去される。これにより、酸化ハフニウム膜３中の炭素を低減することができる。
【００３８】
次に、第３の実施の形態について説明する。第３の実施の形態は、酸化ハフニウム膜形成工程を、ＭＯＣＶＤ法により行い、酸化ハフニウムの原料としてテトラブトキシハフニウムおよび酸素（Ｏ2）を用いる。この点を除いて第２の実施の形態と同じである。
【００３９】
第３の実施の形態について、図２から図６を参照して説明する。
この第３の実施の形態における高誘電率ゲート絶縁膜の形成では、まず、図２に示したように、シリコン基板１表面に化学酸化膜２を形成する。その後、温度５００℃で、テトラブトキシハフニウムおよび酸素を用いたＭＯＣＶＤ法により、図３に示した酸化ハフニウム膜３を形成する。そして、この酸化ハフニウム膜３に対し、上記の第２の実施の形態と同じく温度１５０℃での酸素ラジカル処理を行い、図４に示した不純物低減酸化ハフニウム膜４を形成する。これ以降の図５および図６に示した各工程は、第１，第２の実施の形態と同じである。
【００４０】
第３の実施の形態では、テトラブトキシハフニウムを酸化ハフニウムの原料として用いることにより酸化ハフニウム膜３に残留する炭素が、酸素ラジカル処理で酸化されて除去され、酸化ハフニウム膜３中の炭素が低減される。
【００４１】
なお、第２，第３の実施の形態では、酸素ラジカル処理によって酸化ハフニウム膜３中の炭素を低減するようにしたが、第１の実施の形態に示したオゾン処理を用いても、この炭素の低減は可能である。また、第１の実施の形態における酸化ハフニウム膜３中の塩素の低減に、第２，第３の実施の形態に示した酸素ラジカル処理を用いることも可能である。
【００４２】
次に、高誘電率ゲート絶縁膜形成方法を、トランジスタの形成に適用する場合について説明する。
図７はシリコン酸化膜およびシリコン窒化膜の形成工程の説明図である。
【００４３】
まず、最初に、初期酸化を行い、シリコン基板１０上にシリコン酸化膜１１を形成する。この初期酸化は、酸化温度８５０℃で、系内に塩化水素（ＨＣｌ）を添加して行われ、これにより膜厚約１０ｎｍのシリコン酸化膜１１を形成する。
【００４４】
次いで、このシリコン酸化膜１１上に、減圧ＣＶＤ法により、シリコン窒化膜１２を膜厚約１００ｎｍで形成する。
図８はトレンチ形成工程の説明図である。
【００４５】
シリコン窒化膜１２の形成後、全面にレジスト層を形成する。そして、トランジスタの活性領域となる領域のみにシリコン窒化膜１２を残して素子分離となる領域にトレンチ１３を形成するためのパターニングを行う。
【００４６】
次いで、パターニング後のレジスト層をマスクにしてシリコン窒化膜１２およびシリコン酸化膜１１をドライエッチングする。そして、レジスト剥離後に、シリコン窒化膜１２をマスクにしてシリコン基板１０をエッチングし、トレンチ１３を形成する。トレンチ１３は、例えば約２００ｎｍの深さで形成する。
【００４７】
図９は埋め込み用酸化膜の形成工程の説明図である。
トレンチ１３の形成後は、まず、トレンチ１３の内面に、熱酸化により膜厚約１０ｎｍの図示しないライナー酸化膜を形成する。その後、全面に、トレンチ１３の埋め込み用酸化膜１４を、高密度プラズマＣＶＤ法により約５００ｎｍの膜厚で形成する。
【００４８】
次いで、シリコン窒化膜１２をストッパとして、埋め込み用酸化膜１４を、ＣＭＰ（Chemical Mechanical Polishing）により研磨する。
図１０はシリコン酸化膜およびシリコン窒化膜の除去工程の説明図である。
【００４９】
ＣＭＰによる埋め込み用酸化膜１４の研磨後、更にＣＭＰにより、図９に示したシリコン窒化膜１２およびシリコン酸化膜１１、および埋め込み用酸化膜１４の一部を除去し、シリコン基板１０表面を露出させる。
【００５０】
図１１はウェル領域およびチャネル領域の形成工程の説明図である。
シリコン基板１０上に、イオン注入用のスルー酸化膜１５を、膜厚約１０ｎｍで形成し、その上からシリコン基板１０に対し、トランジスタのウェル領域を形成する所定の導電型の不純物を所定の濃度でイオン注入する。さらに、シリコン基板１０に対し、トランジスタのチャネル領域を形成する所定の導電型の不純物を所定の濃度でイオン注入する。
【００５１】
次いで、ウェル領域およびチャネル領域にイオン注入した不純物を活性化するためのアニール処理を行う。このアニール処理後、スルー酸化膜１５はフッ酸などを用いてエッチング除去する。
【００５２】
図１２は高誘電率ゲート絶縁膜およびポリシリコンの形成工程の説明図である。
高誘電率ゲート絶縁膜の形成は、上記第１から第３の実施の形態に示したいずれの方法によっても可能である。
【００５３】
まず、図１１に示したスルー酸化膜１５の除去後のシリコン基板１０に対して前洗浄を行い、化学酸化膜１６を形成する。次いで、この化学酸化膜１６上に、酸化ハフニウム膜を所定の膜厚で形成する。そして、酸化ハフニウム膜に対し、所定の条件でオゾン処理または酸素ラジカル処理を行い、不純物低減酸化ハフニウム膜１７を形成する。
【００５４】
そして、水パージおよび窒素パージを行った後、四塩化ケイ素などのシリコン原料の供給、窒素パージ、アンモニア供給、窒素パージ、シリコン原料の供給および窒素パージを、この順で行う。これにより、不純物低減酸化ハフニウム膜１７の表面に、図示しないシリコン窒化膜が形成される。
【００５５】
最後に、不純物低減酸化ハフニウム膜１７上にポリシリコン１８をＣＶＤ法により膜厚１００ｎｍ程度で堆積する。
図１３はゲート電極の形成工程の説明図である。
【００５６】
全面にレジスト層を形成してパターニングした後、図１２に示したポリシリコン１８をエッチングしてゲート電極１９を形成し、さらに、このエッチングに続けて不純物低減酸化ハフニウム膜１７および化学酸化膜１６をエッチングする。
【００５７】
図１４はソースドレインエクステンションおよびソースドレインの形成工程の説明図である。
ゲート電極１９の形成後、これをマスクにしてシリコン基板１０に所定の導電型の不純物を所定の濃度でイオン注入し、トランジスタのソースドレインエクステンション２０を形成する。
【００５８】
次いで、ゲート電極１９の側壁に、シリコン窒化膜などからなる側壁スペーサ２１を膜厚約１５ｎｍで形成する。そして、ゲート電極１９および側壁スペーサ２１をマスクにしてシリコン基板１０に所定の導電型の不純物を所定の濃度でイオン注入し、トランジスタのソースドレイン２２を形成する。
【００５９】
図１５はコバルトシリサイドおよび絶縁膜の形成工程の説明図である。
ソースドレインエクステンション２０およびソースドレイン２２を形成した後、ゲート電極１９表面およびソースドレイン２２表面にコバルトシリサイド（ＣｏＳｉ2）２３を形成する。このコバルトシリサイド２３の形成は、まず、全面にコバルト（Ｃｏ）を例えば厚さ６ｎｍにスパッタして熱処理を行う。このとき、ゲート電極１９表面およびソースドレイン２２表面にスパッタされたコバルトはシリサイド化される。これにより、ゲート電極１９表面およびソースドレイン２２表面にコバルトシリサイド２３が形成され、低抵抗化が図られる。
【００６０】
最後に、全面にシリコン酸化膜などの絶縁膜２４を堆積し、その表面をＣＭＰによって研磨し、高誘電率ゲート絶縁膜を有するトランジスタの形成を完了する。
【００６１】
以上説明したように、半導体装置製造における高誘電率ゲート絶縁膜形成において、高誘電体膜の形成後にオゾン処理または酸素ラジカル処理を行う。これにより、高誘電体膜中の不要不純物は除去され、高誘電体膜に残留する不要不純物を低減することができる。さらに、高誘電体膜に対する不要不純物除去を、比較的低温で行うようにすることで、高誘電体膜のラフネスの悪化を防止することができる。したがって、より信頼性の高い高誘電率ゲート絶縁膜および半導体装置を実現することができる。
【００６２】
また、高誘電体膜の形成後、その表面に、高誘電体膜に対してシリコン原料とアンモニアとを交互に供給することによって薄いシリコン窒化膜を形成することで、高誘電体膜とゲート電極材料との間で起こる反応が抑制されるようになる。
【００６３】
なお、以上の説明では、高誘電率ゲート絶縁膜を形成するための高誘電体材料に酸化ハフニウムを用いる場合を例にして述べたが、本発明はこれに限定されるものではなく、酸化アルミニウム、酸化ジルコニウム、酸化タンタルなど、その他の高誘電体材料も同様に用いることが可能である。さらに、これらの高誘電体材料を複数用い、複合高誘電体膜により高誘電率ゲート絶縁膜を構成することも可能である。
【００６４】
【発明の効果】
以上説明したように本発明では、半導体基板に高誘電体膜を形成した後、この高誘電体膜をオゾン雰囲気または酸素ラジカル雰囲気に晒し、高誘電体膜中に含まれている不要不純物を除去する。これにより、形成後の高誘電体膜に残留する不要不純物が低減され、より信頼性の高い高誘電率ゲート絶縁膜および半導体装置を実現することができる。
【００６５】
また、ゲート絶縁膜に対してシリコン原料とアンモニアとを交互に供給することによって薄いシリコン窒化膜を形成してゲート電極との反応を抑制することで、リーク電流増加を抑えた信頼性の高い半導体装置を実現することができる。
【図面の簡単な説明】
【図１】半導体装置製造における高誘電率ゲート絶縁膜形成方法のフロー図である。
【図２】前洗浄工程の説明図である。
【図３】酸化ハフニウム膜形成工程の説明図である。
【図４】不要不純物除去工程の説明図である。
【図５】シリコン窒化膜形成工程の説明図である。
【図６】ゲート電極形成工程の説明図である。
【図７】シリコン酸化膜およびシリコン窒化膜の形成工程の説明図である。
【図８】トレンチ形成工程の説明図である。
【図９】埋め込み用酸化膜の形成工程の説明図である。
【図１０】シリコン酸化膜およびシリコン窒化膜の除去工程の説明図である。
【図１１】ウェル領域およびチャネル領域の形成工程の説明図である。
【図１２】高誘電率ゲート絶縁膜およびポリシリコンの形成工程の説明図である。
【図１３】ゲート電極の形成工程の説明図である。
【図１４】ソースドレインエクステンションおよびソースドレインの形成工程の説明図である。
【図１５】コバルトシリサイドおよび絶縁膜の形成工程の説明図である。
【符号の説明】
１，１０ シリコン基板
２，１６ 化学酸化膜
３ 酸化ハフニウム膜
４，１７ 不純物低減酸化ハフニウム膜
５，１２ シリコン窒化膜
６，１８ ポリシリコン
１１ シリコン酸化膜
１３ トレンチ
１４ 埋め込み用酸化膜
１５ スルー酸化膜
１９ ゲート電極
２０ ソースドレインエクステンション
２１ 側壁スペーサ
２２ ソースドレイン
２３ コバルトシリサイド
２４ 絶縁膜
Claims (4)
- 酸化ハフニウムまたは酸化ジルコニウムを用いて形成されたゲート絶縁膜を有する半導体装置の製造方法において、
半導体基板に酸化ハフニウム膜または酸化ジルコニウム膜を形成する工程と、
形成された前記酸化ハフニウム膜または前記酸化ジルコニウム膜をオゾン雰囲気または酸素ラジカル雰囲気に晒して前記酸化ハフニウム膜中または前記酸化ジルコニウム膜中に含まれている不要不純物を除去する工程と、
前記不要不純物を除去した後に、前記酸化ハフニウム膜または前記酸化ジルコニウム膜の表面にシリコン窒化膜を形成する工程と、
形成された前記シリコン窒化膜上にゲート電極を形成する工程と、
を有し、
前記シリコン窒化膜は、シリコン原料とアンモニアとを交互に供給することによって形成することを特徴とする半導体装置の製造方法。 - 前記シリコン窒化膜は、系内に一定の温度でシリコン原料とアンモニアとを交互に供給することによって形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記シリコン窒化膜の形成において、ＵＶ照射しながらまたはプラズマ状態にしてアンモニアを供給することを特徴とする請求項１または２記載の半導体装置の製造方法。
- 前記酸化ハフニウム膜または前記酸化ジルコニウム膜の形成後、前記シリコン窒化膜の形成前に、系内を一定の温度で水および窒素でパージすることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002181058A JP4007864B2 (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002181058A JP4007864B2 (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004031394A JP2004031394A (ja) | 2004-01-29 |
| JP2004031394A5 JP2004031394A5 (ja) | 2005-10-13 |
| JP4007864B2 true JP4007864B2 (ja) | 2007-11-14 |
Family
ID=31177991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002181058A Expired - Fee Related JP4007864B2 (ja) | 2002-06-21 | 2002-06-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4007864B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005159316A (ja) * | 2003-10-30 | 2005-06-16 | Tokyo Electron Ltd | 半導体装置の製造方法及び成膜装置並びに記憶媒体 |
| JP2005236083A (ja) * | 2004-02-20 | 2005-09-02 | Toshiba Corp | 半導体装置の製造方法 |
| JP4966490B2 (ja) * | 2004-11-15 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20070065578A1 (en) * | 2005-09-21 | 2007-03-22 | Applied Materials, Inc. | Treatment processes for a batch ALD reactor |
| WO2012165263A1 (ja) * | 2011-06-03 | 2012-12-06 | 東京エレクトロン株式会社 | ゲート絶縁膜の形成方法およびゲート絶縁膜の形成装置 |
| JP6218062B2 (ja) * | 2012-08-24 | 2017-10-25 | 学校法人早稲田大学 | 電力素子、電力制御機器、電力素子の製造方法 |
-
2002
- 2002-06-21 JP JP2002181058A patent/JP4007864B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004031394A (ja) | 2004-01-29 |
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| Date | Code | Title | Description |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050602 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050602 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070525 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4007864 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100907 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110907 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130907 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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