JP2005277285A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005277285A
JP2005277285A JP2004091621A JP2004091621A JP2005277285A JP 2005277285 A JP2005277285 A JP 2005277285A JP 2004091621 A JP2004091621 A JP 2004091621A JP 2004091621 A JP2004091621 A JP 2004091621A JP 2005277285 A JP2005277285 A JP 2005277285A
Authority
JP
Japan
Prior art keywords
film
silicon
forming
insulating film
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004091621A
Other languages
English (en)
Inventor
Tomonori Aoyama
知憲 青山
Takeo Matsuki
武雄 松木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2004091621A priority Critical patent/JP2005277285A/ja
Publication of JP2005277285A publication Critical patent/JP2005277285A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】 下地界面層の膜質を向上させるとともに、スループットを向上させて製造コストを削減できる半導体装置の製造方法を提供する。
【解決手段】 減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成した後、減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する。シリコン酸化膜を形成する工程は、シリコン基板の温度を100℃以上350℃以下とし、全圧を10Pa以上10,000Pa以下とし、オゾンの濃度を50g/Nm以上として行うことが好ましい。
【選択図】 図14

Description

本発明は、半導体装置の製造方法に関し、より詳しくは、比誘電率がシリコン酸化膜よりも高い絶縁膜を有する半導体装置の製造方法に関する。
近年、半導体集積回路装置における高集積化が大きく進展しており、MOS(Metal Oxide Semiconductor)型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、MOS構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜(SiO膜)やシリコン酸窒化膜(SiON膜)などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴いリーク電流が増大するという問題があった。
一方、サブ0.1μm世代のCMOS(Complementary Metal Oxide Semiconductor)では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で1.5nm以下の性能が必要とされる。このため、金属酸化膜または金属珪酸化膜(金属シリケート膜)などの比誘電率の大きい材料をゲート絶縁膜として用い、膜厚を大きくすることによってリーク電流を抑制することが提案されている。
しかし、シリコン基板のチャネル領域上に直接高誘電率絶縁膜を形成すると、シリコン基板とゲート絶縁膜との界面特性が悪くなってキャリアの移動度が低下するという問題があった。そこで、界面特性を良好にするために、高誘電率絶縁膜とシリコン基板との界面に、膜厚1nm以下の薄いシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などの下地界面層を形成する方法が提案されている。
下地界面層を形成した後に、基板を大気中に晒してから高誘電率絶縁膜を形成すると、大気中の炭素や水素が下地界面層の表面に付着して下地界面層表面を汚染してしまうので、下地界面層と高誘電率絶縁膜とはできるだけ連続で形成されることが望ましい。下地界面層と高誘電率絶縁膜を連続で形成する方法として、本発明者らは、水蒸気を用いて0.5nmのシリコン酸化膜を形成した後に、ハフニウム珪酸化膜を形成する方法を提案している(非特許文献1参照。)。具体的には、全圧0.76Torrの水蒸気中、650℃で10分間シリコン基板表面を処理することによって、0.5nmのシリコン酸化膜を形成する。次に、連続して、ハフニウム珪酸化膜を形成した後、不純物除去のためのO処理と耐熱性向上のためのNH処理を行う。
ティー・アオヤマ(T.Aoyama)ら、ゲート絶縁膜国際研究会(International Workshop on Gate Insulator)、2003年、p.174
しかしながら、上記の方法では、シリコン酸化膜の形成に水蒸気を用いているためにシリコン酸化膜中に水素が取り込まれてしまうという問題があった。SIMS分析(二次イオン質量分析)によれば、ハフニウム珪酸化膜を形成した後にOによる不純物除去処理を行うと、ハフニウム珪酸化膜中の水素は6分の1に減少するが、シリコン酸化膜中の水素はほとんど減少しないことが確認されている。水素は正の電荷を持つために、電圧をゲート絶縁膜に印加すると、水素が電子をトラップしてしまう。その結果、閾値電圧が経時的に変化するとともにゲート絶縁膜の破壊を招いて、トランジスタの寿命を短くするという問題があった。
また、水蒸気を用いてシリコン酸化膜を形成した後、連続してハフニウム珪酸化膜をMOCVD法(有機金属化学気相成長法)によって形成する場合、気相での分解によるパーティクルの発生を抑制するために、反応室の壁面やシリコン基板表面等から水を取り除く必要がある。具体的には、水蒸気による酸化を行った後に、反応室内の真空引きとガスパージとを繰返して行う必要がある。このため、下地界面層形成からハフニウム珪酸化膜形成までの所用時間が長くなることによってスループットが低下し、コストの上昇に繋がるという問題もあった。
こうした問題を解決するために金属電極を用いた場合には、大きな反転容量が確保できるというメリットがあるものの、NMOSFETおよびPMOSFETのそれぞれに仕事関数が最適な金属電極を別個の工程で形成することが必要となる。このため、工程数が増え、コストの上昇につながるという問題が新たに生じる。また、金属電極の耐熱性を考えると、ゲート電極の形成前にソース・ドレイン拡散層を形成しなければならない。しかしながら、ソース・ドレイン拡散層の表面に形成するシリサイドの耐熱性が低いために、ゲート絶縁膜の形成時に高温で加熱処理を行うことができず、ゲート絶縁膜の膜質向上を図ることが困難になるという問題もあった。
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、下地界面層の膜質を向上させることのできる半導体装置の製造方法を提供することにある。
また、本発明の目的は、スループットを向上させて製造コストを削減できる半導体装置の製造方法を提供することにある。
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
本発明の第1の半導体装置の製造方法は、減圧下でオゾン(O)を含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成する工程と、シリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とするものである。
また、本発明の第2の半導体装置の製造方法は、NMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してN型拡散層およびP型拡散層を形成する工程と、犠牲酸化膜の上にシリコン膜を形成する工程と、このシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよびシリコン膜を被覆するようにして犠牲酸化膜の上に第1の側壁絶縁膜を形成する工程と、この第1の側壁絶縁膜形成後のハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、N型エクステンション領域およびP型エクステンション領域を形成する工程と、第1の側壁絶縁膜の上に第2の側壁絶縁膜を形成する工程と、ハードマスクおよびシリコン膜の側壁部を除いて、第2の側壁絶縁膜と第1の側壁絶縁膜を除去する工程と、第2の側壁絶縁膜および第1の側壁絶縁膜が形成されたハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、N型ソース・ドレイン領域およびP型ソース・ドレイン領域を形成する工程と、表面に露出している犠牲酸化膜を除去する工程と、シリコン基板の全面に金属膜を形成する工程と、熱処理によって、N型ソース・ドレイン領域およびP型ソース・ドレイン領域の上に金属膜がシリサイド化された金属シリサイド膜を形成する工程と、この金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるシリコン膜を露出させる工程と、露出したシリコン膜を選択的に除去して、犠牲酸化膜に至る溝部を形成する工程と、この溝部から露出した犠牲酸化膜を除去してシリコン基板を露出させる工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜を介して溝部の内部にゲート電極材料を埋め込む工程とを有することを特徴とするものである。
本願の第1の半導体装置の製造方法および第2の半導体装置の製造方法において、シリコン酸化膜を形成する工程は、シリコン基板の温度を100℃以上350℃以下とし、全圧を10Pa以上10,000Pa以下とし、オゾンの濃度を50g/Nm以上として行うことが好ましい。
また、本発明の第3の半導体装置の製造方法は、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成する工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化し、シリコン基板上にシリコン酸窒化膜を形成する工程と、このシリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とするものである。
さらに、本発明の第4の半導体装置の製造方法は、NMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してN型拡散層およびP型拡散層を形成する工程と、犠牲酸化膜を除去する工程と、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成する工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化し、このシリコン基板上にシリコン酸窒化膜を形成する工程と、このシリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の前記NMOSFETの領域にN型不純物を注入する工程と、シリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工して、N型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、このN型シリコン膜パターンおよびこのアンドープのシリコン膜パターンの下部を除いて、高誘電率絶縁膜およびシリコン酸窒化膜を除去する工程と、ハードマスクを有するN型シリコン膜パターンおよびアンドープのシリコン膜パターンを被覆するようにして、シリコン基板の上に第1の側壁絶縁膜を形成する工程と、この第1の側壁絶縁膜形成後のハードマスクをマスクとしてシリコン基板に不純物を注入し、N型エクステンション領域およびP型エクステンション領域を形成する工程と、第1の側壁絶縁膜の上に第2の側壁絶縁膜を形成する工程と、ハードマスク、N型シリコン膜パターン、アンドープのシリコン膜パターンの側壁部を除いて、第2の側壁絶縁膜と第1の側壁絶縁膜を除去する工程と、第2の側壁絶縁膜および第1の側壁絶縁膜が形成されたハードマスク、N型シリコン膜パターンおよびアンドープのシリコン膜パターンをマスクとしてシリコン基板に不純物を注入し、N型ソース・ドレイン領域およびP型ソース・ドレイン領域を形成する工程と、シリコン基板の全面に第1の金属膜を形成する工程と、熱処理によって、N型ソース・ドレイン領域およびP型ソース・ドレイン領域の上に第1の金属膜がシリサイド化された第1の金属シリサイド膜を形成する工程と、この第1の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるN型シリコン膜パターンおよびアンドープのシリコン膜パターンを露出させる工程と、このアンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、シリコン基板の全面に第2の金属膜を形成する工程と、熱処理によって、N型シリコン膜パターンの上部およびアンドープのシリコン膜パターンの全てを、第2の金属膜がシリサイド化された第2の金属シリサイド膜に変える工程とを有することを特徴とするものである。
本願の第4の半導体装置の製造方法は、PMOSFETの領域に設けられた溝部に、第2の金属シリサイド膜を介して金属膜および金属窒化膜を埋め込む工程をさらに有することができる。
本願の第3の半導体装置の製造方法および第4の半導体装置の製造方法において、シリコン酸窒化膜を形成する工程は、シリコン基板の温度を100℃以上350℃以下とし、全圧を10Pa以上10,000Pa以下とし、オゾンの濃度を50g/Nm以上として行うことが好ましい。
本願の第1〜第4の半導体装置の製造方法において、高誘電率絶縁膜は、金属酸化膜、金属珪酸化膜、金属珪酸窒化膜およびシリコン窒化膜よりなる群から選ばれるいずれか1つの単層膜または2つ以上の膜により構成される積層膜とすることができる。ここで、金属酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む酸化膜とすることができる。また、金属珪酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む珪酸化膜とすることができる。さらに、金属珪酸窒化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む珪酸窒化膜とすることができる。
この発明は以上説明したように、減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成した後、減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成するので、水素含有率の低いシリコン酸化膜を形成することができる。また、反応室内の真空引きとガスパージとを繰返して行う必要がないので、スループットを向上させて製造コストを削減することができる。
また、本発明は、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成した後、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化してシリコン基板上にシリコン酸窒化膜を形成し、減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成するので、水素含有率の低いシリコン酸窒化膜を形成することができる。また、反応室内の真空引きとガスパージとを繰返して行う必要がないので、スループットを向上させて製造コストを削減することができる。
上記問題を解決するために、本発明では以下の手法を用いる。
すなわち、基板温度を100℃〜350℃、全圧を10Pa〜10,000Paとし、濃度が50g/Nm以上のOを反応室に導入して30秒から30分間酸化処理をすることによって、シリコン酸化膜等価膜厚が0.35nm〜1.0nmの範囲内にある薄いシリコン酸化膜を形成する。その後、ハフニウム珪酸化膜の成膜を行い、不純物除去や窒化等の後処理を行うことによって、ゲート絶縁膜を形成する。
この方法を用いることによって、下地シリコン酸化膜中の水素を大幅に低減することができる。また、O処理後に、反応室内の真空引きとガスパージを何回も繰返す必要がなくなる。さらに、下地シリコン酸化膜の形成温度とハフニウム珪酸化膜の形成温度が近い(または、等しい)ので、反応室内の温度を短時間で変更することができる。したがって、水蒸気を用いた場合に比較して、スループットを大幅に向上させてコスト低減を図ることが可能になる。尚、オゾン以外の酸素ラジカルまたは酸素プラズマ等の活性酸素を用いた場合にもシリコンまたはシリコン窒化膜を酸化することが可能である。しかしながら、この場合には、形成されるシリコン酸化膜またはシリコン酸窒化膜の膜厚が厚くなるために、(1nm以下の薄膜で形成することが必要な)下地界面層としての使用には適さなくなる。また、酸素ラジカルまたは酸素プラズマ等を用いた場合には、その後の高誘電率絶縁膜の形成を同一チャンバ内で行うことができない。一方、Oを用いた酸化によれば、同一チャンバ内で連続して高誘電率絶縁膜を形成することができるので、汚染を防ぐとともにスループットの向上を図ることができる。
実施の形態1.
以下、本発明の実施の形態1を図面を参照して説明する。
図1〜図6は、本実施形態における半導体装置の製造方法を説明するための工程断面図である。
まず、図1(a)に示すように、シリコン基板1の所定領域にシリコン酸化膜を埋め込み、STI(Shallow Trench Isolation)構造の素子分離領域2および犠牲酸化膜3を形成する。
次に、図1(b)に示すように,レジスト4をマスクとして、シリコン基板1のPMOSFETが形成される領域に、n不純物であるP(リン)5をイオン注入する。Pを注入する目的は、拡散層を形成する他にトランジスタの閾値電圧を調整するためであり、複数回に渡って行われる。
Pを注入した後は、不要となったレジスト4を剥離する。次に、同様の方法によって、p型不純物であるB(ボロン)を注入する。その後、熱拡散を行うことによって、N型拡散層6およびP型拡散層7を形成する(図1(c))。
次に、図2(a)に示すように、犠牲酸化膜3上に、多結晶のシリコン膜8をCVD(Chemical Vapor Deposition)法で成膜する。尚、多結晶シリコン膜の代わりにアモルファスシリコン膜を成膜してもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
次に、シリコン膜8の上にシリコン窒化膜9を形成した後、図2(b)に示すように、レジスト10をマスクとしてシリコン窒化膜9を所定の形状に加工する。
次に、不要となったレジスト10を剥離した後、シリコン窒化膜9をハードマスクとして、シリコン膜8をゲート電極の形状に加工する。この際、エッチング終了後にも、シリコン膜8の上にシリコン窒化膜9が残存するようにする(図2(c))。尚、図2(c)において、シリコン膜8からなるゲート電極はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。
次に、酸素濃度が0.05%〜1%の雰囲気中、900℃〜1,000℃でシリコン膜8の側壁をわずかに酸化する。その後、第1の側壁絶縁膜としてのシリコン酸化膜11をCVD法で全面に堆積する(図3(a))。尚、酸化によって形成された膜をシリコン酸化膜11としてもよい。また、場合により、第1の側壁絶縁膜はなくてもよい。
レジスト12およびダミーゲート電極(8,9)をマスクとして、N型拡散層6の領域にB13をイオン注入する(図3(b))。同様の方法で、P型拡散層7の領域にもPをイオン注入する。これにより、図3(c)に示すように、P型のエクステンション領域14とN型のエクステンション領域15を形成する。
次に、図4(a)に示すように、第2の側壁絶縁膜としてのシリコン窒化膜16をCVD法で全面に形成する。この後、シリコン膜8およびシリコン窒化膜9の側壁部を除いて、反応性イオンエッチングによりシリコン酸化膜11とシリコン窒化膜16を除去する。
次に、図4(b)に示すように、レジスト17および側壁の形成されたダミーゲート電極(8,9,11,16)をマスクとして、N型拡散層6の領域にB18をイオン注入する。
レジスト17を剥離した後、同様の方法でP型拡散層7の領域に、Pをイオン注入する。その後、900℃〜1,100℃の温度で熱処理を行い、P型ソース・ドレイン拡散層19とN型ソース・ドレイン拡散層20を形成する(図4(c))。
次に、側壁の形成されたダミーゲート電極(8,9,11,16)の下部を除き、犠牲酸化膜3を希フッ酸またはNHF水溶液によって除去する。その後、全面にニッケル膜(図示せず)およびチタンナイトライド膜(図示せず)を成膜して、熱処理を行う。ここで、シリコン膜8上にはシリコン窒化膜9が形成されているので、シリコン膜8がニッケル膜と反応することはない。熱処理後に、チタンナイトライド膜および未反応のニッケル膜をエッチング除去することにより、ソース・ドレイン拡散層19,20上にのみ、選択的にニッケルシリサイド膜21を形成することができる(図5(a))。
次に、シリコン基板1上にダミーゲート電極(8,9,11,16)を埋め込むようにして、層間絶縁膜22(第1の層間絶縁膜)をCVD法または塗布法によって形成する。ここで、層間絶縁膜22は、エッチングストッパーとしてのSiN膜および低誘電率のSiO膜からなるものとすることができる。その後、CMP(Chemichal Mechanical Polishing)法または反応性イオンエッチング法によって、シリコン8が表面に露出するように加工する(図5(b))。
さらに、反応性イオンエッチングによって、シリコン8を選択的にエッチング除去する(図5(c))。これにより、犠牲酸化膜3に至る溝部30が形成される。
次に、溝部30から露出した犠牲酸化膜3を希フッ酸等で除去してシリコン基板1の表面を露出させる(図6(a))。そして、その直後に反応室(図示せず)にシリコン基板1を搬送し、減圧下でオゾンを含む酸素ガスを用いてシリコン基板1の表面を酸化してシリコン酸化膜23を形成する。本実施の形態においては、基板温度を100℃〜350℃、全圧を10Pa〜10,000Paとし、濃度が50g/Nm以上のOを反応室に導入して30秒から30分間酸化処理をすることによって、シリコン酸化膜等価膜厚が0.35nm〜1.0nmの範囲内にある薄いシリコン酸化膜を形成することができる。
例えば、基板温度を250℃、全圧を0.76Torrとした状態で、濃度190g/NmのOを含むOガスを10リットル/分の流量で反応室に導入し、2分間酸化処理をする。これにより、シリコン基板1上に、膜厚0.6nm程度のシリコン酸化膜23を形成することができる。本実施の形態においては、シリコン酸化膜23が下地界面層である。
シリコン酸化膜23を形成した後は、引き続き減圧を維持した状態で、シリコン酸化膜23の上に連続して高誘電率絶縁膜を形成する。
例えば、基板温度を250℃〜300℃に昇温し、全圧を0.30Torrとして、テトラ−t−ブトキシハフニウムを0.2cc(液体)/分、Siを1,000cc(気体)/分の流量で反応室に導入して、膜厚1.7nm程度のハフニウム珪酸化膜24a(図示せず)を全面に形成する。この後、基板温度250℃〜400℃で、O2,,NO,NOのうち少なくとも1種類以上のガスを0.001%の濃度で含む雰囲気中において熱処理を行い、ハフニウム珪酸化膜中に含まれる炭素や水素等の不純物を除去する。その後、温度500℃〜600℃のNH雰囲気中、または、温度300℃〜500℃の窒素プラズマ雰囲気中で熱処理する。これにより、ハフニウム珪酸化膜24aに窒素を含有させてハフニウム珪酸窒化膜24bに改質する (図6(b))。本実施の形態においては、ハフニウム珪酸窒化膜24bが高誘電率のゲート絶縁膜として機能する。
シリコン酸化膜23の形成に際しては、基板温度、全圧、O濃度および処理時間を適切に選択することによって、シリコン酸化膜23の膜厚を制御することができる。具体的には、基板温度を上げたり、全圧を上げたり、O濃度を上げたり、処理時間を長くしたりすると、シリコン酸化膜23の膜厚は厚くなるが、逆の場合には、シリコン酸化膜23の膜厚は薄くなる。ただし、基板温度が350℃を超えると、バッチ内および基板面内の膜厚均一性が悪くなるため、基板温度は350℃以下であることが望ましい。
図14に基板温度と膜厚均一性との関係を示す。尚、図14は、バッチ式装置を用いて測定した例であり、1バッチ内に25枚の基板を上下に1枚づつ載置して成膜したものである。図で、面内(ボトム)とは、ガス流入口に最も近い最下段に位置する基板の面内での均一性をいう。また、面内(トップ)とは、ガス流入口に最も遠い最上段に位置する基板の面内での均一性をいう。さらに、バッチ内とは、面内(ボトム)の平均値と、面内(トップ)の平均値との均一性をいう。これらを総合的に評価することによって、面内均一性が良好であるか否かを判断することができる。
また、図15は、基板温度と、シリコン酸化膜のサブオキサイド含有率との関係の一例を示したものである。ここで、サブオキサイドとは、1価、2価または3価の状態のシリコンが酸素と結合し、酸化シリコンの化学量論的組成(SiO2 )よりもシリコン含有量が多い不完全な酸化物をいう。また、図15において、サブオキサイドの含有率とは、SiO、SiOおよびSiの含有率をいう。図より、基板温度が100℃未満では、サブオキサイドの含有率が50%以上となって絶縁性が劣化することが分かる。
したがって、図14および図15より、バッチ式装置を用いた場合には、基板温度は100℃〜350℃の範囲内であることが好ましい。尚、図14における面内(ボトム)の均一性は枚葉式装置における均一性に対応するので、枚葉式装置を用いた場合には、基板温度は100℃〜450℃の範囲内であってもよい。
図16は、成膜時の全圧に対するシリコン酸化膜の膜厚および平均粗さの関係の一例を示したものである。図から分かるように、全圧が10,000Paより大きくなると、基板温度が100℃であってもシリコン酸化膜の膜厚は1nm以上になる。下地界面層は1nm以下の薄い膜とする必要があるので、全圧は10,000Pa以下となるようにする。
一方、全圧が5Paより小さくなると、シリコン酸化膜の表面の荒れが大きくなる。図16の平均粗さは原子間力顕微鏡(Atomic Force Microscope,AFM)を用いて得られた結果であるが、例えば、全圧が5Paのとき平均粗さは0.20nmとなって、膜厚(0.35nm)の半分以上になることが分かる。全圧が10Pa以上になると、平均粗さは0.12nm以下になるので、上記の膜厚との関係を考慮すると、全圧は10Pa〜10,000Paの範囲内であることが好ましい。
図17は、O濃度と膜厚均一性との関係を示したものである。尚、図17は、図14と同様のバッチ式装置を用いて測定した例であり、面内(ボトム)、面内(トップ)およびバッチ内に関する定義も図14と同様である。図17から分かるように、O濃度を50g/Nm未満にすると、バッチ内および基板面内の膜厚均一性がいずれも悪くなる。一方、反応室に導入するO濃度を高めると均一性は向上する。図17の例では、O濃度が50g/Nm〜250g/Nmの範囲内で良好な均一性が得られている。
尚、O濃度が250g/Nmの場合、50g/Nmの場合よりもシリコン酸化膜の膜厚は増加する。しかし、その増加量はわずかなものであるので、主として、膜厚は、基板温度および全圧によって支配されていると考えられる。したがって、バッチ式装置を用いた場合には、O濃度は50g/Nm以上であればよく、350g/Nm程度までは上記の基板温度範囲および全圧範囲内で使用することができると考えられる。尚、図17における面内(ボトム)の均一性は枚葉式装置における均一性に対応するので、枚葉式装置を用いた場合にはO濃度は25g/Nm以上であってもよい。
また、処理時間が長くなると膜厚が増加する傾向が見られるが、30分以上になると、膜厚がほぼ飽和して顕著な膜厚増加は見られなくなる。したがって、基板温度、全圧およびO濃度を決定すれば、シリコン酸化膜の膜厚は処理時間によって制御可能となる。
ハフニウム珪酸窒化膜24bを形成した後は、ゲート電極材料としてチタンナイトライド膜25およびタングステン膜26を堆積し、溝部30以外のタングステン膜26およびチタンナイトライド膜25をCMP法で除去する。さらに、層間絶縁膜22上のハフニウム珪酸窒化膜24bを除去した後に層間絶縁膜27(第2の層間絶縁膜)を堆積して平坦化する(図6(c))。
その後、コンタクト、配線等の形成を行う。
なお、本実施形態では、金属珪酸化膜を形成する際に、有機金属原料として、テトラ−t−ブトキシハフニウムを用いたが、ハフニウムまたはジルコニウムの元素を含んでいる有機金属原料であれば同様に実施することができる。
また、本実施の形態では、金属ゲート電極を用いたトランジスタの製造方法について説明したが、本実施の形態で説明した(下地界面等としての)シリコン酸化膜の形成方法およびハフニウム珪酸窒化膜の形成方法は、シリコンゲート電極と金属シリサイド電極を併用したトランジスタの製造(実施の形態2)にも適用できる他、一般に使用されているシリコンゲート電極を用いたトランジスタの製造(実施の形態3)にも適用することができる。
本実施の形態では、特定条件下でOガスを用いて、0.6nmの下地シリコン酸化膜23を形成した。水蒸気と比較して、Oガスの場合は反応室内の置換が容易であるため、下地シリコン酸化膜23の形成からハフニウム珪酸化膜24aの形成までの時間を大幅に短縮することができる。また、本実施形態の場合、下地シリコン酸化膜23の形成温度とハフニウム珪酸化膜24aの形成温度が近いため、基板温度の安定化時間も水蒸気による下地シリコン酸化膜の形成に比較して、大幅に短縮することができる。
1つの例として、X線光電子分光分析装置(X−ray Photoelectron Spectroscopy)により、Oガスを用いて形成されたシリコン酸化膜の結合状態を調べたところ、サブオキサイドの割合が23%という結果が得られた。このことは、本実施の形態により形成されたシリコン酸化膜が、250℃という低温で形成された膜厚0.6nm程度の薄膜としては、良質なシリコン酸化膜であることを示している。これは、Oという活性な酸化剤を用いたことによるものと考えられる。
実施の形態2.
以下、本発明の実施の形態2を図面を参照して説明する。
図7〜図13は、本実施形態における半導体装置の製造方法を説明するための工程断面図である。
まず、図7(a)に示すように、シリコン基板101の所定の領域にシリコン酸化膜を埋め込み、STI(Shallow Trench Isolation)構造の素子分離領域102および犠牲酸化膜103を形成する。
次に、図7(b)に示すようにレジスト104をマスクとして、P(リン) 105をイオン注入する。Pの注入は拡散層の形成の他、トランジスタの閾値電圧の調整用であり、複数回行われる。
Pを注入した後にレジスト104を剥離し、さらに、同様の方法でB(ボロン)を注入してレジストを剥離した後で熱拡散を行うことにより、N型拡散層106とP型拡散層107を形成する(図7(c))。
この後、NHF水溶液を用いて犠牲酸化膜103を除去する。次に、濃度0.5%〜5%の希フッ酸で表面洗浄をした直後に反応室にシリコン基板101を搬送し、基板温度600℃〜850℃、全圧0.02Torrで、NHを1リットル/分の流量で反応室に導入して2分間〜30分間窒化処理する。これにより、シリコン基板101の表面を窒化して、シリコン基板101上に、膜厚0.4nm程度のシリコン窒化膜1023a(図示せず)を形成する。
次に、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜1023aを酸化し、シリコン基板101上にシリコン酸窒化膜1023bを形成する。具体的には、実施の形態1と同様に、基板温度を100℃〜350℃、全圧を10Pa〜10,000Paとし、濃度が50g/Nm以上のOを反応室に導入して30秒から30分間酸化処理をすることによって、シリコン酸化膜等価膜厚が0.35nm〜1.0nmの範囲内にある薄いシリコン酸窒化膜を形成することができる。例えば、基板温度を270℃、全圧を0.20Torr(26.7Pa)として、濃度100g/NmのOを含むOガスを5リットル/分の流量で反応室に導入し3分間酸化処理をする。これにより、シリコン窒化膜1023aを改質して、膜厚0.8nm程度のシリコン酸窒化膜1023bを形成することができる。本実施の形態においては、シリコン酸窒化膜1023bが下地界面層として機能する。
シリコン酸窒化膜1023bを形成した後は、引き続き減圧を維持した状態で、シリコン酸窒化膜1023bの上に連続して高誘電率絶縁膜を形成する。
例えば、基板温度を270℃に保持したまま、全圧を0.30Torrとして、テトラ−t−ブトキシハフニウムを0.2cc(液体)/分、Siを1,000cc(気体)/分の流量で反応室に導入し、シリコン酸窒化膜1023bの上に膜厚1.7nm程度のハフニウム珪酸化膜1024a(図示せず)を形成する。この後、温度250℃〜400℃で、O,O,NOおよびNOのうちの少なくとも1種類以上のガスを0.001%以上の濃度で含む雰囲気中で熱処理を行い、ハフニウム珪酸化膜中に含まれる炭素や水素等の不純物を除去する。その後、温度500℃〜850℃のNH雰囲気中、または、温度300℃〜500℃の窒素プラズマ雰囲気中で熱処理を行い、ハフニウム珪酸化膜1024aに窒素を含有させてハフニウム珪酸窒化膜1024bに改質する(図8(a))。本実施の形態においては、ハフニウム珪酸窒化膜1024bが高誘電率のゲート絶縁膜として機能する。
上記の例では、シリコン窒化膜1023aの形成をハフニウム珪酸化膜1024bの形成と同一の反応室で行ったが、1の反応室または装置でシリコン窒化膜1023aを形成した後に、他の反応室にシリコン101基板を搬送して酸化を行い、シリコン酸窒化膜1023bを形成してもよい。また、シリコン窒化膜1023aの形成にNHガスを用いたが、窒素プラズマや窒素ラジカル等を用いてシリコン窒化膜1023aを形成してもよい。
次に、図8(b)に示すように、ハフニウム珪酸窒化膜1024b上に、多結晶のシリコン膜108をCVD(Chemical Vapor Deposition)法で成膜し、レジスト1028をマスクとして、NMOS領域のシリコン膜108にP1029をイオン注入し、N型シリコン膜108aを形成する。尚、多結晶シリコン膜の代わりにアモルファスシリコン膜を成膜してもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
不要となったレジスト1028を剥離した後、シリコン窒化膜109を堆積し、図8(c)に示すように、レジスト1010をマスクとして、シリコン窒化膜109を加工する。
不要となったレジスト1010を剥離した後、シリコン窒化膜109をハードマスクとして、N型シリコン膜108aおよび不純物が注入されていないシリコン膜108をゲート電極の形状に加工する(図9(a))。この際、エッチング終了後にも、N型シリコン膜108aおよびシリコン膜108の上にシリコン窒化膜109が残存するようにする(図9(a))。尚、図9(a)において、N型シリコン膜(N型シリコン膜パターン)108aおよびシリコン膜(アンドープのシリコン膜パターン)108からなるゲート電極はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。
この後、希フッ酸等でハフニウム珪酸窒化膜1024bをエッチング除去する(図9(b))。このとき、ハードマスクとして使用したシリコン窒化膜109が全てエッチングされないようなフッ酸の濃度およびエッチング時間を選択する。具体的には、フッ酸の濃度を1%以下とし、エッチング時間を300秒以下とすることが好ましい。尚、下地界面層であるシリコン酸窒化膜1023bは、膜厚0.8nm程度と非常に薄いために、ハフニウム珪酸窒化膜1024bをエッチングする際に一緒に除去されてしまう。しかし、全面に残っていても後の工程で除去できるので特に問題はない。尚、フッ酸濃度およびエッチング時間は、使用する高誘電率絶縁膜の膜種や膜厚に応じて適宜決定する。
次に、ダミーゲート電極(108a,108)の側壁およびシリコン基板101の表面をわずかに酸化する。例えば、濃度0.2%の酸素を含む雰囲気中において、1,000℃で5秒間の加熱処理を行うことによって、表面から約2nmの深さまで酸化することができる。その後、第1の側壁絶縁膜としてのシリコン酸化膜1011をCVD法で全面に形成し、図9(c)の構造とする。尚、酸化によって形成された膜をシリコン酸化膜11としてもよい。また、場合により、第1の側壁絶縁膜はなくてもよい。
次に、図10(a)に示すように、レジスト1012と、シリコン酸化膜1011が形成されたハードマスク109およびシリコン膜108をマスクとして、N型拡散層106の領域にB1013をイオン注入する。レジスト1012を剥離した後、同様の方法で、P型拡散層107の領域にもPをイオン注入する。その後、熱処理による活性化を行うことによって、図10(b)に示すように、P型のエクステンション領域1014とN型のエクステンション領域1015を形成する。尚、活性化処理は、後工程のソース・ドレイン形成のための活性化と同時に行っても問題ない。
次に、図10(c)に示すように、第2の側壁絶縁膜としてのシリコン窒化膜1016をCVD法で全面に形成する。この後、反応性イオンエッチングによって、ハードマスク109、N型シリコン膜108a、シリコン膜108、ハフニウム珪酸窒化膜1024bおよびシリコン酸窒化膜1023bの側壁部を除いて、シリコン酸化膜1011およびシリコン窒化膜1016を除去する。
次に、図11(a)に示すように、レジスト1017および側壁の形成されたゲート電極(108,109,1011,1016)をマスクとして、N型拡散層106の領域にB1018をイオン注入する。
不要となったレジスト1017を剥離した後、同様の方法で、P型拡散層領域107の領域にPをイオン注入する。その後、熱処理による活性化を行うことによって、図11(b)に示すようなP型ソース・ドレイン拡散層1019およびN型ソース・ドレイン拡散層1020を形成する。
次に、全面にニッケル膜(図示せず)およびチタンナイトライド膜(図示せず)を堆積した後、熱処理を行う。ここで、N型シリコン膜108aおよびシリコン膜108上にはシリコン窒化膜109が形成されているので、N型シリコン膜108aおよびシリコン膜108がニッケル膜と反応することはない。熱処理後に、チタンナイトライド膜および未反応のニッケル膜を除去することによって、ソース・ドレイン拡散層1019,1020上にニッケルシリサイド膜1021を選択的に形成することができる(図11(c))。
次に、シリコン基板101上にダミーゲート電極(108a、108,109,1011,1016)を埋め込むようにして、層間絶縁膜1022(第1の層間絶縁膜)をCVD法または塗布法によって形成する。ここで、層間絶縁膜1022は、エッチングストッパーとしてのSiN膜および低誘電率のSiO膜からなるものとすることができる。その後、CMP(Chemichal Mechanical Polishing)法または反応性イオンエッチング法によって、シリコン108,108aが表面に露出するように加工する(図12(a))。
次に、NMOS領域上にレジスト1030を形成する(図12(b))。そして、図12(c)に示すように、シリコン膜108の表面を反応性イオンエッチングを用いて後退させて、シリコン膜108の膜厚を薄くする。このとき、シリコン膜108の側壁に形成されたシリコン酸化膜1011も一緒に後退するが、エッチング条件を制御することによってシリコン酸化膜1011を残すことも可能である。
次に、不要となったレジスト1030を除去し、N型シリコン膜108aおよびシリコン膜108の表面にある自然酸化膜をフッ酸等で除去してから、ニッケル膜(図示せず)およびチタンナイトライド膜(図示せず)を全面に堆積する。その後、熱処理を行うことによって、シリコン膜108の全てをニッケルシリサイド膜1031に変える。このとき、シリコン膜108の膜厚相当分のN型シリコン膜108aもニッケルシリサイド膜1031になるので、NMOS領域には、N型シリコン膜108a上にニッケルシリサイド膜1031が積層された構造からなるゲート電極が形成される。
シリサイド化反応を終えた後は、チタンナイトライド膜と未反応のニッケル膜をエッチング除去して、図13(a)の構造とする。
本実施の形態では、ニッケル膜の膜厚をシリコン膜108の膜厚の0.8倍かそれよりも厚くし、N型シリコン膜108aの膜厚の0.8倍よりも薄くすることによって、ハフニウム珪酸窒化膜1024bと接触する部分を、NMOSFETではN型シリコン膜108aとし、PMOSFETではニッケルシリサイド膜1031とすることができる。
尚、ゲート長が予定しているニッケル膜の膜厚よりも短い場合(例えば、37nm以下である場合)、PMOSFETにおけるニッケル膜の膜厚として、層間絶縁膜1022から後退したシリコン膜108の表面までの深さを考慮することができる。例えば、後退後のシリコン膜108の膜厚を80nmとし、層間絶縁膜1022の表面から後退した分の膜厚を20nmとする。NMOSFETにおけるニッケル膜の膜厚を50nmとすれば、PMOSFETでのニッケル膜の膜厚は見かけ上90nmとなる。したがって、シリサイド化後においてはシリコン膜108が全てニッケルシリサイド膜1031になる一方で、NMOSFETでは、下層がN型シリコン膜108aのままで、上層がニッケルシリサイド膜1031の二層構造となる。但し、この場合、性能試験として測定される長いゲート長のP型トランジスタでは上部のみしかニッケルシリサイド膜1031にならない場合があるので、膜厚の選択には注意が必要である。また、高温および長時間でシリサイド化を行うと、ダミーゲート電極部分の外側からもNiがシリコン中に拡散し、NMOSFETのゲート電極も全てニッケルシリサイドになってしまうおそれがある。したがって、シリサイド化する際の熱処理には注意が必要である。1つの例として、400℃〜450℃の温度で30秒間の熱処理によってシリサイド化を行うことができる。
次に、PMOSFETのゲート電極部分に形成された溝部1035にゲート電極材料を埋め込む。具体的には、チタンとチタンナイトライドの積層膜1032を堆積し、さらに、タングステン膜1033を堆積した後、CMP法によって溝部分1035を除いてこれらの膜を除去する(図13(b))。これにより、PMOS領域に、ニッケルシリサイド膜1031、チタンとチタンナイトライドの積層膜1032およびタングステン膜1033からなるゲート電極が形成される。
尚、チタンとチタンナイトライドの積層膜1032と、タングステン膜1033とを溝部1035に埋め込む工程は、NMOSFETのゲート電極表面とPMOSFETのゲート電極表面との高さを一致させるために行うものであるので、デバイスの種類によってはこの工程は無視してもよい。
次に、層間絶縁膜1027(第2の層間絶縁膜)をCVD法または塗布法にて堆積し、CMP法によって平坦化する(図13(c))。
その後、コンタクト、配線等の形成を行う。
本実施形態では、金属珪酸化膜を形成する際に、有機金属原料として、テトラ−t−ブトキシハフニウムを用いたが、ハフニウムまたはジルコニウムの元素を含んでいる有機金属原料であれば同様に実施することができる。
本実施の形態が実施の形態1と異なる点は、ゲート絶縁膜の下地界面に、シリコン酸化膜23ではなくシリコン酸窒化膜23bを用いていることにある。
シリコン窒化膜1023aの形成を窒素プラズマまたは窒素ラジカルを用いて行うと、シリコン窒化膜1023aの膜中に水素が取り込まれるのを十分に抑制することができる。一方、NH等を用いてシリコン窒化膜1023aを形成する場合には、膜中にある程度水素が取り込まれる。しかし、その後のO酸化により、水素が酸素と反応することによって水を形成して外方拡散することによって、膜中に残留する水素を低減させることができる。したがって、この場合においても不純物の少ない下地シリコン酸窒化膜1023bを形成することができる。
また、本実施の形態も実施の形態1と同様に酸化の際に水蒸気を用いないので、下地シリコン酸窒化膜1023bの形成からハフニウム珪酸化膜1024aの形成までの時間を大幅に短縮することができる。また、本実施の形態では、シリコン酸窒化膜23bの形成温度とハフニウム珪酸化膜1024aの形成温度とが同じであるので、基板温度の安定化時間を設ける必要がない。したがって、水蒸気による下地シリコン窒化膜1023aの酸化を用いた場合に比較して、大幅にプロセス時間を短縮することができる。
実施の形態3.
以下、本発明の実施の形態3を図面を参照して説明する。
図18〜図23は、本実施の形態における半導体装置の製造方法を説明するための工程図である。
まず、図18(a)に示すように、シリコン基板301の所定の領域にシリコン酸化膜を埋め込み、STI(Shallow Trench Isolation)構造の素子分離領域302および犠牲酸化膜303を形成する。
次に、図18(b)に示すように、レジスト304をマスクとして、シリコン基板301にP(リン)をイオン注入する。Pの注入は、拡散層の形成およびトランジスタの閾値電圧の調整を目的としており、複数回に渡って行われる。Pを注入した後はレジスト304を剥離し、さらに、同様の方法で、レジスト(図示せず)をマスクとしてB(ボロン)を注入する。レジストを剥離した後に熱処理を行い、不純物を拡散させることによって、N型拡散層306およびP型拡散層307を形成する(図18(c))。
拡散層を形成した後は、NHF水溶液を用いて犠牲酸化膜303を除去してシリコン基板1の表面を露出させる。そして、その直後に反応室(図示せず)にシリコン基板301を搬送し、減圧下でオゾンを含む酸素ガスを用いてシリコン基板301の表面を酸化してシリコン酸化膜308を形成する。本実施の形態においては、基板温度を100℃〜350℃、全圧を10Pa〜10,000Paとし、濃度が50g/Nm以上のOを反応室に導入して30秒から30分間酸化処理をすることによって、シリコン酸化膜等価膜厚が0.35nm〜1.0nmの範囲内にある薄いシリコン酸化膜を形成することができる。
例えば、基板温度を250℃、全圧を0.76Torrとした状態で、濃度190g/NmのOを含むOガスを10リットル/分の流量で反応室に導入し、2分間酸化処理をする。これにより、シリコン基板301上に、膜厚0.6nm程度のシリコン酸化膜308を形成することができる。本実施の形態においては、シリコン酸化膜308が下地界面層である。
シリコン酸化膜308を形成した後は、引き続き減圧を維持した状態で、シリコン酸化膜308の上に連続して高誘電率絶縁膜を形成する(図19(a))。具体的には、シリコン酸化膜308の上にハフニウム珪酸化膜を形成した後、NH雰囲気中またはNプラズマ雰囲気中で熱処理することによってハフニウム珪酸窒化膜309とすることができる。
次に、図19(b)に示すように、アモルファスシリコン膜3010をCVD(Chemical Vapor Deposition)法で成膜した後、N型ゲート電極を形成するために、レジスト3011をマスクとしてPをイオン注入する。尚、アモルファスシリコン膜3010の代わりに多結晶シリコン膜を成膜してもよい。
レジスト3011を剥離した後、同様の方法によって、P型ゲート電極を形成するためにアモルファスシリコン膜3010にイオン注入する。マスクとして用いたレジスト(図示せず)を剥離した後、全面にシリコン酸化膜3013を形成してから、レジスト3014をマスクとしてシリコン酸化膜3013を加工する(図19(c))。図19(c)において、3010aはN型アモルファスシリコン膜からなるゲート電極であり、3010bはP型アモルファスシリコン膜からなるゲート電極である。
次に、図20(a)に示すように、レジスト3014を剥離した後に、N型アモルファスシリコン膜3010aおよびP型アモルファスシリコン膜3010bを加工してゲート電極とする。その後、シリコン酸化膜3013をハードマスクとして、ゲート電極下部のみにゲート絶縁膜が残るように、ハフニウム珪酸窒化膜309およびシリコン酸化膜308をエッチングする(図20(b))。尚、シリコン酸化膜3013はエッチングによって消失する。
次に、酸素濃度が0.05%〜1%の雰囲気中において、900℃〜1,000℃の温度でゲート電極3010a,3010bの側壁をわずかに酸化した後、CVD法によってシリコン酸化膜3015を全面に堆積する(図20(c))。
次に、レジスト3016およびゲート電極3010bをマスクとして、N型拡散層306にBをイオン注入する(図21(a))。同様にして、P型拡散層307にもPをイオン注入する。これにより、P型エクステンション領域3018およびN型エクステンション領域3019が形成される(図21(b))。
次に、図21(c)に示すように、シリコン窒化膜3020をCVD法で全面に形成する。この後、反応性イオンエッチングによって、ゲート電極3010a,3010bの側壁部を残してシリコン酸化膜3015およびシリコン窒化膜3020を除去する。
次に、図22(a)に示すように、レジスト3021および側壁の形成されたゲート電極(3010b,3015,3020)をマスクとして、N型拡散層306にBをイオン注入する。レジスト3021を剥離した後、同様の方法でP型拡散層307にPをイオン注入する。その後、900℃〜1,100℃の温度で熱処理を行い、不純物を活性化することによって、P型ソース・ドレイン拡散層3023およびN型ソース・ドレイン拡散層3024を形成する(図22(b))。
次に、全面にニッケル膜(図示せず)およびチタンナイトライド膜(図示せず)を成膜した後、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去して、ソース・ドレイン拡散層3022,3023およびシリコンゲート電極3010a,3010bの上にのみ選択的にニッケルシリサイド膜3025を形成する(図22(c))。
次に、層間絶縁膜3029を形成した後、CMP(Chemical Mechanical Polishing)法により平坦化する(図23)。その後、コンタクトおよび配線等の形成を行う。
以上より、本発明によれば、高誘電率絶縁膜をゲート絶縁膜に用いた場合に、良質な下地界面層が形成でき、また、ゲート絶縁膜形成にかかわるプロセス時間の大幅な短縮を図ることができる。
尚、実施の形態1〜3では、高誘電率ゲート絶縁膜材料として、ハフニウム珪酸窒化膜を用いたが、本発明はこれに限られるものではない。本発明は、ハフニウム珪酸化膜などの金属珪酸化膜、ハフニウム酸化膜などの金属酸化膜または金属珪酸窒化膜をゲート絶縁膜の構成要素の1つとして用いた場合にも適用することができる。また、高誘電率ゲート絶縁膜材料の金属元素として、ハフニウムを用いたが、ジルコニウム、ランタンまたはチタンなどのハフニウム元素以外の金属元素を少なくとも1つ以上含む場合にも適用することができる。また、反応防止、拡散防止またはリーク電流特性改善などの目的で、高誘電率ゲート絶縁膜とゲート電極の間に、例えば、シリコン窒化膜などの薄膜を介在させる場合にも本発明を適用することができる。さらに、シリコン窒化膜などの金属を含まない膜をゲート絶縁膜として用いる場合にも、本発明を適用することができる。したがって、シリコン酸化膜よりも比誘電率の高い絶縁膜を用いる場合の下地界面層の形成方法として、本発明は極めて有効である。
また、本発明では、実施の形態1〜3を組み合わせてもよい。
例えば、実施の形態1で形成したシリコン酸化膜(下地界面層)と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態2の構成のゲート電極を形成してもよい。
具体的には、本発明は、NMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してN型拡散層およびP型拡散層を形成する工程と、犠牲酸化膜を除去してシリコン基板を露出する工程と、減圧下でオゾンを含む酸素ガスを用いて露出したシリコン基板の表面を酸化し、シリコン基板上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の前記NMOSFETの領域にN型不純物を注入する工程と、シリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工して、N型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、このN型シリコン膜パターンおよびこのアンドープのシリコン膜パターンの下部を除いて、高誘電率絶縁膜およびシリコン酸窒化膜を除去する工程と、ハードマスクを有するN型シリコン膜パターンおよびアンドープのシリコン膜パターンを被覆するようにして、シリコン基板の上に第1の側壁絶縁膜を形成する工程と、この第1の側壁絶縁膜形成後のハードマスクをマスクとしてシリコン基板に不純物を注入し、N型エクステンション領域およびP型エクステンション領域を形成する工程と、第1の側壁絶縁膜の上に第2の側壁絶縁膜を形成する工程と、ハードマスク、N型シリコン膜パターン、アンドープのシリコン膜パターンの側壁部を除いて、第2の側壁絶縁膜と第1の側壁絶縁膜を除去する工程と、第2の側壁絶縁膜および第1の側壁絶縁膜が形成されたハードマスク、N型シリコン膜パターンおよびアンドープのシリコン膜パターンをマスクとしてシリコン基板に不純物を注入し、N型ソース・ドレイン領域およびP型ソース・ドレイン領域を形成する工程と、シリコン基板の全面に第1の金属膜を形成する工程と、熱処理によって、N型ソース・ドレイン領域およびP型ソース・ドレイン領域の上に第1の金属膜がシリサイド化された第1の金属シリサイド膜を形成する工程と、この第1の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるN型シリコン膜パターンおよびアンドープのシリコン膜パターンを露出させる工程と、このアンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、シリコン基板の全面に第2の金属膜を形成する工程と、熱処理によって、N型シリコン膜パターンの上部およびアンドープのシリコン膜パターンの全てを、第2の金属膜がシリサイド化された第2の金属シリサイド膜に変える工程とを有することを特徴とする半導体装置の製造方法とすることもできる。この場合、PMOSFETの領域に設けられた溝部に、第2の金属シリサイド膜を介して金属膜および金属窒化膜を埋め込む工程をさらに有することができる。また、シリコン酸化膜を形成する工程は、シリコン基板の温度を100℃以上350℃以下とし、全圧を10Pa以上10,000Pa以下とし、オゾンの濃度を50g/Nm以上として行うことが好ましい。
また、本発明は、実施の形態2で形成したシリコン酸窒化膜(下地界面層)と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態3の構成のゲート電極を形成してもよい。さらに、実施の形態2で形成したシリコン酸窒化膜(下地界面層)と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態1の構成のゲート電極を形成してもよい。
尚、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
(a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態1による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態2による半導体装置の製造方法を示す断面図である。 実施の形態1において、基板温度とシリコン酸化膜の膜厚均一性との関係を示す図である。 実施の形態1において、基板温度と、シリコン酸化膜のサブオキサイド含有率との関係を示す図である。 実施の形態1において、成膜時の全圧に対するシリコン酸化膜の膜厚および平均粗さの関係を示す図である。 実施の形態1において、O濃度とシリコン酸化膜の膜厚均一性との関係を示す図である。 (a)〜(c)は、実施の形態3による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態3による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態3による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態3による半導体装置の製造方法を示す断面図である。 (a)〜(c)は、実施の形態3による半導体装置の製造方法を示す断面図である。 実施の形態3による半導体装置の製造方法を示す断面図である。
符号の説明
1,101,301 シリコン基板
2,102,302 素子分離領域
3,103,303 犠牲酸化膜
6,106,306 N型拡散層
7,107,307 P型拡散層
8,108,3010 シリコン膜
9,16,109,1016,3020 シリコン窒化膜
11,23,1011,308,3013,3015 シリコン酸化膜
14,1014,3018 P型エクステンション領域
15,1015,3019 N型エクステンション領域
19,1019,3023 P型ソース・ドレイン領域
20,1020,3024 N型ソース・ドレイン領域
21,1021,1031,3025 ニッケルシリサイド膜
22,1022 第1の層間絶縁膜
24b,1024b,309 ハフニウム珪酸窒化膜
25 チタンナイトライド膜
26,1033 タングステン膜
27,1027 第2の層間絶縁膜
1023b シリコン酸窒化膜
3029 層間絶縁膜

Claims (10)

  1. 減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、該シリコン基板上にシリコン酸化膜を形成する工程と、
    前記シリコン酸化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. NMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置の製造方法において、
    素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、
    前記シリコン基板の所定領域に不純物を注入してN型拡散層およびP型拡散層を形成する工程と、
    前記犠牲酸化膜の上にシリコン膜を形成する工程と、
    前記シリコン膜の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工する工程と、
    前記ハードマスクおよび前記シリコン膜を被覆するようにして前記犠牲酸化膜の上に第1の側壁絶縁膜を形成する工程と、
    前記第1の側壁絶縁膜形成後の前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、N型エクステンション領域およびP型エクステンション領域を形成する工程と、
    前記第1の側壁絶縁膜の上に第2の側壁絶縁膜を形成する工程と、
    前記ハードマスクおよび前記シリコン膜の側壁部を除いて、前記第2の側壁絶縁膜と前記第1の側壁絶縁膜を除去する工程と、
    前記第2の側壁絶縁膜および前記第1の側壁絶縁膜が形成された前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、N型ソース・ドレイン領域およびP型ソース・ドレイン領域を形成する工程と、
    表面に露出している前記犠牲酸化膜を除去する工程と、
    前記シリコン基板の全面に金属膜を形成する工程と、
    熱処理によって、前記N型ソース・ドレイン領域および前記P型ソース・ドレイン領域の上に前記金属膜がシリサイド化された金属シリサイド膜を形成する工程と、
    前記金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工するとともに前記ハードマスクを除去して、該ハードマスクの下層の前記シリコン膜を露出させる工程と、
    露出した前記シリコン膜を選択的に除去して、前記犠牲酸化膜に至る溝部を形成する工程と、
    前記溝部から露出した前記犠牲酸化膜を除去して前記シリコン基板を露出させる工程と、
    減圧下でオゾンを含む酸素ガスを用いて前記シリコン基板の表面を酸化し、該シリコン基板上にシリコン酸化膜を形成する工程と、
    前記シリコン酸化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜を介して前記溝部の内部にゲート電極材料を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
  3. 前記シリコン酸化膜を形成する工程は、前記シリコン基板の温度が100℃以上350℃以下であり、
    全圧が10Pa以上10,000Pa以下であり、
    前記オゾンの濃度が50g/Nm以上で行われる請求項1または2に記載の半導体装置の製造方法。
  4. シリコン基板の表面を窒化して、該シリコン基板上にシリコン窒化膜を形成する工程と、
    減圧下でオゾンを含む酸素ガスを用いて前記シリコン窒化膜を酸化し、前記シリコン基板上にシリコン酸窒化膜を形成する工程と、
    前記シリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  5. NMOSFETとPMOSFETとで構成されるCMOSFETを備えた半導体装置の製造方法において、
    素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、
    前記シリコン基板の所定領域に不純物を注入してN型拡散層およびP型拡散層を形成する工程と、
    前記犠牲酸化膜を除去する工程と、
    前記シリコン基板の表面を窒化して、該シリコン基板上にシリコン窒化膜を形成する工程と、
    減圧下でオゾンを含む酸素ガスを用いて前記シリコン窒化膜を酸化し、前記シリコン基板上にシリコン酸窒化膜を形成する工程と、
    前記シリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程と、
    前記高誘電率絶縁膜の上にシリコン膜を形成する工程と、
    前記シリコン膜の前記NMOSFETの領域にN型不純物を注入する工程と、
    前記シリコン膜の上にハードマスクを形成する工程と、
    前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工して、N型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
    前記N型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて、前記高誘電率絶縁膜および前記シリコン酸窒化膜を除去する工程と、
    前記ハードマスクを有する前記N型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを被覆するようにして、前記シリコン基板の上に第1の側壁絶縁膜を形成する工程と、
    前記第1の側壁絶縁膜形成後の前記ハードマスクをマスクとして前記シリコン基板に不純物を注入し、N型エクステンション領域およびP型エクステンション領域を形成する工程と、
    前記第1の側壁絶縁膜の上に第2の側壁絶縁膜を形成する工程と、
    前記ハードマスク、前記N型シリコン膜パターン、前記アンドープのシリコン膜パターンの側壁部を除いて、前記第2の側壁絶縁膜と前記第1の側壁絶縁膜を除去する工程と、
    前記第2の側壁絶縁膜および前記第1の側壁絶縁膜が形成された前記ハードマスク、前記N型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、N型ソース・ドレイン領域およびP型ソース・ドレイン領域を形成する工程と、
    前記シリコン基板の全面に第1の金属膜を形成する工程と、
    熱処理によって、前記N型ソース・ドレイン領域および前記P型ソース・ドレイン領域の上に前記第1の金属膜がシリサイド化された第1の金属シリサイド膜を形成する工程と、
    前記第1の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜を加工するとともに前記ハードマスクを除去して、該ハードマスクの下層の前記N型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを露出させる工程と、
    前記アンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、
    前記シリコン基板の全面に第2の金属膜を形成する工程と、
    熱処理によって、前記N型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの全てを、前記第2の金属膜がシリサイド化された第2の金属シリサイド膜に変える工程とを有することを特徴とする半導体装置の製造方法。
  6. 前記溝部に金属膜および金属窒化膜を埋め込む工程をさらに有する請求項5に記載の半導体装置の製造方法。
  7. 前記高誘電率絶縁膜は、金属酸化膜、金属珪酸化膜、金属珪酸窒化膜およびシリコン窒化膜よりなる群から選ばれるいずれか1つの単層膜または2つ以上の膜により構成される積層膜である請求項1〜6に記載の半導体装置の製造方法。
  8. 前記金属酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む酸化膜である請求項7に記載の半導体装置の製造方法。
  9. 前記金属珪酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む珪酸化膜である請求項7に記載の半導体装置の製造方法。
  10. 前記金属珪酸窒化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも1つの金属を含む珪酸窒化膜である請求項7に記載の半導体装置の製造方法。
JP2004091621A 2004-03-26 2004-03-26 半導体装置の製造方法 Pending JP2005277285A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004091621A JP2005277285A (ja) 2004-03-26 2004-03-26 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004091621A JP2005277285A (ja) 2004-03-26 2004-03-26 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2005277285A true JP2005277285A (ja) 2005-10-06

Family

ID=35176580

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004091621A Pending JP2005277285A (ja) 2004-03-26 2004-03-26 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2005277285A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129038A (ja) * 2005-11-02 2007-05-24 Sony Corp 半導体装置およびその製造方法
WO2009119148A1 (ja) * 2008-03-28 2009-10-01 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
JP2011151228A (ja) * 2010-01-22 2011-08-04 Meidensha Corp 酸化膜形成方法
JP2019068107A (ja) * 2019-01-21 2019-04-25 株式会社Screenホールディングス 熱処理方法およびゲート形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007129038A (ja) * 2005-11-02 2007-05-24 Sony Corp 半導体装置およびその製造方法
WO2009119148A1 (ja) * 2008-03-28 2009-10-01 東京エレクトロン株式会社 成膜方法および半導体装置の製造方法
JP2011151228A (ja) * 2010-01-22 2011-08-04 Meidensha Corp 酸化膜形成方法
JP2019068107A (ja) * 2019-01-21 2019-04-25 株式会社Screenホールディングス 熱処理方法およびゲート形成方法

Similar Documents

Publication Publication Date Title
KR101375800B1 (ko) 게이트 산화물 누설 전류가 감소된 대체 금속 게이트 트랜지스터
US7390709B2 (en) Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
US7153784B2 (en) Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
JP5672334B2 (ja) 半導体装置の製造方法
CN103069552B (zh) 包括具有在其侧壁上增强的氮浓度的SiON栅电介质的MOS晶体管
US8022486B2 (en) CMOS semiconductor device
US20080001237A1 (en) Semiconductor device having nitrided high-k gate dielectric and metal gate electrode and methods of forming same
JP2011171706A (ja) トランジスタ及びその製造方法
WO2005112110A1 (en) A method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
JP2009033032A (ja) 半導体装置及び半導体装置の製造方法
JP2004153066A (ja) 半導体装置の製造方法
JP3727299B2 (ja) 半導体装置の製造方法
KR100821089B1 (ko) 반도체 소자 및 그 제조 방법
JP2005277285A (ja) 半導体装置の製造方法
JP2006093242A (ja) 半導体装置の製造方法
US20110001197A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP2008010881A (ja) 半導体装置の製造方法
JP5141321B2 (ja) 半導体装置の製造方法
JP5195421B2 (ja) 半導体装置
KR20100108419A (ko) 박막 및 그 박막을 이용한 반도체 장치의 제조 방법
JP2005285805A (ja) 半導体装置の製造方法
JP4629325B2 (ja) トランジスタの製造方法
JP2003297829A (ja) 半導体装置の製造方法及び半導体装置
KR20070116458A (ko) 반도체 소자의 형성방법
JP2011129712A (ja) 半導体装置及び半導体装置の製造方法