WO2009119148A1 - 成膜方法および半導体装置の製造方法 - Google Patents

成膜方法および半導体装置の製造方法 Download PDF

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晃司 下村
哲嗣 上野
真太郎 青山
源志 中村
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東京エレクトロン株式会社
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Definitions

  • the present invention generally relates to a film forming method, and more particularly to a method for forming a high dielectric film called a so-called high-K film and a method for manufacturing a semiconductor device using the high-K film.
  • the thickness of the gate oxide film In such ultra-miniaturized / ultra-high-speed semiconductor devices, it is necessary to reduce the thickness of the gate oxide film according to the scaling law as the gate length is reduced. For example, in a semiconductor device in which the gate length is less than 45 nm, When the conventional thermal oxide film is used, the thickness of the gate oxide film needs to be set to 1 nm or less. However, in such a very thin gate insulating film, the tunnel current increases, and as a result, the problem that the gate leakage current increases cannot be avoided.
  • Ta 2 O 5 and Al 2 O having a relative dielectric constant much higher than that of a thermal oxide film and having a small SiO 2 equivalent film thickness (EOT) even if the actual film thickness is large.
  • a high dielectric (so-called high-K dielectric) material such as ZrO 2 , HfO 2 , ZrSiO 4 or HfSiO 4 to the gate insulating film.
  • a gate insulating film having a physical thickness of several nanometers can be used even in a very short ultrahigh-speed semiconductor device having a gate length of 45 nm or less. Current can be suppressed.
  • such a high dielectric material has a polycrystalline structure when formed on the surface of a silicon substrate.
  • the present invention provides a step of forming an oxide film on a silicon substrate surface, etching the oxide film, and forming an interface oxide film by the oxide film, and measuring the thickness of the interface oxide film by XPS And a step of forming an HfO 2 film on the interface oxide film in an oxidizing atmosphere by an MOCVD method.
  • a film forming method is provided.
  • the present invention provides a step of forming an oxide film on a silicon substrate surface, etching the oxide film, forming an interface oxide film with the oxide film, and measuring the thickness of the interface oxide film measured by XPS Of 6.7 mm or less and 6.0 mm or more, a step of forming a HfO 2 film on the interface oxide film in an oxidizing atmosphere by MOCVD, and a silicon layer on the HfO 2 film.
  • the thickness of the interfacial oxide film formed on the silicon substrate is set to 6.7 mm or less and 6.0 mm or more by etching, thereby affecting the film formation of the HfO 2 film thereon. Without giving, it is possible to minimize the equivalent oxide thickness of the laminated film in which the interfacial oxide film and the HfO 2 film are laminated, and to reduce the leakage current of the laminated film.
  • FIG. 3 is a diagram (part 3) illustrating an overview of a film formation mechanism in the first embodiment. It is a figure (the 1) which shows the outline
  • FIG. 4 is a diagram (part 2) illustrating the film forming method according to the first embodiment.
  • FIG. 6 is a diagram (part 3) illustrating the film forming method according to the first embodiment; FIG.
  • FIG. 10 is a diagram (part 1) illustrating the method for fabricating the semiconductor device according to the second embodiment;
  • FIG. 9 is a second diagram illustrating the method for fabricating the semiconductor device according to the second embodiment.
  • FIG. 11 is a diagram (part 3) illustrating the method for fabricating the semiconductor device according to the second embodiment;
  • FIG. 11 is a diagram (part 4) illustrating the method for fabricating the semiconductor device according to the second embodiment;
  • a thermal oxide film 12 is formed on the surface of a (100) -oriented silicon substrate 11 by heat treatment at 1000 ° C. in an oxygen atmosphere, for example, to a thickness of 16 mm.
  • the silicon substrate 11 formed with the thermal oxide film 12 is transferred to the HF etchant 13A held in the container 13 from the one side edge portion of the HF etchant 13A.
  • the film thickness t1 of the thermal oxide film 12 is reduced by immersing at a constant controlled rate so as to enter the etchant 13A, and then rapidly pulling it up at a faster rate. Is continuously changed from one side to the other side.
  • the thermal oxide film 12 exists in the region 11B of the substrate 11 with the film thickness t1 of 6.0 mm or more as measured by the XPS method, but in the region 11A, the film thickness t1 exists. t1 is less than 6.0 mm or the thermal oxide film 12 disappears. The critical significance of the film thickness t1 of “6.0 mm” will be described in detail later.
  • the HfO 2 film 14 is formed on the structure of FIG. 1C to a thickness of 16 to 17 mm by MOCVD.
  • the HfO 2 film 14 forms a laminated film 16 together with the thermal oxide film 12 therebelow.
  • the surface state of the thermal oxide film 12 is changed from the initial surface state of the thermal oxide film 12 by the etching process of FIG. 1C.
  • the thermal oxide film 12 constituting the laminated film 16 will be referred to as an “interface oxide film”.
  • FIG. 2 shows a configuration of a film forming apparatus MOCVD apparatus 60 used for forming the HfO 2 film 14 in this embodiment.
  • the MOCVD apparatus 60 includes a processing container 62 that is evacuated by a pump 61, and a holding table 62 ⁇ / b> A that holds a substrate W to be processed is provided in the processing container 62.
  • a shower head 62S is provided in the processing container 62 so as to face the substrate W, and a line 62a for supplying oxygen gas is not shown in the shower head 62S. And is connected via a valve V1.
  • the MOCVD apparatus 60 includes a container 63B for holding an organic metal compound raw material such as tertiary butyl hafnium (HTB), and the organic metal compound raw material in the container 63B is a fluid flow controller by a pressurized gas such as He gas.
  • the organometallic compound raw material gas supplied to the vaporizer 62e via 62d and vaporized with the aid of a carrier gas such as Ar in the vaporizer 62e is supplied to the shower head 62S via the valve V3.
  • the oxygen gas and the HTB gas pass through the respective paths in the shower head 62S, and the process space in the processing vessel 62 is formed through an opening 62s formed on the surface of the shower head 62S facing the silicon substrate W. To be released.
  • the silicon substrate 21 in the state of FIG. 1C is introduced into the processing container 62 and held as the processing target substrate W on the substrate holding table 62A.
  • the internal pressure of the processing container 62 is set to 0.3 Torr.
  • the thermal oxide film 12 is set by setting the substrate temperature to 480 ° C. and introducing oxygen gas from the shower head 62S at a flow rate of 100 sccm and HTB at a flow rate of 45 mg / min in the fluid flow controller 62d.
  • An HfO 2 film is uniformly formed with a film thickness of 16 to 18 mm on the silicon substrate 11 on which is partially formed.
  • the formation of the thermal oxide film 12 in the process of FIG. 1A is performed using a known heat treatment apparatus. Therefore, the description of the heat treatment apparatus is omitted.
  • FIG. 3 shows a silicon substrate 11 in which the HfO 2 film 14 is formed on the interfacial oxide film 12 whose film thickness changes continuously as shown in FIG.
  • the film thickness and the film thickness of the HfO 2 film are obtained by the XPS method, and the EOT of the laminated structure of the interface oxide film 12 and the HfO 2 film 14 is obtained by an in-line electric measurement method.
  • This in-line electrical measurement method is a combination of corona bias technology, vibration Kelvin probe technology, and pulsed light source technology, and is obtained by a Quantox device manufactured by KLA-Tencor. See Non-Patent Document 1 for details of measurement.
  • the XPS film thickness of the EOT, interfacial oxide film 12 and the XPS film thickness of the HfO 2 film 14 are all shown in angstroms ( ⁇ ).
  • EOT indicates the relationship between the EOT and XPS film thickness of the interface oxide film 12 obtained for the sample in the state of FIG. Since “REF” indicates the relationship between the EOT and XPS film thicknesses for the same interfacial oxide film 12, the EOT and XPS film thicknesses correspond one-to-one and are represented by straight lines.
  • EOT indicates the film thickness obtained electrically based on the equivalent circuit of the capacitor, whereas the film thickness of the interfacial oxide film 12 or HfO 2 film 14 obtained by the XPS method is the Si film contained in the film. Reflects the number of atoms or Hf atoms.
  • the EOT of the stacked film 16 is It can be seen that as the XPS film thickness t1 of the interfacial oxide film 12 decreases, the interface oxide film 12 decreases substantially parallel to the straight line REF. In the region I, the XPS film thickness t2 of the HfO 2 film 14 is substantially constant and is in the range of 16.5 to 17.5 mm. Therefore, the decrease in EOT of the laminated film 16 in the “region I” is This is considered to be caused by the decrease in the physical film thickness of the interface oxide film 12.
  • the EOT of the laminated film 16 is When the XPS film thickness of the thermal oxide film 12 decreases, it decreases more rapidly than the straight line “REF”. When the XPS film thickness t1 of the interface oxide film 12 reaches 6.0 mm, the EOT of the stacked film 16 is You can see that it is the smallest.
  • the EOT of the laminated film 16 is rapidly increased even though the film thickness t1 does not change at approximately 6.0 mm. It can be seen that it has increased from 12 to 30 cm. In the region III, it can be seen that the film thickness t2 of the HfO 2 film 14 is slightly reduced.
  • Regions I and II in FIG. 3 are observed in region 11B on substrate 11 shown in FIGS. 1C and 1D, whereas region III is observed in region 11A in FIGS. 1C and 1D.
  • the apparent relative dielectric constant is small or the physical film is formed at the interface between the silicon substrate 11 and the HfO 2 film 14 due to oxygen used when forming the HfO 2 film 14. This is interpreted to indicate that the oxide film 12A having a large thickness is formed.
  • the oxide film 12A is an interfacial oxide film formed in the region 11B. Unlike 12, it is interpreted as a porous membrane.
  • the decrease in the film thickness of the HfO 2 film 14 occurring in the region III in FIG. 3 is that the oxide film 12A as a base becomes porous and the film quality is deteriorated, so that the deposition of Hf atoms hardly occurs, and the HfO 2 film This is interpreted to be due to an increase in incubation time during the 14 film formation.
  • FIG. 5 shows the relationship between EOT and leakage current Jg obtained for the structure shown in FIG.
  • the leakage current is measured by the Quantox device manufactured by KLT-Tencor described above, and is expressed by the leakage current index (Jgindex) using the withstand voltage (V).
  • the value of the leakage current index corresponds to a logarithmic plot of the leakage current Jg. The smaller the value, the larger the leakage current, and the larger the value, the smaller the leakage current.
  • FIG. 5 Referring to, in the sample corresponding to the region I of FIG. 3, the leakage current Jg flowing laminated film 16 with EOT, shown by a double circle, HfO 2 without etching on normal thermal oxide film
  • the leakage current Jg is indicated by ⁇ in the figure, while it changes in the same manner as in the case of the first comparative sample (THOx / HfO 2 ) in which the film is formed, that is, with the same slope. It can be seen that the change is almost the same as in the case of the second comparative sample (UVO 2 / HfO 2 ) in which the HfO 2 film is formed without etching on the oxide film formed by ultraviolet photoexcited oxygen radicals.
  • the EOT greatly increases corresponding to FIG. 3, and the value of the leakage current Jg is also large (the value of the leakage current index is 09 to 0). 6V), the formed interfacial oxide film 12A is composed of an oxide film having a poor porous film quality.
  • the present invention is the same as the second comparative structure shown in FIG. 5 where the interfacial oxide film is formed by ultraviolet photoexcited oxygen radicals and the HfO 2 film is formed on the surface without etching.
  • the value of the leakage current Jg indicated by a straight line “A: Invention region II” in the figure is the second comparative structure shown by the straight line “B: UVO 2 / HfO 2 ” in the figure. It can be seen that the leakage current characteristic is improved, especially in the range where the EOT value is about 13 mm or more than the leakage current Jg value.
  • FIGS. 6A to 6C are diagrams for explaining a mechanism by which such an improvement in leakage current characteristics can be obtained in the present embodiment.
  • the thermal oxide film 12 formed in the step of FIG. 6A Although all are terminated, a part of the surface is removed by the etching process of FIG. 1B. As a result, in the state of FIG. 6B, dangling of Si atoms is performed on the surface of the interface oxide film 12. Many bonds will be formed.
  • the HfO 2 film 14 is deposited on the interface oxide film 12 by the MOCVD method in the step of FIG. 6C, nucleation occurs at a high density on the surface of the interface oxide film 12 at the initial stage of the formation of the HfO 2 film 14.
  • the film density of the HfO 2 film 14 to be formed and the flatness of the film surface are improved.
  • the improvement in the leakage current characteristics seen in FIG. 5 is considered to be due to the improvement in the film density and flatness of the HfO 2 film 14 as described above. Accordingly, in this embodiment, the incubation time is also reduced, and the film formation efficiency is improved.
  • FIG. 7A when the HfO 2 film is formed directly on the thermal oxide film 12 with the surface dangling bonds terminated by the MOCVD method, as shown in FIG. 7B, the HfO 2 film 14
  • the nucleation density in the initial stage of film formation is low, the incubation time is long, and the film quality of the formed HfO 2 film is deteriorated and the flatness of the film surface is deteriorated.
  • the film forming method of FIGS. 7A and 7B cannot obtain the excellent leakage current characteristics as in the present embodiment.
  • FIGS. 8A to 8C are diagrams showing an outline of the film forming method according to the present embodiment based on the above knowledge.
  • a thermal oxide film 22 is formed on the (100) plane of the (100) -oriented silicon substrate 21 by, for example, heat treatment at 1000 ° C. in an oxygen atmosphere.
  • the thermal oxide film 22 is wet etched in an etchant using HF or BHF, and the film thickness t1 is reduced to a range of 6.0 mm to 6.7 mm to form an interface oxide film 22A.
  • Such wet etching can be performed by controlling the temperature of the etching solution and the etching time.
  • the film thickness t1 can be controlled within a predetermined range by performing etching for 60 seconds using an HF etching solution at 24 ° C.
  • the etching process of FIG. 8B can be performed by dry etching.
  • the etching process of FIG. 8B can be performed by chemical dry etching.
  • the MOCVD apparatus 60 of FIG. The pressure of the processing container is set to 1 to 2 Torr, the substrate temperature is set to 150 to 200 ° C., and HF gas and NH 3 gas are introduced into the processing container 62 from the lines 62f and 62g through the shower head 62S, respectively.
  • the interface oxide film 22A without damage can be formed by chemical etching until the film thickness of the thermal oxide film 22 reaches the predetermined range.
  • the interface oxide film 22A can be formed by reducing the thickness of the thermal oxide film 22 to the predetermined range.
  • FIG. 8B is introduced into the processing container 62 of the MOCVD apparatus 60 of FIG. 2 and held on the substrate holding table 62A as the substrate to be processed W.
  • the internal pressure of the processing container 62 is 0.3 Torr
  • the substrate temperature is set to 480 ° C.
  • oxygen gas is introduced from the shower head 62S at a flow rate of 100 sccm
  • HTB is introduced at a flow rate in the fluid flow controller 62d at a value of 45 mg / min.
  • the HfO 2 film 23 is uniformly formed with a film thickness of, for example, 16 to 18 mm.
  • the laminated film 24 of the interfacial oxide film 22A and the HfO 2 film 23 thus formed has the minimum EOT as described above with reference to FIG. 3, and has an excellent leakage current as described with reference to FIG. Show characteristics.
  • [Second Embodiment] 9A to 9D show a manufacturing process of a semiconductor device using the laminated film 24 of FIG. 8A as a gate insulating film.
  • an element region 41A is defined by an element isolation region 41I on the (100) surface of a silicon substrate 41 having a (100) orientation.
  • a dielectric film 42 having the same configuration as that of the laminated film 24 is formed through the processes of 8C to 8C.
  • a silicon film 43 made of polysilicon or amorphous silicon is deposited on the dielectric film 42, and the silicon film 43 is patterned in the process of FIG. 9C to form a gate electrode 43G. . 8C, the dielectric film 42G is patterned using the gate electrode 43G as a mask to form a gate insulating film 42G.
  • the semiconductor device is an n-channel MOS transistor
  • P +, As +, or Sb + is ion-implanted into the silicon substrate 41 using the gate electrode 43G as a mask.
  • B + is ion-implanted, and source and drain diffusion regions 41S and 41D are formed in the silicon substrate 41 in the element region 41A on the first and second sides of the gate electrode, respectively.
  • the gate electrode 43G is doped to a predetermined conductivity type.
  • the semiconductor device manufactured by such a process uses the film 42 having the same stacked structure as the stacked film 24 of FIG. 8D as the gate insulating film 42G, as described above with reference to FIG. Since it is small and has excellent leakage current characteristics as described with reference to FIG. 5, it can operate even when the gate length is reduced to 32 nm or less.

Abstract

　成膜方法は、シリコン基板表面に酸化膜を形成する工程と、前記酸化膜をエッチングし、前記酸化膜により界面酸化膜を、ＸＰＳ法で測定した前記界面酸化膜の膜厚が６．７Å以下で６．０Å以上となるように形成する工程と、前記界面酸化膜上にＨｆＯ2膜を、ＭＯＣＶＤ法により、酸化雰囲気中において形成する工程と、を含む。

Description

成膜方法および半導体装置の製造方法
　本発明は一般に成膜方法に係り、特に、いわゆるhigh-K膜と呼ばれる高誘電体膜の成膜方法、およびhigh-K膜を使った半導体装置の製造方法に関する。
　微細化技術の進歩に伴い、今日ではゲート長が６０ｎｍを切るような超微細化・超高速半導体装置の製造が可能になっている。
　このような超微細化・超高速半導体装置では、ゲート長の縮小に伴い、ゲート酸化膜の膜厚もスケーリング則に従って減少させる必要があるが、例えばゲート長が４５ｎｍを切るような半導体装置では、ゲート酸化膜の膜厚も従来の熱酸化膜を使った場合、１ｎｍ、あるいはそれ以下に設定する必要がある。しかし、このように非常に薄いゲート絶縁膜ではトンネル電流が増大し、その結果ゲートリーク電流が増大する問題を回避することができない。
　このような事情で従来、比誘電率が熱酸化膜のものよりもはるかに大きく、このため実際の膜厚が大きくてもＳｉＯ2換算膜厚（ＥＯＴ）が小さいＴａ2Ｏ5やＡｌ2Ｏ3，ＺｒＯ2，ＨｆＯ2、さらにはＺｒＳｉＯ4あるいはＨｆＳｉＯ4のような高誘電体（いわゆるhigh-K誘電体）材料をゲート絶縁膜に対して適用することが提案されている。このような高誘電体材料を使うことにより、ゲート長が４５ｎｍｍ以下と、非常に短い超高速半導体装置においても数ｎｍの物理的膜厚のゲート絶縁膜を使うことができ、トンネル効果によるゲートリーク電流を抑制することができる。一般に、このような高誘電体材料は、シリコン基板表面に形成された場合、多結晶構造となる。
　シリコン基板表面に直接に高誘電体膜を形成した場合には、シリコン基板と高誘電体膜との間でＳｉ原子と金属原子の大規模な相互拡散が生じやすいため、高誘電体膜は、シリコン基板表面に、非常に薄い界面酸化膜を介して形成されるのが一般的である。
　このような界面酸化膜上に高誘電体膜を形成した構成のゲート絶縁膜では、ゲート絶縁膜の酸化膜換算膜厚を可能な限り低減させるのが好ましく、このためには、ゲート絶縁膜中における比誘電率の低い界面酸化膜の割合、従って膜厚を、可能な限り低減させるのが好ましい。
特開２００１－８５４２２号公報 De Witte, H. et al., J. Electrochem. Soc. 150(9) F169-F172 (2003) Barnett, J. et al., Semiconductor International, February 1, 2006
　一の側面によれば本発明は、シリコン基板表面に酸化膜を形成する工程と、前記酸化膜をエッチングし、前記酸化膜により界面酸化膜を、ＸＰＳ法で測定した前記界面酸化膜の膜厚が６．７Å以下で６．０Å以上となるように形成する工程と、前記界面酸化膜上にＨｆＯ2膜を、ＭＯＣＶＤ法により、酸化雰囲気中において形成する工程と、を含むことを特徴とする、成膜方法を提供する。
　他の側面によれば本発明は、シリコン基板表面に酸化膜を形成する工程と、前記酸化膜をエッチングし、前記酸化膜により界面酸化膜を、ＸＰＳ法で測定した前記界面酸化膜の膜厚が６．７Å以下で６．０Å以上となるように形成する工程と、前記界面酸化膜上にＨｆＯ2膜を、ＭＯＣＶＤ法により、酸化雰囲気中において形成する工程と、前記ＨｆＯ2膜上にシリコン膜または金属膜を形成する工程と、前記シリコン膜または金属膜をパターニングしてゲート電極パターンを形成する工程と、前記ゲート電極パターンをマスクに、前記シリコン基板中に不純物元素を導入し、ソースおよびドレイン領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
　本発明によれば、シリコン基板上に形成された界面酸化膜の膜厚をエッチングにより、６．７Å以下で６．０Å以上に設定することにより、その上におけるＨｆＯ2膜の成膜に影響を与えることなく、前記界面酸化膜とＨｆＯ2膜を積層した積層膜の酸化膜換算膜厚を最小化し、かつ前記積層膜のリーク電流を減少させることが可能となる。
第１の実施形態を説明する図（その１）である。 第１の実施形態を説明する図（その２）である。 第１の実施形態を説明する図（その３）である。 第１の実施形態を説明する図（その４）である。 実施形態で使われるＭＯＣＶＤ装置の構成を示す図である。 第１の実施形態におけるＥＯＴと界面酸化膜の膜厚およびＨｆＯ2膜の膜厚の関係を示す図である。 第１の実施形態で得られる構造を説明する図である。 第１の実施形態におけるリーク電流とＥＯＴの関係を示す図である。 第１の実施形態における成膜メカニズムの概要を示す図（その１）である。 第１の実施形態における成膜メカニズムの概要を示す図（その２）である。 第１の実施形態における成膜メカニズムの概要を示す図（その３）である。 従来の成膜メカニズムの概要を示す図（その１）である。 従来の成膜メカニズムの概要を示す図（その２）である。 第１の実施形態による成膜方法を示す図（その１）である。 第１の実施形態による成膜方法を示す図（その２）である。 第１の実施形態による成膜方法を示す図（その３）である。 第２の実施形態による半導体装置の製造方法を示す図（その１）である。 第２の実施形態による半導体装置の製造方法を示す図（その２）である。 第２の実施形態による半導体装置の製造方法を示す図（その３）である。 第２の実施形態による半導体装置の製造方法を示す図（その４）である。
［第１の実施形態］
　最初に、本発明の第１の実施形態として、本発明の基礎となる成膜実験を説明する。
　本実施形態では、最初に図１Ａに示すように、（１００）配向のシリコン基板１１の表面に酸素雰囲気中、１０００℃の熱処理により熱酸化膜１２を、例えば１６Åの膜厚に形成し、このように熱酸化膜１２を形成されたシリコン基板１１を、図１Ｂに矢印で示すように、容器１３中に保持されたＨＦエッチャント１３Ａに、前記シリコン基板１１がその一の側縁部から前記ＨＦエッチャント１３Ａに入るように、一定の制御された速度で浸漬し、続いてより早い速度で急速に引き上げることにより、図１Ｃに示すように前記熱酸化膜１２の膜厚ｔ１を、前記シリコン基板１１の一方の側から他方の側へと連続的に変化させる。図１Ｃの例では、前記熱酸化膜１２は前記基板１１の領域１１Ｂにおいては、前記膜厚ｔ１がＸＰＳ法で測定して６．０Å以上で存在しているが、領域１１Ａにおいては前記膜厚ｔ１が６．０Å未満となり、あるいは熱酸化膜１２が消失している。この「６．０Å」の膜厚ｔ１の臨界的意義については、後で詳細に説明する。
　さらに図１Ｄの工程において、前記図１Ｃの構造上にＨｆＯ2膜１４が、ＭＯＣＶＤ法により、１６～１７Åの膜厚に形成される。前記ＨｆＯ2膜１４は、その下の熱酸化膜１２と共に、積層膜１６を形成する。ただし、後で説明するように、図１Ｄの構造では、前記熱酸化膜１２の表面状態は、図１Ｃのエッチング処理により当初の熱酸化膜１２の表面状態から変化しており、従って以下の説明では、前記積層膜１６を構成する熱酸化膜１２を、「界面酸化膜」と称することにする。
　図２は、本実施形態において前記ＨｆＯ2膜１４を成膜するのに使われる成膜装置ＭＯＣＶＤ装置６０の構成を示す。
　図２を参照するに、前記ＭＯＣＶＤ装置６０はポンプ６１により排気される処理容器６２を備え、前記処理容器６２中には被処理基板Ｗを保持する保持台６２Ａが設けられている。
　また前記処理容器６２中には前記被処理基板Ｗに対向するようにシャワーヘッド６２Ｓが設けられ、前記シャワーヘッド６２Ｓには、酸素ガスを供給するライン６２ａが図示を省略したＭＦＣ（質量流量コントローラ）およびバルブＶ1を介して接続されている。
　前記ＭＯＣＶＤ装置６０は、ターシャリブチルハフニウム（ＨＴＢ）など有機金属化合物原料を保持する容器６３Ｂを備えており、前記容器６３Ｂ中の有機金属化合物原料は、Ｈｅガスなどの圧送ガスにより、流体流量コントローラ６２ｄを経由して気化器６２ｅに供給され、前記気化器６２ｅでＡｒなどのキャリアガスの介助により気化された有機金属化合物原料ガスが、バルブＶ3を介してシャワーヘッド６２Ｓに供給される。
　前記シャワーヘッド６２Ｓ内において前記酸素ガス、ＨＴＢガスはそれぞれの経路を通り、前記シャワーヘッド６２Ｓのうち前記シリコン基板Ｗに対向する面に形成された開口部６２ｓより、前記処理容器６２内のプロセス空間に放出される。
　本実施形態では、前記図１Ｃの状態のシリコン基板２１を前記処理容器６２中に導入し、前記基板保持台６２Ａ上に被処理基板Ｗとして保持し、例えば前記処理容器６２の内圧を０．３Ｔｏｒｒ、基板温度を４８０℃に設定し、前記シャワーヘッド６２Ｓより酸素ガスを１００ｓｃｃｍの流量で、またＨＴＢを前記流体流用コントローラ６２ｄにおける流量で４５ｍｇ／分の値で導入することにより、前記熱酸化膜１２が部分的に形成されたシリコン基板１１上に、ＨｆＯ2膜を１６～１８Åの膜厚で、一様に形成する。
　一方、前記図１Ａの工程における熱酸化膜１２の形成は、公知の熱処理装置を使って行われる。従って、熱処理装置の説明は省略する。
　図３は、図１Ｄに示す、膜厚が連続的に変化する界面酸化膜１２上に略一定の膜厚でＨｆＯ2膜１４をＭＯＣＶＤ法により形成したシリコン基板１１について、前記界面酸化膜１２の膜厚およびＨｆＯ2膜の膜厚をＸＰＳ法により求め、さらに前記界面酸化膜１２とＨｆＯ2膜１４の積層構造についてＥＯＴを、インライン電気測定法により求めた結果を示す。このインライン電気測定法は、コロナバイアス技術、振動ケルビンプローブ技術およびパルス光源技術を組みあわせたもので、ＫＬＡ－Ｔｅｎｃｏｒ社のＱｕａｎｔｏｘ装置により求めている。測定の詳細については、非特許文献１を参照。前記ＥＯＴ，界面酸化膜１２のＸＰＳ膜厚およびＨｆＯ2膜１４のＸＰＳ膜厚は、全てオングストローム（Å）単位で示している。
　図３中、「ＲＥＦ」は、図１Ｃの状態の試料に対して求めた前記界面酸化膜１２のＥＯＴとＸＰＳ膜厚の関係を示すもので、対照標準を表す。前記「ＲＥＦ」は、同一の界面酸化膜１２についてのＥＯＴとＸＰＳ膜厚の関係を示しているため、ＥＯＴとＸＰＳ膜厚は一対一に対応し、直線で表される。ここでＥＯＴはキャパシタの等価回路をもとに電気的に求めた膜厚を示すのに対し、ＸＰＳ法で求めた界面酸化膜１２あるいはＨｆＯ2膜１４の膜厚は、膜中に含まれるＳｉ原子あるいはＨｆ原子の数を反映している。
　図３を参照するに、前記界面酸化膜１２のＸＰＳ膜厚ｔ１が１４Åから６．７Åまでの範囲（６．７Å＜ｔ１≦１４Å））の「領域Ｉ」では、前記積層膜１６のＥＯＴは前記界面酸化膜１２のＸＰＳ膜厚ｔ１の減少と共に、前記直線ＲＥＦにほぼ平行に減少しているのがわかる。前記領域Ｉでは前記ＨｆＯ2膜１４のＸＰＳ膜厚ｔ２はほぼ一定で１６．５Åから１７．５Åの範囲にあることから、前記「領域Ｉ」において見られる積層膜１６のＥＯＴの減少は、前記界面酸化膜１２の物理膜厚の減少に対応して生じたものであると考えられる。
　これに対し、前記界面酸化膜１２のＸＰＳ膜厚ｔ１が６．７Å以下で６．０Å以上の「領域II」（６．０Å≦ｔ１≦６．７Å）においては、前記積層膜１６のＥＯＴは、前記熱酸化膜１２のＸＰＳ膜厚が減少すると、前記直線「ＲＥＦ」よりも急速に減少し、界面酸化膜１２のＸＰＳ膜厚ｔ１が６．０Åに達したところで前記積層膜１６のＥＯＴは最小となるのがわかる。
　一方、前記界面酸化膜１２のＸＰＳ膜厚ｔ１が６．０Åを切る領域IIIでは、前記膜厚ｔ１は、ほぼ６．０Åで変化しないにもかかわらず、積層膜１６のＥＯＴが急激に、約１２Åから３０Åまで増大しているのがわかる。また前記領域IIIにおいては、ＨｆＯ2膜１４の膜厚ｔ２も多少減少しているのがわかる。
　前記図３の領域ＩおよびIIは、図１Ｃ，１Ｄに示した基板１１上の領域１１Ｂにおいて観察されるものであるのに対し、前記領域IIIは、前記図１Ｃ、図１Ｄにおける領域１１Ａにおいて観察されるもので、前記シリコン基板１１とＨｆＯ2膜１４との界面に、ＨｆＯ2膜１４の成膜時に使われた酸素により、図４に示すように見かけの比誘電率が小さく、あるいは物理膜厚の大きい酸化膜１２Ａが形成されていることを示していると解釈される。その際、前記酸化膜１２ＡのＸＰＳ膜厚ｔ１は増大していないこと、すなわちＳｉ原子の原子数は増加していないことから、前記酸化膜１２Ａは、前記領域１１Ｂに形成されている界面酸化膜１２とは異なり、多孔質膜となっているものと解釈される。また図３において領域IIIで生じているＨｆＯ2膜１４の膜厚の減少は、下地となる酸化膜１２Ａが多孔質となり膜質が劣化しているため、Ｈｆ原子の堆積が生じにくく、ＨｆＯ2膜１４の成膜時にインキュベーション時間が増大していることによるものと解釈される。
　図５は、前記図４の構造について求めた、ＥＯＴとリーク電流Ｊｇの関係を示す。ただし図５中、リーク電流は先に説明したＫＬＴ－Ｔｅｎｃｏｒ社のＱｕａｎｔｏｘ装置により測定しており、耐電圧（Ｖ）を使ったリーク電流指数（Ｊｇｉｎｄｅｘ）により表現されている。前記リーク電流指数の値はリーク電流Ｊｇの対数プロットに対応し、値が小さいほどリーク電流が大きく、値が大きければ大きいほど、リーク電流は減少する。
　図５を参照するに、図３の領域Ｉに対応する試料では、前記積層膜１６を流れるリーク電流ＪｇがＥＯＴとともに、二重丸で示す、通常の熱酸化膜上にエッチングせずにＨｆＯ2膜を形成した第１の比較対照試料（ＴＨＯｘ／ＨｆＯ2）の場合と略同様に、すなわち同じ傾きで変化しているのに対し、領域IIでは、リーク電流Ｊｇは、図中に■で示す、紫外光励起酸素ラジカルで形成した酸化膜上に、エッチングせずにＨｆＯ2膜を形成した第２の比較対照試料（ＵＶＯ2／ＨｆＯ2）の場合と略同様に変化しているのがわかる。
　さらに図５中、IIIで示す前記図３の領域IIIにおいては、ＥＯＴが、前記図３に対応して大きく増大しており、リーク電流Ｊｇの値も大きく（リーク電流指数の値が０９～０．６Ｖ）、形成されている界面酸化膜１２Ａが多孔質の膜質の劣る酸化膜より構成されていることを示している。
　なお、前記図３のプロットでは、前記領域Ｉを領域IIと区分する臨界的意義を認めるのが困難であると思われるかもしれないが、図５のリーク電流のプロットにおいて前記領域Ｉと領域IIを比較すると、領域ＩおよびIIを区分する臨界的意義が存在していることは明らかである。また、領域IIと領域IIIとの間の臨界的意義も明らかに認められる。
　特に図５において■で示した、紫外光励起酸素ラジカルにより界面酸化膜を形成し、その上にエッチングを行わずにＨｆＯ2膜を形成した前記第２の比較対照構造と比較すると、本発明では同じＥＯＴにおいて図中、「Ａ：本発明領域II」とした直線で示すリーク電流Ｊｇの値が、同図中、「Ｂ：ＵＶＯ2／ＨｆＯ2」とした直線で示す前記第２の比較対照構造におけるリーク電流Ｊｇの値よりも、特にＥＯＴの値が約１３Å以上の範囲において、より小さくなり、リーク電流特性が向上していることがわかる。
　図６Ａ～６Ｃは、本実施形態においてこのようなリーク電流特性の向上が得られるメカニズムを説明する図である。
　図６Ａ～６Ｃを参照するに、本実施形態では図６Ａに示すように、図１Ａの工程で形成される熱酸化膜１２は、成膜時点において、表面のＳｉ原子が酸素原子により実質的に全て終端された状態になっているが、図１Ｂのエッチング工程により、その表面の一部が除去され、その結果、図６Ｂの状態では、前記界面酸化膜１２の表面に、Ｓｉ原子のダングリングボンドが多数形成されることになる。
　そこで、前記図６Ｃの工程においてかかる界面酸化膜１２上にＨｆＯ2膜１４をＭＯＣＶＤ法により堆積すると、ＨｆＯ2膜１４の成膜初期に前記界面酸化膜１２の表面において高密度で核生成が生じ、形成されるＨｆＯ2膜１４の膜密度および膜表面の平坦性が向上する。図５で見られるリーク電流特性の向上は、このようなＨｆＯ2膜１４の膜密度および平坦性の向上によるものと考えられる。またこれに伴い、本実施形態ではインキュベーション時間も減少し、成膜効率が向上する。
　これに対し図７Ａに示すように、表面のダングリングボンドが終端された熱酸化膜１２上に直接にＨｆＯ2膜をＭＯＣＶＤ法により形成した場合には、図７Ｂに示すようにＨｆＯ2膜１４の成膜初期における核生成密度が低く、インキュベーション時間が長くなり、形成されるＨｆＯ2膜の膜質が劣化したり、膜表面の平坦性が劣化したりする問題が生じる。このため、図７Ａ，７Ｂの成膜方法では、本実施形態のような優れたリーク電流特性を得ることができない。
　図８Ａ～８Ｃは、上記の知見に基づく本実施形態による成膜方法の概要を示す図である。
　図８Ａを参照するに、（１００）配向したシリコン基板２１の（１００）面上には例えば酸素雰囲気中、１０００℃での熱処理により、熱酸化膜２２が形成され、図８Ｂの工程において、前記熱酸化膜２２をＨＦあるいはＢＨＦを使ったエッチャント中においてウェットエッチングし、その膜厚ｔ１を６．０Å以上、６．７Å以下の範囲まで減少させ、界面酸化膜２２Ａを形成する。このようなウェットエッチングは、エッチング液の温度およびエッチング時間を制御することで実行可能である。例えば前記熱酸化膜２２を２０Åの膜厚に形成した場合、２４℃のＨＦエッチング液を使い、６０秒間のエッチングを行うことにより、前記膜厚ｔ１を所定範囲に制御することができる。
　あるいは前記図８Ｂのエッチング工程を、ドライエッチングにより行うことも可能である。
　あるいは図８Ｂのエッチング工程はケミカルドライエッチングにより行うことも可能である。例えば前記図２のＭＯＣＶＤ装置６０を利用し、前記熱酸化膜２２が形成された前記シリコン基板を処理容器６２内の前記基板保持台６２Ａ上に被処理基板Ｗとして保持する。前記処理容器の圧力を１～２Ｔｏｒｒ、基板温度を１５０～２００℃に設定し、ライン６２ｆおよび６２ｇより前記シャワーヘッド６２Ｓを介してそれぞれＨＦガス及びＮＨ3ガスを前記処理容器６２に導入する。この方法によれば、前記熱酸化膜２２の膜厚を前記所定範囲になるまでケミカルエッチングし、ダメージの無い界面酸化膜２２Ａを形成することが可能である。前記熱酸化膜２２の膜厚を前記所定範囲に減少させ、界面酸化膜２２Ａを形成することが可能である。
　さらに図８Ｂの構造を、前記図２のＭＯＣＶＤ装置６０の処理容器６２中に導入し、前記基板保持台６２Ａ上に被処理基板Ｗとして保持し、例えば前記処理容器６２の内圧を０．３Ｔｏｒｒ、基板温度を４８０℃に設定し、前記シャワーヘッド６２Ｓより酸素ガスを１００ｓｃｃｍの流量で、またＨＴＢを前記流体流用コントローラ６２ｄにおける流量で４５ｍｇ／分の値で導入することにより、前記界面酸化膜１２Ａ上にＨｆＯ2膜２３が、例えば１６～１８Åの膜厚で、一様に形成される。
　このようにして形成された、前記界面酸化膜２２ＡとＨｆＯ2膜２３の積層膜２４は、先に図３で説明したようにＥＯＴが最小となり、また図５で説明したように優れたリーク電流特性を示す。
［第２の実施形態］
　図９Ａ～９Ｄは、前記図８Ａの積層膜２４をゲート絶縁膜として使った半導体装置の製造工程を示す。
　図９Ａを参照するに、（１００）配向を有するシリコン基板４１の（１００）表面には素子分離領域４１Ｉにより素子領域４１Ａが画成されており、さらに前記シリコン基板４１表面には、前記図８Ａ～８Ｃの工程により、前記積層膜２４と同様な構成の誘電体膜４２が形成されている。
　さらに図９Ｂの工程において、前記誘電体膜４２上にポリシリコンあるいはアモルファスシリコンよりなるシリコン膜４３が堆積され、図９Ｃの工程において前記シリコン膜４３をパターニングすることにより、ゲート電極４３Ｇが形成される。また図８Ｃの工程では前記誘電体膜４２Ｇが前記ゲート電極４３Ｇをマスクにパターニングされ、ゲート絶縁膜４２Ｇが形成される。
　さらに図９Ｄの工程において、前記シリコン基板４１中に、前記ゲート電極４３Ｇをマスクに、前記半導体装置がｎチャネルＭＯＳトランジスタであればＰ＋やＡｓ＋、あるいはＳｂ＋をイオン注入し、また前記半導体装置がｐチャネルＭＯＳトランジスタであればＢ＋をイオン注入し、前記素子領域４１Ａにおいて前記シリコン基板４１中、前記ゲート電極の第１および第２の側に、それぞれソースおよびドレイン拡散領域４１Ｓおよび４１Ｄを形成する。また同時に、前記ゲート電極４３Ｇを、所定の導電型にドープする。
　このような工程により製造された半導体装置は、前記図８Ｄの積層膜２４と同一の積層構造を有する膜４２をゲート絶縁膜４２Ｇとして使っているため、先に図３で説明したようにＥＯＴが小さく、また図５で説明したようにリーク電流特性が優れているため、ゲート長を３２ｎｍ以下に短縮しても動作することが可能である。
　また前記シリコン膜４３の代わりに金属膜あるいは導電性金属窒化物膜を使い、メタルゲートを有する半導体装置を製造することも可能である。
　以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
　本発明は平成２０年３月２８日出願の特願２００８－０８７４４６を優先権主張の基礎とするものであり、その全内容を援用する。

Claims (5)

  1. 　シリコン基板表面に酸化膜を形成する工程と、
    　前記酸化膜をエッチングし、前記酸化膜により界面酸化膜を、ＸＰＳ法で測定した前記界面酸化膜の膜厚が６．７Å以下で６．０Å以上となるように形成する工程と、
    　前記界面酸化膜上にＨｆＯ2膜を、ＭＯＣＶＤ法により、酸化雰囲気中において形成する工程と、
    を含むことを特徴とする、成膜方法。
  2. 　前記シリコン基板の表面に酸化膜を形成する工程は、熱酸化膜を形成する工程であることを特徴とする請求項１記載の成膜方法。
  3. 　前記エッチング工程は、前記界面酸化膜の膜厚が、６．０Åとなるように実行されることを特徴とする請求項２記載の成膜方法。
  4. 　前記ＨｆＯ2膜を形成する工程は、ターシャリブチルハフニウムを原料として実行されることを特徴とする請求項１記載の成膜方法。
  5. 　シリコン基板表面に酸化膜を形成する工程と、
    　前記酸化膜をエッチングし、前記酸化膜により界面酸化膜を、ＸＰＳ法で測定した前記界面酸化膜の膜厚が６．７Å以下で６．０Å以上となるように形成する工程と、
    　前記界面酸化膜上にＨｆＯ2膜を、ＭＯＣＶＤ法により、酸化雰囲気中において形成する工程と、
    　前記ＨｆＯ2膜上にシリコン膜または金属膜を形成する工程と、
    　前記シリコン膜または金属膜をパターニングしてゲート電極パターンを形成する工程と、
    　前記ゲート電極パターンをマスクに、前記シリコン基板中に不純物元素を導入し、ソースおよびドレイン領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
PCT/JP2009/051090 2008-03-28 2009-01-23 成膜方法および半導体装置の製造方法 WO2009119148A1 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5922542B2 (ja) * 2012-09-19 2016-05-24 東京エレクトロン株式会社 積層膜の形成方法およびその形成装置
JP6035279B2 (ja) * 2014-05-08 2016-11-30 東京エレクトロン株式会社 膜厚測定装置、膜厚測定方法、プログラム及びコンピュータ記憶媒体
CN110870612A (zh) * 2018-08-29 2020-03-10 周继平 伞杆及电动伞

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085422A (ja) * 1999-09-17 2001-03-30 Tokyo Electron Ltd 積層ゲート絶縁膜の形成方法及びこの形成システム
JP2001217415A (ja) * 2000-01-31 2001-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004088078A (ja) * 2002-07-02 2004-03-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005277285A (ja) * 2004-03-26 2005-10-06 Toshiba Corp 半導体装置の製造方法
JP2005353999A (ja) * 2004-06-14 2005-12-22 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法
JP2007500941A (ja) * 2003-07-31 2007-01-18 エフエスアイ インターナショナル インコーポレイテッド 高度に均一な酸化物層、とりわけ超薄層の調節された成長

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001085422A (ja) * 1999-09-17 2001-03-30 Tokyo Electron Ltd 積層ゲート絶縁膜の形成方法及びこの形成システム
JP2001217415A (ja) * 2000-01-31 2001-08-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2004088078A (ja) * 2002-07-02 2004-03-18 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2007500941A (ja) * 2003-07-31 2007-01-18 エフエスアイ インターナショナル インコーポレイテッド 高度に均一な酸化物層、とりわけ超薄層の調節された成長
JP2005277285A (ja) * 2004-03-26 2005-10-06 Toshiba Corp 半導体装置の製造方法
JP2005353999A (ja) * 2004-06-14 2005-12-22 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法

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