KR20060113862A - 반도체 장치의 제조 방법 - Google Patents
반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20060113862A KR20060113862A KR1020060099734A KR20060099734A KR20060113862A KR 20060113862 A KR20060113862 A KR 20060113862A KR 1020060099734 A KR1020060099734 A KR 1020060099734A KR 20060099734 A KR20060099734 A KR 20060099734A KR 20060113862 A KR20060113862 A KR 20060113862A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- pattern
- reoxidation process
- gate structure
- polysilicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 120
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 65
- 229920005591 polysilicon Polymers 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 239000002184 metal Substances 0.000 claims abstract description 22
- 239000001301 oxygen Substances 0.000 claims abstract description 16
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 16
- 238000000059 patterning Methods 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 101
- 238000010405 reoxidation reaction Methods 0.000 claims description 69
- 229910052721 tungsten Inorganic materials 0.000 claims description 41
- 239000010937 tungsten Substances 0.000 claims description 41
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 31
- 238000005530 etching Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 17
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 16
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 150000002431 hydrogen Chemical class 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 9
- 238000010301 surface-oxidation reaction Methods 0.000 claims description 9
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910020203 CeO Inorganic materials 0.000 claims description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 claims description 3
- 229910006404 SnO 2 Inorganic materials 0.000 claims description 3
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 3
- 238000012545 processing Methods 0.000 claims description 3
- 238000009279 wet oxidation reaction Methods 0.000 claims 4
- 238000009834 vaporization Methods 0.000 claims 2
- 230000008016 vaporization Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 14
- 239000010408 film Substances 0.000 description 168
- 230000001590 oxidative effect Effects 0.000 description 14
- 239000007800 oxidant agent Substances 0.000 description 13
- -1 tungsten nitride Chemical class 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000003647 oxidation Effects 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 229910001882 dioxygen Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical group 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 125000004430 oxygen atom Chemical group O* 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Abstract
게이트를 포함하는 반도체 장치의 제조에서, 먼저 기판 상에 게이트 산화막 패턴, 폴리실리콘막 패턴 및 금속막 패턴이 적층된 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물에 산소 라디칼을 사용한 1차 재산화 공정을 수행한다. 상기 1차 재산화 공정이 수행된 예비 게이트 구조물에, 상기 금속막 패턴의 표면 산화를 억제하면서 식각 데미지가 큐어링되도록 상기 1차 재산화 공정에 비해 높은 온도로 2차 재산화 공정을 수행하여 게이트 구조물을 형성한다. 상기 공정에 의하면, 게이트 산화막의 재산화가 억제되어 반도체 장치의 특성이 향상된다.
Description
도 1 내지 도 11은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 14는 본 발명의 제2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 16 : 소자 분리막
18 : 터널 산화막 20a : 폴리실리콘막 패턴
23 : 유전막 패턴 24a : 텅스텐 질화막 패턴
26a : 텅스텐막 패턴 28a : 제2 하드 마스크막 패턴
30 : 제1 산화막 32 : 제2 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 금속물질을 포함하는 게이트 전극을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 디자인 룰이 점점 미세화 됨에 따라 다층 및 복잡한 구조의 반도체 소자들이 제조되고 있다. 또한, 반도체 소자가 고집적화됨에 따라 배선 또는 게이 트 전극과 같은 도전성 패턴들의 저항을 감소시킬 것이 요구되고 있다.
특히, 상기 게이트 전극의 경우 폴리실리콘막 패턴이 사용되었으나, 최근에는 저항 감소를 위해 상기 폴리실리콘 패턴 상에 금속 실리사이드 패턴이 적층된 구조를 주로 사용하고 있다. 또한, 상기 게이트 전극의 저항을 더욱 감소시키기 위해, 상기 폴리실리콘 패턴 상에 상기 금속 실리사이드 패턴 대신 금속막 패턴을 사용하고 있다. 상기 게이트 전극으로 주로 사용되는 금속막 패턴으로는 텅스텐 패턴을 들 수 있다.
그런데, 상기 폴리실리콘막 패턴 상에 텅스텐 패턴이 적층된 형태로 게이트 전극을 구현할 경우에는 상기 텅스텐 패턴의 특성에 맞추어 이 후 공정 조건들을 적절하게 조절하여야 한다. 예를들어, 상기 텅스텐 패턴의 경우에는 특정 산화 분위기에서 빠르게 산화되기 때문에 산화 공정을 수행할 시에 상기 텅스텐 패턴들 간에 서로 브릿지되는 불량이 발생되기 쉽다. 때문에, 상기 게이트 패터닝 공정을 수행한 이후의 산화 공정 시에 공정 조건들을 변경시켜, 상기 텅스텐 패턴의 표면 산화를 억제시켜야 한다.
상기 텅스텐 패턴의 표면 산화를 억제하면서 게이트 재산화 공정을 수행하는 경우에는, 상기 산화제가 폴리실리콘막 패턴과 게이트 절연막 계면으로 더욱 빠르게 확산된다. 그러므로, 게이트 절연막이 재산화되어 상기 게이트 절연막이 불균일하게 두꺼워지고, 이로 인해, 트랜지스터의 문턱 전압이 변화하게 된다. 특히, 불휘발성 메모리 장치의 경우 셀 트랜지스터의 문턱 전압이 변화하게 되면, 셀 산포 가 커지게 되어 동작 불량이 발생하게 된다. 최근의 고집적화된 트랜지스터의 경우 게이트 길이가 매우 짧아짐에 따라, 상기 게이트 절연막이 재산화됨에 따른 게이트 절연막의 두께 변화가 더욱 뚜렷하게 나타나게 된다.
상기 게이트 절연막의 두께 변화를 감소시키기 위해 저온에서 게이트 재산화 공정을 수행하는 경우에는 게이트 전극의 식각 데미지 큐어링 효과가 저감되어, 누설 전류가 발생하게 된다. 이로 인해, 트랜지스터의 특성이 열화되고 신뢰성에 문제를 일으키게 된다.
따라서, 본 발명의 목적은 누설 전류 특성 및 동작 특성이 우수한 게이트 전극 구조를 포함하는 반도체 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 장치의 제조에서, 기판 상에 게이트 절연막 패턴, 폴리실리콘막 패턴 및 금속막 패턴이 적층된 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물에 산소 라디칼을 사용한 1차 재산화 공정을 수행한다. 이어서, 상기 1차 재산화 공정이 수행된 예비 게이트 구조물에, 상기 금속막 패턴의 표면 산화를 억제하면서 식각 데미지가 큐어링되도록 상기 1차 재산화 공정에 비해 높은 온도로 2차 재산화 공정을 수행하여 게이트 구조물을 형성한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 일실시예에 따른 반도체 장치의 제조에서, 기판 상에 폴리실리콘막 패턴, 유전막 패턴 및 금속막 패턴이 적층 된 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물에 산소 라디칼을 사용한 1차 재산화 공정을 수행한다. 이어서, 상기 1차 재산화 공정이 수행된 예비 게이트 구조물에, 상기 금속막 패턴의 표면 산화를 억제하면서 식각 데미지가 큐어링되도록 하면서 상기 1차 재산화 공정에 비해 높은 온도로 2차 재산화 공정을 수행하여 게이트 구조물을 형성한다.
상기 방법에 의하면, 게이트 전극의 식각 데미지 큐어링을 효과적으로 수행하면서도 게이트 절연막이 재산화되는 것을 최소화할 수 있다. 그러므로, 식각 데미지로 인해 발생되는 누설 전류가 감소된다. 또한, 게이트 절연막이 재산화됨에 따라 발생되는 문턱 전압의 변화가 감소된다. 이로 인해, 트랜지스터의 특성 및 신뢰성이 향상된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 11은 본 발명의 제1 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1,3,4,7~10은 X 방향(액티브와 동일한 방향)으로 절단한 단면도이고, 도 2 및 5는 Y방향으로 절단한 단면도이다. 도 6은 유전막을 구체적으로 나타내는 단면도이다. 또한, 도 10은 도 8의 부분 확대도이다.
도 1 및 도 2는 기판 상에 예비 터널 산화막을 형성하는 단계를 보여준다. 도 1 및 도 2는 서로 동일 부위를 각각 X 및 Y 방향으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 실리콘 기판(10)에 버퍼 산화막(도시안됨)을 형성 하고, 상기 버퍼 산화막 상에 소자 분리용 트렌치를 식각하기 위한 제1 하드 마스크막 패턴(도시안됨)을 형성한다. 상기 제1 하드 마스크막 패턴을 식각 마스크로 하여 노출된 버퍼 산화막 및 기판(10) 부위를 선택적으로 식각함으로서 소자 분리용 트렌치(12)를 형성한다. 상기 소자 분리용 트렌치(12) 내에 식각 데미지를 큐어링하기 위한 트렌치 내벽 산화막(14)을 형성한다.
상기 트렌치 내벽 산화막(14) 내에, 상기 소자 분리용 트렌치(12) 내부가 완전히 채워지도록 소자 분리용 절연물질을 증착시킨다. 상기 소자 분리용 절연물질은 TEOS, USG, SOG 또는 HDP-CVD 등의 산화물이 포함된다. 상기 소자 분리용 절연물질을 화학 기계적 연마 공정에 의해 기판 표면이 부분적으로 노출되도록 평탄화함으로서 소자 분리막(16)을 형성한다. 상기 공정에 의해 액티브 영역 및 소자 분리 영역이 구분된다. 이어서, 상기 제1 하드 마스크막 패턴 및 버퍼 산화막을 제거한다.
이어서, 상기 노출된 실리콘 기판(10) 표면상에 열산화 공정을 수행하여 터널 산화막(18)을 성장시킨다. 상기 터널 산화막(18)의 두께는 형성하고자 하는 트랜지스터의 특성에 따라 달라지지만, 최근의 100nm 이하의 디자인 룰을 갖는 반도체 장치의 셀 트랜지스터의 경우 통상 50 내지 200Å 정도이다.
도 3 및 도 4는 예비 폴리실리콘막 패턴을 형성하는 단계를 보여주는 X 및 Y방향 단면도이다.
도 3 및 4를 참조하면, 상기 터널 산화막(18) 상에 N형 또는 P형 불순물이 도핑된 폴리실리콘막(도시안됨)을 증착시킨다. 상기 폴리실리콘막은 후속 공정에 의해 플로팅 게이트 전극으로 제공된다. 상기 폴리실리콘막에 P형 불순물이 도핑될 수도 있지만, 불휘발성 메모리 장치의 플로팅 게이트 전극으로 제공되는 상기 폴리실리콘막에는 N형 불순물이 도핑되는 것이 트랜지스터의 특성 향상의 측면에서 더욱 바람직하다.
이어서, 상기 폴리실리콘막을 X방향으로 식각하여 라인형의 예비 폴리실리콘막 패턴(20)을 형성한다.
도 5는 게이트 구조물을 형성하기 위한 적층 단계를 보여주는 X방향 단면도이다.
도 5를 참조하면, 상기 예비 폴리실리콘막 패턴(20) 상에 유전막(24)을 증착시킨다. 상기 유전막(24)은 커플링 비의 향상을 위하여 매우 얇게 형성하는 것이 바람직하다.
따라서, 상기 유전막(24)은 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지하면서 상기 유전막(24) 사이에서의 누설 전류를 충분하게 줄일 수 있는 고유전율을 갖는 물질로 이루어지는 박막을 포함하는 것이 바람직하다. 그리고, 상기 고유전율을 갖는 물질은 금속 산화물인 것이 바람직하다. 사용될 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 적층시켜 사용할 수도 있다. 상기 고유전율을 갖는 물질로서 금 속 산화물을 사용함으로서 상기 유전막(24)은 금속 산화막을 포함한다.
상기 유전막(24)은 실리콘 산화막, 실리콘 질화막 등을 더 포함하는 것이 바람직하다. 특히, 상기 실리콘 산화막과 실리콘 질화막이 순차적으로 적층되는 구조물을 더 포함하는 것이 더욱 바람직하다.
따라서, 도 6에 도시된 바와 같이, 상기 유전막(24)은 실리콘 산화막(24a), 실리콘 질화막(24b) 및 고유전율을 갖는 물질로 이루어지는 박막(24c)이 순차적으로 적층되는 것이 가장 바람직하다.
한편, 상기 유전막(24)은 실리콘 산화막/실리콘 질화막/실리콘 산화막이 적층된 ONO막으로 형성할 수도 있다.
상기 유전막(22) 상에 30 내지 100Å 정도의 두께로 텅스텐 질화막(24)을 형성한다. 상기 텅스텐 질화막(24)은 후속 공정에서 형성되는 텅스텐막 내의 텅스텐 원자가 상기 예비 폴리실리콘막 패턴(20)으로 확산되는 것을 방지하기 위한 확산 방지막으로 제공된다.
상기 텅스텐 질화막(24) 상에 텅스텐막(26)을 형성한다. 상기 텅스텐막(26)은 후속 공정에 의해 콘트롤 게이트 전극으로 제공된다. 상기 텅스텐막(26) 상에 제2 하드 마스크 패턴으로 제공되기 위한 실리콘 질화막(28)을 형성한다.
도 7은 예비 게이트 구조물의 형성 단계를 보여주기 위한 X방향 단면도이다.
도 7을 참조하면, 상기 실리콘 질화막(28)을 사진 식각 공정을 통해 부분적으로 식각하여, 게이트를 패터닝하기 위한 제2 하드 마스크 패턴(28a)을 형성한다. 다음에, 상기 제2 하드 마스크 패턴(28a)을 식각 마스크로 사용하여 상기 텅스텐 막(26), 텅스텐 질화막(24), 유전막(22) 및 예비 폴리실리콘막 패턴(20)을 순차적으로 식각함으로서 예비 게이트 구조물을 형성한다. 상기 식각 공정을 수행할 시에, 터널 산화막(15)이 기판 상에 남아 있도록 하여야 한다. 이는 상기 식각 공정에서 터널 산화막(15)이 완전히 제거되는 경우, 기판(10) 표면에 플라즈마 데미지가 가해져 액티브 피팅(pitting) 등의 불량이 발생되기 때문이다.
상기 예비 게이트 구조물은 폴리실리콘막 패턴(20a), 유전막 패턴(22), 텅스텐 질화막 패턴(24a) 및 텅스텐막 패턴(26a)이 적층된 형상을 갖는다. 상기 폴리실리콘막 패턴(20a)은 서로 분리된(isolated) 형상을 갖는다. 또한, 상기 유전막 패턴(22), 텅스텐 질화막 패턴(24a) 및 텅스텐막 패턴(26a)은 라인 형상을 갖는다.
도 8은 1차 재산화 공정을 설명하기 위한 X방향 단면도이다.
도 8을 참조하면, 상기 예비 게이트 구조물이 형성되어 있는 기판에 산소 라디칼을 이용하는 1차 재산화 공정을 수행한다. 상기 1차 재산화 공정은 챔버 내에 산소(O2), 수소(H2) 및 아르곤(Ar) 가스를 유입한 후 상기 산소 라디칼(O*) 및 수산화 라디칼(OH*) 등을 형성함으로서, 상기 예비 게이트 구조물 내의 폴리실리콘막 패턴(20a) 및 터널 산화막(18) 표면상에 제1 산화막(30)을 형성한다. 상기 아르곤 가스는 플라즈마를 빠르게 형성하기 위해 제공되는 가스로서, 경우에 따라서는 유입하지 않을 수도 있다. 그러나, 상기 아르곤 가스를 유입하지 않는 경우에는 공정 시간이 길어지게 된다. 상기 산소/수소는 1% 내지 1000% 정도의 유입비로서 제공될 수 있다. 상기 1차 재산화 공정 시에, 챔버 내의 압력은 1 내지 10Torr로 유지하고, 파워는 1000 내지 5000W를 가한다.
상기 제1 산화막(30)은 이 후의 공정에서 산화제가 폴리실리콘막 패턴 아래의 터널 산화막으로 확산되는 것을 방지하기 위한 산화제 확산 방지막의 기능을 수행한다. 상기 제1 산화막(30)은 상기 폴리실리콘막 패턴 표면상에 5Å이상의 두께로 성장되도록 한다. 이는 상기 제1 산화막(30)의 두께가 5Å에 비해 낮게 형성되는 경우 확산 방지막으로서의 기능을 수행하기가 어렵기 때문이다. 더욱 바람직하게는 상기 제1 산화막은 상기 폴리실리콘막 패턴 표면 상에 10Å이상의 두께로 성장되도록 한다.
상기 1차 재산화 공정은 200 내지 600℃의 온도하에서 수행한다. 바람직하게는, 상기 1차 재산화 공정은 250 내지 300℃의 온도하에서 수행한다. 상기와 같이, 통상의 습식 또는 건식 열산화 공정에 비해 현저히 낮은 온도로 산화 공정이 수행될 수 있기 때문에, 폴리실리콘 패턴(20a) 및 터널 산화막(18) 사이 계면으로 산화제가 확산됨에 따라 터널 산화막(18)이 재산화되는 현상이 거의 발생되지 않는다. 그러나, 상기와 같이 저온에서 산화 공정이 수행되기 때문에 예비 게이트 구조물에 발생된 식각 데미지의 큐어링 효과는 저감될 수 있다.
도 9 및 도 10은 예비 게이트 구조물을 게이트 구조물로 전환시키는 단계를 보여주기 위한 X방향 및 Y방향 단면도이다. 도 11은 도 9의 부분 확대도이다.
도 9 내지 도 11을 참조하면, 상기 제1 산화막(30)이 형성되어 있는 예비 게이트 구조물에 상기 텅스텐막 패턴(26a)의 표면 산화가 억제되도록 2차 게이트 재산화 공정을 수행하여 게이트 구조물을 형성한다. 상기 2차 게이트 재산화 공정을 수행함으로서, 상기 제1 산화막(30) 상에 제2 산화막(32)이 형성된다. 따라서, 상 기 게이트 구조물은 상기 폴리실리콘막패턴(20a) 표면 및 터널 산화막(18) 상에 제1 산화막 (30)및 제2 산화막(32)이 형성되어 있는 형상을 갖는다. 상기 2차 재산화 공정은 퍼니스형의 처리 장치 또는 매엽식 처리 장치에서 수행된다.
구체적으로, 상기 텅스텐막 패턴(26a)의 표면 산화가 억제되는 2차 재산화 공정을 수행하기 위해서는 산소가스(O2) 또는 산소 원자를 포함하는 가스를 제공하면서, 수소 가스(H2)도 함께 제공되어야 한다. 구체적으로, 상기 2차 재산화 공정에서는 산소 가스(O2) 및 수소가스(H2)가 사용되거나 또는 수증기(H20) 및 수소가스(H2)가 사용될 수 있다.
이때, 상기 산소가스/수소가스의 분압비에 따라 산화 속도의 차이가 발생하게 된다. 상기 산화속도를 증가시기키 위해서는 산소가스를 증가시켜야 하는 반면에 후속의 텅스텐막 패턴의 산화를 최소화하기 위해서는 수소가스를 증가시켜야 한다. 구체적으로, 산소가스 및 수소가스를 사용하는 경우에는 산소가스/수소가스의 분압비는 1 내지 1000% 정도를 가질 수 있다. 또한, 수증기 및 수소가스를 사용하는 경우에는 수증기/수소가스의 분압비는 25 내지 75% 정도를 가질 수 있다. 상기 수증기/수소가스의 분압비가 75%이상이면, 상기 텅스텐이 부분적으로 산화된다.
상기 2차 재산화 공정은 상기 1차 재산화 공정에 비해 높은 온도에서 수행하여야 한다. 구체적으로, 상기 2차 재산화 공정은 700 내지 900℃의 온도하에서 수행된다. 상기와 같이 고온에서 2차 재산화 공정을 수행하면, 상기 열에 의해 게이트 구조물의 식각 데미지가 큐어링된다. 또한, 상기 2차 재산화 공정을 수행함에 따라, 상기 소자 분리 트렌치(12)의 식각 공정에 의해 발생된 기판의 데미지도 함 께 큐어링된다. 상기 기판의 데미지 큐어링은 이 전에 트렌치 내벽 산화막(14)을 형성할 시에 이미 한번 수행되었다. 그러나, 상기 트렌치 내벽 산화막(14)을 형성하는 것만으로 데미지 큐어링이 완전히 이루어지지 못하는 경우가 많다. 특히, 고전압이 가해지는 불휘발성 메모리 내의 트랜지스터의 경우, 약간의 기판 데미지에 의해서 누설 전류가 과도하게 발생하게 되므로 기판의 데미지 큐어링이 매우 중요하다. 그런데, 상기 2차 재산화 공정은 하부 기판의 데미지 큐어링이 수행될 정도로 높은 온도에서 수행되기 때문에, 상기 기판 데미지에 의한 특성 저하 문제를 최소화할 수 있다.
상기 2차 재산화 공정은 700 내지 900℃의 높은 온도로 수행되므로 산화제의 확산이 빠르게 일어난다. 상기 산화제는 벌크 실리콘 산화막 부위에 비해 실리콘 산화막/폴리실리콘막의 계면부위에서 더욱 빠르게 확산된다. 이는, 상기 실리콘 산화막과 폴리실리콘막 계면에는 상대적으로 결함이 많기 때문이다. 그러므로, 산화제가 터널 산화막(18)의 중앙 부위로 확산됨에 따라 버즈 비크가 발생하게 되어, 상기 터널 산화막(18)의 중앙 부위가 불균일하게 두꺼워지는 등의 문제가 빈번하게 발생되었다. 특히, 수소 가스를 포함하여 산화 공정을 수행하는 선택적 재산화 공정에서는 상기 버즈 비크에 의한 터널 산화막(18)의 불균일성이 더욱 뚜렷하다.
하지만, 본 실시예의 경우, 1차 재산화 공정에 의해 상기 터널 산화막(18) 및 폴리실리콘막 패턴(20a) 상에 제1 산화막(30)이 형성되어 있다. 그러므로, 상기 2차 재산화 공정을 수행할 경우, 상기 제1 산화막(30)이 형성되어 있는 상태에서 산화제가 제공되기 때문에 상기 폴리실리콘막 패턴(20a) 및 터널 산화막(18)의 계 면 부위로 산화제가 확산되기가 매우 어려워진다. 때문에, 상기 폴리실리콘막 패턴(20a) 및 터널 산화막(18)의 계면으로 산화제가 확산됨에 따라 발생하게 되는 터널 산화막(18)의 불균일성을 최소화할 수 있다. 또한, 버즈 비크에 의한 불량 발생이 거의 배제되기 때문에, 고온에서 충분한 게이트 재산화 공정을 수행할 수 있어 식각 데미지를 완전하게 큐어링할 수 있다.
이 후에, 도시하지는 않았으나, 소오스/드레인 형성 공정 및 배선 형성 공정을 수행하여 불휘발성 메모리 장치를 완성한다.
비교 실험
본 발명의 제1 실시예의 방법에 의해 게이트 구조물을 형성한 후 터널 산화막의 두께를 측정하였다.
본 발명의 제1 실시예의 방법에 대한 구체적인 조건은 다음과 같다.
터널 산화막 성장 공정 : 61Å 성장 조건으로 진행
게이트 길이 : 650Å
1차 재산화 공정 : 가스 : Ar 1000sccm, H2 300sccm, O2 100sccm,
압력 : 50mTorr , 파워 : 3500W
챔버 온도 : 250℃
베어 웨이퍼 기준으로 60Å의 두께로 형성함.
2차 재산화 공정 : 퍼니스에서 진행, 챔버 온도 850℃
H2/O2 : 55% ,
베어 웨이퍼 기준으로 10Å 성장 조건으로 진행
또한, 종래의 제1 방법은 상기 제1 실시예와 동일한 조건으로 진행하되 1차 재산화 과정을 생략하였다.
종래의 제2 방법은 상기 제1 실시예와 동일한 조건으로 진행하되 2차 재산화 과정을 생략하였다.
터널 산화막 두께 측정
제1 실시예의 방법에 의해 형성된 게이트 구조물에서는 상기 폴리실리콘막 패턴 아래에 위치하는 터널 산화막 중앙 부위에서의 두께(도 9의 d1 부위)는 61Å로 측정되었다. 또한, 상기 터널 산화막 가장자리 부위(도 9의 d2 부위)에는 64 내지 68Å로 측정되었다. 즉, 상기 터널 산화막 중앙 부위에는 버즈 비크에 의한 두께 증가가 전혀 발생하지 않았음을 알 수 있다. 그리고, 상기 터널 산화막 가장자리 부위에만 버즈 비크가 발생하여 폴리실리콘막 패턴 부위가 라운딩된 것을 알 수 있다. 상기 폴리실리콘막 패턴 부위가 라운딩됨에 따라 상기 터널 산화막 가장자리 부위가 뾰족한 첨점 형태를 갖지 않게 되므로 상기 폴리실리콘막 패턴 가장자리 부위로의 전계 집중 및 터널 산화막으로의 누설 전류 발생을 최소화할 수 있다.
반면에, 종래의 제1 방법에 의해 형성된 게이트 구조물에서는 상기 폴리실리콘막 패턴 아래에 위치하는 터널 산화막 가장자리 부위에서의 두께는 71Å으로 측정되고, 상기 터널 산화막 중앙 부위에서의 두께는 64Å으로 측정되었다. 종래의 제1 방법에 의하면, 터널 산화막 가장자리 부위 뿐 아니라 중앙 부위까지 두께가 불균일하게 증가됨을 알 수 있다.
또한, 종래의 제2 방법에 의해 형성된 게이트 구조물에서는 상기 폴리실리콘막 패턴 아래에 위치하는 터널 산화막 가장자리 부위에서의 두께는 64Å으로 측정되고, 상기 터널 산화막 중앙 부위에서의 두께는 61Å으로 측정되었다. 종래의 제2 방법에 의하면, 터널 산화막 중앙 부위까지 두께가 증가되지는 않았으나 상기 터널 산화막 가장자리 부위가 충분히 라운딩되지 않는 것을 알 수 있다. 또한, 저온에서 공정이 진행되어 식각 데미지 큐어링이 충분히 이루어지지 않는다.
실시예 2
도 12 내지 도 14는 본 발명의 제2 실시예에 따른 전계효과 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 이하에서 설명하는 전계 효과 트랜지스터의 게이트 구조의 제조 방법은 유전막이 형성되지 않는 것을 제외하고는 상기 제1 실시예의 게이트 구조의 제조 방법과 동일하다.
도 12를 참조하면, 기판(100)에 트렌치 소자 분리 공정을 적용하여 소자 분리막(102)을 형성함으로서, 상기 기판(100)을 액티브 영역 및 소자 분리 영역으로 구분한다. 다음에, 상기 노출된 기판(100) 표면을 열산화시켜 상기 액티브 영역 상에 게이트 절연막(104)을 형성한다.
게이트 절연막(104)은 실리콘 산화물 또는 상기 실리콘 산화물 보다 높은 유전율을 갖는 물질을 사용하여 형성할 수 있다. 상기 고유전 물질로는 금속 산화물을 사용할 수 있다. 상기 게이트 절연막(104)으로 사용할 수 있는 금속 산화물의 예로서는 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5, CaO 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 상기 고유전율을 갖는 물질로 이루어지는 박막은 스퍼터링, 화학 기상 증착 공정 또는 원자층 적층 공정 등을 수행하여 형성될 수 있다.
상기 게이트 절연막(104) 상에 N형 또는 P형 불순물이 도핑된 폴리실리콘막을 증착시킨다. 상기 폴리실리콘막은 후속 공정에 의해 게이트 전극으로 제공된다. 구체적으로, N형 트랜지스터를 형성하는 경우에는 N형 불순물이 도핑된 폴리실리콘막을 증착시키고, P형 트랜지스터를 형성하는 경우에는 P형 불순물이 도핑된 폴리실리콘막을 증착시키는 것이 바람직하다. DRAM 장치의 경우 단위 셀에는 통상적으로 N형 트랜지스터가 형성되므로, 상기 셀 게이트 전극으로 제공되는 상기 폴리실리콘막에는 N형 불순물이 도핑된다.
상기 폴리실리콘막 상에 30 내지 100Å 정도의 두께로 텅스텐 질화막을 형성한다. 상기 텅스텐 질화막은 후속 공정에서 형성되는 텅스텐막 내의 텅스텐 원자가 상기 폴리실리콘막으로 확산되는 것을 방지하기 위한 확산 방지막으로 제공된다.
상기 텅스텐 질화막 상에 텅스텐막을 형성한다. 상기 텅스텐막은 게이트 전극의 저항을 최소화시키기 위하여 구비된다. 텅스텐막 상에 하드 마스크로 제공되기 위한 실리콘 질화막을 형성한다.
이어서, 상기 실리콘 질화막을 사진 식각 공정을 통해 부분적으로 식각하여 게이트를 패터닝하기 위한 하드 마스크 패턴(112a)을 형성한다. 다음에, 상기 하드 마스크 패턴(112a)을 식각 마스크로 사용하여 상기 텅스텐, 텅스텐 질화막, 폴리실리콘막을 순차적으로 식각함으로서 예비 게이트 전극을 형성한다. 상기 예비 게이트 전극은 폴리실리콘막 패턴(106a), 텅스텐 질화막 패턴(108a) 및 텅스텐막 패턴(110a)이 적층된 형상을 갖는다.
도 13을 참조하면, 상기 예비 게이트 구조물이 형성되어 있는 기판에 산소 라디칼을 이용하는 1차 재산화 공정을 수행한다. 상기 1차 재산화 공정은 챔버 내에 산소, 수소 및 아르곤 가스를 유입한 후 상기 산소 라디칼(O*) 및 수산화 라디칼(OH*) 등을 형성함으로서, 상기 예비 게이트 구조물 내의 폴리실리콘막 패턴(106a) 및 게이트 절연막(104) 표면상에 제1 산화막(114)을 형성한다. 상기 제1 산화막(114)은 후속의 2차 재산화 공정 시에 산화제가 폴리실리콘막 패턴(106a) 및 게이트 절연막(104)의 계면으로 확산되는 것을 방지한다. 상기 1차 재산화 공정은 200 내지 600℃의 온도에서 수행된다.
도 14를 참조하면, 상기 제1 산화막(114)이 형성되어 있는 예비 게이트 구조물에 상기 텅스텐 패턴(106a)의 표면 산화가 억제되도록 2차 재산화 공정을 수행하여, 게이트 구조물을 형성한다. 상기 2차 게이트 재산화 공정에 의해 상기 제1 산화막 상에 제2 산화막(116)이 형성된다.
상기 텅스텐막 패턴 표면의 산화가 억제되는 재산화 공정을 수행하기 위해서는 산소가스 또는 산소 원자를 포함하는 가스를 제공하고, 수소 가스도 함께 제공되어야 한다. 구체적으로, 상기 2차 재산화 공정에서는 산소가스(O2) 및 수소가 스(H2)가 사용되거나 수증기(H20) 및 수소가스(H2)가 사용될 수 있다. 상기 2차 재산화 공정은 상기 1차 재산화 공정에 비해 높은 온도에서 수행하여야 한다. 구체적으로, 상기 2차 재산화 공정은 700 내지 900℃의 온도하에서 수행된다.
상기와 같이 고온에서 2차 재산화 공정을 수행하면, 상기 열에 의해 게이트 구조물의 식각 데미지가 큐어링된다. 또한, 상기 2차 재산화 공정에 의해 상기 소자 분리 트렌치의 식각 공정에 의해 발생된 기판의 데미지도 함께 큐어링된다. 또한, 상기 게이트 절연막(104) 및 폴리실리콘막 패턴(106a) 상에 제1 산화막(114)이 형성되어 있는 상태에서 산화제가 제공되기 때문에 상기 폴리실리콘막 패턴(106a) 및 게이트 절연막(104)의 계면 부위로 산화제가 확산되기가 매우 어려워진다. 때문에, 상기 폴리실리콘막 패턴(106a) 및 게이트 절연막(104)의 계면으로 산화제가 확산됨에 따라 발생하게 되는 게이트 절연막(104)의 불균일성을 최소화할 수 있다.
이 후에, 도시하지는 않았으나, 소오스/드레인 형성 공정 및 배선 형성 공정을 수행하여 메모리 장치를 완성한다.
상술한 바와 같이 본 발명에 의하면, 게이트 전극의 식각 데미지 큐어링을 효과적으로 수행하면서도 게이트 절연막이 재산화되는 것을 최소화할 수 있다. 그러므로, 식각 데미지로 인해 발생되는 누설 전류가 감소된다. 또한, 게이트 절연막이 재산화됨에 따라 발생되는 문턱 전압의 변화가 감소된다. 이로 인해, 트랜지스터의 특성 및 신뢰성이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해 당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- 기판 상에 터널 산화막을 성장시키는 단계;상기 터널 산화막 상에 라인형의 예비 폴리실리콘막 패턴을 형성하는 단계;상기 예비 폴리실리콘막 패턴 상에 유전막 및 금속막을 적층하는 단계;상기 예비 폴리실리콘막 패턴, 유전막 및 금속막을 패터닝하여 폴리실리콘막 패턴, 유전막 패턴 및 금속막 패턴이 적층된 예비 게이트 구조물을 형성하는 단계;상기 예비 게이트 구조물에 산소 라디칼을 사용한 1차 재산화 공정을 수행하여 상기 폴리실리콘막 패턴 및 터널 산화막 표면 상에 제1 산화막을 형성하는 단계;상기 제1 산화막이 형성되어 있는 예비 게이트 구조물에, 상기 금속막 패턴의 표면 산화를 억제하면서 식각 데미지가 큐어링되도록 하면서 상기 1차 재산화 공정에 비해 높은 온도로 2차 재산화 공정을 수행하여 제2 산화막을 형성함으로써 게이트 구조물을 형성하는 단계; 및상기 게이트 구조물 양측의 기판에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 금속막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 금속막을 형성하기 이전에, 상기 폴리실리콘막과 금속막 계면에 베리어 금속막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 1차 재산화 공정은 200 내지 600℃온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 제1 산화막이 상기 폴리실리콘 패턴 표면 상에 5 내지 50Å의 두께로 형성되도록 상기 1차 재산화 공정을 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 2차 재산화 공정은 700 내지 900℃온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 2차 재산화 공정은 산소(O2) 및 수소(H2)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제7항에 있어서, 상기 2차 재산화 공정 시에 산소(O2)/수소(H2)의 비가 1 내지 1000%인 조건으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 2차 재산화 공정은 수소(H2) 및 수증기(H2O)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제9항에 있어서, 상기 2차 재산화 공정 시에 수증기(H2O)/수소(H2)의 비가 25 내지 75%인 조건으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 재산화 공정은 퍼니스형의 처리 장치 또는 매엽식 처리 장치에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 예비 게이트 구조물을 형성하기 이 전에, 액티브 영역 및 소자 분리 영역을 구분하는 소자 분리막을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 유전막 패턴은 고유전율을 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제13항에 있어서, 상기 고유전율을 갖는 물질은 HfO2, ZrO2, Ta2O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O3, Sb2O5 및 CaO로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 반도체 장치의 제조 방법.
- 기판 상에 게이트 절연막 패턴, 폴리실리콘막 패턴 및 금속막 패턴이 적층된 예비 게이트 구조물을 형성하는 단계;상기 예비 게이트 구조물에 산소 라디칼을 사용한 1차 재산화 공정을 수행하여 상기 폴리실리콘막 패턴 및 게이트 절연막 패턴 상에 제1 산화막을 형성하는 단계;상기 1 산화막이 형성되어 있는 예비 게이트 구조물에, 상기 금속막 패턴의 표면 산화를 억제하면서 식각 데미지가 큐어링되도록 상기 1차 재산화 공정에 비해 높은 온도로 2차 재산화 공정을 수행하여 제2 산화막을 형성함으로써 게이트 구조물을 형성하는 단계; 및상기 게이트 구조물 양측의 기판에 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 금속막 패턴은 텅스텐막 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 1차 재산화 공정은 200 내지 600℃온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 2차 재산화 공정은 700 내지 900℃온도 하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 2차 재산화 공정은 산소(O2) 및 수소(H2)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 2차 재산화 공정 시에 산소(O2)/수소(H2)의 비가 1 내지 1000%인 조건으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제15항에 있어서, 상기 2차 재산화 공정은 수소(H2) 및 수증기(H2O)를 이용한 습식 산화에 의해 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제19항에 있어서, 상기 2차 재산화 공정 시에 수증기(H2O)/수소(H2)의 비가 25 내지 75%인 조건으로 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20040070636 | 2004-09-04 | ||
| KR1020040070636 | 2004-09-04 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040109187A Division KR20060021794A (ko) | 2004-09-04 | 2004-12-21 | 반도체 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060113862A true KR20060113862A (ko) | 2006-11-03 |
Family
ID=37128566
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040109187A KR20060021794A (ko) | 2004-09-04 | 2004-12-21 | 반도체 장치의 제조 방법 |
| KR1020060099734A KR20060113862A (ko) | 2004-09-04 | 2006-10-13 | 반도체 장치의 제조 방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040109187A KR20060021794A (ko) | 2004-09-04 | 2004-12-21 | 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR20060021794A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101036928B1 (ko) * | 2008-06-30 | 2011-05-25 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
-
2004
- 2004-12-21 KR KR1020040109187A patent/KR20060021794A/ko active Application Filing
-
2006
- 2006-10-13 KR KR1020060099734A patent/KR20060113862A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101036928B1 (ko) * | 2008-06-30 | 2011-05-25 | 주식회사 하이닉스반도체 | 반도체 장치 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060021794A (ko) | 2006-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6511875B2 (en) | Method for making high K dielectric gate for semiconductor device | |
| US7772637B2 (en) | Semiconductor devices including gate structures and leakage barrier oxides | |
| US7696552B2 (en) | Semiconductor devices including high-k dielectric materials | |
| KR100766229B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| JP2008511971A (ja) | 改善されたしきい電圧およびフラットバンド電圧の安定性を有する相補型金属酸化膜半導体（ＣＭＯＳ）構造およびそれを形成する方法（高ｋ誘電体によるＣＭＯＳデバイス形成におけるしきい電圧制御を達成するためのバリア層の選択的実装） | |
| JP2011258977A (ja) | 半導体素子 | |
| KR100928372B1 (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JP2005038936A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20060100092A (ko) | 반도체 장치의 제조 방법 | |
| JP2010186853A (ja) | 半導体装置の製造方法 | |
| US6586293B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2011014824A (ja) | 半導体装置の製造方法 | |
| JP2003297826A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR101079202B1 (ko) | 리세스게이트를 구비하는 반도체 장치 및 그 제조방법 | |
| KR100580587B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100648859B1 (ko) | 반도체 소자 제조 방법 | |
| US20060068535A1 (en) | Methods of fabricating semiconductor devices | |
| KR20060113862A (ko) | 반도체 장치의 제조 방법 | |
| KR20060026836A (ko) | 반도체 소자의 게이트 패턴 형성방법 | |
| JP2010027967A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR20030002690A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP3833956B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR100486825B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050008050A (ko) | 이중 하드마스크를 이용한 반도체 소자의 게이트전극 제조방법 | |
| KR20030053658A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| WITN | Withdrawal due to no request for examination |