JP2005038936A - 半導体装置及び半導体装置の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 56
- 239000010703 silicon Substances 0.000 claims abstract description 56
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 36
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 30
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 39
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 30
- 238000010438 heat treatment Methods 0.000 claims description 29
- 229910052757 nitrogen Inorganic materials 0.000 claims description 15
- 230000005669 field effect Effects 0.000 claims description 14
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 claims description 8
- 229960001730 nitrous oxide Drugs 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 238000000926 separation method Methods 0.000 claims description 3
- 238000007669 thermal treatment Methods 0.000 abstract 2
- 239000010408 film Substances 0.000 description 324
- 230000015556 catabolic process Effects 0.000 description 22
- 239000010410 layer Substances 0.000 description 16
- 241000588731 Hafnia Species 0.000 description 15
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 15
- 230000002093 peripheral effect Effects 0.000 description 13
- 125000006850 spacer group Chemical group 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910021334 nickel silicide Inorganic materials 0.000 description 7
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910000420 cerium oxide Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- -1 hafnium aluminate Chemical class 0.000 description 2
- PDPJQWYGJJBYLF-UHFFFAOYSA-J hafnium tetrachloride Chemical compound Cl[Hf](Cl)(Cl)Cl PDPJQWYGJJBYLF-UHFFFAOYSA-J 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910015802 BaSr Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001272 nitrous oxide Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- MMKQUGHLEMYQSG-UHFFFAOYSA-N oxygen(2-);praseodymium(3+) Chemical compound [O-2].[O-2].[O-2].[Pr+3].[Pr+3] MMKQUGHLEMYQSG-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910003447 praseodymium oxide Inorganic materials 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
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Abstract
【課題】基板上に、ゲート絶縁膜の膜厚が異なる複数のトランジスタが形成された半導体装置を形成する際に、膜厚制御性よく、各ゲート絶縁膜を形成する。
【解決手段】半導体装置の形成方法において、基板の主面上を、第１の電界効果トランジスタを形成するための第１の素子領域と、第２の電界効果トランジスタを形成するための第２の素子領域とに分離し、第１の素子領域と、第２の素子領域に、シリコン窒化膜を形成する。その後、第２の素子領域に形成されたシリコン窒化膜を除去し、基板に、少なくとも酸化窒素を含む雰囲気中で熱処理を施す。これにより、第１の素子領域に形成されたシリコン窒化膜は酸化されて酸窒化膜となり、一方、第２の素子領域には、シリコン酸窒化膜が形成される。その後、第１の素子領域と、第２の素子領域の各シリコン酸窒化膜上に、高誘電率膜を形成する。
【選択図】 図２
【解決手段】半導体装置の形成方法において、基板の主面上を、第１の電界効果トランジスタを形成するための第１の素子領域と、第２の電界効果トランジスタを形成するための第２の素子領域とに分離し、第１の素子領域と、第２の素子領域に、シリコン窒化膜を形成する。その後、第２の素子領域に形成されたシリコン窒化膜を除去し、基板に、少なくとも酸化窒素を含む雰囲気中で熱処理を施す。これにより、第１の素子領域に形成されたシリコン窒化膜は酸化されて酸窒化膜となり、一方、第２の素子領域には、シリコン酸窒化膜が形成される。その後、第１の素子領域と、第２の素子領域の各シリコン酸窒化膜上に、高誘電率膜を形成する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置及び半導体装置の製造方法に関するものである。更に、具体的には、異なる膜厚のゲート絶縁膜を備える複数のトランジスタの形成された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化技術の進歩に伴い、素子の寸法が縮小され、より多くの素子を１チップ内に搭載することが可能となっている。これに伴い、従来、複数の素子を用いて実現していた機能を、１の集積回路装置で実現できるＳｏＣ（システム・オン・チップ）と呼ばれる集積回路装置が広く用いられるようになっている。
【０００３】
ＳｏＣのロジック回路部においては、消費電力を低減するため、駆動電圧の低電圧化が図られている。また、同時に、駆動電圧の低電圧化による駆動電流の低下を防止するため、ロジック回路部において用いるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）のゲート絶縁膜は、薄膜化が進められている。
【０００４】
一方、入出力を伴い周辺回路部において用いられるＭＯＳＦＥＴは、外部からの電圧により、直接駆動する必要がある。このため、周辺回路部のＭＯＳＦＥＴには、高耐圧性が要求され、従って、ある程度、膜厚の厚いゲート絶縁膜が必要となる。例えば、３．３Ｖ系の高耐圧用ＭＯＳＦＥＴでは、６．０ｎｍ〜１０ｎｍ程度の厚いゲート絶縁膜が用いられている。
【０００５】
このように、１の半導体装置内に、ロジック回路部と、周辺回路部とが形成され、また、それぞれに用いられるＭＯＳＦＥＴのゲート絶縁膜の膜厚がそれぞれ異なる場合のゲート絶縁膜の形成方法の１つに、以下のようなものがある。
【０００６】
まず、基板全面に、周辺回路用高耐圧用ＭＯＳＦＥＴの厚いゲート絶縁膜の膜厚と、ロジック回路用ＭＯＳＦＥＴの薄いゲート絶縁膜との膜厚の差分と同じ膜厚のシリコン酸化膜を形成する。その後、ロジック回路用ＭＯＳＦＥＴを形成する部分のシリコン酸化膜を選択的に除去する。その後、熱酸化を行い、ロジック回路用ＭＯＳＦＥＴのゲート絶縁膜分だけ、シリコン酸化膜を成長させる。また、このとき、周辺回路用高耐圧用ＭＯＳＦＥＴのゲート酸化膜も成長する。このようにして、２種類の異なる膜厚のゲート絶縁膜が形成される（例えば、特許文献１、２参照）。
【０００７】
また、他の方法として、以下のような方法も提案されている。まず、基板に、通常のＭＯＳＦＥＴの形成工程と同様にして、周辺回路用高耐圧用ＭＯＳＦＥＴの絶縁膜の膜厚に合わせたゲート絶縁膜及びゲート電極を、ロジック回路部及び周辺回路部に形成する。その後、拡散層形成のためのイオン注入、熱処理を行う。その後、このゲート絶縁膜、ゲート電極を覆うように、全体に層間絶縁膜を形成する。次に、周辺回路部をレジストで覆い、ロジック回路部側のゲート電極、ゲート絶縁膜を、層間絶縁膜から剥離する。これにより、層間絶縁膜には、ゲート電極の幅の溝が形成される。そして、この溝に、ロジック回路用ＭＯＳＦＥＴの薄いゲート絶縁膜を形成し、ゲート電極を埋め込むことにより、ロジック回路用ＭＯＳＦＥＴが形成される。なお、ここで、ロジック回路部用の領域に最初に形成するゲート絶縁膜、ゲート電極は、後に除去されるため、ダミーゲートと称される（例えば、特許文献３、４参照）。
【０００８】
また、近年、半導体装置の微細化が進むにつれて、更なるゲート絶縁膜の薄膜化が求められている。しかし、シリコン酸化膜をゲート絶縁膜として用いる場合、その膜厚が２ｎｍ以下となると、リーク電流が大きくなり、消費電力が増大してしまう。また、このように薄いシリコン酸化膜は、数層の原子層により形成されるため、均一性良く形成することは困難であり、また、膜厚均一性を向上させるためには、厳密な製造制御が必要となるため、量産性が低下してしまう。
【０００９】
そこで、素子の微細化と、低消費電力化に対応するため、ゲート絶縁膜として、高誘電率膜を用いる研究が進められている。高誘電率膜を用いることにより、シリコン酸化膜より膜厚を厚く形成して、トンネル電流を防止しつつ、トランジスタ電流を決定する実効的な膜厚を、十分に小さくし、消費電力の増大を抑えることができる。
【００１０】
このようなＳｏＣとして、例えば、ロジック回路用のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）のゲート絶縁膜として高誘電率膜を用い、周辺回路用のゲート絶縁膜として、厚いシリコン酸化膜と、高誘電率膜とを用いた半導体装置が提案されている。この半導体装置を形成する場合、まず、通常の方法により、基板全面に、シリコン酸化膜を形成する。その後、ロジック回路用ＭＩＳＦＥＴを形成する領域のシリコン酸化膜を除去した後、ＣＶＤ法等により、高誘電率膜を全面に形成する。これにより、周辺回路側と、ロジック回路側とで、膜厚の異なるゲート絶縁膜を形成することができる（例えば、特許文献５参照）。
【００１１】
【特許文献１】
特開平７−１９６２７６号公報
【特許文献２】
特開平１１−２８９０６１号公報
【特許文献３】
特開２０００−１００９６６号公報
【特許文献４】
特開２０００−１９５９６６号公報
【特許文献５】
特開２００２−１６４４３９号公報
【００１２】
【発明が解決しようとする課題】
ところで、ＳｏＣのロジック回路部に使用されるＭＩＳＦＥＴは、比較的高速の動作を要求される低消費電力版（ＬＯＰ：Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ）と、待機電力の低い低待機電力版（ＬＳＴＰ；Ｌｏｗ Ｓｔａｎｄ−ｂｙ Ｐｏｗｅｒ）等に分類される。また、ＳｏＣには、ロジック回路部に、ＬＯＰ用ＭＩＳＦＥＴ、あるいは、ＬＳＴＰ用ＭＩＳＦＥＴのいずれかを使用し、周辺回路部には、高耐圧用ＭＩＳＦＥＴを使用したものもあるが、近年では、ロジック回路部に、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴのどちらも使用し、周辺回路部に、高耐圧用ＭＩＳＦＥＴを使用したものが増加している。このような半導体装置は、電池による長時間の動作速度と、高性能化の両方の両立が必要とされる携帯電話等に用いる場合に有効であり、その需要は、今後、ますます増大するものと考えられる。
【００１３】
このように、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴと、高耐圧用ＭＩＳＦＥＴとが１チップに搭載されるＳｏＣにおいては、各ＭＩＳＦＥＴのゲート絶縁膜の膜厚がそれぞれ異なることとなる。ＩＴＲＳ（Ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；国際半導体技術ロードマップ）によると、６５ｎｍテクノロジーノードのＬＯＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴ（シリコン酸化膜換算膜厚）は、１．０ｎｍ〜１．４ｎｍ、ＬＳＴＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴは、１．２ｎｍ〜１．６ｎｍが目標値として推奨されている。
【００１４】
この場合、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴとの膜厚の差は、０．２ｎｍ〜０．４ｎｍとなる。ここで、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴのどちらもが混在するＳｏＣを形成する場合、上述したような、熱酸化膜を形成し、薄いゲート絶縁膜を形成する側の熱酸化膜を除去し、再び、熱酸化膜を形成する方法を用いることが考えられる。しかし、シリコン酸化膜は、酸素を通し易く、後の熱酸化による膜の成長が早い。従って、ＬＯＰ用ＭＩＳＦＥＴ側と、ＬＳＴＰ用ＭＩＳＦＥＴ側とで、ゲート絶縁膜の膜厚差を、０．２ｎｍ〜０．４ｎｍと薄く制御することができない。
【００１５】
また、例えば、上述のダミーゲートを用いて、層間絶縁膜に溝を形成し、その溝に、高誘電率膜を形成する方法を用いることも考えられる。しかし、ＣＶＤ法により形成される高誘電率膜は、膜厚制御性が乏しく、０．２〜０．４ｎｍ程度の膜厚差を制御することは困難である。また、高誘電率膜下層に形成されるゲート界面膜としてのシリコン酸化膜の膜厚により、膜厚差を制御することも考えられる。しかし、上述のように、シリコン酸化膜は、膜厚制御性に乏しい。更に、ＬＯＰ用、ＬＳＴＰ用と、周辺回路用高耐圧用との３種類のＭＩＳＦＥＴを形成する場合、３種類のゲート絶縁膜を形成する必要があるが、この場合、ダミーゲートの形成と、除去とを繰り返し行わなければならず、工程数が増大するため、生産性の低下につながってしまう。また、最初に形成された高誘電率膜は、それ自身のＰＤＡ（ポストデポジションアニーリング）工程における熱処理に加えて、後に形成される高誘電率膜用のＰＤＡ工程の熱が加えられるため、膜厚制御、信頼性の確保が難しくなってしまう。
【００１６】
また、例えば、基板全面に、シリコン酸化膜を形成し、ロジック回路側のシリコン酸化膜を除去した後、ＣＶＤ法等により、高誘電率膜を全面に形成することも考えられる。しかし、この場合にも、絶縁膜の膜厚差、０．２〜０．４ｎｍ分のシリコン酸化膜を基板全面に形成することは困難である。
【００１７】
従って、この発明は、以上の問題を解決し、１チップ上に複数のトランジスタを形成する場合に、それぞれのゲート絶縁膜の膜厚差が僅かであっても、均一なゲート絶縁膜の形成された半導体装置及びその製造方法を提案するものである。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置は、基板の主面に、
第１のゲート絶縁膜と、第１のゲート電極とを含む第１の電界効果トランジスタと、
第２のゲート絶縁膜と、第２のゲート電極とを含む第２の電界効果トランジスタと、
を備え、
前記第１のゲート絶縁膜、及び、前記第２のゲート絶縁膜は、それぞれ、シリコン酸窒化膜と、高誘電率膜とを含み、
前記第１のゲート絶縁膜のシリコン酸化膜換算膜厚は、前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚よりも薄く、
前記第１のゲート絶縁膜中の高誘電率膜と、前記第２のゲート絶縁膜中の高誘電率膜とは、同じ膜厚であるものである。
【００１９】
また、この発明に係る半導体装置の製造方法は、
基板の主面上を、第１の電界効果トランジスタを形成するための第１の素子領域と、第２の電界効果トランジスタを形成するための第２の素子領域とに分離する分離工程と、
前記第１の素子領域と、前記第２の素子領域に、シリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記第２の素子領域に形成された前記シリコン窒化膜を除去するシリコン酸窒化膜除去工程と、
前記基板に、少なくとも酸化窒素を含む雰囲気中で熱処理を施し、前記第１の素子領域に形成された前記シリコン窒化膜を酸化して酸窒化膜を形成するとともに、前記第２の素子領域に、シリコン酸窒化膜を形成する熱処理工程と、
前記第１の素子領域と、前記第２の素子領域の各シリコン酸窒化膜上に、高誘電率膜を形成する高誘電率膜形成工程と、
を備えるものである。
【００２０】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００２１】
実施の形態１．
図１は、この発明の実施の形態１におけるＳｏＣ（システム・オン・チップ）１００を説明するための断面模式図である。
【００２２】
図１に示すように、ＳｏＣ１００は、ＬＯＰ（低消費電力；Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ）用の電界効果トランジスタ（ＭＩＳＦＥＴ；Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１０（以下、ＬＯＰ用ＭＩＳＦＥＴ１００、とする）と、ＬＳＴＰ（低待機電圧；Ｌｏｗ Ｓｔａｎｄ−ｂｙ Ｐｏｗｅｒ）用のＭＩＳＦＥＴ１２０（以下、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、とする）と、高耐圧用のＭＩＳＦＥＴ１３０（以下、高耐圧用ＭＩＳＦＥＴ１３０、とする）とを含んで構成される。
【００２３】
ＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０は、それぞれ、Ｓｉ基板２の、ＳＴＩ（素子分離領域；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４により分離された領域に形成されている。
【００２４】
ＳＴＩ４により分離された各領域のＳｉ基板２には、それぞれ、比較的接合深さが浅く、不純物濃度の低い拡散層であるソース・ドレイン・エクステンション６が形成され、その下方側に、パンチスルーストッパ８が形成されている。また、各ソース・ドレイン・エクステンション６のゲート付近より外側に、比較的接合深さの深い拡散層であるソース・ドレイン１０が形成されている。また、ソース・ドレイン１０上には、それぞれ、ニッケルシリサイド（ＮｉＳｉ）層１２が形成されている。
【００２５】
また、ＬＯＰ用ＭＩＳＦＥＴ１１０において、Ｓｉ基板２上の、ソース・ドレイン・エクステンション６に挟まれた部分には、界面ゲート絶縁膜として、シリコン酸窒化膜２２が形成されている。また、ＬＯＰ用ＭＩＳＦＥＴ１２０においては、同様の部分に、シリコン酸窒化膜２４が形成されている。また、高耐圧用ＭＩＳＦＥＴ１３０においては、同様の部分に、表面が窒化された熱酸化（ＳｉＯ２）膜２６が形成されている。ここで、シリコン酸窒化膜２２のＥＯＴ（シリコン酸化膜換算膜厚）は、約０．７ｎｍ程度である。また、シリコン酸窒化膜２４の膜厚は、約１．３ｎｍ程度で、ＥＯＴは、約１．０ｎｍである。更に、熱酸化膜２６の膜厚は、約５ｎｍ程度である。即ち、ＬＯＰ用ＭＩＳＦＥＴ１１０のシリコン酸窒化膜２２が最も薄く、高耐圧用ＭＩＳＦＥＴ１３０用の熱酸化膜２６が最も厚くなっている。
【００２６】
また、シリコン酸窒化膜２２、２４、熱酸化膜２６上には、それぞれ、高誘電率膜であるハフニア（ＨｆＯ２）膜２８が、約３．０ｎｍ程度の膜厚で形成されている。このように、ＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０のそれぞれにおいて、シリコン酸窒化膜２２、２４、あるいは、熱酸化膜２６上に、ハフニア膜２８が積層されることにより、各ゲート絶縁膜が形成されている。
【００２７】
各ハフニア膜２８上には、それぞれ、ゲート電極３２が形成されている。また、ゲート電極３２の表面は、シリサイド化され、ニッケルシリサイド層３４が形成されている。また、各ゲート電極３２と、その下層のゲート絶縁膜との側壁には、側壁スペーサ３６、３８が、それぞれ形成されている。
【００２８】
また、上述のように形成された各ゲート絶縁膜、ゲート電極３２、側壁スペーサ３６、３８を埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜４２が形成され、層間絶縁膜４２を貫通して、ソース・ドレイン１０上のニッケルシリサイド層１２に至るコンタクトプラグ４６が形成されている。
【００２９】
上述のようにＳｏＣ１００においては、ゲート絶縁膜の膜厚のそれぞれ異なるＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０が形成されている。
具体的に、ＬＯＰ用ＭＩＳＦＥＴ１１０は、シリコン酸窒化膜２２及びハフニア膜２８の積層膜からなるゲート絶縁膜のＥＯＴを小さくした消費電力の低いトランジスタとなっている。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０においては、ゲート絶縁膜として、シリコン酸窒化膜２４とハフニア膜２８の積層膜を用いて、ある程度、ＥＯＴを低く抑えつつも、実効膜厚を十分に確保した低待機電力の高いトランジスタとなっている。更に、高耐圧用ＭＩＳＦＥＴ１３０は、熱酸化膜の膜厚を、外部からの高電圧にも耐えられる程度に十分に確保した高耐圧性のトランジスタとなっている。
【００３０】
図２は、この発明の実施の形態１におけるＳｏＣ１００の製造方法について説明するためのフロー図である。また、図３〜図９は、ＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
以下、図１〜図９を用いて、この発明の実施の形態１におけるＳｏＣ１００の製造方法について説明する。
【００３１】
まず、Ｓｉ基板２上に、ＳＴＩ４を形成し、Ｓｉ基板２を、ＬＯＰ用ＭＩＳＦＥＴ１１０形成用の領域と、ＬＳＴＰ用ＭＩＳＦＥＴ１２０形成用の領域と、高耐圧用ＭＩＳＦＥＴ１３０形成用の領域とに分離する。なお、以下、簡略のため、ＬＯＰ用ＭＩＳＦＥＴ１１０形成用の領域をＬＯＰ用領域とし、ＬＳＴＰ用ＭＩＳＦＥＴ１２０形成用の領域をＬＳＴＰ用領域とし、高耐圧用ＭＩＳＦＥＴ１３０形成用の領域を高耐圧用領域とする。
【００３２】
その後、各領域に、基板濃度調整用のｐ型イオンの注入と、引き伸ばし熱処理、更に、閾値電圧調整用イオン注入と、活性加熱処理を施す。
この状態のＳｉ基板２上の各領域に、約５ｎｍの熱酸化膜２６を形成する（ステップＳ２）。次に、ＬＯＰ用及びＬＳＴＰ用領域の熱酸化膜２６を除去する（ステップＳ４）。ここでは、高耐圧用領域にレジストマスクをした後、フッ酸水溶液を用いたウェットエッチングを施し、選択的に熱酸化膜２６を除去する。その後、レジストマスクを除去する。
【００３３】
次に、図４に示すように、ＬＯＰ用、ＬＳＴＰ用領域に、シリコン窒化膜５０を形成する（ステップＳ６）。ここでは、アンモニア雰囲気中での熱処理を行うことにより、ＬＳＴＰ用、ＬＯＰ用領域に、約０．６ｎｍのシリコン窒化膜を形成する。なお、このとき、同時に、熱酸化膜２６の表面も窒化される。ここで、シリコン窒化膜５０は、膜厚制御性が高いため、ある程度均一な薄膜を形成することができる。
【００３４】
次に、図５に示すように、ＬＳＴＰ用領域のシリコン窒化膜５０を除去する（ステップＳ８）。ここでは、ＬＯＰ用領域と、高耐圧用領域を覆うレジストマスク５２を形成した後、ウェットエッチングにより、除去する。その後、レジストマスク５２は除去する。
【００３５】
次に、一酸化窒素（ＮＯ）雰囲気中で、熱処理を行う（ステップＳ１０）。この際、熱処理の温度は、約８５０℃、処理時間は、約６０秒とする。これにより、図６に示すように、ＬＳＴＰ用領域には、膜厚約１．３ｎｍ程度、ＥＯＴ約１．０ｎｍのシリコン酸窒化膜２４が形成される。また、ＬＯＰ用領域に形成されていたシリコン窒化膜５０は、酸化され、ＥＯＴ約０．７ｎｍ程度のシリコン酸窒化膜２２となる。このとき、ＬＯＰ用領域のシリコン酸窒化膜２２の窒素濃度は、１５〜２０％程度であり、ＬＳＴＰ用領域のシリコン酸窒化膜２４の窒素濃度は、約９％である。また、熱酸化膜２６の表面は更に酸化され、酸窒化膜となっている。
【００３６】
次に、図７に示すように、基板全面に、ハフニア膜２８を形成する（ステップＳ１２）。ここでは、塩化ハフニウムと水とを原料にして、原子気相成長法による３．０ｎｍにハフニア膜を堆積する。その後、減圧酸素雰囲気中で、約７００℃の熱処理を、約５秒間行う（ステップＳ１４）。
【００３７】
次に、ハフニア膜２８の上に、ノンドープ多結晶シリコン膜５４を形成する（ステップＳ１６）。ノンドープ多結晶シリコン膜５４は、ゲート電極３２の材料膜であり、ここでは、約１５０ｎｍの膜厚に堆積する。その後、ノンドープ多結晶シリコン膜５４に、ゲート電極用の不純物を、イオン注入する（ステップＳ１７）。
【００３８】
次に、図８に示すように、多結晶シリコン膜５４を各領域のゲート電極３２用に加工する（ステップＳ１８）。ここでは、従来の方法により、多結晶シリコン膜５４上に、ゲート電極の幅のレジストマスクを形成し、これをマスクとしてエッチングを行い、多結晶シリコン膜５４及びハフニア膜２８を、ゲート電極３２の幅に加工する。これにより、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域のそれぞれに、ゲート電極３２及びゲート絶縁膜が形成される。
【００３９】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域の各ゲート電極３２とゲート絶縁膜との側壁に、それぞれ、側壁スペーサ３６を形成する（ステップＳ２０）。側壁スペーサ３６は、シリコン酸窒化膜を、各ゲート電極３２等を覆うように、全面に３０ｎｍ程度堆積し、これにエッチバックを施すことにより形成する。
【００４０】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域に、それぞれ、ソース・ドレイン・エクステンション６を形成する（ステップＳ２２）。ここでは、Ａｓイオンを、注入エネルギー２ｋｅＶ、ドーズ量３×１０１５／ｃｍ２で注入する。このとき、各領域のゲート電極３２及び側壁スペーサ３６がマスクとなる。その後、Ｂイオンを注入し、ｐ導電型のパンチスルーストッパ８を形成する（ステップＳ２４）。
【００４１】
次に、図９に示すように、側壁スペーサ３６に、更に、側壁スペーサ３８を形成する（ステップＳ２６）。ここでは、まず、基板全面に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に堆積する。このとき、それぞれの膜の膜厚は、約１５ｎｍ、約２５ｎｍ、約３５ｎｍとする。その後、中層のシリコン窒化膜をエッチングストッパとして、異方性ドライエッチングを行い、上層のシリコン酸化膜をエッチングした後、下層のシリコン酸化膜をエッチングストッパとして、表面に露出したシリコン窒化膜を異方性ドライエッチングにより除去する。更に、ウェットエッチングにより、下層のシリコン酸化膜を除去し、これにより、選択的に、側壁スペーサ３６の外側部に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる側壁スペーサ３８が形成される。
【００４２】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用の各領域に、それぞれ、ソース・ドレイン１０を形成する（ステップＳ２８）。ここでは、各領域のゲート電極３２、側壁スペーサ３８等をマスクとして、Ａｓイオンを注入する。その後、約１０５０℃の熱処理を、約１秒行い、イオンの活性化を図る。これにより、比較的接合深さが深く不純物濃度の濃い拡散層であるソース・ドレイン１０が、各領域に形成される。
【００４３】
更に、ニッケルシリサイド層１２、３４を形成する（ステップＳ３０）。ここでは、スパッタリング法により、基板表面にニッケル（Ｎｉ）膜を堆積した後、熱処理を施す。これにより、基板表面のＳｉが露出する部分、即ち、各ゲート電極３２の表面、と、各ソース・ドレイン１０上とにおいて、Ｓｉと、Ｎｉとが反応する。その後、未反応のニッケル膜を除去することにより、自己整合的に、ニッケルシリサイド層１２、３４を形成することができる。これにより、ソース・ドレイン１０及びゲート電極３２の低抵抗化を図ることができる。
【００４４】
次に、基板全面に、層間絶縁膜４２を形成し（ステップＳ３２）、層間絶縁膜４２に、コンタクトプラグ４６を形成する（ステップＳ３４）。このようにして、図１に示すようなＳｏＣ１００が形成される。その後、所望の回路構成に従い、銅等の金属膜の堆積、パターニング等による配線層の形成等を行うことにより所望の半導体装置が形成される。
【００４５】
以上説明したように、実施の形態１によれば、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴ１１０、１２０のゲート絶縁膜として、シリコン酸窒化膜２２、２４に、ハフニア膜２８が堆積された積層構造の絶縁膜を用いる。ここでは、シリコン酸窒化膜２２、２４を用いることにより、膜厚が薄く、かつ、その膜厚差の僅差なゲート絶縁膜が、膜厚均一性高く形成されている。従って、このような構造を用いることにより、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴの両者を１のチップに搭載することが必要な場合にも、信頼性の高い半導体装置を得ることができる。
【００４６】
また、実施の形態１においては、ＬＳＴＰ用領域のシリコン窒化膜を除去し、ＬＯＰ用領域のみにシリコン窒化膜５０を残す。その後、一酸化窒素雰囲気中での熱処理を施すことにより、ＬＯＰ用領域ではシリコン窒化膜５０を酸化してシリコン酸窒化膜２２とし、一方、ＬＳＴＰ用領域には、シリコン酸窒化膜２４を形成する。このように、酸窒化膜を用いることにより、膜厚制御性よく、均一な薄膜の形成を実現することができる。特に、ここでは、シリコン窒化膜５０を用い、その酸化と同時に、酸窒化膜の形成という手段を用いることにより、ＬＯＰ用領域と、ＬＳＴＰ用領域のシリコン酸窒化膜の膜厚が共に薄く、その膜厚差が僅差の場合にも、膜厚制御性よく均一な薄膜を形成することができる。これにより、６５ｎｍ技術に対するＩＴＲＳ推奨の目標値を達成することも可能となる。
【００４７】
また、実施の形態１において形成するシリコン酸窒化膜２２、２４は、それぞれ、窒素濃度が、１５〜２０％、９％である。
例えば、絶縁膜に、高誘電率膜を積層してゲート絶縁膜として用いると、高誘電率膜と、下地膜とが反応（あるいは混合）する場合がある。この場合、絶縁膜厚、耐圧等の面内ばらつきが大きくなり、あるいは、絶縁膜界面に欠陥が発生したりするため、トランジスタの特性を劣化させ、半導体装置の信頼性の低下につながるという問題がある。しかし、ここでは、上述のような濃度の窒素を含む、シリコン酸窒化膜を、ゲート絶縁膜として用いる。シリコン酸化膜に、窒素が混入することで、膜の密度を高くすることができるため、上述のような、絶縁膜と、高誘電率膜との反応を抑え、信頼性の高い半導体装置を得ることができる。
【００４８】
また、ここでは、各ゲート絶縁膜の界面ゲート絶縁膜として、シリコン酸窒化膜２２、２４、熱酸化膜２６を形成した後のハフニア膜２８の形成は、一度の工程で行うことができる。従って、容易に膜厚の異なるゲート絶縁膜を形成することができ、半導体装置の生産性の向上を図ることができる。
【００４９】
なお、実施の形態１では、シリコン窒化膜５０をアンモニア雰囲気中での窒化により形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、プラズマ窒化、ラジカル窒化などを用いるものであってもよい。
【００５０】
また、実施の形態１では、シリコン窒化膜５０の膜厚が、約０．６ｎｍとして説明したが、この発明においては、この膜厚に限られるものではなく、最終的に形成するＬＯＰ用、ＬＳＴＰ用のシリコン酸窒化膜の膜厚、及びその膜厚差と、後の工程における膜厚の増膜度とを考慮して、適当な膜厚とすればよい。しかし、最終的に必要となるゲート絶縁膜の膜厚がＥＯＴで、約２．０ｎｍ以下であることが好ましく、従って、アンモニア雰囲気中で形成するシリコン窒化膜５０の膜厚は、約１．０ｎｍ以下とすることが好ましい。また、シリコン窒化膜５０が薄すぎると、酸化耐性が問題となるため、また、ＬＳＴＰ用領域との膜厚差を保つため、約０．４ｎｍ以上であることがこのましい。しかし、酸化耐性の問題等を回避できるものであれば、これらの膜厚に限るものでもない。
【００５１】
また、この発明において、シリコン酸窒化膜２２、２４形成の際の熱処理温度や熱処理時間は、実施の形態１において説明した熱処理温度、熱処理時間に限るものではない。この発明においては、一酸化窒素中での熱処理温度、熱処理時間を変更することで、ＬＯＰ用領域、ＬＳＴＰ用領域における各酸窒化膜の膜厚、及びその膜厚差、あるいは、窒素濃度の組み合わせを制御することができる。但し、ＬＳＴＰ用領域に形成する酸窒化膜２４の膜厚を制御する観点から、熱処理の温度は、約７００℃〜１０００℃程度の範囲であることが好ましい。
【００５２】
また、実施の形態１では、高誘電率膜として、ハフニア膜２８を用いる場合について説明した。しかし、この発明において、高誘電率膜は、ハフニア膜に限るものではない。例えば、他の高誘電率膜として、ハフニウムアルミネイト（ＨｆｘＡｌ１−ｘＯｙ）膜、アルミナ（Ａｌ２Ｏ３）膜、酸化ランタン（Ｌａ２Ｏ２）、酸化プラセオヂウム（Ｐｒ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化セリウム（ＣｅＯ２）等、他の金属酸化物、また、それらの固溶体、また、これらの金属酸化物と、ＳｉＯ２との固溶体、あるいは、チタン酸ストロンチウムバリウム（（ＢａＳｒ）ＴｉＯ３）等のチタン酸等を用いることができる。例えば、ハフニウムアルミネイト膜を用いる場合には、実施の形態１において説明したステップＳ１２のハフニア膜２８の形成に代えて、トリメチルアルミニウムと、塩化ハフニウムと、水とを原料にした原子気相成長法による成膜と、約１０５０℃、約１秒間の熱処理とにより形成することが考えられる。また、高誘電率膜の成膜方法も、原子気相成長法に限るものではなく、化学気相成長法、スパッタリング法、真空蒸着法、及び、これらと、再酸化法との組み合わせなど、他の方法により形成するものであってもよい。
【００５３】
また、実施の形態１では、ゲート電極３２の材料として、ノンドープ多結晶シリコン膜を用いる場合について説明した。しかし、この発明において、ゲート絶縁膜３２の材料は、他の材料であってもよい。
【００５４】
更に、実施の形態１ではｎ型のトランジスタを形成する場合について説明した。しかしこの発明は、ｐ型のトランジスタを形成する場合にも適用することができる。更に、本発明の範囲内において、ｐ型、ｎ型の両方のトランジスタが１チップ上に形成される場合等にも適用が考えられる。
【００５５】
また、この発明において、上記以外の部分、例えば、ゲート電極３２や、側壁スペーサ３６、３８、ニッケルシリサイド層３４、１２を用いたサリサイド構造、ソース・ドレイン・エクステンション６等拡散層等の半導体装置の構造、また、それに用いる材料や製造方法等も、この発明の範囲を逸脱しない範囲において、実施の形態１において説明したものに限るものではない。
【００５６】
実施の形態２．
図１０は、この発明の実施の形態２におけるＳｏＣの製造方法を説明するためのフロー図である。
実施の形態２において製造するＳｏＣは、実施の形態１において説明したＳｏＣ１００と構造的には類似するものである。但し、実施の形態２におけるＳｏＣは、ＬＯＰ用ＭＩＳＦＥＴ１１０のシリコン酸窒化膜２２のＥＯＴは、約０．７ｎｍであり、また、シリコン酸窒化膜中の窒素濃度は、１５〜２５％である。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のシリコン酸窒化膜２４の膜厚は、約１．０ｎｍであり、また、ＥＯＴでも同様に、約１．０ｎｍである。また、シリコン酸窒化膜２４中の窒素濃度は、１％以下である。
【００５７】
また、実施の形態２におけるＳｏＣの製造方法も、実施の形態１において説明した製造方法と類似するものである。
ただし、実施の形態２においては、実施の形態１におけるステップＳ１０において説明した、一酸化窒素中、約８５０℃、６０秒間の熱処理に代えて、酸化二窒素（Ｎ２Ｏ）と、水素（Ｈ２）の混合雰囲気中で、約８５０℃、約５秒間の熱処理を行う（ステップＳ５０）。このようにすることにより、上述のように、ＬＯＰ用領域には、ＥＯＴ約０．７ｎｍ、窒素濃度１５〜２５％のシリコン酸窒化膜２２が形成され、ＬＳＴＰ用領域には、膜厚約１．０ｎｍ、窒素濃度１％以下のシリコン酸窒化膜２４が形成される。
その他の部分については実施の形態１において説明した工程と同様である。
【００５８】
このように、実施の形態２のＳｏＣにおいても、実施の形態１と同様に、シリコン酸窒化膜２２、２４を用いることにより、膜厚が薄く、かつ、その膜厚差の僅差なゲート絶縁膜が、膜厚均一性高く形成されている。従って、このような構造を用いることにより、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴの両者を１のチップに搭載することが必要な場合にも、信頼性の高い半導体装置を得ることができる。
【００５９】
また、実施の形態２においては、酸化二窒素と水素との混合雰囲気中での熱処理を施すことにより、ＬＯＰ用領域ではシリコン窒化膜５０を酸化してシリコン酸窒化膜２２を形成し、一方、ＬＳＴＰ用領域には、シリコン酸窒化膜２４を形成する。このように、酸窒化膜を用いることにより、膜厚制御性よく、均一な薄膜の形成を実現することができる。特に、ここでは、シリコン窒化膜５０を用い、その酸化と同時に、酸窒化膜の形成という手段を用いることにより、ＬＯＰ用領域と、ＬＳＴＰ用領域のシリコン酸窒化膜の膜厚が共に薄く、その膜厚差が僅差の場合にも、膜厚制御性よく均一な薄膜を形成することができる。これにより、６５ｎｍ技術に対するＩＴＲＳ推奨の目標値を達成することも可能となる。
その他の部分においても、実施の形態１と同様の効果を得ることができる。
【００６０】
なお、実施の形態２においては、酸化二窒素と、水素の混合雰囲気中で、シリコン酸窒化膜２４を形成する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、酸化二窒素のみを用いるものであってもよい。但し、この場合には、酸化二窒素が分解し、活性酸素を生じ、これにより酸化速度が早くなる。従って、厳密な膜厚制御を行う必要がある。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００６１】
なお、例えば、実施の形態１、２において、ＳｏＣ１００は、この発明における半導体装置に該当し、ＬＯＰ用ＭＩＳＦＥＴ１１０、ＬＯＴＰ用ＭＩＳＦＥＴ１２０、高耐圧用ＭＩＳＦＥＴ１３０は、それぞれ、この発明における第１、第２、第３の電界効果トランジスタに該当する。
【００６２】
また、例えば、実施の形態１、２において、ＬＯＰ用領域、ＬＳＴＰ用領域、高耐圧用領域は、それぞれ、この発明における、第１、第２、第３の素子領域に該当する。
【００６３】
また、例えば、実施の形態１、２におけるステップＳ６、Ｓ８を実効することにより、それぞれ、この発明のシリコン窒化膜形成工程、シリコン窒化膜除去工程が実行される。また、実施の形態１におけるステップＳ１０、あるいは、実施の形態２におけるＳ５０を実効することにより、この発明の熱処理工程が実行される。また、例えば、実施の形態１、２におけるステップＳ１２を実効することにより、この発明の高誘電率膜形成工程が実効される。また、例えば、実施の形態１、２におけるステップＳ２、Ｓ４を実効することにより、それぞれ、この発明のシリコン酸化膜形成工程、シリコン酸化膜除去工程が実効される。
【００６４】
【発明の効果】
この発明においては、基板上に形成される複数のトランジスタの各ゲート絶縁膜として、シリコン酸窒化膜と、高誘電率絶縁膜との積層膜を用いる。また、各ゲート絶縁膜の高誘電率膜の膜厚を同じにし、シリコン酸窒化膜の膜厚を異なるものとしている。これにより、基板上に形成される複数のトランジスタにおいて、ゲート絶縁膜の膜厚が僅かに異なる場合にも、膜厚制御性の高い半導体装置を実現することができる。
【００６５】
また、この発明においては、ゲート絶縁膜として、まず、シリコン窒化膜を堆積した後、膜厚の厚いゲート絶縁膜を形成する領域側のシリコン窒化膜を除去する。その後、再び、窒素及び酸素を含む雰囲気中で、シリコン酸窒化膜を形成する。その後、高誘電率膜を形成する。これにより、膜厚制御性の高いシリコン酸窒化膜の形成により、僅かな膜厚差を容易に制御することができるため、膜厚制御性高く、半導体装置を得ることができる。また、ダミー電極等を形成する必要がなく、更に、高誘電率膜は一の工程で形成することができるため、半導体装置の生産性の向上を図ることもできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＳｏＣについて説明するための断面模式図である。
【図２】この発明の実施の形態１におけるＳｏＣの製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２におけるＳｏＣの製造方法を説明するためのフロー図である。
【符号の説明】
１００ ＳｏＣ
１１０ ＬＯＰ用ＭＩＳＦＥＴ
１２０ ＬＳＴＰ用ＭＩＳＦＥＴ
１３０ 高耐圧用ＭＩＳＦＥＴ
２ Ｓｉ基板
４ ＳＴＩ
６ ソース・ドレイン・エクステンション
８ パンチスルーストッパ
１０ ソース・ドレイン
１２ ニッケルシリサイド層
２２ シリコン酸窒化膜
２４ シリコン酸窒化膜
２６ 熱酸化膜
２８ ハフニア膜
３２ ゲート電極
３４ ニッケルシリサイド層
３６ 側壁スペーサ
３８ 側壁スペーサ
４２ 層間絶縁膜
４６ コンタクトプラグ
５０ シリコン窒化膜
５２ レジストマスク
５４ ノンドープ多結晶シリコン
【発明の属する技術分野】
この発明は半導体装置及び半導体装置の製造方法に関するものである。更に、具体的には、異なる膜厚のゲート絶縁膜を備える複数のトランジスタの形成された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の微細化技術の進歩に伴い、素子の寸法が縮小され、より多くの素子を１チップ内に搭載することが可能となっている。これに伴い、従来、複数の素子を用いて実現していた機能を、１の集積回路装置で実現できるＳｏＣ（システム・オン・チップ）と呼ばれる集積回路装置が広く用いられるようになっている。
【０００３】
ＳｏＣのロジック回路部においては、消費電力を低減するため、駆動電圧の低電圧化が図られている。また、同時に、駆動電圧の低電圧化による駆動電流の低下を防止するため、ロジック回路部において用いるＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）のゲート絶縁膜は、薄膜化が進められている。
【０００４】
一方、入出力を伴い周辺回路部において用いられるＭＯＳＦＥＴは、外部からの電圧により、直接駆動する必要がある。このため、周辺回路部のＭＯＳＦＥＴには、高耐圧性が要求され、従って、ある程度、膜厚の厚いゲート絶縁膜が必要となる。例えば、３．３Ｖ系の高耐圧用ＭＯＳＦＥＴでは、６．０ｎｍ〜１０ｎｍ程度の厚いゲート絶縁膜が用いられている。
【０００５】
このように、１の半導体装置内に、ロジック回路部と、周辺回路部とが形成され、また、それぞれに用いられるＭＯＳＦＥＴのゲート絶縁膜の膜厚がそれぞれ異なる場合のゲート絶縁膜の形成方法の１つに、以下のようなものがある。
【０００６】
まず、基板全面に、周辺回路用高耐圧用ＭＯＳＦＥＴの厚いゲート絶縁膜の膜厚と、ロジック回路用ＭＯＳＦＥＴの薄いゲート絶縁膜との膜厚の差分と同じ膜厚のシリコン酸化膜を形成する。その後、ロジック回路用ＭＯＳＦＥＴを形成する部分のシリコン酸化膜を選択的に除去する。その後、熱酸化を行い、ロジック回路用ＭＯＳＦＥＴのゲート絶縁膜分だけ、シリコン酸化膜を成長させる。また、このとき、周辺回路用高耐圧用ＭＯＳＦＥＴのゲート酸化膜も成長する。このようにして、２種類の異なる膜厚のゲート絶縁膜が形成される（例えば、特許文献１、２参照）。
【０００７】
また、他の方法として、以下のような方法も提案されている。まず、基板に、通常のＭＯＳＦＥＴの形成工程と同様にして、周辺回路用高耐圧用ＭＯＳＦＥＴの絶縁膜の膜厚に合わせたゲート絶縁膜及びゲート電極を、ロジック回路部及び周辺回路部に形成する。その後、拡散層形成のためのイオン注入、熱処理を行う。その後、このゲート絶縁膜、ゲート電極を覆うように、全体に層間絶縁膜を形成する。次に、周辺回路部をレジストで覆い、ロジック回路部側のゲート電極、ゲート絶縁膜を、層間絶縁膜から剥離する。これにより、層間絶縁膜には、ゲート電極の幅の溝が形成される。そして、この溝に、ロジック回路用ＭＯＳＦＥＴの薄いゲート絶縁膜を形成し、ゲート電極を埋め込むことにより、ロジック回路用ＭＯＳＦＥＴが形成される。なお、ここで、ロジック回路部用の領域に最初に形成するゲート絶縁膜、ゲート電極は、後に除去されるため、ダミーゲートと称される（例えば、特許文献３、４参照）。
【０００８】
また、近年、半導体装置の微細化が進むにつれて、更なるゲート絶縁膜の薄膜化が求められている。しかし、シリコン酸化膜をゲート絶縁膜として用いる場合、その膜厚が２ｎｍ以下となると、リーク電流が大きくなり、消費電力が増大してしまう。また、このように薄いシリコン酸化膜は、数層の原子層により形成されるため、均一性良く形成することは困難であり、また、膜厚均一性を向上させるためには、厳密な製造制御が必要となるため、量産性が低下してしまう。
【０００９】
そこで、素子の微細化と、低消費電力化に対応するため、ゲート絶縁膜として、高誘電率膜を用いる研究が進められている。高誘電率膜を用いることにより、シリコン酸化膜より膜厚を厚く形成して、トンネル電流を防止しつつ、トランジスタ電流を決定する実効的な膜厚を、十分に小さくし、消費電力の増大を抑えることができる。
【００１０】
このようなＳｏＣとして、例えば、ロジック回路用のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）のゲート絶縁膜として高誘電率膜を用い、周辺回路用のゲート絶縁膜として、厚いシリコン酸化膜と、高誘電率膜とを用いた半導体装置が提案されている。この半導体装置を形成する場合、まず、通常の方法により、基板全面に、シリコン酸化膜を形成する。その後、ロジック回路用ＭＩＳＦＥＴを形成する領域のシリコン酸化膜を除去した後、ＣＶＤ法等により、高誘電率膜を全面に形成する。これにより、周辺回路側と、ロジック回路側とで、膜厚の異なるゲート絶縁膜を形成することができる（例えば、特許文献５参照）。
【００１１】
【特許文献１】
特開平７−１９６２７６号公報
【特許文献２】
特開平１１−２８９０６１号公報
【特許文献３】
特開２０００−１００９６６号公報
【特許文献４】
特開２０００−１９５９６６号公報
【特許文献５】
特開２００２−１６４４３９号公報
【００１２】
【発明が解決しようとする課題】
ところで、ＳｏＣのロジック回路部に使用されるＭＩＳＦＥＴは、比較的高速の動作を要求される低消費電力版（ＬＯＰ：Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ）と、待機電力の低い低待機電力版（ＬＳＴＰ；Ｌｏｗ Ｓｔａｎｄ−ｂｙ Ｐｏｗｅｒ）等に分類される。また、ＳｏＣには、ロジック回路部に、ＬＯＰ用ＭＩＳＦＥＴ、あるいは、ＬＳＴＰ用ＭＩＳＦＥＴのいずれかを使用し、周辺回路部には、高耐圧用ＭＩＳＦＥＴを使用したものもあるが、近年では、ロジック回路部に、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴのどちらも使用し、周辺回路部に、高耐圧用ＭＩＳＦＥＴを使用したものが増加している。このような半導体装置は、電池による長時間の動作速度と、高性能化の両方の両立が必要とされる携帯電話等に用いる場合に有効であり、その需要は、今後、ますます増大するものと考えられる。
【００１３】
このように、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴと、高耐圧用ＭＩＳＦＥＴとが１チップに搭載されるＳｏＣにおいては、各ＭＩＳＦＥＴのゲート絶縁膜の膜厚がそれぞれ異なることとなる。ＩＴＲＳ（Ｔｈｅ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；国際半導体技術ロードマップ）によると、６５ｎｍテクノロジーノードのＬＯＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴ（シリコン酸化膜換算膜厚）は、１．０ｎｍ〜１．４ｎｍ、ＬＳＴＰ用ＭＩＳＦＥＴのゲート絶縁膜のＥＯＴは、１．２ｎｍ〜１．６ｎｍが目標値として推奨されている。
【００１４】
この場合、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴとの膜厚の差は、０．２ｎｍ〜０．４ｎｍとなる。ここで、ＬＯＰ用ＭＩＳＦＥＴと、ＬＳＴＰ用ＭＩＳＦＥＴのどちらもが混在するＳｏＣを形成する場合、上述したような、熱酸化膜を形成し、薄いゲート絶縁膜を形成する側の熱酸化膜を除去し、再び、熱酸化膜を形成する方法を用いることが考えられる。しかし、シリコン酸化膜は、酸素を通し易く、後の熱酸化による膜の成長が早い。従って、ＬＯＰ用ＭＩＳＦＥＴ側と、ＬＳＴＰ用ＭＩＳＦＥＴ側とで、ゲート絶縁膜の膜厚差を、０．２ｎｍ〜０．４ｎｍと薄く制御することができない。
【００１５】
また、例えば、上述のダミーゲートを用いて、層間絶縁膜に溝を形成し、その溝に、高誘電率膜を形成する方法を用いることも考えられる。しかし、ＣＶＤ法により形成される高誘電率膜は、膜厚制御性が乏しく、０．２〜０．４ｎｍ程度の膜厚差を制御することは困難である。また、高誘電率膜下層に形成されるゲート界面膜としてのシリコン酸化膜の膜厚により、膜厚差を制御することも考えられる。しかし、上述のように、シリコン酸化膜は、膜厚制御性に乏しい。更に、ＬＯＰ用、ＬＳＴＰ用と、周辺回路用高耐圧用との３種類のＭＩＳＦＥＴを形成する場合、３種類のゲート絶縁膜を形成する必要があるが、この場合、ダミーゲートの形成と、除去とを繰り返し行わなければならず、工程数が増大するため、生産性の低下につながってしまう。また、最初に形成された高誘電率膜は、それ自身のＰＤＡ（ポストデポジションアニーリング）工程における熱処理に加えて、後に形成される高誘電率膜用のＰＤＡ工程の熱が加えられるため、膜厚制御、信頼性の確保が難しくなってしまう。
【００１６】
また、例えば、基板全面に、シリコン酸化膜を形成し、ロジック回路側のシリコン酸化膜を除去した後、ＣＶＤ法等により、高誘電率膜を全面に形成することも考えられる。しかし、この場合にも、絶縁膜の膜厚差、０．２〜０．４ｎｍ分のシリコン酸化膜を基板全面に形成することは困難である。
【００１７】
従って、この発明は、以上の問題を解決し、１チップ上に複数のトランジスタを形成する場合に、それぞれのゲート絶縁膜の膜厚差が僅かであっても、均一なゲート絶縁膜の形成された半導体装置及びその製造方法を提案するものである。
【００１８】
【課題を解決するための手段】
この発明に係る半導体装置は、基板の主面に、
第１のゲート絶縁膜と、第１のゲート電極とを含む第１の電界効果トランジスタと、
第２のゲート絶縁膜と、第２のゲート電極とを含む第２の電界効果トランジスタと、
を備え、
前記第１のゲート絶縁膜、及び、前記第２のゲート絶縁膜は、それぞれ、シリコン酸窒化膜と、高誘電率膜とを含み、
前記第１のゲート絶縁膜のシリコン酸化膜換算膜厚は、前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚よりも薄く、
前記第１のゲート絶縁膜中の高誘電率膜と、前記第２のゲート絶縁膜中の高誘電率膜とは、同じ膜厚であるものである。
【００１９】
また、この発明に係る半導体装置の製造方法は、
基板の主面上を、第１の電界効果トランジスタを形成するための第１の素子領域と、第２の電界効果トランジスタを形成するための第２の素子領域とに分離する分離工程と、
前記第１の素子領域と、前記第２の素子領域に、シリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記第２の素子領域に形成された前記シリコン窒化膜を除去するシリコン酸窒化膜除去工程と、
前記基板に、少なくとも酸化窒素を含む雰囲気中で熱処理を施し、前記第１の素子領域に形成された前記シリコン窒化膜を酸化して酸窒化膜を形成するとともに、前記第２の素子領域に、シリコン酸窒化膜を形成する熱処理工程と、
前記第１の素子領域と、前記第２の素子領域の各シリコン酸窒化膜上に、高誘電率膜を形成する高誘電率膜形成工程と、
を備えるものである。
【００２０】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００２１】
実施の形態１．
図１は、この発明の実施の形態１におけるＳｏＣ（システム・オン・チップ）１００を説明するための断面模式図である。
【００２２】
図１に示すように、ＳｏＣ１００は、ＬＯＰ（低消費電力；Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ）用の電界効果トランジスタ（ＭＩＳＦＥＴ；Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１１０（以下、ＬＯＰ用ＭＩＳＦＥＴ１００、とする）と、ＬＳＴＰ（低待機電圧；Ｌｏｗ Ｓｔａｎｄ−ｂｙ Ｐｏｗｅｒ）用のＭＩＳＦＥＴ１２０（以下、ＬＳＴＰ用ＭＩＳＦＥＴ１２０、とする）と、高耐圧用のＭＩＳＦＥＴ１３０（以下、高耐圧用ＭＩＳＦＥＴ１３０、とする）とを含んで構成される。
【００２３】
ＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０は、それぞれ、Ｓｉ基板２の、ＳＴＩ（素子分離領域；Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）４により分離された領域に形成されている。
【００２４】
ＳＴＩ４により分離された各領域のＳｉ基板２には、それぞれ、比較的接合深さが浅く、不純物濃度の低い拡散層であるソース・ドレイン・エクステンション６が形成され、その下方側に、パンチスルーストッパ８が形成されている。また、各ソース・ドレイン・エクステンション６のゲート付近より外側に、比較的接合深さの深い拡散層であるソース・ドレイン１０が形成されている。また、ソース・ドレイン１０上には、それぞれ、ニッケルシリサイド（ＮｉＳｉ）層１２が形成されている。
【００２５】
また、ＬＯＰ用ＭＩＳＦＥＴ１１０において、Ｓｉ基板２上の、ソース・ドレイン・エクステンション６に挟まれた部分には、界面ゲート絶縁膜として、シリコン酸窒化膜２２が形成されている。また、ＬＯＰ用ＭＩＳＦＥＴ１２０においては、同様の部分に、シリコン酸窒化膜２４が形成されている。また、高耐圧用ＭＩＳＦＥＴ１３０においては、同様の部分に、表面が窒化された熱酸化（ＳｉＯ２）膜２６が形成されている。ここで、シリコン酸窒化膜２２のＥＯＴ（シリコン酸化膜換算膜厚）は、約０．７ｎｍ程度である。また、シリコン酸窒化膜２４の膜厚は、約１．３ｎｍ程度で、ＥＯＴは、約１．０ｎｍである。更に、熱酸化膜２６の膜厚は、約５ｎｍ程度である。即ち、ＬＯＰ用ＭＩＳＦＥＴ１１０のシリコン酸窒化膜２２が最も薄く、高耐圧用ＭＩＳＦＥＴ１３０用の熱酸化膜２６が最も厚くなっている。
【００２６】
また、シリコン酸窒化膜２２、２４、熱酸化膜２６上には、それぞれ、高誘電率膜であるハフニア（ＨｆＯ２）膜２８が、約３．０ｎｍ程度の膜厚で形成されている。このように、ＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０のそれぞれにおいて、シリコン酸窒化膜２２、２４、あるいは、熱酸化膜２６上に、ハフニア膜２８が積層されることにより、各ゲート絶縁膜が形成されている。
【００２７】
各ハフニア膜２８上には、それぞれ、ゲート電極３２が形成されている。また、ゲート電極３２の表面は、シリサイド化され、ニッケルシリサイド層３４が形成されている。また、各ゲート電極３２と、その下層のゲート絶縁膜との側壁には、側壁スペーサ３６、３８が、それぞれ形成されている。
【００２８】
また、上述のように形成された各ゲート絶縁膜、ゲート電極３２、側壁スペーサ３６、３８を埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜４２が形成され、層間絶縁膜４２を貫通して、ソース・ドレイン１０上のニッケルシリサイド層１２に至るコンタクトプラグ４６が形成されている。
【００２９】
上述のようにＳｏＣ１００においては、ゲート絶縁膜の膜厚のそれぞれ異なるＬＯＰ用、ＬＳＴＰ用、高耐圧用ＭＩＳＦＥＴ１１０、１２０、１３０が形成されている。
具体的に、ＬＯＰ用ＭＩＳＦＥＴ１１０は、シリコン酸窒化膜２２及びハフニア膜２８の積層膜からなるゲート絶縁膜のＥＯＴを小さくした消費電力の低いトランジスタとなっている。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０においては、ゲート絶縁膜として、シリコン酸窒化膜２４とハフニア膜２８の積層膜を用いて、ある程度、ＥＯＴを低く抑えつつも、実効膜厚を十分に確保した低待機電力の高いトランジスタとなっている。更に、高耐圧用ＭＩＳＦＥＴ１３０は、熱酸化膜の膜厚を、外部からの高電圧にも耐えられる程度に十分に確保した高耐圧性のトランジスタとなっている。
【００３０】
図２は、この発明の実施の形態１におけるＳｏＣ１００の製造方法について説明するためのフロー図である。また、図３〜図９は、ＳｏＣ１００の製造過程における状態を説明するための断面模式図である。
以下、図１〜図９を用いて、この発明の実施の形態１におけるＳｏＣ１００の製造方法について説明する。
【００３１】
まず、Ｓｉ基板２上に、ＳＴＩ４を形成し、Ｓｉ基板２を、ＬＯＰ用ＭＩＳＦＥＴ１１０形成用の領域と、ＬＳＴＰ用ＭＩＳＦＥＴ１２０形成用の領域と、高耐圧用ＭＩＳＦＥＴ１３０形成用の領域とに分離する。なお、以下、簡略のため、ＬＯＰ用ＭＩＳＦＥＴ１１０形成用の領域をＬＯＰ用領域とし、ＬＳＴＰ用ＭＩＳＦＥＴ１２０形成用の領域をＬＳＴＰ用領域とし、高耐圧用ＭＩＳＦＥＴ１３０形成用の領域を高耐圧用領域とする。
【００３２】
その後、各領域に、基板濃度調整用のｐ型イオンの注入と、引き伸ばし熱処理、更に、閾値電圧調整用イオン注入と、活性加熱処理を施す。
この状態のＳｉ基板２上の各領域に、約５ｎｍの熱酸化膜２６を形成する（ステップＳ２）。次に、ＬＯＰ用及びＬＳＴＰ用領域の熱酸化膜２６を除去する（ステップＳ４）。ここでは、高耐圧用領域にレジストマスクをした後、フッ酸水溶液を用いたウェットエッチングを施し、選択的に熱酸化膜２６を除去する。その後、レジストマスクを除去する。
【００３３】
次に、図４に示すように、ＬＯＰ用、ＬＳＴＰ用領域に、シリコン窒化膜５０を形成する（ステップＳ６）。ここでは、アンモニア雰囲気中での熱処理を行うことにより、ＬＳＴＰ用、ＬＯＰ用領域に、約０．６ｎｍのシリコン窒化膜を形成する。なお、このとき、同時に、熱酸化膜２６の表面も窒化される。ここで、シリコン窒化膜５０は、膜厚制御性が高いため、ある程度均一な薄膜を形成することができる。
【００３４】
次に、図５に示すように、ＬＳＴＰ用領域のシリコン窒化膜５０を除去する（ステップＳ８）。ここでは、ＬＯＰ用領域と、高耐圧用領域を覆うレジストマスク５２を形成した後、ウェットエッチングにより、除去する。その後、レジストマスク５２は除去する。
【００３５】
次に、一酸化窒素（ＮＯ）雰囲気中で、熱処理を行う（ステップＳ１０）。この際、熱処理の温度は、約８５０℃、処理時間は、約６０秒とする。これにより、図６に示すように、ＬＳＴＰ用領域には、膜厚約１．３ｎｍ程度、ＥＯＴ約１．０ｎｍのシリコン酸窒化膜２４が形成される。また、ＬＯＰ用領域に形成されていたシリコン窒化膜５０は、酸化され、ＥＯＴ約０．７ｎｍ程度のシリコン酸窒化膜２２となる。このとき、ＬＯＰ用領域のシリコン酸窒化膜２２の窒素濃度は、１５〜２０％程度であり、ＬＳＴＰ用領域のシリコン酸窒化膜２４の窒素濃度は、約９％である。また、熱酸化膜２６の表面は更に酸化され、酸窒化膜となっている。
【００３６】
次に、図７に示すように、基板全面に、ハフニア膜２８を形成する（ステップＳ１２）。ここでは、塩化ハフニウムと水とを原料にして、原子気相成長法による３．０ｎｍにハフニア膜を堆積する。その後、減圧酸素雰囲気中で、約７００℃の熱処理を、約５秒間行う（ステップＳ１４）。
【００３７】
次に、ハフニア膜２８の上に、ノンドープ多結晶シリコン膜５４を形成する（ステップＳ１６）。ノンドープ多結晶シリコン膜５４は、ゲート電極３２の材料膜であり、ここでは、約１５０ｎｍの膜厚に堆積する。その後、ノンドープ多結晶シリコン膜５４に、ゲート電極用の不純物を、イオン注入する（ステップＳ１７）。
【００３８】
次に、図８に示すように、多結晶シリコン膜５４を各領域のゲート電極３２用に加工する（ステップＳ１８）。ここでは、従来の方法により、多結晶シリコン膜５４上に、ゲート電極の幅のレジストマスクを形成し、これをマスクとしてエッチングを行い、多結晶シリコン膜５４及びハフニア膜２８を、ゲート電極３２の幅に加工する。これにより、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域のそれぞれに、ゲート電極３２及びゲート絶縁膜が形成される。
【００３９】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域の各ゲート電極３２とゲート絶縁膜との側壁に、それぞれ、側壁スペーサ３６を形成する（ステップＳ２０）。側壁スペーサ３６は、シリコン酸窒化膜を、各ゲート電極３２等を覆うように、全面に３０ｎｍ程度堆積し、これにエッチバックを施すことにより形成する。
【００４０】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用領域に、それぞれ、ソース・ドレイン・エクステンション６を形成する（ステップＳ２２）。ここでは、Ａｓイオンを、注入エネルギー２ｋｅＶ、ドーズ量３×１０１５／ｃｍ２で注入する。このとき、各領域のゲート電極３２及び側壁スペーサ３６がマスクとなる。その後、Ｂイオンを注入し、ｐ導電型のパンチスルーストッパ８を形成する（ステップＳ２４）。
【００４１】
次に、図９に示すように、側壁スペーサ３６に、更に、側壁スペーサ３８を形成する（ステップＳ２６）。ここでは、まず、基板全面に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に堆積する。このとき、それぞれの膜の膜厚は、約１５ｎｍ、約２５ｎｍ、約３５ｎｍとする。その後、中層のシリコン窒化膜をエッチングストッパとして、異方性ドライエッチングを行い、上層のシリコン酸化膜をエッチングした後、下層のシリコン酸化膜をエッチングストッパとして、表面に露出したシリコン窒化膜を異方性ドライエッチングにより除去する。更に、ウェットエッチングにより、下層のシリコン酸化膜を除去し、これにより、選択的に、側壁スペーサ３６の外側部に、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる側壁スペーサ３８が形成される。
【００４２】
次に、ＬＯＰ用、ＬＳＴＰ用、高耐圧用の各領域に、それぞれ、ソース・ドレイン１０を形成する（ステップＳ２８）。ここでは、各領域のゲート電極３２、側壁スペーサ３８等をマスクとして、Ａｓイオンを注入する。その後、約１０５０℃の熱処理を、約１秒行い、イオンの活性化を図る。これにより、比較的接合深さが深く不純物濃度の濃い拡散層であるソース・ドレイン１０が、各領域に形成される。
【００４３】
更に、ニッケルシリサイド層１２、３４を形成する（ステップＳ３０）。ここでは、スパッタリング法により、基板表面にニッケル（Ｎｉ）膜を堆積した後、熱処理を施す。これにより、基板表面のＳｉが露出する部分、即ち、各ゲート電極３２の表面、と、各ソース・ドレイン１０上とにおいて、Ｓｉと、Ｎｉとが反応する。その後、未反応のニッケル膜を除去することにより、自己整合的に、ニッケルシリサイド層１２、３４を形成することができる。これにより、ソース・ドレイン１０及びゲート電極３２の低抵抗化を図ることができる。
【００４４】
次に、基板全面に、層間絶縁膜４２を形成し（ステップＳ３２）、層間絶縁膜４２に、コンタクトプラグ４６を形成する（ステップＳ３４）。このようにして、図１に示すようなＳｏＣ１００が形成される。その後、所望の回路構成に従い、銅等の金属膜の堆積、パターニング等による配線層の形成等を行うことにより所望の半導体装置が形成される。
【００４５】
以上説明したように、実施の形態１によれば、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴ１１０、１２０のゲート絶縁膜として、シリコン酸窒化膜２２、２４に、ハフニア膜２８が堆積された積層構造の絶縁膜を用いる。ここでは、シリコン酸窒化膜２２、２４を用いることにより、膜厚が薄く、かつ、その膜厚差の僅差なゲート絶縁膜が、膜厚均一性高く形成されている。従って、このような構造を用いることにより、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴの両者を１のチップに搭載することが必要な場合にも、信頼性の高い半導体装置を得ることができる。
【００４６】
また、実施の形態１においては、ＬＳＴＰ用領域のシリコン窒化膜を除去し、ＬＯＰ用領域のみにシリコン窒化膜５０を残す。その後、一酸化窒素雰囲気中での熱処理を施すことにより、ＬＯＰ用領域ではシリコン窒化膜５０を酸化してシリコン酸窒化膜２２とし、一方、ＬＳＴＰ用領域には、シリコン酸窒化膜２４を形成する。このように、酸窒化膜を用いることにより、膜厚制御性よく、均一な薄膜の形成を実現することができる。特に、ここでは、シリコン窒化膜５０を用い、その酸化と同時に、酸窒化膜の形成という手段を用いることにより、ＬＯＰ用領域と、ＬＳＴＰ用領域のシリコン酸窒化膜の膜厚が共に薄く、その膜厚差が僅差の場合にも、膜厚制御性よく均一な薄膜を形成することができる。これにより、６５ｎｍ技術に対するＩＴＲＳ推奨の目標値を達成することも可能となる。
【００４７】
また、実施の形態１において形成するシリコン酸窒化膜２２、２４は、それぞれ、窒素濃度が、１５〜２０％、９％である。
例えば、絶縁膜に、高誘電率膜を積層してゲート絶縁膜として用いると、高誘電率膜と、下地膜とが反応（あるいは混合）する場合がある。この場合、絶縁膜厚、耐圧等の面内ばらつきが大きくなり、あるいは、絶縁膜界面に欠陥が発生したりするため、トランジスタの特性を劣化させ、半導体装置の信頼性の低下につながるという問題がある。しかし、ここでは、上述のような濃度の窒素を含む、シリコン酸窒化膜を、ゲート絶縁膜として用いる。シリコン酸化膜に、窒素が混入することで、膜の密度を高くすることができるため、上述のような、絶縁膜と、高誘電率膜との反応を抑え、信頼性の高い半導体装置を得ることができる。
【００４８】
また、ここでは、各ゲート絶縁膜の界面ゲート絶縁膜として、シリコン酸窒化膜２２、２４、熱酸化膜２６を形成した後のハフニア膜２８の形成は、一度の工程で行うことができる。従って、容易に膜厚の異なるゲート絶縁膜を形成することができ、半導体装置の生産性の向上を図ることができる。
【００４９】
なお、実施の形態１では、シリコン窒化膜５０をアンモニア雰囲気中での窒化により形成する場合について説明した。しかし、この発明はこれに限るものではなく、例えば、プラズマ窒化、ラジカル窒化などを用いるものであってもよい。
【００５０】
また、実施の形態１では、シリコン窒化膜５０の膜厚が、約０．６ｎｍとして説明したが、この発明においては、この膜厚に限られるものではなく、最終的に形成するＬＯＰ用、ＬＳＴＰ用のシリコン酸窒化膜の膜厚、及びその膜厚差と、後の工程における膜厚の増膜度とを考慮して、適当な膜厚とすればよい。しかし、最終的に必要となるゲート絶縁膜の膜厚がＥＯＴで、約２．０ｎｍ以下であることが好ましく、従って、アンモニア雰囲気中で形成するシリコン窒化膜５０の膜厚は、約１．０ｎｍ以下とすることが好ましい。また、シリコン窒化膜５０が薄すぎると、酸化耐性が問題となるため、また、ＬＳＴＰ用領域との膜厚差を保つため、約０．４ｎｍ以上であることがこのましい。しかし、酸化耐性の問題等を回避できるものであれば、これらの膜厚に限るものでもない。
【００５１】
また、この発明において、シリコン酸窒化膜２２、２４形成の際の熱処理温度や熱処理時間は、実施の形態１において説明した熱処理温度、熱処理時間に限るものではない。この発明においては、一酸化窒素中での熱処理温度、熱処理時間を変更することで、ＬＯＰ用領域、ＬＳＴＰ用領域における各酸窒化膜の膜厚、及びその膜厚差、あるいは、窒素濃度の組み合わせを制御することができる。但し、ＬＳＴＰ用領域に形成する酸窒化膜２４の膜厚を制御する観点から、熱処理の温度は、約７００℃〜１０００℃程度の範囲であることが好ましい。
【００５２】
また、実施の形態１では、高誘電率膜として、ハフニア膜２８を用いる場合について説明した。しかし、この発明において、高誘電率膜は、ハフニア膜に限るものではない。例えば、他の高誘電率膜として、ハフニウムアルミネイト（ＨｆｘＡｌ１−ｘＯｙ）膜、アルミナ（Ａｌ２Ｏ３）膜、酸化ランタン（Ｌａ２Ｏ２）、酸化プラセオヂウム（Ｐｒ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ニオブ（Ｎｂ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化セリウム（ＣｅＯ２）等、他の金属酸化物、また、それらの固溶体、また、これらの金属酸化物と、ＳｉＯ２との固溶体、あるいは、チタン酸ストロンチウムバリウム（（ＢａＳｒ）ＴｉＯ３）等のチタン酸等を用いることができる。例えば、ハフニウムアルミネイト膜を用いる場合には、実施の形態１において説明したステップＳ１２のハフニア膜２８の形成に代えて、トリメチルアルミニウムと、塩化ハフニウムと、水とを原料にした原子気相成長法による成膜と、約１０５０℃、約１秒間の熱処理とにより形成することが考えられる。また、高誘電率膜の成膜方法も、原子気相成長法に限るものではなく、化学気相成長法、スパッタリング法、真空蒸着法、及び、これらと、再酸化法との組み合わせなど、他の方法により形成するものであってもよい。
【００５３】
また、実施の形態１では、ゲート電極３２の材料として、ノンドープ多結晶シリコン膜を用いる場合について説明した。しかし、この発明において、ゲート絶縁膜３２の材料は、他の材料であってもよい。
【００５４】
更に、実施の形態１ではｎ型のトランジスタを形成する場合について説明した。しかしこの発明は、ｐ型のトランジスタを形成する場合にも適用することができる。更に、本発明の範囲内において、ｐ型、ｎ型の両方のトランジスタが１チップ上に形成される場合等にも適用が考えられる。
【００５５】
また、この発明において、上記以外の部分、例えば、ゲート電極３２や、側壁スペーサ３６、３８、ニッケルシリサイド層３４、１２を用いたサリサイド構造、ソース・ドレイン・エクステンション６等拡散層等の半導体装置の構造、また、それに用いる材料や製造方法等も、この発明の範囲を逸脱しない範囲において、実施の形態１において説明したものに限るものではない。
【００５６】
実施の形態２．
図１０は、この発明の実施の形態２におけるＳｏＣの製造方法を説明するためのフロー図である。
実施の形態２において製造するＳｏＣは、実施の形態１において説明したＳｏＣ１００と構造的には類似するものである。但し、実施の形態２におけるＳｏＣは、ＬＯＰ用ＭＩＳＦＥＴ１１０のシリコン酸窒化膜２２のＥＯＴは、約０．７ｎｍであり、また、シリコン酸窒化膜中の窒素濃度は、１５〜２５％である。また、ＬＳＴＰ用ＭＩＳＦＥＴ１２０のシリコン酸窒化膜２４の膜厚は、約１．０ｎｍであり、また、ＥＯＴでも同様に、約１．０ｎｍである。また、シリコン酸窒化膜２４中の窒素濃度は、１％以下である。
【００５７】
また、実施の形態２におけるＳｏＣの製造方法も、実施の形態１において説明した製造方法と類似するものである。
ただし、実施の形態２においては、実施の形態１におけるステップＳ１０において説明した、一酸化窒素中、約８５０℃、６０秒間の熱処理に代えて、酸化二窒素（Ｎ２Ｏ）と、水素（Ｈ２）の混合雰囲気中で、約８５０℃、約５秒間の熱処理を行う（ステップＳ５０）。このようにすることにより、上述のように、ＬＯＰ用領域には、ＥＯＴ約０．７ｎｍ、窒素濃度１５〜２５％のシリコン酸窒化膜２２が形成され、ＬＳＴＰ用領域には、膜厚約１．０ｎｍ、窒素濃度１％以下のシリコン酸窒化膜２４が形成される。
その他の部分については実施の形態１において説明した工程と同様である。
【００５８】
このように、実施の形態２のＳｏＣにおいても、実施の形態１と同様に、シリコン酸窒化膜２２、２４を用いることにより、膜厚が薄く、かつ、その膜厚差の僅差なゲート絶縁膜が、膜厚均一性高く形成されている。従って、このような構造を用いることにより、ＬＯＰ用、ＬＳＴＰ用ＭＩＳＦＥＴの両者を１のチップに搭載することが必要な場合にも、信頼性の高い半導体装置を得ることができる。
【００５９】
また、実施の形態２においては、酸化二窒素と水素との混合雰囲気中での熱処理を施すことにより、ＬＯＰ用領域ではシリコン窒化膜５０を酸化してシリコン酸窒化膜２２を形成し、一方、ＬＳＴＰ用領域には、シリコン酸窒化膜２４を形成する。このように、酸窒化膜を用いることにより、膜厚制御性よく、均一な薄膜の形成を実現することができる。特に、ここでは、シリコン窒化膜５０を用い、その酸化と同時に、酸窒化膜の形成という手段を用いることにより、ＬＯＰ用領域と、ＬＳＴＰ用領域のシリコン酸窒化膜の膜厚が共に薄く、その膜厚差が僅差の場合にも、膜厚制御性よく均一な薄膜を形成することができる。これにより、６５ｎｍ技術に対するＩＴＲＳ推奨の目標値を達成することも可能となる。
その他の部分においても、実施の形態１と同様の効果を得ることができる。
【００６０】
なお、実施の形態２においては、酸化二窒素と、水素の混合雰囲気中で、シリコン酸窒化膜２４を形成する場合について説明した。しかし、この発明は、これに限るものではなく、例えば、酸化二窒素のみを用いるものであってもよい。但し、この場合には、酸化二窒素が分解し、活性酸素を生じ、これにより酸化速度が早くなる。従って、厳密な膜厚制御を行う必要がある。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００６１】
なお、例えば、実施の形態１、２において、ＳｏＣ１００は、この発明における半導体装置に該当し、ＬＯＰ用ＭＩＳＦＥＴ１１０、ＬＯＴＰ用ＭＩＳＦＥＴ１２０、高耐圧用ＭＩＳＦＥＴ１３０は、それぞれ、この発明における第１、第２、第３の電界効果トランジスタに該当する。
【００６２】
また、例えば、実施の形態１、２において、ＬＯＰ用領域、ＬＳＴＰ用領域、高耐圧用領域は、それぞれ、この発明における、第１、第２、第３の素子領域に該当する。
【００６３】
また、例えば、実施の形態１、２におけるステップＳ６、Ｓ８を実効することにより、それぞれ、この発明のシリコン窒化膜形成工程、シリコン窒化膜除去工程が実行される。また、実施の形態１におけるステップＳ１０、あるいは、実施の形態２におけるＳ５０を実効することにより、この発明の熱処理工程が実行される。また、例えば、実施の形態１、２におけるステップＳ１２を実効することにより、この発明の高誘電率膜形成工程が実効される。また、例えば、実施の形態１、２におけるステップＳ２、Ｓ４を実効することにより、それぞれ、この発明のシリコン酸化膜形成工程、シリコン酸化膜除去工程が実効される。
【００６４】
【発明の効果】
この発明においては、基板上に形成される複数のトランジスタの各ゲート絶縁膜として、シリコン酸窒化膜と、高誘電率絶縁膜との積層膜を用いる。また、各ゲート絶縁膜の高誘電率膜の膜厚を同じにし、シリコン酸窒化膜の膜厚を異なるものとしている。これにより、基板上に形成される複数のトランジスタにおいて、ゲート絶縁膜の膜厚が僅かに異なる場合にも、膜厚制御性の高い半導体装置を実現することができる。
【００６５】
また、この発明においては、ゲート絶縁膜として、まず、シリコン窒化膜を堆積した後、膜厚の厚いゲート絶縁膜を形成する領域側のシリコン窒化膜を除去する。その後、再び、窒素及び酸素を含む雰囲気中で、シリコン酸窒化膜を形成する。その後、高誘電率膜を形成する。これにより、膜厚制御性の高いシリコン酸窒化膜の形成により、僅かな膜厚差を容易に制御することができるため、膜厚制御性高く、半導体装置を得ることができる。また、ダミー電極等を形成する必要がなく、更に、高誘電率膜は一の工程で形成することができるため、半導体装置の生産性の向上を図ることもできる。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＳｏＣについて説明するための断面模式図である。
【図２】この発明の実施の形態１におけるＳｏＣの製造方法について説明するためのフロー図である。
【図３】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１におけるＳｏＣの製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２におけるＳｏＣの製造方法を説明するためのフロー図である。
【符号の説明】
１００ ＳｏＣ
１１０ ＬＯＰ用ＭＩＳＦＥＴ
１２０ ＬＳＴＰ用ＭＩＳＦＥＴ
１３０ 高耐圧用ＭＩＳＦＥＴ
２ Ｓｉ基板
４ ＳＴＩ
６ ソース・ドレイン・エクステンション
８ パンチスルーストッパ
１０ ソース・ドレイン
１２ ニッケルシリサイド層
２２ シリコン酸窒化膜
２４ シリコン酸窒化膜
２６ 熱酸化膜
２８ ハフニア膜
３２ ゲート電極
３４ ニッケルシリサイド層
３６ 側壁スペーサ
３８ 側壁スペーサ
４２ 層間絶縁膜
４６ コンタクトプラグ
５０ シリコン窒化膜
５２ レジストマスク
５４ ノンドープ多結晶シリコン
Claims (9)
- 基板の主面に、
第１のゲート絶縁膜と、第１のゲート電極とを含む第１の電界効果トランジスタと、
第２のゲート絶縁膜と、第２のゲート電極とを含む第２の電界効果トランジスタと、
を備え、
前記第１のゲート絶縁膜、及び、前記第２のゲート絶縁膜は、それぞれ、シリコン酸窒化膜と、高誘電率膜とを含み、
前記第１のゲート絶縁膜のシリコン酸化膜換算膜厚は、前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚よりも薄く、
前記第１のゲート絶縁膜中の高誘電率膜と、前記第２のゲート絶縁膜中の高誘電率膜とは、同じ膜厚である、
ことを特徴とする半導体装置。 - 前記第１のゲート絶縁膜中のシリコン酸窒化膜中の窒素濃度は、前記第２のゲート絶縁膜中のシリコン酸窒化膜の窒素濃度より高いことを特徴とする請求項１に記載の半導体装置。
- 前記第１のゲート絶縁膜中のシリコン酸窒化膜の窒素濃度は１０〜３０％であり、
前記第２のゲート絶縁膜中のシリコン酸窒化膜の窒素濃度は１０％以下であることを特徴とする請求項２に記載の半導体装置。 - 前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜中のシリコン酸窒化膜は、共に、０．４〜１．０ｎｍ程度の膜厚であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
- 前記半導体装置は、更に、シリコン酸化膜と、高誘電率膜とからなる第３のゲート絶縁膜と、第３のゲート電極とを含む第３の電界効果トランジスタを備え、
前記第３のゲート絶縁膜は、シリコン酸化膜と、高誘電率膜とを含み、
前記第３のゲート絶縁膜のシリコン酸化膜換算膜厚は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚より厚いことを特徴とする請求項１から４のいずれかに記載の半導体装置。 - 基板の主面上を、第１の電界効果トランジスタを形成するための第１の素子領域と、第２の電界効果トランジスタを形成するための第２の素子領域とに分離する分離工程と、
前記第１の素子領域と、前記第２の素子領域に、シリコン窒化膜を形成するシリコン窒化膜形成工程と、
前記第２の素子領域に形成された前記シリコン窒化膜を除去するシリコン酸窒化膜除去工程と、
前記基板に、少なくとも酸化窒素を含む雰囲気中で熱処理を施し、前記第１の素子領域に形成された前記シリコン窒化膜を酸化して酸窒化膜を形成するとともに、前記第２の素子領域に、シリコン酸窒化膜を形成する熱処理工程と、
前記第１の素子領域と、前記第２の素子領域の各シリコン酸窒化膜上に、高誘電率膜を形成する高誘電率膜形成工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記熱処理工程は、一酸化窒素雰囲気中で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記熱処理工程は、酸化二窒素と、水素、との混合雰囲気中で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記半導体装置の製造方法において、前記分離工程は、更に、基板上に、第３の電界効果トランジスタを形成するための第３の素子領域を分離し、
前記シリコン窒化膜形成工程前に、
前記第１、第２、第３の素子領域に、シリコン酸化膜を形成するシリコン酸化膜形成工程と、
前記第１及び第２の素子領域に形成されたシリコン酸化膜を除去するシリコン酸化膜除去工程と、
を備えることを特徴とする請求項５から８のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197954A JP4002219B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置及び半導体装置の製造方法 |
| TW093120199A TWI334157B (en) | 2003-07-16 | 2004-07-06 | Semiconductor device and method for manufacturing semiconductor device |
| US10/889,100 US6881657B2 (en) | 2003-07-16 | 2004-07-13 | Semiconductor device and method for manufacturing semiconductor device |
| KR1020040054967A KR20050009190A (ko) | 2003-07-16 | 2004-07-15 | 반도체 장치 및 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003197954A JP4002219B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005038936A true JP2005038936A (ja) | 2005-02-10 |
| JP4002219B2 JP4002219B2 (ja) | 2007-10-31 |
Family
ID=34055882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003197954A Expired - Fee Related JP4002219B2 (ja) | 2003-07-16 | 2003-07-16 | 半導体装置及び半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6881657B2 (ja) |
| JP (1) | JP4002219B2 (ja) |
| KR (1) | KR20050009190A (ja) |
| TW (1) | TWI334157B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2007086111A1 (ja) * | 2006-01-25 | 2009-06-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| WO2010150332A1 (ja) * | 2009-06-24 | 2010-12-29 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP2013118323A (ja) * | 2011-12-05 | 2013-06-13 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006165435A (ja) * | 2004-12-10 | 2006-06-22 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7354854B2 (en) * | 2005-05-24 | 2008-04-08 | Texas Instruments Incorporated | Nickel silicide method and structure |
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| KR100725366B1 (ko) * | 2005-09-27 | 2007-06-07 | 삼성전자주식회사 | 듀얼 게이트 패턴을 갖는 이미지 센서 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3967440B2 (ja) | 1997-12-09 | 2007-08-29 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JPH11289061A (ja) | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP4030198B2 (ja) * | 1998-08-11 | 2008-01-09 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| JP3201357B2 (ja) | 1998-09-25 | 2001-08-20 | 日本電気株式会社 | 複数のゲート絶縁膜を有する半導体装置の製造方法 |
| JP3023355B1 (ja) | 1998-12-25 | 2000-03-21 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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| JP2002164439A (ja) | 2000-11-24 | 2002-06-07 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
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-
2003
- 2003-07-16 JP JP2003197954A patent/JP4002219B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-06 TW TW093120199A patent/TWI334157B/zh active
- 2004-07-13 US US10/889,100 patent/US6881657B2/en active Active
- 2004-07-15 KR KR1020040054967A patent/KR20050009190A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4002219B2 (ja) | 2007-10-31 |
| KR20050009190A (ko) | 2005-01-24 |
| US20050014352A1 (en) | 2005-01-20 |
| US6881657B2 (en) | 2005-04-19 |
| TW200504814A (en) | 2005-02-01 |
| TWI334157B (en) | 2010-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050331 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060725 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070814 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070816 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100824 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4002219 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110824 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120824 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130824 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |