JP2004079606A

JP2004079606A - 高誘電率膜を有する半導体装置及びその製造方法

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Publication number: JP2004079606A
Application number: JP2002234487A
Authority: JP
Inventors: Kiyoshi Irino; 入野　清; Yusuke Morizaki; 森▲崎▼　祐輔; Yoshihiro Sugita; 杉田　義博
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-12
Filing date: 2002-08-12
Publication date: 2004-03-11

Abstract

【課題】高誘電率膜を有する半導体装置及びその製造方法に関し、異なった膜厚で且つＳｉＯ_２換算膜厚の薄いゲート絶縁膜を簡単な工程で形成する。
【解決手段】誘電率が１０未満で複数膜厚の絶縁膜２〜４の上に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を有する積層構造からなる互いに膜厚が異なる複数の絶縁膜を有する素子部を設ける。
【選択図】　　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は高誘電率膜を有する半導体装置及びその製造方法に関するものであり、特に、複数の薄く且つ異なった膜厚のゲート絶縁膜を同一基板に形成するための構成に特徴のある高誘電率膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般の半導体集積回路装置（ＬＳＩ）においては、Ｌｏｇｉｃ等のコア部、周辺回路部、及び、Ｉ／Ｏ部等において必要とする特性が異なった素子が混在して形成されており、異なった素子特性に応じて異なった複数の電源電圧値を印加するようになっている。
【０００３】
この様な複数の異なった特性の半導体素子、例えば、ＭＯＳＦＥＴを形成する場合には、特性に応じて異なった膜厚のゲート絶縁膜を用いているので、ここで、図８及び図９を参照して従来のゲート絶縁膜の製造工程を説明する。
【０００４】
図８（ａ）参照
まず、シリコン基板６１を熱酸化して熱酸化膜６２を形成したのち、Ｉ／Ｏ部等の最も印加電圧の高い素子部を覆うようにレジストパターン６３を形成し、このレジストパターン６３をマスクとして露出する熱酸化膜６２を除去する。
【０００５】
図８（ｂ）参照
次いで、レジストパターン６３を除去したのち、再び熱酸化することによって、熱酸化膜６４を形成する。
この時、最初に形成した熱酸化膜６２の膜厚は増大する。
【０００６】
図８（ｃ）参照
次いで、最も印加電圧の高い素子部、及び、周辺回路部等の中間の電圧を印加する素子部を覆うようにレジストパターン６５を設け、露出する熱酸化膜６４を除去する。
【０００７】
図８（ｄ）参照
次いで、レジストパターン６５を除去したのち、再び熱酸化することによって、熱酸化膜６６を形成する。
この時、熱酸化膜６２及び熱酸化膜６４の膜厚は増大し、３種類の異なった熱酸化膜６２，６４，６６を同一基板上に形成する。
【０００８】
以降は、通常の素子形成工程を経ることによって、熱酸化膜６２を形成した領域にはＩ／Ｏ素子を、熱酸化膜６４を形成した領域には周辺回路素子を、また、熱酸化膜６６を形成した領域には論理素子等を形成することになる。
【０００９】
また、この様な熱酸化工程を一度にするために、イオン注入を用いて減速酸化及び増速酸化を組み合わせる方法も提案されている。
図９（ａ）参照
まず、シリコン基板７１の表面に最も印加電圧の高い素子部及び中間の電圧を印加する素子部を覆うようにレジストパターン７２を形成し、減速酸化元素であるＮイオン７３を露出表面に選択的にイオン注入してＮ注入領域７４を形成する。
【００１０】
図９（ｂ）参照
次いで、レジストパターン７２を除去したのち、シリコン基板７１の表面に最も印加電圧の高い素子部のみが露出されるように新たなレジストパターン７５を形成し、増速酸化元素であるＦイオン７６を露出表面に選択的にイオン注入してＦ注入領域７７を形成する。
【００１１】
図９（ｃ）参照
次いで、レジストパターン７５を除去したのちに、熱酸化することによって、熱酸化膜７８，７９，８０を一度に形成する。
この場合、減速酸化元素であるＮを注入したＮ注入領域７４に形成される熱酸化膜７８が一番薄く、また、増速酸化元素であるＦを注入したＦ注入領域７７に形成される熱酸化膜８０が一番厚くなる。
【００１２】
近年、半導体集積回路装置の加工技術の進歩に伴って個々の半導体素子は益々微細化されており、ＭＯＳＦＥＴにおいても、微細化されゲート絶縁膜は、〜１ｎｍ程度にまでなってきており、この様な薄いゲート絶縁膜を熱酸化膜によって構成することが困難になってきている。
【００１３】
即ち、ゲート絶縁膜がここまで薄くなると量子効果が顕在化し、トンネル効果によりリーク電流が急増してしまいオフ電流が多くなって消費電力が多くなったり或いは回路動作しなくなったりするといった問題が起きてきている。
【００１４】
そこで、リーク電流を抑えることが必要になるが、プロセス的な対処は３つあり、第１はゲート膜中の有効質量を大きくする、第２はキャリアに対するバリアハイトを大きくする、第３には物理膜厚を厚くすることである。
【００１５】
この内、第１の対処方法は、ゲート膜中の有効質量は良くわかっていないことから対策とは考えにくい。
第２及び第３の対処方法については、バリアハイトから考えると誘電率が大きくなると小さくなる傾向にあり、１　ｅＶ以上のバリアハイトを確保しようとすると誘電率が〜２０以下の材料ということになり誘電率を高くすれば良いというものでは無いことが分かっている。
【００１６】
以上のことから、誘電率が１０〜２０くらいの材料が好適であるということで、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、Ｔａ_２Ｏ_５等がゲート絶縁膜の候補として挙がっている。
【００１７】
【発明が解決しようとする課題】
しかし、一般に、高誘電率膜はＳｉＯ_２膜に比べて選択的にエッチングすることが困難であるという問題があり、また、高電圧を印加する厚いゲート絶縁膜を有する素子は必ずしも高誘電率膜を用いる必要はない。
【００１８】
そこで、ゲート絶縁膜を薄くするために高誘電率膜がどうしても必要なトランジスタと、特別必要ないトランジスタが共存する半導体集積回路装置を構成することになるが、それぞれのトランジスタ用に別々にゲート絶縁膜を作ることが必要になり、工程が非常に複雑になり、歩留まりが悪く、コストが高くなり、且つ、納期もかかるという問題が生ずる。
【００１９】
したがって、本発明は、異なった膜厚で且つＳｉＯ_２換算膜厚の薄いゲート絶縁膜を簡単な工程で形成することを目的とする。
【００２０】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
上記の目的を達成するため、本発明は、高誘電率膜を有する半導体装置において、誘電率が１０未満で複数膜厚の絶縁膜２〜４の上に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を有する積層構造からなる互いに異なった膜厚の複数の絶縁膜を有する素子部を設けることを特徴とする。
【００２１】
この様に、全面に均一な膜厚で誘電率が１０〜４０、より好適には１０〜２０の高誘電率膜５を設けることによって、微細な素子を形成する際にも高誘電率膜５のエッチングが不要になり、製造工程を簡素化することができる。
なお、例えば、ゲート構造を形成する際には、高誘電率膜５のエッチングが必要になる。
【００２２】
また、高誘電率膜５の下層となる誘電率が１０未満の絶縁膜２〜４の膜厚は、必ずしも異なった膜厚である必要はなく、積層構造からなる絶縁膜の膜厚は均一であっても良い。
【００２３】
この様な高誘電率膜５としては、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ランタン（Ｌａ_２Ｏ_３）及びそのシリケートやアルミネート、酸化アルミニウム（Ａｌ_２Ｏ_３）、或いは、５酸化タンタル（Ｔａ_２Ｏ_５）が好適である。
但し、Ａｌ_２Ｏ_３及びＴａ_２Ｏ_５には、低温酸化作用はない。
【００２４】
また、積層構造の絶縁膜はキャパシタの誘電体膜として用いても良いが、ＭＯＳＦＥＴのゲート絶縁膜が最も典型的なものである。
【００２５】
また、誘電率が１０未満の絶縁膜２〜４は、ＳｉＯ_２堆積膜、或いは、ＳｉＯ_２堆積膜上に極薄いＳｉＮ膜を堆積した積層膜を用いても良いが、典型的には、半導体基板１の自己酸化膜であり、或いは、半導体基板１の自己酸化膜とその上に堆積させた極薄いＳｉＮ膜からなる積層膜でも良い。
なお、半導体基板１の表面がシリコンであればＳｉＯ_２膜となり、半導体基板１の表面がＳｉＧｅであればＳｉＯ_２−ＧｅＯ_２混合膜となる。
【００２６】
上述の構造を形成する場合には、半導体基板１上に複数膜厚の誘電率が１０未満の絶縁膜２〜４を形成するとともに、半導体基板１の一部を露出させたのち、全面に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を成膜し、前記誘電率が１０未満の絶縁膜２〜４と誘電率が１０〜４０の高誘電率膜５との積層構造からなる複数の膜厚の絶縁膜を形成すれば良い。
【００２７】
或いは、半導体基板１上に誘電率が１０〜４０の高誘電率膜５を成膜した後、酸化によって半導体基板１との界面に膜厚を部分的に制御して酸化膜を形成すれば良い。
【００２８】
この場合の酸化工程において、高誘電率膜５の上に形成した窒化シリコン膜パターンを選択酸化膜として用いれば良い。
なお、窒化シリコン膜のパターニング工程において熱燐酸を用いることによってソフトエッチングが可能になり、それによって、下地の高誘電率膜５にダメージを与えることがない。
【００２９】
この酸化工程は、２５０〜６００℃、より好適には３００〜５００℃の低温で行うことが望ましく、それによって、チャネル・ドープ領域のドーピングプロファイルが影響を受けることがない。
【００３０】
また、高誘電率膜５の成膜方法としては、原子層−化学気相成長方法（ＡＬＣＶＤ法）が望ましく、それによって、成膜過程において高誘電率膜５と半導体基板１との界面に酸化膜を形成することができるので、界面準位を低減することができる。
【００３１】
【発明の実施の形態】
ここで、図２を参照して、本発明の第１の実施の形態の製造工程を説明するが、ここでは、説明を簡単にするためにゲート絶縁膜の製造工程のみを説明する。
図２（ａ）参照
まず、従来と同様に、シリコン基板１１を熱酸化して酸化膜１２を形成したのち、Ｉ／Ｏ部等の最も印加電圧の高い素子部を覆うようにレジストパターン１３を形成し、このレジストパターン１３をマスクとして露出する酸化膜１２を除去する。
【００３２】
図２（ｂ）参照
次いで、レジストパターン１３を除去したのち、再び熱酸化することによって、酸化膜１４を形成する。
この時、最初に形成した酸化膜１２の膜厚は増大する。
【００３３】
図２（ｃ）参照
次いで、最も印加電圧の高い素子部、及び、周辺回路部等の中間の電圧を印加する素子部を覆うようにレジストパターン１５を設け、露出する酸化膜１４を除去する。
【００３４】
図２（ｄ）参照
次いで、レジストパターン６５を除去したのち、ＨＣｌ＋Ｈ_２Ｏ_２を用いてＳＣ２洗浄を行い、次いで、ＨｆＣｌ_４及びＨ_２Ｏを交互に供給するＡＬＣＶＤ法（原子層−ＣＶＤ法）を用いて、例えば、１Ｔｏｒｒの圧力下で、３００℃においてＨｆＯ_２膜１６を形成する。
なお、ＨｆＣｌ_４及びＨ_２Ｏを交互に供給する際のパージガスとしてはＮ_２ガスを用いる。
【００３５】
この時、ＨｆＯ_２膜１６がシリコン基板１１と直接接する領域においては、界面に薄いＳｉＯ_２膜、即ち、低温酸化膜１７が形成される。
これは、ＨｆＯ_２膜１６中においてＯ_２の結合エネルギーが小さくなり、活性なＯ原子となりやすく、このＯ原子が界面で反応して３００℃程度の低温においてもＳｉＯ_２膜を形成すると推測される。
【００３６】
以降は、厚い酸化膜１２を形成した領域において、ＨｆＯ_２／ＳｉＯ_２構造の厚いゲート絶縁膜を有する素子を形成し、酸化膜１４を形成した領域において、ＨｆＯ_２／ＳｉＯ_２構造の中間の厚さのゲート絶縁膜を有する素子を形成し、ＨｆＯ_２を直接堆積させた領域にＨｆＯ_２（／ＳｉＯ_２）構造の薄いゲート絶縁膜を有する素子を形成すれば良い。
【００３７】
この様に、本発明の第１の実施の形態においては、高誘電率膜であるＨｆＯ_２膜を全面に形成したままであるので、ＨｆＯ_２膜のエッチング工程が不要であり、一番薄いゲート絶縁膜が必要な素子にＨｆＯ_２を用いた場合にも製造工程を簡素化することができる。
【００３８】
また、ＨｆＯ_２膜の場合には、シリコン基板１１との界面に低温酸化膜１７が形成されるので、界面におけるダングリング・ボンドを終端させて界面特性を向上することができる。
【００３９】
次に、図３を参照して、本発明の第２の実施の形態の製造工程を説明するが、この場合も、説明を簡単にするためにゲート絶縁膜の製造工程のみを説明する。
図３（ａ）参照
まず、上記の第１の実施の形態における成膜工程と同様に、ＨｆＣｌ_４及びＨ_２Ｏを交互に供給するＡＬＣＶＤ法を用いて、シリコン基板２１の全面にＨｆＯ_２膜２２を形成する。
この場合も、ＨｆＯ_２膜２２とシリコン基板２１との界面に薄いＳｉＯ_２膜、即ち、低温酸化膜２３が形成される。
【００４０】
次いで、ＣＶＤ法を用いてＳｉＮ膜２４及びＳｉＯ_２膜２５を順次堆積したのち、一番印加電圧の高い素子を形成する領域を露出するようにレジストパターン２６を設け、このレジストパターン２６をマスクとしてＳｉＯ_２膜２５及びＳｉＮ膜２４の露出部を順次エッチング除去する。
【００４１】
図３（ｂ）参照
次いで、レジストパターン２６を除去したのち、ＳｉＮ膜２４を選択酸化膜として用いて、２５０〜６００℃、例えば、３００℃で、１×１０^−３Ｔｏｒｒの酸化性雰囲気中において低温酸化することによって、露出しているＨｆＯ_２膜２２の直下に低温酸化膜２７を形成する。
この場合も、酸化性雰囲気中のＯ_２がＨｆＯ_２膜２２中に進入した場合、ＨｆＯ_２膜２２中においてＯ_２の結合エネルギーが小さくなり、活性なＯ原子となりやすく、このＯ原子が界面で反応して３００℃程度の低温においてもＳｉＯ_２膜を形成すると推測される。
【００４２】
図３（ｃ）参照
次いで、一番印加電圧の低い素子を形成する領域を覆うようにレジストパターン２８を設け、このレジストパターン２８をマスクとしてＳｉＯ_２膜２５及びＳｉＮ膜２４の露出部を順次エッチング除去する。
【００４３】
図３（ｄ）参照
次いで、レジストパターン２８を除去したのち、再び、ＳｉＮ膜２４を選択酸化膜として用いて、２５０〜６００℃、例えば、３００℃で低温酸化することによって、露出しているＨｆＯ_２膜２２の直下に低温酸化膜２９を形成する。
この時、最初に形成した低温酸化膜２７の膜厚は増大している。
【００４４】
図３（ｅ）参照
最後に、残存するＳｉＯ_２膜２５及びＳｉＮ膜２４を除去することによって、異なった３つの膜厚のゲート絶縁膜を有するＭＯＳＦＥＴを同一基板に形成すれば良い。
【００４５】
この様に、本発明の第２の実施の形態においても、高誘電率膜であるＨｆＯ_２膜を全面に形成したままであるので、ＨｆＯ_２膜のエッチング工程が不要であり、一番薄いゲート絶縁膜が必要な素子にＨｆＯ_２を用いた場合にも製造工程を簡素化することができる。
【００４６】
また、本発明の第２の実施の形態における酸化工程は、６００℃以下の低温酸化工程であるので、チャネル・ドープ領域におけるドーピングプロファイルに与える影響が少ないため、素子特性の制御が容易になる。
【００４７】
次に、図４乃至図７を参照して、上記の第２の実施の形態の工程を具体的に半導体集積回路の製造工程に適用した本発明の第３の実施の形態を説明する。
但し、ここでは、図示を簡単にするために、Ｌｏｇｉｃ部と周辺回路部の２つの膜厚の異なったゲート絶縁膜を有するＭＯＳＦＥＴの製造工程として説明する。
【００４８】
図４（ａ）参照
まず、従来のＭＯＳＩＣの製造工程と同様に、例えば、８５０℃においてＨＣｌ酸化を行うことによって、ｎ型シリコン基板３１の表面に厚さが、例えば、１０ｎｍのＳｉＯ_２膜３２を形成したのち、減圧化学気相成長法（ＬＰＣＶＤ法）を用いて厚さが、例えば、１００ｎｍのＳｉＮ膜３３を堆積させる。
【００４９】
図４（ｂ）参照
次いで、素子形成領域のみにＳｉＮ膜３３を残すレジストパターン（図示を省略）を設け、このレジストパターンをマスクとしてドライエッチングを施すことによって、深さが、例えば、２００ｎｍの素子分離溝３４を形成する。
【００５０】
図４（ｃ）参照
次いで、レジストパターンを除去したのち、再び、８５０℃においてＨＣｌ酸化を行うことによって素子分離溝３４の表面に厚さが、例えば、１０ｎｍのライナー酸化膜３５を形成する。
【００５１】
次いで、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）を用いて、厚さが、例えば、５００ｎｍのＨＤＰ−ＳｉＯ_２膜３６を堆積させたのち、ＣＭＰ（化学機械研磨）法を用いてＳｉＮ膜３３をストッパーとしＳｉＮ膜３３が露出するまでＨＤＰ−ＳｉＯ_２膜３６を除去することによって、ＨＤＰ−ＳｉＯ_２膜３６で素子分離溝３４を埋め込む。
この埋め込まれたＨＤＰ−ＳｉＯ_２膜３６とライナー酸化膜３５とが埋込酸化膜３７となる。
【００５２】
図４（ｄ）参照
次いで、ＳｉＮ膜３３を熱燐酸を用いて除去したのち、ＨＦによってＳｉＯ_２膜３２を除去する。
このＳｉＯ_２膜３２の除去工程において、埋込酸化膜３７の表面もエッチングされるので、表面は平坦になる。
【００５３】
図５（ｅ）参照
次いで、ｎ型シリコン基板３１の表面に厚さが、例えば、１０ｎｍのイオン注入用のスルー酸化膜３８を形成したのち、Ｂイオンを高加速エネルギーでイオン注入することによって、深い位置にウエル形成用のイオン注入領域３９を形成するとともに、Ｂイオンを低加速エネルギーでイオン注入することによって、表面にチャネル・ドープ領域形成用のイオン注入領域４０を形成する。
【００５４】
図５（ｆ）参照
次いで、注入したイオンを活性化する熱処理を行ってｐ型ウエル領域４１を形成するとともに、表面にチャネル・ドープ領域４２を形成したのち、スルー酸化膜３８を除去する。
【００５５】
図５（ｇ）参照
次いで、ＨＣｌ＋Ｈ_２Ｏ_２を用いてＳＣ２洗浄処理を行ったのち、ＨｆＣｌ_４及びＨ_２Ｏを交互に供給するＡＬＣＶＤ法を用いて、全面に厚さが、例えば、３ｎｍのＨｆＯ_２膜４３を形成する。
この場合も、ＨｆＯ_２膜４３とｐ型ウエル領域４１との界面に薄い低温酸化膜４４が形成される。
【００５６】
次いで、ＬＰＣＶＤ法を用いて、ＨｆＯ_２膜４３の全面に厚さが、例えば、２０ｎｍのＳｉＮ膜４５、及び、厚さが、例えば、２０ｎｍのＳｉＯ_２膜４６を順次堆積させる。
【００５７】
図５（ｈ）参照
次いで、Ｌｏｇｉｃ部を覆うようにレジストパターン４７を設け、このレジストパターン４７をマスクとして露出するＳｉＯ_２膜４６をエッチングし、次いで、ＳｉＯ_２膜４６をマスクとして熱燐酸、即ち、燐酸ボイルを用いてＳｉＮ膜４５をエッチング除去する。
この燐酸ボイルを用いたエッチングはソフトエッチングであるので、下地のＨｆＯ_２膜４３にダメージを与えることがない。
【００５８】
図６（ｉ）参照
次いで、レジストパターン４７を除去したのち、ＳｉＮ膜４５を選択酸化マスクとし、１×１０^−３Ｔｏｒｒの酸化性雰囲気中で、２５０〜６００℃、例えば、３００℃で熱処理を行うことによってＨｆＯ_２膜４３の露出部において、ｐ型ウエル領域４１との界面に厚さが、例えば、３ｎｍの低温酸化膜４８を形成する。この熱処理は３００℃という低温で行うので、チャネル・ドープ領域４２のドーピングプロファイルが影響を受けることがない。
【００５９】
図６（ｊ）参照
次いで、残存するＳｉＯ_２膜４６及びＳｉＮ膜４５をフッ酸及び熱燐酸を用いて順次除去したのち、全面に、厚さが、例えば、１００ｎｍの多結晶シリコン膜４９を堆積させたのち、全面にＰイオンを注入してｎ型に変換する。
【００６０】
図６（ｋ）参照
次いで、多結晶シリコン膜４９、ＨｆＯ_２膜４３、及び、低温酸化膜４４，４８をパターニングすることによって、シリコンゲート電極５０、ＨｆＯ_２膜４３及び低温酸化膜４４，４８をゲート絶縁膜とするゲート構造を形成する。
次いで、ゲート構造をマスクとしてＡｓイオンを低加速エネルギーで注入することによってｎ型イクステンション領域５１を形成する。
【００６１】
図６（ｌ）参照
次いで、ＬＰＣＶＤ法を用いて全面に厚いＳｉＯ_２膜を堆積させたのち、異方性エッチングを施すことによってサイドウォール５２を形成し、次いで、ゲート構造及びサイドウォール５２をマスクとしてＡｓイオンを高加速エネルギーでイオン注入することによってｎ型ソース・ドレイン領域５３を形成する。
【００６２】
図７（ｍ）参照
次いで、スパッタリング法を用いて全面に、厚さが、例えば、３０ｎｍのＣｏ膜５４を堆積させる。
【００６３】
図７（ｎ）参照
次いで、Ｎ_２雰囲気中で、４００〜６００℃、例えば、５００℃の温度で、１０〜９００秒、例えば、３０秒間の急速熱処理（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことによって、Ｃｏ膜５４とシリコンゲート電極５０の表面及びｎ型ソース・ドレイン領域５３の表面とを反応させてＣｏシリサイド層５５及びソース・ドレイン電極となるＣｏシリサイド層５６を形成する。
【００６４】
図７（ｏ）参照
次いで、Ｈ_２ＳＯ_４：Ｈ_２Ｏ_２＝３：１の混合液で２０分間エッチングを行うことによって未反応のＣｏ膜５４を除去したのち、全面にＢＰＳＧ膜を堆積させ、ＣＭＰ法で研磨して平坦化することによって層間絶縁膜５７を形成する。
以降は、必要とする配線構造を形成するために、ビアの形成工程、配線の形成工程、及び、層間絶縁膜の形成工程を繰り返すことによって最も印加電圧の低いＬｏｇｉｃ部において高誘電率膜であるＨｆＯ_２膜４３を有する最も膜厚の薄いゲート絶縁膜を有するＭＯＳＦＥＴを含む半導体集積回路装置が完成する。
【００６５】
この様に、本発明の第３の実施の形態においては、異なった膜厚のゲート絶縁膜を形成する場合に、高誘電率膜を用いるとともに、高誘電率膜をパターニングすることなく選択的低温酸化によって膜厚の異なるゲート絶縁膜を形成しているので、製造工程が大幅に簡素化される。
【００６６】
なお、上記の説明においては、Ｌｏｇｉｃ部と周辺回路部の製造工程としてしか説明していないが、Ｉ／Ｏ部を形成する場合には、最初に、Ｉ／Ｏ部を選択低温酸化し、次いで、図６（ｉ）の様に周辺回路部を選択低温酸化すれば良い。
【００６７】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態の説明においては、基板としてシリコン基板を用いているが、シリコン基板に限られるものではなく、ＳｉＧｅ基板或いは、シリコン基板等の上にＳｉＧｅ層を成長させたエピタキシャル基板を用いても良いものであり、その場合には、酸化膜はＳｉＯ_２−ＧｅＯ_２の混合膜となる。
【００６８】
上記の各実施の形態においては、高誘電率膜としてＨｆＯ_２を用いているが、ＨｆＯ_２に限られるものではなく、１０〜４０の誘電率を有する膜、例えば、酸化ジルコニウム（ＺｒＯ_２）、酸化イットリウム（Ｙ_２Ｏ_３）、酸化ランタン（Ｌａ_２Ｏ_３）及びそのシリケートやアルミネート、酸化アルミニウム（Ａｌ_２Ｏ_３）、或いは、５酸化タンタル（Ｔａ_２Ｏ_５）を用いても良いものである。
但し、Ａｌ_２Ｏ_３及びＴａ_２Ｏ_５には、低温酸化作用はない。
【００６９】
上記の各実施の形態においては、高誘電率膜の成膜方法としてＡＬＣＶＤ法を用いているが、ＡＬＣＶＤ法に限られるものではなく、例えば、スパッタリング法を用いても良いものである。
【００７０】
また、上記の第１の実施の形態においは、高誘電率膜の膜厚の異なる下地絶縁膜として熱酸化膜を用いているが、熱酸化膜に限られるものではなく、誘電率が１０未満の絶縁膜であれば堆積膜を用いても良く、また、この下地絶縁膜は単層膜に限られるものではなく、熱酸化膜或いは堆積膜上に薄い窒化膜を堆積させた積層膜を用いても良いものである。
【００７１】
また、上記の第１及び第２の実施の形態においては、３種類の異なる積層絶縁膜の形成工程として説明しているが、２種類の異なる積層絶縁膜の形成工程に用いても良いことは言うまでもなく、また、１チップ内に必要とする素子特性に応じて４種類以上の異なる積層絶縁膜を形成しても良いものであり、その場合には、酸化回数及びエッチング回数が増えるだけである。
【００７２】
また、上記の各実施の形態の形態においては、高誘電率膜を含む積層絶縁膜をゲート絶縁膜として用いているが、ゲート絶縁膜に限られるものではなく、異なった容量のキャパシタを形成する場合にも適用されるものであり、さらには、トンネル絶縁膜としても用いることができるものであり、各素子におけるトンネル特性を異なるように構成することができる。
【００７３】
また、上記の各実施の形態の形態においては、異なった膜厚の積層絶縁膜の形成工程として説明しているが、必ずしも異なった膜厚にする必要はなく、全体に均一な積層絶縁膜とする場合にも適用されるものであり、特に、上記の第２の実施の形態においては、３００℃程度の低温工程となるので、全工程を５００℃以下の低温プロセスで半導体集積回路装置を製造する場合に有望な方法となる。
【００７４】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）　誘電率が１０未満で複数膜厚の絶縁膜２〜４の上に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を有する積層構造からなる互いに膜厚が異なる複数の絶縁膜を有する素子部を設けたことを特徴とする高誘電率膜を有する半導体装置。
（付記２）　誘電率が１０未満の絶縁膜２〜４の上に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を有する積層構造からなる絶縁膜を有する素子部を有することを特徴とする高誘電率膜を有する半導体装置。
（付記３）　上記高誘電率膜５が、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン及びそのシリケートやアルミネート、酸化アルミニウム、或いは、５酸化タンタルの中の少なくとも一つの膜を含むことを特徴とする付記１または２記載の高誘電率膜を有する半導体装置。
（付記４）　上記積層構造の絶縁膜がゲート絶縁膜であることを特徴とする付記１乃至３のいずれか１に記載の高誘電率膜を有する半導体装置。
（付記５）　上記誘電率が１０未満の絶縁膜２〜４が、半導体基板１の自己酸化膜であることを特徴とする付記１乃至４のいずれか１に記載の高誘電率膜を有する半導体装置。
（付記６）　半導体基板１上に誘電率が１０未満で複数膜厚の絶縁膜２〜４を形成するとともに、前記半導体基板１の一部を露出させたのち、全面に均一な膜厚で誘電率が１０〜４０の高誘電率膜５を成膜し、前記誘電率が１０未満の絶縁膜２〜４と誘電率が１０〜４０の高誘電率膜５との積層構造からなる互いに膜厚が異なる複数の絶縁膜を各素子部に設けることを特徴とする高誘電率膜を有する半導体装置の製造方法。
（付記７）　半導体基板１上に誘電率が１０〜４０の高誘電率膜５を成膜した後、酸化によって前記半導体基板１との界面に膜厚を部分的に制御して酸化膜を形成することを特徴とする高誘電率膜を有する半導体装置の製造方法。
（付記８）　上記酸化工程において、上記高誘電率膜５の上に形成した窒化シリコン膜パターンを選択酸化膜として用いることを特徴とする付記７記載の高誘電率膜を有する半導体装置の製造方法。
（付記９）　上記窒化シリコン膜のパターニング工程において、燐酸ボイルを用いることを特徴とする付記８記載の高誘電率膜を有する半導体装置の製造方法。
（付記１０）　上記酸化工程を、２５０〜６００℃の温度で行うことを特徴とする付記７乃至９のいずれか１に記載の高誘電率膜を有する半導体装置の製造方法。
（付記１１）　上記高誘電率膜５の成膜方法として、原子層−化学気相成長方法を用いたことを特徴とする付記６乃至１０のいずれか１に記載の高誘電率膜を有する半導体装置の製造方法。
【００７５】
【発明の効果】
本発明によれば、複数の素子部において互いに膜厚の異なる積層絶縁膜を形成する場合に、少なくとも全面に誘電率が１０〜４０の高誘電率膜を設け、その下地となる誘電率が１０未満の絶縁膜の膜厚を変えるだけでであるので、製造工程が簡素化され、ひいては、高集積度半導体集積回路装置の高スループット化、低コスト化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の製造工程の説明図である。
【図３】本発明の第２の実施の形態の製造工程の説明図である。
【図４】本発明の第３の実施の形態の途中までの製造工程の説明図である。
【図５】本発明の第３の実施の形態の図４以降の途中までの製造工程の説明図である。
【図６】本発明の第３の実施の形態の図５以降の途中までの製造工程の説明図である。
【図７】本発明の第３の実施の形態の図６以降の製造工程の説明図である。
【図８】従来のゲート絶縁膜の形成工程の説明図である。
【図９】従来の減速酸化及び増速酸化を組み合わせたゲート絶縁膜の形成工程の説明図である。
【符号の説明】
１　半導体基板
２　絶縁膜
３　絶縁膜
４　絶縁膜
５　高誘電率膜
１１　シリコン基板
１２　酸化膜
１３　レジストパターン
１４　酸化膜
１５　レジストパターン
１６　ＨｆＯ_２膜
１７　低温酸化膜
２１　シリコン基板
２２　ＨｆＯ_２膜
２３　低温酸化膜
２４　ＳｉＮ膜
２５　ＳｉＯ_２膜
２６　レジストパターン
２７　低温酸化膜
２８　レジストパターン
２９　低温酸化膜
３１　ｎ型シリコン基板
３２　ＳｉＯ_２膜
３３　ＳｉＮ膜
３４　素子分離溝
３５　ライナー酸化膜
３６　ＨＤＰ−ＳｉＯ_２膜
３７　埋込酸化膜
３８　スルー酸化膜
３９　イオン注入領域
４０　イオン注入領域
４１　ｐ型ウエル領域
４２　チャネル・ドープ領域
４３　ＨｆＯ_２膜
４４　低温酸化膜
４５　ＳｉＮ膜
４６　ＳｉＯ_２膜
４７　レジストパターン
４８　低温酸化膜
４９　多結晶シリコン膜
５０　シリコンゲート電極
５１　ｎ型イクステンション領域
５２　サイドウォール
５３　ｎ型ソース・ドレイン領域
５４　Ｃｏ膜
５５　Ｃｏシリサイド層
５６　Ｃｏシリサイド層
５７　層間絶縁膜
６１　シリコン基板
６２　熱酸化膜
６３　レジストパターン
６４　熱酸化膜
６５　レジストパターン
６６　熱酸化膜
７１　シリコン基板
７２　レジストパターン
７３　Ｎイオン
７４　Ｎ注入領域
７５　レジストパターン
７６　Ｆイオン
７７　Ｆ注入領域
７８　熱酸化膜
７９　熱酸化膜
８０　熱酸化膜

Claims

誘電率が１０未満で複数膜厚の絶縁膜の上に均一な膜厚で誘電率が１０〜４０の高誘電率膜を有する積層構造からなる互いに膜厚の異なる複数の絶縁膜を有する素子部を設けたことを特徴とする高誘電率膜を有する半導体装置。
上記高誘電率膜が、酸化ハフニウム、酸化ジルコニウム、酸化イットリウム、酸化ランタン及びそのシリケートやアルミネート、酸化アルミニウム、或いは、５酸化タンタルの中の少なくとも一つの膜を含むことを特徴とする請求項１記載の高誘電率膜を有する半導体装置。
半導体基板上に誘電率が１０〜４０の高誘電率膜を成膜した後、酸化によって前記半導体基板との界面に膜厚を部分的に制御して酸化膜を形成することを特徴とする高誘電率膜を有する半導体装置の製造方法。
上記酸化工程において、上記高誘電率膜の上に形成した窒化シリコン膜パターンを選択酸化膜として用いることを特徴とする請求項３記載の高誘電率膜を有する半導体装置の製造方法。
上記酸化工程を、２５０〜６００℃の温度で行うことを特徴とする請求項３または４に記載の高誘電率膜を有する半導体装置の製造方法。