KR101003452B1 - 멀티 비트 강유전체 메모리 소자 및 그 제조방법 - Google Patents

멀티 비트 강유전체 메모리 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101003452B1
KR101003452B1 KR1020080136306A KR20080136306A KR101003452B1 KR 101003452 B1 KR101003452 B1 KR 101003452B1 KR 1020080136306 A KR1020080136306 A KR 1020080136306A KR 20080136306 A KR20080136306 A KR 20080136306A KR 101003452 B1 KR101003452 B1 KR 101003452B1
Authority
KR
South Korea
Prior art keywords
layer
ferroelectric
memory device
forming
insulating
Prior art date
Application number
KR1020080136306A
Other languages
English (en)
Other versions
KR20100078140A (ko
Inventor
최덕균
김영배
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020080136306A priority Critical patent/KR101003452B1/ko
Publication of KR20100078140A publication Critical patent/KR20100078140A/ko
Application granted granted Critical
Publication of KR101003452B1 publication Critical patent/KR101003452B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Abstract

본 발명은 간단한 공정으로 제작이 가능하면서 멀티 비트가 명확히 구현되는 멀티 비트 강유전체 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명에 따른 강유전체 메모리 소자는 하부 전극, 메모리층 및 상부 전극이 차례대로 적층되어 형성된다. 메모리층은 강유전층과 강유전층의 상부 및 하부 중 적어도 하나에 형성된 절연물 패턴을 구비한다.
강유전체, 멀티 비트, PZT, FRAM

Description

멀티 비트 강유전체 메모리 소자 및 그 제조방법{Multi-bit ferroelectric memory device and method for manufacturing the same}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는 강유전체 메모리 소자에 관한 것이다.
최근 정보통신 산업의 눈부신 발전으로 인하여 각종 기억소자의 수요가 증가하고 있다. 특히 휴대용 단말기, MP3 플레이어 등에 필요한 기억소자는 전원이 꺼지더라도 기록된 데이터가 지워지지 않는 비휘발성(nonvolatile)이 요구되고 있다. 비휘발성 기억소자는 전기적으로 데이터의 저장과 소거가 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에, 다양한 분야에서 그 응용이 증가하고 있다. 그러나 종래에 반도체를 이용하여 구성된 다이나믹 랜덤 액세스 메모리(dynamic RAM, DRAM)는 전원이 공급되지 않는 상황에서는 저장된 정보를 모두 잃어버리는 휘발성(volatile)의 특징을 가지므로 이를 대체할 비휘발성 기억소자의 연구가 수행되고 있다.
대표적인 비휘발성 기억소자로 전기적으로 격리된 플로팅 게이트를 갖는 플래시 기억소자(flash memory device)에 관한 연구가 활발히 이루어졌다. 그러나 최 근에는 비휘발성 기억소자 중, 상전이 현상을 이용하는 상전이 랜덤 액세스 메모리(phase change RAM, PRAM), 자기저항변화현상을 이용하는 자기 랜덤 액세스 메모리(magnetic RAM, MRAM), 강유전체의 자발분극현상을 이용한 강유전체 랜덤 액세스 메모리(ferroelectric RAM, FRAM)과 더불어 금속 산화물 박막의 저항 스위칭(resistance switching) 또는 전도도 스위칭(conductivity switching) 현상을 이용하는 저항변화 랜덤 액세스 메모리(resistance RAM, ReRAM) 등이 주요 연구의 대상이다. 특히, 강유전체 랜덤 액세스 메모리는 다른 비휘발성 기억소자에 비하여 소자 구조가 아주 간단하고 제조 공정이 비교적 단순하여 주목을 많이 받고 있다.
한편, 대용량의 소자에 대한 요구는 점차 증대되어 소자의 집적도를 증가시키기 위한 연구가 이루어지고 있다. 그러나 소자의 집적도 증가를 위한 스케일링 다운(scaling down)에 의해 공정의 허용오차가 더욱 엄격하게 되어 소자의 불량률이 증가하고, 소자의 신뢰성이 감소하며, 생산비용이 증가하는 문제점이 발생하였다. 결국 대용량의 소자를 구현하기 위한 방법으로 멀티비트(multi-bit) 강유전체 랜덤 액세스 메모리의 관심이 증가하였다.
이에 강유전체 물질의 히스테리시스(hysteresis)를 이용하여 전기회로적으로 여러 단계 센싱하는 기술이 연구되고 있으나, 아직까지 가능성만 보여지는 아이디어 단계일 뿐 실제 실현가능한 멀티비트 강유전체 랜덤 액세스 메모리 구조가 개발되고 있지 않은 실정이다.
본 발명이 해결하고자 하는 기술적 과제는 간단한 공정으로 제작이 가능하면서 멀티 비트가 명확히 구현되는 멀티 비트 강유전체 메모리 소자 및 그 제조방법을 제공하는 것이다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 멀티 비트 강유전체 메모리 소자는 하부 전극; 상기 하부 전극 상에 형성된 상부 전극; 및 상기 하부 전극과 상부 전극 사이에 배치되며, 강유전층과 상기 강유전층의 상부 및 하부 중 적어도 하나에 형성된 절연물 패턴을 구비하는 메모리층;을 구비한다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 멀티 비트 강유전체 메모리 소자의 제조방법은 하부 전극 상에 메모리층을 형성하는 단계; 및 상기 메모리층 상에 상부 전극을 형성하는 단계;를 포함하며, 상기 메모리층을 형성하는 단계는, 제1두께를 갖는 제1절연부와 상기 제1두께보다 작은 제2두께를 갖는 제2절연부를 포함하여 이루어진 절연층을 형성하는 단계와, 상기 절연층의 상부 또는 하부에 강유전층을 형성하는 단계를 포함한다.
본 발명에 따른 멀티 비트 강유전체 메모리 소자의 제조방법에 있어서, 상기 절연층을 형성하는 단계는, 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제2절연막을 형성하는 단계; 및 상기 제2절연막의 일부 영역을 식각하는 단계;를 포함한다.
본 발명에 따른 강유전체 메모리 소자는 강유전층의 상부 또는 하부에 두께가 서로 다른 절연층을 형성시키므로, 상부 전극에 동일 전압을 인가하더라도 절연층의 두께에 따라 인가되는 전기장의 세기가 다르게 되어 멀티 비트를 구현할 수 있게 된다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 멀티 비트 강유전체 메모리 소자 및 그 제조방법의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구성을 나타낸 도면들이다.
도 1을 참조하면, 본 발명에 따른 멀티 비트 강유전체 메모리 소자(100)는 하부 전극(110), 메모리층(120) 및 상부 전극(130)을 구비한다.
하부 전극(110)은 전도성 물질인 Pt, Ir, Ru, Au, Os, Re, TaN, HfN, ZrN, TiN, RuO2, SrRuO3, (La,Sr)CoO3, IrO2, ITO(indium tin oxide) 및 이들의 조합으로 이루어질 수 있다. 바람직하게는, 강유전체와 격자 부정합(lattice mismatching)이 적으며, 내열성이 우수한 Pt를 하부 전극(110)으로 이용하거나, 강유전체 메모리 소자의 피로 특성(fatigue)과 전하 보유 특성(retention)을 향상시키기 위하여, 전도성 산화물(RuO2, SrRuO3, (La,Sr)CoO3, IrO2, ITO)을 하부 전극(110)으로 이용할 수 있다.
메모리층(120)은 하부 전극(110) 상에 형성되며, 절연물 패턴(121)과 강유전층(125)을 구비한다. 절연물 패턴(121)은 도 1에 도시된 바와 같이, 강유전층(125)의 하부에 형성될 수 있다.
절연물 패턴(121)은 절연 물질로 이루어지며, SiO2, SiNx, SiONx, Al2O3, HfO2, ZrO2, Y2O3, HfAlO, HfSiO, ZrSiO 및 이들의 조합으로 이루어질 수 있다. 그리고 절연물 패턴(121)은 도 1(a)에 도시된 바와 같이, 제1두께(t1)를 갖는 제1절연부(122)와 제1두께(t1)보다 작은 제2두께(t2, t1>t2)를 갖는 제2절연부(123)로 이루어질 수 있다. 또한 절연물 패턴(121)은 도 1(b)에 도시된 바와 같이, 각 절연물 패턴이 분리되어 독립적인 형태로 이루어질 수 있다.
이와 같은 절연물 패턴(121)은 종래 널리 이용되는 증착공정, 리쏘그라피 공정, 식각공정 등으로 형성시킬 수 있다. 도 1(a)에 도시되어 있는 제1두께(t1)를 갖는 제1절연부(122)와 제2두께(t2)를 갖는 제2절연부(123)를 갖는 절연물 패턴(121)을 형성하는 방법을 도 2 내지 도 4에 나타내었다.
도 2는 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연물 패턴을 형성하는 일 방법의 수행과정을 나타내는 도면이다.
도 2를 참조하면, 우선, 도 2(a)에 도시된 바와 같이, 하부 전극(110) 상에 제1절연막(210)을 형성한다. 이때 제1절연막(210)은 t1의 두께를 갖도록 형성한다. 그리고 제1절연막(210) 상에 포토레지스트(220)를 도포한 후, 리쏘그라피 공정을 통해 도 2(b)에 도시된 바와 같이, 포토레지스트(220)를 패터닝한다. 그리고 제1절연막(210)을 식각하는 식각가스를 공급하여, 도 2(c)에 도시된 바와 같이, 제1절연막(210)이 노출된 부분을 식각한다. 다음으로, 도 2(d)에 도시된 바와 같이, 제2절연막(230)을 t2의 두께로 하부 전극(110) 상에 형성한 후, 리프트 오프 공정을 통해 도 2(e)에 도시된 바와 같이, 제1절연막(210) 상의 포토레지스트(220)와 제2절연막(230)을 제거한다. 이때 제1절연막(210)과 제2절연막(230)은 동종의 물질을 이용하여 형성하는 것도 가능하고, 이종의 물질로 형성하는 것도 가능하다. 이러한 방법을 통해, 도 1(a)에 도시된 절연물 패턴(121)을 형성할 수 있다.
도 3은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연물 패턴을 형성하는 다른 방법의 수행과정을 나타내는 도면이다.
도 3을 참조하면, 우선, 도 3(a)에 도시된 바와 같이, 하부 전극(110) 상에 절연막(310)을 형성한다. 이때 절연막(310)은 t1의 두께를 갖도록 형성한다. 그리고 절연막(310) 상에 포토레지스트(320)를 도포한 후, 리쏘그라피 공정을 통해 도 3(b)에 도시된 바와 같이, 포토레지스트(320)를 패터닝한다. 그리고 도 3(c)에 도시된 바와 같이, 절연막(310)을 식각하는 식각가스를 공급하여, 절연막(310)의 일부를 식각한다. 이때 하부 전극(110)이 노출될 때까지 식각하는 것이 아니라, 식각 되는 부분에 잔존하는 절연막(310)의 두께가 t2가 될 때까지만 절연막(310)을 식각한다. 그리고 도 3(d)에 도시된 바와 같이 포토레지스트(320)를 제거한다. 이러한 방법을 통해, 도 1(a)에 도시된 절연물 패턴(121)을 형성할 수 있다. 다만, 이와 같은 방법으로 절연물 패턴(121)을 형성하게 될 경우, 절연막(310)을 식각하는 도중에 식각을 중단하는 방식으로 제2절연부(123)의 두께가 결정되므로, 재현성 확보에 어려움이 있다.
도 4는 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연물 패턴을 형성하는 또 다른 방법의 수행과정을 나타내는 도면이다.
도 4를 참조하면, 우선, 도 4(a)에 도시된 바와 같이, 하부 전극(110) 상에 제1절연막(410)을 형성한다. 이때 제1절연막(410)은 t2의 두께를 갖도록 형성한다. 그리고 도 4(b)에 도시된 바와 같이, 제1절연막(410) 상에 식각정지막(420)과 제2절연막(430)을 순차적으로 형성한다. 제2절연막(430)은 t3(t3=t1-t2)의 두께를 갖도록 형성한다. 식각정지막(420)은 식각 정지에 이용되는 것으로, 제2절연막(430)을 식각하는 식각가스에 의해 거의 식각되지 않는 물질이 이용되고, 식각 정지의 목적을 달성할 수 있는 최소한의 두께로 형성한다. 그리고 제1절연막(410)과 제2절연막(430)의 식각 속도의 차이가 큰 경우, 즉 식각에 대한 선택비가 큰 경우에는 식각정지막(420)을 형성하지 않을 수도 있다. 그리고 제2절연막(430) 상에 포토레지스트(440)를 도포한 후, 리쏘그라피 공정을 통해 도 4(c)에 도시된 바와 같이, 포토레지스트(440)를 패터닝한다. 그리고 도 4(d)에 도시된 바와 같이, 제2절연 막(430)을 식각하는 식각가스를 공급하여, 제2절연막(430)의 일부를 식각한다. 그리고 도 4(e)에 도시된 바와 같이 포토레지스트(440)를 제거한다. 이러한 방법을 통해, 도 1(a)에 도시된 절연물 패턴(121)을 형성할 수 있다.
도 2 내지 도 4에 도시된 방법을 통해 절연물 패턴(121)을 형성한 후에 절연물 패턴(121)의 특성을 안정화시키기 위하여 열처리를 수행할 수 있다. 도 2 내지 도 4에 도시된 절연물 패턴(121) 형성 방법에 이용되는 식각은 초미세 선폭을 갖도록 하는 것이 아니고, 프로세스 윈도우(process window)가 넓으므로, 기존의 리쏘그라피 기술과 식각기술로서 용이하게 수행될 수 있다.
도 2 내지 도 4는 도 1(a)에 도시된 절연물 패턴(121)을 형성하는 방법에 관한 것이다. 도 1(b)에 도시된 절연물 패턴(121)은 도 3에 도시된 방법을 이용하여 손쉽게 형성할 수 있다. 다만, 도 1(b)에 도시된 절연물 패턴(121)을 형성하기 위해서는 도 3에 도시된 절연막(310)을 식각할 때, 하부 전극(110)이 노출될 때까지 절연막(310)을 식각하면 된다.
강유전층(125)은 강유전체 물질로 이루어지며, Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Bi,La)4Ti3O12(BLT) 및 BiFeO3(BFO) 중에서 선택된 1종 이상으로 이루어질 수 있다. 설명의 편의상, 강유전층(125)에서 도 1(a)의 제1절연부(122)의 상측에 형성된 부분 또는 도 1(b)의 절연물 패턴(121)의 상측에 형성된 부분을 제1강유전부(126)라 한다. 그리고 도 1(a)의 제2절연부(123)의 상측에 형성된 강유전층(125) 부분 또는 도 1(b)의 절연물 패턴(121)이 존재하지 않는 부분에 형성된 강 유전층(125) 부분을 제2강유전부(127)라고 한다. 도 1(a) 및 (b)에 도시된 바와 같이 절연물 패턴(121)이 형성되면, 제1강유전부(126)와 제2강유전부(127)에 인가되는 전기장이 서로 다르게 된다.
상부 전극(130)은 메모리층(120) 상에 형성되며, 전도성 물질인 Pt, Ir, Ru, Au, Os, Re, TaN, HfN, ZrN, TiN, RuO2, SrRuO3, (La,Sr)CoO3, IrO2, ITO(indium tin oxide) 및 이들의 조합으로 이루어질 수 있다. 바람직하게는, 하부 전극(110)과 마찬가지로 강유전체와 격자 부정합(lattice mismatching)이 적으며, 내열성이 우수한 Pt를 상부 전극(130)으로 이용하거나, 강유전체 메모리 소자의 피로 특성(fatigue)과 전하 보유 특성(retention)을 향상시키기 위하여, 전도성 산화물(RuO2, SrRuO3, (La,Sr)CoO3, IrO2, ITO)을 상부 전극(130)으로 이용할 수 있다. 그리고 하나의 상부 전극(130)에 하나의 전압을 인가하였을 때, 제1강유전부(126)와 제2강유전부(127)에 인가되는 전기장이 서로 다르게 되도록 하기 위하여, 상부 전극(130)은 제1강유전부(126)와 제2강유전부(127)가 함께 덮이도록 형성된다.
이와 같이, 도 1에 도시된 구조를 갖는 메모리 소자는 제1강유전부(126)와 제2강유전부(127)에 서로 다른 전기장이 인가되므로, 멀티 비트로 구현하는 것이 가능하게 된다. 이를 도 5 및 도 6에 나타내었다. 도 5 및 도 6은 각각 도 1(a)에 도시된 멀티 비트 강유전체 메모리 소자(100)의 전압-분극 그래프와 전압-커패시턴스 그래프이다. 이때, 하부 전극(110)은 1500Å 두께의 백금(Pt)으로 형성하였고, 절연물 패턴(121)은 산화하프늄(HfO2)를 이용하여, 제1절연부(122)는 200Å 두께를 갖도록 형성하고, 제2절연부(123)와 20Å 두께를 갖도록 형성하였다. 그리고 강유전층(125)은 3000Å 두께의 PZT(Pb(Zr0 .52Ti0 .48)O3)으로 형성하였으며, 상부 전극(130) 1500Å 두께의 백금(Pt)으로 형성하였다.
도 5에 도시된 바와 같이, 도 1(a)에 도시된 멀티 비트 강유전체 메모리 소자(100)의 전압-분극 그래프는 일반적인 강유전체 메모리 소자의 전압-분극 그래프와 달리 언덕(hump)이 발생하여 멀티 비트가 구현됨을 알 수 있다.
도 6에서, 참조번호 610으로 표시된 그래프는 12V에서 -12V까지 전압을 스윕하였을 때의 커패시턴스 값의 변화를 그래프이고, 참조번호 620으로 표시된 그래프는 -12V에서 12V까지 전압을 스윕하였을 때의 커패시턴스 값의 변화를 나타낸 그래프이다. 도 6에 도시된 바와 같이, 12V에서 -12V까지 전압을 스윕한 그래프(610)는 참조번호 630 및 참조번호 640으로 표시된 화살표와 같이 두 개의 극대값을 나타낸다. 그리고 -12V에서 12V까지 전압을 스윕한 그래프(620) 역시 참조번호 650 및 참조번호 660으로 표시된 화살표와 같이 두 개의 극대값을 나타낸다. 즉 일반적인 강유전체 메모리 소자의 전압-커패시턴스 그래프가 각 전압 스윕마다 하나씩의 극대값이 나타남에 반하여, 도 1(a)에 도시된 멀티 비트 강유전체 메모리 소자(100)의 전압-커패시턴스 그래프는 각 전압 스윕마다 두 개씩의 극대값이 나타나므로 멀티 비트가 구현됨을 알 수 있다.
도 5 및 도 6에 도시된 바와 같이 그래프가 나타나는 이유는 절연물 패턴(121)의 두께의 차이로 인하여 강유전층(125)에 인가되는 전기장이 다르게 되어 강유전층(125)의 임계전압이 2개 이상이 되기 때문이다. 즉, 절연물 패턴(121)을 형성하는 것만으로 한 종류의 강유전체 물질로 강유전층(125)을 형성시키더라도 명확하게 멀티 비트로 구현할 수 있게 된다.
도 7은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 대한 바람직한 다른 실시예의 개략적인 구성을 나타낸 도면이다.
도 7을 참조하면, 본 발명에 따른 멀티 비트 강유전체 메모리 소자(600)는 하부 전극(710), 메모리층(720) 및 상부 전극(730)을 구비한다. 여기서, 하부 전극(710)과 상부 전극(730)은 도 1에 도시된 멀티 비트 강유전체 메모리 소자(100)에 구비된 하부 전극(110)과 상부 전극(130)에 각각 대응된다.
메모리층(720)은 강유전층(725)와 절연물 패턴(721)을 구비하며, 강유전층(725)과 절연층(721)은 도 1에 도시된 멀티 비트 강유전체 메모리 소자(100)에 구비된 강유전층(125)와 절연층(121)에 각각 대응된다. 다만, 도 7에 도시된 멀티 비트 메모리 소자(700)에 구비된 메모리층(720)은 도 1에 도시된 멀티 비트 메모리 소자(100)에 구비된 메모리층(120)과 달리, 강유전층(725)의 상부에 절연물 패턴(721)이 형성된 점이 다르다. 그리고 도 7에 도시된 멀티 비트 메모리 소자(700)에 구비된 절연물 패턴(721) 역시, 도 7(a)에 도시된 바와 같이 제1두께(t1)를갖는 제1절연부(722)와 제2두께(t2)를 갖는 제2절연부(723)로 형성되거나, 도 7(b)에 도시된 바와 같이 각각이 독립적으로 분리된 절연물 패턴(721)로 형성될 수 있다. 도 7에 도시된 멀티 비트 강유전체 메모리 소자(700) 또한, 도 1에 도시된 멀티 비트 강유전체 메모리 소자(100)와 마찬가지로, 강유전층(725)에 서로 다른 전기장이 인가되어 멀티 비트로 구현될 수 있다.
도 7에 도시된 멀티 비트 메모리 소자(700)에 구비된 절연물 패턴(721)은 도 1에 도시된 멀티 비트 메모리 소자(100)에 구비된 절연층(121)과 마찬가지로 도 2 내지 도 4에 도시된 방법을 통해 형성할 수 있다.
이상에서, 도 1(a) 및 도 7(a)에 도시된 바와 같이, 두 종류의 두께를 갖는 절연물 패턴 또는 도 1(b) 및 도 7(b)에 도시된 바와 같이, 독립적으로 분리된 절연물 패턴을 구비한 멀티 비트 강유전체 메모리 소자(100, 700)에 대해서 도시하고 설명하였다. 그러나 절연물 패턴이 세 종류 이상의 두께를 갖도록 다양하게 변화시켜, 더 많은 정보를 저장할 수 있는 멀티 비트 강유전체 메모리 소자 구현할 수 있음은 물론이다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연층을 형성하는 일 방법의 수행과정을 나타내는 도면이다.
도 3은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연층을 형성하는 다른 방법의 수행과정을 나타내는 도면이다.
도 4는 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 구비되는 절연층을 형성하는 또 다른 방법의 수행과정을 나타내는 도면이다.
도 5는 본 발명에 따른 멀티 비트 강유전체 메모리 소자의 전압-분극 그래프를 나타낸 도면이다.
도 6은 본 발명에 따른 멀티 비트 강유전체 메모리 소자의 전압-커패시턴스 그래프를 나타낸 도면이다.
도 7은 본 발명에 따른 멀티 비트 강유전체 메모리 소자에 대한 바람직한 다른 실시예의 개략적인 구성을 나타낸 도면이다.

Claims (9)

  1. 하부 전극;
    상기 하부 전극 상에 형성된 상부 전극; 및
    상기 하부 전극과 상부 전극 사이에 배치되며, 강유전층과 상기 강유전층의 상부 및 하부 중 적어도 하나에 형성된 절연물 패턴을 구비하는 메모리층;을 포함하고,
    상기 각 절연물 패턴은 분리되어 독립적인 형태로 이루어진 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자.
  2. 하부 전극;
    상기 하부 전극 상에 형성된 상부 전극; 및
    상기 하부 전극과 상부 전극 사이에 배치되며, 강유전층과 상기 강유전층의 상부 및 하부 중 적어도 하나에 형성된 절연물 패턴을 구비하는 메모리층;을 포함하고,
    상기 절연물 패턴은 제1두께를 갖는 제1절연부와 상기 제1두께보다 작은 제2두께를 갖는 제2절연부를 포함하여 이루어진 절연층인 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 절연물은 SiO2, SiNx, SiONx, Al2O3, HfO2, ZrO2, Y2O3, HfAlO, HfSiO 및 ZrSiO 중에서 선택된 1종 이상으로 이루어진 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 강유전층은 Pb(Zr,Ti)O3(PZT), SrBi2Ta2O9(SBT), (Bi,La)4Ti3O12(BLT) 및 BiFeO3(BFO) 중에서 선택된 1종 이상으로 이루어진 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자.
  5. 하부 전극 상에 메모리층을 형성하는 단계; 및
    상기 메모리층 상에 상부 전극을 형성하는 단계;를 포함하며,
    상기 메모리층을 형성하는 단계는,
    제1두께를 갖는 제1절연부와 상기 제1두께보다 작은 제2두께를 갖는 제2절연부를 포함하여 이루어진 절연층을 형성하는 단계와,
    상기 절연층의 상부 또는 하부에 강유전층을 형성하는 단계를 포함하는 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자 제조방법.
  6. 제5항에 있어서,
    상기 절연층을 형성하는 단계는,
    제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2절연막을 형성하는 단계; 및
    상기 제2절연막의 일부 영역을 식각하는 단계;를 포함하는 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자 제조방법.
  7. 제6항에 있어서,
    상기 제1절연막과 상기 제2절연막은 식각 속도가 서로 다른 물질로 형성하는 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자 제조방법.
  8. 제6항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 제1절연막을 형성하는 단계와 상기 제2절연막을 형성하는 단계 사이에 식각 정지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자 제조방법.
  9. 제6항에 있어서,
    상기 절연층을 형성하는 단계는,
    상기 식각하는 단계 이후에 상기 제1절연막과 제2절연막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 멀티 비트 강유전체 메모리 소자 제조방법.
KR1020080136306A 2008-12-30 2008-12-30 멀티 비트 강유전체 메모리 소자 및 그 제조방법 KR101003452B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080136306A KR101003452B1 (ko) 2008-12-30 2008-12-30 멀티 비트 강유전체 메모리 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080136306A KR101003452B1 (ko) 2008-12-30 2008-12-30 멀티 비트 강유전체 메모리 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20100078140A KR20100078140A (ko) 2010-07-08
KR101003452B1 true KR101003452B1 (ko) 2010-12-28

Family

ID=42639407

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080136306A KR101003452B1 (ko) 2008-12-30 2008-12-30 멀티 비트 강유전체 메모리 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101003452B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101992953B1 (ko) 2018-10-12 2019-06-27 브이메모리 주식회사 전기장을 이용한 전류 경로 제어 방법 및 전자 소자
KR102218663B1 (ko) * 2019-06-27 2021-02-23 브이메모리 주식회사 전기장을 이용한 전류 경로 제어 방법 및 전자 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1326271A1 (en) 2000-09-18 2003-07-09 Tokyo Electron Limited Method for film formation of gate insulator, apparatus for film formation of gate insulator, and cluster tool
US6670248B1 (en) 2002-08-07 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Triple gate oxide process with high-k gate dielectric
JP2004079606A (ja) 2002-08-12 2004-03-11 Fujitsu Ltd 高誘電率膜を有する半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1326271A1 (en) 2000-09-18 2003-07-09 Tokyo Electron Limited Method for film formation of gate insulator, apparatus for film formation of gate insulator, and cluster tool
US6670248B1 (en) 2002-08-07 2003-12-30 Chartered Semiconductor Manufacturing Ltd. Triple gate oxide process with high-k gate dielectric
JP2004079606A (ja) 2002-08-12 2004-03-11 Fujitsu Ltd 高誘電率膜を有する半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20100078140A (ko) 2010-07-08

Similar Documents

Publication Publication Date Title
US11600691B2 (en) Memory cells comprising ferroelectric material and including current leakage paths having different total resistances
KR100657897B1 (ko) 전압 제어층을 포함하는 메모리 소자
JP4829502B2 (ja) 半導体記憶装置の製造方法
JP4763858B2 (ja) 半導体メモリの製造方法
CN102449763B (zh) 非易失性存储元件以及其制造方法
KR100268453B1 (ko) 반도체 장치 및 그것의 제조 방법
CN111180445B (zh) 铁电记忆体及其制造方法
KR20070043444A (ko) 나노 도트를 포함하는 저항성 메모리 소자 및 그 제조 방법
JP2005167064A (ja) 不揮発性半導体記憶装置
US7759713B2 (en) Ferroelectric tunneling element and memory applications which utilize the tunneling element
CN111584711B (zh) 一种rram器件及形成rram器件的方法
KR101021973B1 (ko) 비휘발성 기억소자 및 비휘발성 기억소자의 정보기록방법과정보판독방법
US6323512B1 (en) Nonvolatile ferroelectric capacitor and nonvolatile ferroelectric memory
KR100963132B1 (ko) 멀티비트 강유전체 기억소자
KR101003452B1 (ko) 멀티 비트 강유전체 메모리 소자 및 그 제조방법
JP2006344876A (ja) 不揮発性記憶素子とその製造方法
KR100647332B1 (ko) 저항 변환 물질을 포함하는 ｒｒａｍ
US8257984B2 (en) Ferroelectric capacitor and method of manufacturing the same
KR101385735B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
JP4124010B2 (ja) 強誘電体メモリおよびその製造方法
US20230099330A1 (en) Semiconductor device including ferroelectric layer and insulation layer with metal particles and methods of manufacturing the same
KR101006868B1 (ko) 멀티 비트 비휘발성 메모리 소자
CN114050163A (zh) 一种拓扑绝缘体非易失性存储器件及其制备方法
JP2004146551A (ja) Ｐｂ系ペロブスカイト強誘電体膜を有する固体電子装置及びその製造方法
KR100991378B1 (ko) 플라즈마 손상에 의한 강유전체 캐패시터의 유효 정전용량감소를 방지할 수 있는 강유전체 캐패시터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee