KR101006868B1 - 멀티 비트 비휘발성 메모리 소자 - Google Patents

멀티 비트 비휘발성 메모리 소자 Download PDF

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Abstract

본 발명은 간단한 공정으로 제작이 가능하면서 멀티 비트가 명확히 구현되는 멀티 비트 비휘발성 메모리 소자에 관한 것이다. 본 발명에 따른 멀티 비트 비휘발성 메모리 소자는 기판 상에 터널링 절연층, 전하 트랩층, 컨트롤 절연층 및 게이트 전극이 적층되어 형성된다. 그리고 터널링 절연층 및 컨트롤 절연층 중 적어도 하나의 절연층은 일부분이 나머지 부분과 서로 다른 두께를 갖도록 형성된다.

Description

멀티 비트 비휘발성 메모리 소자{Multi-bit nonvolatile memory device}
본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는, 멀티 비트 비휘발성 메모리 소자에 관한 것이다.
최근 정보통신 산업의 눈부신 발전으로 인하여 각종 메모리 소자의 수요가 증가하고 있다. 특히 휴대용 단말기, MP3 플레이어 등에 필요한 메모리 소자는 전원이 꺼지더라도 기록된 데이터가 지워지지 않는 비휘발성(nonvolatile)이 요구되고 있다. 비휘발성 메모리 소자는 전기적으로 데이터의 저장과 소거가 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에, 다양한 분야에서 그 응용이 증가하고 있다. 그러나 종래에 반도체를 이용하여 구성된 다이나믹 랜덤 액세스 메모리(dynamic RAM, DRAM)는 전원이 공급되지 않는 상황에서는 저장된 정보를 모두 잃어버리는 휘발성(volatile)의 특징을 가지므로 이를 대체할 비휘발성 메모리 소자의 연구가 수행되고 있다.
대표적인 비휘발성 메모리 소자는 전기적으로 격리된 플로팅 게이트를 갖는 플래시 메모리 소자(flash memory device)로서, 폴리실리콘(poly Si) 플로팅 게이트(floating gate)를 갖는 플래시 메모리 소자가 급속히 성장하였다. 그러나 대용 량 메모리에 대한 요구가 증대되면서 기존의 폴리실리콘 플로팅 게이트 구조의 플래시 메모리 소자는 스케일 다운(scale down)에 따라 용량 증가에 한계를 드러내고 있다. 이는 스케일 다운에 의한 터널링 산화막의 신뢰성 저하에 기인하는 것이다. 이를 개선하기 위하여, 현재 기존의 플래시 메모리 소자에 대한 연구가 활발히 이루어지고 있지만, 지금까지 2-비트 플래시 메모리 소자만으로는 만족할 정도의 성과가 보이지 않고 있는 실정이다.
결국, 소자의 크기를 감소시키지 않으면서 용량을 획기적으로 증가시키기 위해서는 멀티 비트 비휘발성 메모리 소자의 개발이 요구된다.
본 발명이 해결하고자 하는 기술적 과제는 간단한 공정으로 제작이 가능하면서 멀티 비트가 명확히 구현되는 멀티 비트 비휘발성 메모리 소자를 제공하는 것이다.
상기의 기술적 과제를 해결하기 위한 본 발명에 따른 멀티 비트 비휘발성 메모리 소자는 절연층을 구비하며, 상기 절연층의 일부분에 인가되는 전기장이 나머지 부분과 다르게 되도록, 상기 절연층은 일부분이 나머지 부분과 서로 다른 두께를 갖도록 형성된다.
상기의 기술적 과제를 해결하기 위한, 본 발명에 따른 멀티 비트 비휘발성 메모리 소자는 기판; 상기 기판 상에 형성된 터널링 절연층; 상기 터널링 절연층 상에 형성된 전하 트랩층; 상기 전하 트랩층 상에 형성된 컨트롤 절연층; 및 상기 컨트롤 절연층 상에 형성된 게이트 전극;을 구비하며, 상기 터널링 절연층 및 상기 컨트롤 절연층 중 적어도 하나의 절연층은 일부분이 나머지 부분과 서로 다른 두께를 갖도록 형성된다.
본 발명에 따르면, 컨트롤 절연층 또는 터널링 절연층의 일부를 식각하는 간단한 공정만을 통해, 동일 전압을 인가하더라도 두께에 따라 인가되는 전기장의 세기가 다르게 되어 멀티 비트를 구현할 수 있게 된다.
본 발명에 따른 멀티 비트 비휘발성 메모리 소자는 일부분이 나머지 부분과 서로 다른 두께를 갖는 절연층을 구비한다. 절연층의 일부분이 나머지 부분과 서로 다른 두께를 갖는다면, 절연층의 두께에 따라 인가되는 전기장이 다르게 되어 멀티 비트가 구현 가능하게 된다. 이러한 멀티 비트 비휘발성 메모리 소자는 플래시 메모리 소자(flash memory device), 강유전체 메모리 소자(ferroelectric memory device), 유기쌍안정성 메모리 소자(organic bistable memory device), 자기 메모리 소자(magnetic memory device), 저항변화 메모리 소자(resistive memory device), 상변화 메모리 소자(phase change memory device) 등과 같이 절연층을 구비하는 모든 비휘발성 메모리 소자에 적용 가능하다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 멀티 비트 비휘발성 메모리 소자의 바람직한 실시예에 대해 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 멀티 비트 비휘발성 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명에 따른 멀티 비트 비휘발성 메모리 소자(100)는 기판(110), 터널링 절연층(120), 전하 트랩층(130), 컨트롤 절연층(140) 및 게이트 전극(150)을 구비한다.
기판(110)은 소스 영역과 드레인 영역이 형성되어 있는 실리콘 기판일 수 있다.
터널링 절연층(120)은 기판(110) 상에 형성되며, 산화실리콘(SiO2)과 같은 절연 물질로 이루어질 수 있다. 산화실리콘은 실리콘 기판을 이용할 경우 실리콘 기판을 열산화하는 방법으로 형성할 수 있다.
전하 트랩층(130)은 터널링 절연층(120) 상에 형성되며, 전하가 트랩 및 디트랩되는 영역으로서, 전하의 트랩 및 디트랩으로 인해 메모리 특성을 나타내게 된다. 전하 트랩층(130)은 폴리 실리콘, 절연물질, 나노입자 등으로 이루어질 수 있다. 절연물질은 산화하프늄(HfO2), 산화루테늄(RuO2), 산화티타늄(TiO2), 산화탄탈룸(Ta2O5), 산화아연(ZrO2), 산화란타늄(La2O3)와 같은 전이금속 산화물이나 페로브스카이트 등이 이용될 수 있다. 그리고 나노입자는 일함수가 큰 금속 나노점(nanodot), 금속 산화물 나노점 또는 화합물 반도체 나노점일 수 있다. 금속 나노점은 금(Au), 텅스텐(W), 백금(Pt)과 같은 금속으로 형성될 수 있으며, 금속 산화물 나노점은 산화철(Fe2O3), 산화아연(ZnO)과 같은 산화금속으로 형성될 수 있으며, 화합물 반도체 나노점은 수은텔르라이드(HgTe), 카드뮴텔르라이드(CdTe)와 같은 화합물 반도체로 형성될 수 있다.
컨트롤 절연층(140)은 전하 트랩층(130) 상에 형성되며, 도 1에 도시된 바와 같이 제1두께(t1)를 갖는 제1절연부(141)와 제1두께(t1)보다 큰 제2두께(t2, t1<t2) 를 갖는 제2절연부(142)를 갖도록 형성된다. 컨트롤 절연층(140)은 제2두께(t2)를 갖는 절연층을 전하 트랩층(130) 상에 형성한 후, 일부 영역(141)을 식각함으로써 형성시킬 수 있다. 컨트롤 절연층(140) 형성시 이용되는 식각은 초미세 선폭을 갖도록 하는 것이 아니고, 프로세스 윈도우(process window)가 넓으므로, 컨트롤 절연층(140)은 기존의 리쏘그라피 기술과 식각기술로서 용이하게 형성할 수 있다. 그리고 컨트롤 절연층(140)은 산화하프늄(HfO2)과 같은 산화실리콘(SiO2)보다 유전율이 큰 물질로 이루어질 수 있다.
게이트 전극(150)은 컨트롤 절연층(140) 상에 형성되며, 백금(Pt)과 같은 전도성 물질로 이루어진다.
이하에서는 도 1에 도시된 멀티 비트 비휘발성 메모리 소자(100)가 멀티 비트가 구현 가능함에 대해 설명한다.
전하 트랩층(130)에 전하가 비어 있는 상태를 초기 상태라 하고, 멀티 비트 비휘발성 메모리 소자(100)가 초기 상태일 때를 "0"이라 정의한다.
그리고 기판(110)을 접지한 상태에서 게이트 전극(150)에 전압을 인가하여, 전하 트랩층(130)에 전하를 트랩시킨다. 이때 컨트롤 절연층(140)의 제1절연부(141)의 두께(t1)가 제2절연부(142)의 두께(t2)보다 작으므로, 제1절연부(141)가 제2절연부(142)에 비해 큰 전기장이 인가된다. 이는 터널링 절연층(120)에도 영향을 미치게 되어, 제1절연부(141)의 하부에 위치한 터널링 절연층 부분이 제2절연부(142)의 하부에 위치한 터널링 절연층 부분보다 큰 전기장이 인가된다. 따라서 게이트 전극(150)에 인가되는 전압의 크기를 적절히 조절하면, 제1절연부(141)의 하부에 위치한 터널링 절연층 부분을 통해서는 전하가 터널링 되지만, 제2절연부(142)의 하부에 위치한 터널링 절연층 부분을 통해서는 전하가 터널링 되지 않게 된다.
즉, 제1절연부(141)의 하부에 위치한 터널링 절연층 부분을 통해서만 전하가 터널링되도록 하는 전압인 제1전압(V1)을 게이트 전극(150)에 인가하면, 참조번호 131로 표시된 나노입자에만 전하가 트랩되고, 참조번호 132로 표시된 나노입자에는 전하가 트랩되지 않는다. 이와 같이 일부의 나노입자(131)에만 전하가 트랩된 상태를 "1"이라고 정의한다.
그리고 제1전압(V1)보다 큰 전압을 게이트 전극(150)에 인가하면, 제1절연부(141) 하부에 위치하는 터널링 절연층 부분 뿐만 아니라, 제2절연부(142) 하부에 위치하는 터널링 절연층 부분을 통해서도 전하가 터널링 된다. 즉 터널링 절연층(120)의 모든 부분을 통해 전하가 터널링되도록 하는 전압인 제2전압(V2)을 게이트 전극에 인가하면, 참조번호 131로 표시된 나노입자 뿐만 아니라 참조번호 132로 표시된 나노입자에도 전하가 트랩된다. 이와 같이 전하 트랩층(130)에 존재하는 모든 나노입자(131, 132)에 전하가 트랩된 상태를 "2"라고 정의한다.
결국 본 발명에 따른 멀티 비트 비휘발성 메모리 소자(100)는 초기 상태에서 게이트 전극(150)에 제1전압(V1)을 인가하여 "1"을 프로그래밍하거나, 제2전압(V2)을 인가하여 "2"를 프로그래밍하는 것이 가능하다. 그리고 "0", "1" 및 "2" 상태는 각각 전하 트랩층(130)에 트랩된 전하의 양이 다르므로, 이를 통해 프로그래밍된 정보를 판독할 수 있게 된다. 따라서 컨트롤 절연층(140)의 일부를 기존의 리쏘그라피 기술을 이용하여 식각하는 간단한 공정만을 통해, 멀티 비트를 구현할 수 있게 되므로, 소자의 크기를 줄이지 않으면서 대용량의 메모리 소자를 구현하는 것이 가능하게 된다.
<제조예>
먼저, p-형 실리콘 기판을 아세톤, 메탄올, JTB-111 및 탈이온수(DI water)를 이용하여 세척한 후, 희석된 불산(HF:DI water=1:100) 용액을 이용하여 자연 산화막(native oxide)을 제거한다. 그리고 실리콘 기판을 열산화(oxidation) 공정(900℃, 1분)을 통해 실리콘 기판 상에 터널링 절연막으로 이용될 산화실리콘(SiO2)막을 5nm의 두께로 형성한다.
그리고 산화실리콘막 상에 금 나노입자를 형성한다. 금 나노입자는 polystyrene-block-poly(4-vinyl pyridine)을 사용하여 형성한다. 이때 금 나노입자의 평균 크기는 5nm이고, 밀도는 2.2×1011cm-2이다.
그리고 금 나노입자 상에 컨트롤 절연층으로 이용될 산화하프늄(HfO2)막을 형성한다. 산화하프늄막은 원자층증착법(atomic layer deposition, ALD)을 이용하여, 120nm 정도의 두께로 형성한다. 그리고 산화하프늄막의 일부분을 패터닝하고 식각한다. 이때 식각된 부분의 두께는 60nm 정도이다. 그리고 산화하프늄막의 결함을 제거하기 위하여 질소(N2) 분위기에서 급속열처리(rapid thermal annealing, RTA)(800℃, 5초)한다.
그리고 게이트 전극으로 이용될 백금(Pt)을 100nm 정도 증착한 후, 계면의 결함과 트랩된 전하를 제거하기 위하여, 환원성 분위기에서 400℃에서 30분 동안 열처리한다.
상기의 방법으로 제조된 멀티 비트 비휘발성 메모리 소자(100)의 기판(110)을 접지하고, 게이트 전극(150)에 더블스윕전압(forward and reverse sweep voltage)을 인가하여, 획득한 커패시턴스-전압 그래프로부터 스윕전압(sweep voltage)에 따른 플랫밴드 전압(flatband voltage, VFB)의 그래프를 도 2에 도시하였다. 참조번호 210으로 표시된 그래프가 순방향(forward) 스윕전압에 따른 플랫밴드 전압을 나타내는 그래프이고, 참조번호 220으로 표시된 그래프가 역방향(reverse) 스윕전압에 따른 플랫밴드 전압을 나타내는 그래프이다.
도 2를 참조하면, 10V 이하에서는 순방향과 역방향 스윕전압에 무관하게 비슷한 플랫밴드 전압을 가진다. 그러나 10V 이상으로 스윕전압이 증가하게 되면, 순방향 스윕전압에 따른 플랫밴드 전압과 역방향 스윕전압에 따른 플랫밴드의 차이가 발생하게 된다. 이는 게이트 전극(150)에 10V 이상의 전압을 인가하면, 컨트롤 절연층(140)의 제1절연부(141)의 하부에 위치하는 터널링 절연층 부분을 통해 전하가 터널링 되어 참조번호 131로 표시된 나노입자에 전하가 트랩되기 때문이다.
그리고 17V 이상으로 스윕전압이 증가하면, 축적영역(accumulation region)에서 반전영역(inversion region) 방향으로 트랩되는 전하의 양이 급속히 증가하여 순방향 스윕전압에 다른 플랫밴드 전압이 급격하게 증가하게 된다. 이는 게이트 전극(150)에 17V 이상의 전압을 인가하면, 컨트롤 절연층(140)의 제2절연부(142)의 하부에 위치하는 터널링 절연층 부분을 통해서도 전하가 터널링 되어, 즉 모든 터널링 절연층(120)을 통해 전하가 터널링 되어 모든 나노입자(131, 132)에 전하가 트랩되기 때문이다.
결국, 도 2에 도시된 그래프로부터, 본 발명에 따른 멀티 비트 비휘발성 메모리 소자(100)는 게이트 전극(150)의 전압에 따라 전하 트랩층(140)에 트랩되는 전하의 양이 다르게 되어, 멀티 비트가 구현 가능하게 됨을 알 수 있다.
한편, 스윕전압에 따른 커패시턴스-전압 히스테리시스(C-V hysteresis)의 변화 그래프를 도 3에 도시하였다. 커패시턴스-전압 히스테리시스는 메모리 윈도우(memory window)를 나타내는 것이다. 도 3에 도시된 바와 같이, 최대의 히스테리시스의 값은 4.5V 정도로서, 이는 멀티 비트 소자를 제작할 때 충분한 크기의 메모리 윈도우 값에 해당한다.
이상에서, 제1두께(t1)를 갖는 제1절연부(141)와 제2두께(t2)를 갖는 제2절연부(142)로 이루어진 컨트롤 절연층(140)을 통해 3-비트를 구현하는 소자(100)에 대해서 설명하였다. 그러나 컨트롤 절연층(140)의 두께를 더욱 다양하게 변화시키면, 3-비트 이상의 멀티 비트를 구현하는 것이 가능함은 물론이다.
또한, 도 1에서는 제1두께(t1)를 갖는 제1절연부(141)와 제2두께(t2)를 갖는 제2절연부(142)로 이루어진 컨트롤 절연층(140)을 구비한 멀티 비트 비휘발성 메모 리 소자(100)에 대해서 도시하였으나 이에 한정되는 것은 아니다. 터널링 절연층(120) 역시 두께를 다르게 형성한다면, 두께에 따라 터널링 절연층(120)에 인가되는 전기장의 세기가 변화되므로 컨트롤 절연층(140)의 두께를 다르게 형성한 것과 마찬가지로 멀티 비트를 구현할 수 있게 된다. 그리고 컨트롤 절연층(140)과 터널링 절연층(120)의 두께를 모두 변화시키는 경우도 멀티 비트를 구현할 수 있음은 물론이다. 다만, 터널링 절연층(120)의 두께는 일반적으로 수 nm 정도로 두껍지 않으므로, 상대적으로 두꺼운 두께로 형성하는 것이 가능한 컨트롤 절연층(140)의 두께를 조절하는 것이 공정상 용이하다.
그리고 도 1에서는 비휘발성 메모리 소자 중 나노입자를 플로팅 게이트로 이용하는 플래시 메모리 소자에 대해서 도시하고 설명하였으나, 상술한 바와 같이, 절연층을 구비하는 다른 비휘발성 메모리 소자인 강유전체 메모리 소자, 유기쌍안정성 메모리 소자, 자기 메모리 소자, 저항변화 메모리 소자, 상변화 메모리 소자 등에도 적용하여 멀티 비트로 구현하는 것이 가능하다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.
도 1은 본 발명에 따른 멀티 비트 비휘발성 메모리 소자에 대한 바람직한 일 실시예의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명에 따른 멀티 비트 비휘발성 메모리 소자의 스윕전압에 따른 플랫밴드 전압(flatband voltage, VFB)의 그래프를 도시한 도면이다.
도 3은 본 발명에 따른 멀티 비트 비휘발성 메모리 소자의 스윕전압에 따른 커패시턴스-전압 히스테리시스(C-V hysteresis)의 변화 그래프를 도시한 도면이다.

Claims (6)

  1. 기판 상에 터널링 절연층, 전하 트랩층, 컨트롤 절연층 및 게이트 전극을 순차 형성하는 단계를 포함하고,
    상기 터널링 절연층을 형성하는 단계 및 상기 컨트롤 절연층을 형성하는 단계 중 적어도 하나의 단계는 절연층을 형성한 후 상기 절연층의 일부를 식각하여 수행함으로써,
    상기 터널링 절연층 및 상기 컨트롤 절연층 중 적어도 하나의 절연층은 일정한 제1두께를 갖는 제1절연부와 상기 제1두께보다 큰 일정한 제2두께를 갖는 제2절연부를 갖도록 형성하여,
    상기 제1절연부와 제2 절연부에 인가되는 전기장이 다른 특성을 이용해 멀티 비트를 구현하는 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자 제조방법.
  2. 기판;
    상기 기판 상에 형성된 터널링 절연층;
    상기 터널링 절연층 상에 형성된 전하 트랩층;
    상기 전하 트랩층 상에 형성된 컨트롤 절연층; 및
    상기 컨트롤 절연층 상에 형성된 게이트 전극;을 포함하며,
    상기 터널링 절연층 및 상기 컨트롤 절연층 중 적어도 하나의 절연층은 일정한 제1두께를 갖는 제1절연부와 상기 제1두께보다 큰 일정한 제2두께를 갖는 제2절연부를 갖도록 형성되어, 상기 제1절연부와 제2 절연부에 인가되는 전기장이 다른 특성을 이용해 멀티 비트를 구현하는 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 전하 트랩층은 나노입자를 포함하여 이루어진 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 나노입자는 금속 나노점, 금속 산화물 나노점 및 화합물 반도체 나노점 중에서 선택된 1종 이상으로 이루어진 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 컨트롤 절연층은 산화실리콘(SiO2)보다 유전율이 큰 물질로 이루어진 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 컨트롤 절연층은 산화하프늄(HfO2)으로 이루어진 것을 특징으로 하는 멀티 비트 비휘발성 메모리 소자.
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KR19980055963A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 플로팅 게이트 제조 방법
JPH11284087A (ja) 1998-03-31 1999-10-15 Sanyo Electric Co Ltd 不揮発性半導体記憶装置及びその製造方法

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