JP2010531048A - 電子素子用電子ブロック層 - Google Patents
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- H01L29/51—Insulating materials associated therewith
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Abstract
Description
本願は、2007年5月1日に出願された米国特許出願第11/743,085号(特許文献1)に基づく優先権を主張し、これは、2007年3月19日に出願された米国特許出願第11/688,087号(特許文献2)の一部継続であり、これは、2006年12月20日に出願された米国特許出願第11/641,956号(特許文献3)の一部継続であり、その全体が本願明細書において参照により援用されている。また、本願は、2007年5月23日に出願された米国仮特許出願第60/931,488号(特許文献4)に基づく優先権を主張する。
1つの実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層と制御誘電体層との間に電荷蓄積層を含み、誘電体材料を含む誘電体層(例えば、電荷ブロック層)は、制御誘電体層に隣接している。誘電体材料の少なくとも第1の成分の量は、誘電体層の厚さにわたって所定の方法で変化する。
当然のことながら、本願明細書に示され記載された特定の実施は例示であり、またさもなくば、決して本発明の範囲を限定することを意図しない。実際には、簡潔さのために、半導体装置を製造する従来のエレクトロニクスおよびシステム(およびシステムの個々の操作要素のうちの要素)の他の機能的な態様は、本願明細書に詳細に記載されていない場合もある。
用語「隣接する」、「上」、「を覆って」および「上に横たわる」が、1つの層と他の層との関係について記載するために本願明細書で使用され、互いに直接に接触した層、および1つ以上の中間層によって別々に隔離された層を含むように広く解釈されるように意図される。同様に、用語「間」は、2つの他の層間に直接ある層、または2つの他の層から一定間隔で離されるが2つの層の間に介在する層を含むように広く解釈されることが意図される。
本発明の実施形態は、フラッシュメモリ素子を含む不揮発性メモリ素子などの電子素子について以下の小区分でもたらされる。さらに、多状態メモリ素子などのメモリ素子の向上についての実施形態が記載されている。これらの実施形態は、例示の目的でもたらされるものであり、限定ではない。本願明細書に記載された実施形態は、いかなる方法によって組み合わせられてもよい。さらなる操作可能で、構造的な実施形態は、本願明細書の記載から当業者に明らかとなる。これらの追加の実施形態は、本発明の範囲および趣旨の範囲内である。
図1に示すように、ソースコンタクト104は、接地電位などの電位に結合されている。ドレインコンタクト106は、他の信号に結合されている。ソース領域112およびドレイン領域116は交換可能であり、それらの相互接続は逆にされてもよいことに留意するべきである。
ゲートコンタクト118は、当該技術分野で公知の蒸着法によって形成されてもよい。スパッタリングや熱蒸発などの物理的気相成長法(PVD)技術、化学気相蒸着法(CVD)または原子層成長法(ALD)が、ゲートコンタクト118の蒸着に適することができる。
(1)メモリプログラム/消去ウィンドウの向上を達成することができる。本願明細書で使用されるように、プログラム/消去(P/E)ウィンドウは、プログラム状態のしきい値状態と消去状態のしきい値状態との電圧差である。ゲートスタック120’’で、メモリ素子100は、12.8V以上のP/Eウィンドウで消去することができる(例えば、−6Vまで)。例示的な実施形態では、P/Eウィンドウは、約8Vから約16Vの範囲である(例えば、約9V〜約14V、約10V〜約13Vの範囲、または約9V、約10V、約11V、約12Vまたは約13Vの値を有する)。P/Eウィンドウは、+/−20VのP/E制限で、トンネル誘電体層202の6nmへのスケーリングで、14.2Vの大きさであってもよく、3ビットまたは4ビットのメモリセル用などの多状態メモリ電圧要件に近づく。
(2)P/Eウィンドウは、100,000P/Eサイクル後に顕著なドリフトを示さなくてもよい。
(3)電荷は、12VのP/Eウィンドウで電荷蓄積層204内に保持されてもよく、より重要なことには、100,000P/Eサイクルは、電荷保持特性を低下しなくてもよい。
例示的な実施形態では、電荷蓄積層204は金属ドットを含み、電荷ブロック層206はHfO2 であり、制御誘電体層208はAl2 O3 である。図9Aは、エネルギー(eV)対電荷ブロック層206(HfO2 )および制御誘電体層208(Al2 O3 )の組み合わせ制御誘電体についての厚さ(nm)のシミュレーションプロット900を示す。図9Bは、電流(A/cm2 )対電場(V/cm)のシミュレーションプロット920を示す。プロットは、HfO2 のみを含む組み合わせ制御誘電体についてのプロット線902、Al2 O3 のみを含む組み合わせ制御誘電体についてのプロット線904を含む。プロット線902、904の両方について、バリアの低下は示されていない。図9A、9Bのデータは、金属とAl2 O3 の界面でHfO2 の薄い層を含むことが、桁違いに電子トンネル電流を低減することができることを示す。これは、HfO2 層の厚さが1nm未満であっても当てはまる。
図10A〜10Cは、図2に示すゲートスタック120に類似する例示的なゲートスタックに関するプロット1000、1010、1020を示す。図10Bに示すように、消去電圧は、ほぼ−3.7Vであり、プログラミング電圧は、13VのP/Eウィンドウの合計に対しておよそ9.3Vである。
図19Aのプロット1900は、Hfx Si1-x O2 /SiO2 /Hfx Si1-x O2 の組成の電荷ブロック層/制御誘電体層/電荷ブロック層の構造にわたって、様々な電界強度について最適のHf含有量(x)を示す。データ線1902、1904、1906、1908は、それぞれ、15mV/cm、20mV/cm、25mV/cm、30mV/cmの電界強度に相当する。7nmの対応する酸化物の厚さ(EOT)について、最適膜組成は、20mV/cmの電界強度で、概略で、Hf2/3 Si1/3 O2 (4.5nm)/SiO2 (5nm)/Hf2/3 Si1/3 O2 (4.5nm)である。
メモリ素子は、任意の数のメモリセルを有していてもよい。従来のシングルビットメモリセルでは、メモリセルは、2つの情報蓄積状態のうちの1つを、「オン」状態または「オフ」状態と仮定する。「オン」または「オフ」の二値状態は、1ビットの情報を定義する。その結果、nビットのデータを蓄積することができる従来のメモリ素子は、(n)個の別個のメモリセルを必要とする。
様々な例示的な実施形態によれば、多状態メモリセル/素子についての多重しきい値電圧レベルは、電気的に絶縁されたナノ粒子(図8に示すなどの)または例えば図7に示す接触または非接触金属(または、シリコン)層によって、電荷蓄積層204内に設けられてもよい。
電荷蓄積層は、トンネル誘電体層2008上に形成されてもよい。例えば、図2、6に示すように、トンネル誘電体層202を覆って電荷蓄積層204が形成されてもよい。例示的な実施形態では、トンネル誘電体層202上に電荷蓄積層204が直接形成される。他の実施形態では、図3に示すバリア層302などの、トンネル誘電体層202上に形成された中間層上に電荷蓄積層204が形成されている。
コントロールゲートはゲートスタック2016を覆って形成されてもよい。例えば、図2に示すように、ゲートコンタクト118は、ゲートスタック120の制御誘電体層208を覆って形成されている。図6に示すように、ゲートコンタクト118は、ゲートスタック120’’の第2の電荷ブロック層402を覆って形成されている。ゲートコンタクト118は、従来の蒸着技術または他の技術によってゲートスタック120、120’’上に形成されてもよい。
不揮発性メモリ素子内の2層または3層制御誘電体などの多層制御誘電体を使用することが開示されている。多層制御誘電体は、酸化アルミニウム(Al2 O3 )、酸化ハフニウム(HfO2 )などの高k誘電体材料の組み合わせ、および/または酸化ハフニウムアルミニウム(HfAlOx )のハイブリッド膜を含んでいてもよく、式中、xは、正の整数、例えば、1、2、3、4などである。
例えば、Al2 O3 の制御誘電体層および制御誘電体層とコントロールゲートとの間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が、開示されている。HfO2 の層は、大きな過度の消去電圧をもたらす可能性がある消去操作の間、メモリ素子のコントロールゲートからトンネル電流を抑制することができる。
例えば、Al2 O3 の制御誘電体層および制御誘電体と電荷蓄積層との間のHfO2 などのハフニウム含有化合物層を含むメモリ素子用の2層制御誘電体層が開示されている。HfO2 の層は、操作プログラミング中に、メモリ素子の電荷蓄積層からコントロールゲートへのトンネル電流を抑制することができる。
例示的な実施形態では、例えば、Gd2 O3 、Yb2 O3 、Dy2 O3 、Nb2 O5 、Y2 O3 、La2 O3 、ZrO2 、TiO2 、Ta2 O5 、SrTiO3 、Bax Sr1-x TiO3 、Zrx Si1-x Oy 、Hfx Si1-x Oy 、Hfx Si1-x O2-y Ny 、Alx Zr1-x O2 またはPr2 Oなどの様々な高k誘電体材料が電荷ブロック層に使用されてもよい。
本発明の様々な実施形態を前述したが、当然のことながら、これらは例示のみの目的で提示されるものであり限定ではない。当該技術分野の当業者にとっては、本発明の精神および範囲を逸脱することなく、形状および細部において種々の変更をなし得ることは自明である。したがって、本発明の広さおよび範囲は、前述したいずれの例示の実施形態によっても限定されず、後述する特許請求の範囲およびその均等物によってのみ規定されるものである。
Claims (47)
- メモリ素子のゲートスタックであって、
誘電体層上の電荷蓄積層と、
前記電荷蓄積層上の第1の誘電体層と、
前記第1の誘電体層上の高k誘電体材料を含む第2の誘電体層と、
を備えるメモリ素子のゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記電荷蓄積層は、局部性電荷蓄積層を備えるゲートスタック。 - 請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、複数のナノ結晶を含むゲートスタック。 - 請求項2記載のゲートスタックにおいて、
前記局部性電荷蓄積層は、窒化物層を備えるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層の誘電率より高い誘電率を有するゲートスタック。 - 請求項5記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、約15nm以下であり、前記第2の誘電体層の厚さは、約10nm以下であるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、ハフニウムを含むゲートスタック。 - 請求項7記載のゲートスタックにおいて、
前記第2の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数であり、yは正数であるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層は、HfO2 を含むゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層の誘電体材料の少なくとも第1の成分の量は、その厚さにわたって所定の方法で変化するゲートスタック。 - 請求項11記載のゲートスタックにおいて、
前記誘電体材料は、第1の成分と第2の成分とを含み、前記第1の成分と前記第2の成分との比は、前記第2の誘電体層の厚さにわたって所定の方法で変化するゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、複数の層を備えるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第1の誘電体層に隣接する第3の誘電体層をさらに備え、
前記第1の誘電体層は、前記第2の誘電体層と前記第3の誘電体層との間に配置されるゲートスタック。 - 請求項14記載のゲートスタックにおいて、
前記第3の誘電体層の誘電率は、前記第1の誘電体層の誘電率より大きいゲートスタック。 - 請求項14記載のゲートスタックにおいて、
前記第3の誘電体層は、前記第1の誘電体層と前記電荷蓄積層との間に配置されるゲートスタック。 - 請求項16記載のゲートスタックにおいて、
前記第3の誘電体層は、ハフニウムを含むゲートスタック。 - 請求項17記載のゲートスタックにおいて、
前記第3の誘電体層は、HfO2 、HfAlO3 、HfSiO2 、Hf1-x Alx Oy 、Hf1-x Six Oy 、Hf1-x Six O2-y Ny から構成される群から選択されたハフニウム含有化合物を含み、式中、xは0〜1の正数、yは正数であるゲートスタック。 - 請求項16記載のゲートスタックにおいて、
前記電荷蓄積層は、複数のナノ結晶を含むゲートスタック。 - 請求項16記載のゲートスタックにおいて、
前記メモリ素子は、約8ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。 - 請求項20記載のゲートスタックにおいて、
前記メモリ素子は、約9ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。 - 請求項21記載のゲートスタックにおいて、
前記メモリ素子は、約10ボルトより大きなプログラム/消去ウィンドウを有するゲートスタック。 - 請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、Al2 O3 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。 - 請求項16記載のゲートスタックにおいて、
前記第1の誘電体層は、SiO2 を含み、前記第2の誘電体層および前記第3の誘電体層は、HfO2 を含むゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層は、前記第1の誘電体層と前記メモリ素子のゲートコンタクトとの間に配置されるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第1の誘電体層の厚さは、前記第2の誘電体層の厚さの約200%以下であるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第1の誘電体層を通るトンネル電流は、SiO2 における2.5×107 V/cmの電界強度と等しい電界強度で約10-4A/cm2 未満であるゲートスタック。 - 請求項1記載のゲートスタックにおいて、
前記第2の誘電体層上の金属を含むゲートコンタクトをさらに備えるゲートスタック。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、ハフニウム含有化合物を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する誘電体材料を含む誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記誘電体層の厚さにわたって所定の方法で変化するものである誘電体層と、
を備えるメモリ素子のゲートスタック。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の、厚さが約5nm以下である電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を含む電荷ブロック層と、
を備えるメモリ素子のゲートスタック。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接し、誘電体材料を備える電荷ブロック層と、を備え、
前記制御誘電体層の厚さは、前記電荷ブロック層の厚さの約200%以下であるメモリ素子のゲートスタック。 - メモリ素子であって、
ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、基板上のゲートスタックであって、
前記コントロールゲートに隣接する第1の誘電体層と、
前記第1の誘電体層とトンネル誘電体層との間の電荷蓄積層と、
前記第1の誘電体層に隣接する誘電体材料を含む第2の誘電体層であって、前記誘電体材料の少なくとも第1の成分の量は、前記第2の誘電体層の厚さにわたって所定の方法で変化するものである第2の誘電体層と、を備えるゲートスタックと、
を備えるメモリ素子。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と、SiO2 を含む制御誘電体層との間の電荷蓄積層と、
前記制御誘電体層に隣接する高k誘電体材料を含む高k誘電体層と、
を備えるメモリ素子のゲートスタック。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
第1の誘電率を有する第1の誘電体材料を含む前記電荷蓄積層に隣接する第1の誘電体層と、
第2の誘電率を有する第2の誘電体材料を含む第1の誘電体層に隣接する第2の誘電体層と、
第3の誘電率を有する第3の誘電体材料を含む前記第2の誘電体層に隣接する第3の誘電体層と、を備え、
前記第1の誘電率および前記第3の誘電率は、前記第2の誘電率より大きいメモリ素子のゲートスタック。 - メモリ素子用のゲートスタックを作製する方法であって、
トンネル誘電体層上に電荷蓄積層を形成するステップと、
電荷蓄積層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に誘電体材料を含む電荷ブロック層を形成し、前記電荷ブロック層の厚さにわたって前記誘電体材料の少なくとも第1の成分の量を変化させるステップと、
を含む方法。 - メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域上のトンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
前記電荷ブロック層上のコントロールゲートと、
を備えるメモリ素子。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と、
前記トンネル誘電体層上の窒化物層と、
前記窒化物層上の制御誘電体層と、
前記制御誘電体層上の電荷ブロック層と、
を備えるメモリ素子のゲートスタック。 - メモリ素子を形成する方法であって、
基板上にトンネル誘電体層を形成するステップと、
前記トンネル誘電体層上に窒化物層を形成するステップと、
前記窒化物層上に制御誘電体層を形成するステップと、
前記制御誘電体層上に電荷ブロック層を形成するステップと、
前記電荷ブロック層上にコントロールゲートを形成するステップと、
を含む方法。 - フラッシュメモリ素子のメモリセルであって、
電荷蓄積層と、
前記電荷蓄積層に隣接する第1の誘電体層と、
前記第1の誘電体層に隣接する第2の誘電体層と、を備え、
前記メモリセルが、約8ボルトより大きいプログラム/消去ウィンドウを有するフラッシュメモリ素子のメモリセル。 - メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと前記制御誘電体層との間の電荷ブロック層と、
前記制御誘電体層とトンネル誘電体層との間の電荷蓄積層と、を備えるゲートスタックと、
を備えるメモリ素子。 - メモリ素子であって、
ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域と、を備える基板と、
コントロールゲートに隣接する、前記基板上のゲートスタックであって、
前記コントロールゲートと誘電体層との間のハフニウム含有化合物を含む層と、
前記誘電体層と第2の誘電体層との間の窒化物層と、を備えるゲートスタックと、
を備えるメモリ素子。 - メモリ素子のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
制御誘電体層に隣接する電荷ブロック層と、
を備えるメモリ素子のゲートスタック。 - マルチビットメモリセル用のゲートスタックであって、
トンネル誘電体層と制御誘電体層との間の窒化物層と、
前記制御誘電体層に隣接する電荷ブロック層と、を備え、
少なくとも2つの物理的に異なる電荷蓄積領域内の窒化物層内に電荷が蓄積されるマルチビットメモリセル用のゲートスタック。 - メモリ素子であって、
基板と、
前記基板のソース領域と、
前記基板のドレイン領域と、
前記ソース領域と、前記ドレイン領域との間のチャンネル領域と、
前記チャンネル領域に隣接する基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、
前記制御誘電体層を覆うコントロールゲートと、
を備えるメモリ素子。 - メモリ素子のゲートスタックであって、
メモリ素子の基板を覆うトンネル誘電体層と、
前記トンネル誘電体層を覆う電荷蓄積層と、
前記電荷蓄積層を覆う電荷ブロック層と、
前記電荷ブロック層を覆う制御誘電体層と、を備え、
コントロールゲートは、前記制御誘電体層を覆うメモリ素子のゲートスタック。 - メモリ素子を形成する方法であって、
基板を覆ってトンネル誘電体層を形成するステップと、
前記トンネル誘電体層を覆って電荷蓄積層を形成するステップと、
前記電荷蓄積層を覆って電荷ブロック層を形成するステップと、
前記電荷ブロック層を覆って制御誘電体層を形成するステップと、
前記制御誘電体層を覆ってコントロールゲートを形成するステップと、
を含む方法。
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