JP5635518B2 - 電子素子の電子ブロック層 - Google Patents

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Description

本発明は、メモリ素子に関し、より詳細には、フラッシュメモリ素子に関する。
（関連出願の相互参照）
本願は、その全体が本願明細書において参照により援用されている、２００９年２月２０日に出願された米国特許出願第１２／３９０，２７５号（特許文献１）および２００８年１０月８日に出願された米国特許出願第１２／２４７，９１７号（特許文献２）の優先権を主張する。米国特許出願第１２／３９０，２７５号（特許文献１）は、米国特許出願第１２／２４７，９１７号（特許文献２）の一部継続出願であり、米国特許出願第１２／２４７，９１７号（特許文献２）は、２００７年１２月１２日に出願された国際特許出願第ＰＣＴ／ＵＳ２００７／０８７１６７号（特許文献３）の一部継続出願であり、２００７年５月２３日に出願された米国仮特許出願第６０／９３１，４８８号（特許文献４）および２００７年５月１日に出願された米国特許出願第１１／７４３，０８５号（特許文献５）の優先権を主張し、米国特許出願第１１／７４３，０８５号（特許文献５）は、２００７年３月１９日に出願された米国特許出願第１１／６８８，０８７号（特許文献６）の一部継続出願であり、米国特許出願第１１／６８８，０８７号（特許文献６）は、２００６年１２月２０日に出願された米国特許出願第１１／６４１，９５６号（特許文献７）の一部継続出願である。
フラッシュメモリ素子などの不揮発性メモリ素子は、電力が供給されない場合であっても情報を保存することができるメモリ素子である。フラッシュメモリ素子は、「コントロールゲート」から分離された電荷蓄積層に情報を保存する。電荷蓄積層に電子を蓄積し、電荷蓄積層から電子を放出させることによって、メモリ素子をプログラムし消去するように、コントロールゲートに電圧が印加される。
電荷蓄積層からコントロールゲートを絶縁するために、制御誘電体が使用される。制御誘電体は、電荷蓄積層とコントロールゲートとの間の電荷フローをブロックすることが望ましい。高ｋ誘電体層が、効率的な電荷ブロック層として働きうる。高ｋ誘電体層は、フラッシュメモリ素子を４０ｎｍ未満にダウンスケーリングできるように、ＳａｍｓｕｎｇのＴＡＮＯＳ素子などのフラッシュメモリ素子用の制御誘電体層として使用されてきた。制御誘電体層は、通常で、２０ｎｍ未満の厚さを有するＡｌ2 Ｏ3 の単層であってもよい。しかし、Ａｌ2 Ｏ3 は、電荷移動を完全にはブロックせず、低電位ウィンドウでプログラムおよび消去飽和をもたらす。
改善された電荷ブロック特性を備えた改善された長寿命の不揮発性メモリ素子が必要である。さらに、メモリセルあたり２ビット以上の情報を保存することができる多状態メモリ素子がある。動作のプログラム／消去電位ウィンドウが比較的広く、セル当たり複数のビットを蓄積可能な改善された多状態メモリ素子が必要である。
米国特許出願第１２／３９０，２７５号 米国特許出願第１２／２４７，９１７号 国際特許出願第ＰＣＴ／ＵＳ２００７／０８７１６７号 米国仮特許出願第６０／９３１，４８８号 米国特許出願第１１／７４３，０８５号 米国特許出願第１１／６８８，０８７号 米国特許出願第１１／６４１，９５６号 米国特許第６，５８６，７８５号 米国特許出願第１１／１４７，６７０号 米国特許出願第１１／４９５，１８８号 米国特許第５，７６８，１９２号 米国特許出願第１１／５０６，７６９号 米国特許第５，５８３，８１２号 米国特許第５，７６８，１９２号 米国公開特許出願第２００４／０１３０９４１号
Appl. Phys. Lett., 92, 132907, 2008
本願明細書において、既存のデバイスおよび方法より利点をもたらしうる不揮発性メモリ素子のゲートスタックが記載される。
第１の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層上の電荷蓄積層と、電荷蓄積層上の高ｋ誘電体材料を含む第１の誘電体層と、第１の誘電体層上のＳｉＯ2 を含む第２の誘電体層と、第２の誘電体層上のＳｉＮを含む第３の誘電体層と、第３の誘電体層上のＳｉＯ2 を含む第４の誘電体層と、第４の誘電体層上の高ｋ誘電体材料を含む第５の誘電体層と、を備える。
第２の実施形態によれば、ゲートスタックは、トンネル誘電体層上の局部的電荷トラップを含む電荷蓄積層と、電荷蓄積層上のＳｉＯ2 を含む第１の誘電体層と、第１の誘電体層上のＳｉＮを含む第２の誘電体層と、第２の誘電体層上のＳｉＯ2 を含む第３の誘電体層と、第３の誘電体層上の高ｋ誘電体材料を含む第４の誘電体層と、を備える。
第３の実施形態によれば、ゲートスタックは、トンネル誘電体層上のナノ結晶を含む電荷蓄積層と、電荷蓄積層上にあり、ハフニウムを含む第１の電荷ブロック層と、第１の電荷ブロック層上の第１の酸化物層を含む制御誘電体層、第１の酸化物層上の窒化物層、および窒化物層上の第２の酸化物層を含む制御誘電体層と、制御誘電体層上にあり、ハフニウムを含む第２の電荷ブロック層と、を備える。
第４の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層上の局部的電荷トラップを含む電荷蓄積層と、電荷蓄積層上の第１の誘電率を有する第１の酸窒化物を含む第１の誘電体層と、第１の誘電体層上の第２の誘電率を有する酸化物を含む第２の誘電体層と、第２の誘電体層上の第３の誘電率を有する第２の酸窒化物を含む第３の誘電体層と、を備え、第１および第３の誘電率が、第２の誘電率より大きい。
第５の実施形態によれば、メモリ素子のゲートスタックは、トンネル誘電体層上の窒化物を含む電荷蓄積層と、電荷蓄積層上の酸化物層を含む第１の誘電体層と、第１の誘電体層上の酸窒化物を含む第２の誘電体層と、を備え、第２の誘電率が第１の誘電率より大きく、メモリ素子の電荷保持が、２５０℃の温度で２４時間にわたって、約８５％以上である。
第６の実施形態によれば、メモリ素子のゲートスタックが、トンネル誘電体層上のポリシリコンを含む電荷蓄積層と、電荷蓄積層上の第１の誘電率を有する第１の酸窒化物を含む第１の誘電体層と、第１の誘電体層上の第２の誘電率を有する酸化物を含む第２の誘電体層と、第２の誘電体層上の第３の誘電率を有する第２の酸窒化物を含む第３の誘電体層と、を備え、第１および第３の誘電率が第２の誘電率より高く、メモリ素子の電荷保持が、２５０℃の温度で２４時間にわたって、約８５％以上である。
メモリ素子のゲートスタックを作製する方法が、基板上にわたってトンネル誘電体層を形成するステップと、トンネル誘電体層上にわたって局部的電荷トラップを含む電荷蓄積層を形成するステップと、電荷蓄積層上にわたって第１の酸化物を含む第１の誘電体層を形成するステップと、第１の誘電体層上にわたって第２の酸化物を含む第２の誘電体層を形成するステップと、第２の誘電体層上にわたって第３の酸化物を含む第３の誘電体層を形成するステップと、第１の酸化物および第３の酸化物の少なくとも１つから酸窒化物を形成するステップと、を含む。酸窒化物を形成するステップは、１つの実施形態によれば、約９００℃以下の温度でアンモニア中で第１の酸化物および第３の酸化物の少なくとも１つをアニールすることを含んでもよく、または、酸窒化物を形成するステップは、別の実施形態によれば、第１の酸化物および第３の酸化物の少なくとも１つを窒素プラズマに露出することを含んでもよい。
メモリ素子の断面図を示す。 １つの実施形態によるメモリ素子のゲートスタックの断面図を示す。 １つの実施形態によるメモリ素子のゲートスタックの断面図を示す。 いくつかの実施形態による、誘電体層によってもたらされる電子トンネル現象に対するエネルギー障壁を示す略図である。 いくつかの実施形態による、誘電体層によってもたらされる電子トンネル現象に対するエネルギー障壁を示す略図である。 他の実施形態によるメモリ素子のゲートスタックの断面図を示す。 他の実施形態によるメモリ素子のゲートスタックの断面図を示す。 １つの実施形態による接触電荷蓄積層を示す。 別の実施形態による非接触電荷蓄積層を示す。 さまざまな実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。 さまざまな実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな実施形態による、１つ以上の電荷ブロック層を有するさまざまなゲートスタック用プログラム／消去ウィンドウに関するプロットを示す。 さまざまな例示的なゲートスタックを含むメモリ素子の電荷保持に関するプロットを示す。 さまざまな例示的なゲートスタックを含むメモリ素子の電荷保持に関するプロットを示す。 別の実施形態によるメモリ素子のゲートスタックの断面図を示す。 １つ以上の電荷ブロック層がないゲートスタックと、電荷ブロック層を有する改善されたゲートスタックとを比較し、電荷トラップ層として窒化物層を使用したゲートスタックの消去時間（ｘ軸）対フラットバンド電圧（ｙ軸）のプロットを示す。 図１３の改善されたゲートスタックを使用した、プログラムおよび消去サイクルの数（ｘ軸）対フラットバンド電圧（ｙ軸）のプロットを示す。 図１３の改善されたゲートスタックを使用する室温電荷保持マッピング時間（ｘ軸）対フラットバンド電圧（ｙ軸）のグラフを示す。 いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組み合わせ制御誘電体層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 いくつかの実施形態による、組成勾配を有する電荷ブロック層に関するシミュレーションプロットを示す。 １つの実施形態による、メモリ素子などの電子素子を形成する方法のフローチャートを示す。 多層制御誘電体を含むメモリ素子のゲートスタックの別の実施形態の断面図である。 高ｋ誘電体層が４ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態においてプログラミングおよび消去動作から得られた容量−電圧曲線である。 高ｋ誘電体層が４ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態においてプログラミングおよび消去動作から得られた容量−電圧曲線である。 高ｋ誘電体層が２ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態においてプログラミングおよび消去動作から得られた容量−電圧曲線である。 高ｋ誘電体層が２ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態においてプログラミングおよび消去動作から得られた容量−電圧曲線である。 高ｋ誘電体層が４ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態の電荷保持テストから得られた容量−電圧曲線である。 高ｋ誘電体層が４ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態の電荷保持テストから得られた容量−電圧曲線である。 高ｋ誘電体層が２ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態の電荷保持テストから得られた容量−電圧曲線である。 高ｋ誘電体層が２ｎｍのＨｆＯ2 である図２１のゲートスタックの実施形態の電荷保持テストから得られた容量−電圧曲線である。 高ｋ誘電体層が２ｎｍのＨｆＯ2 である、プログラミング（上位データセット）状態および消去（下位データセット）状態の両方の時間にわたった図２１のゲートスタックの実施形態の電荷保持を示す。 多層制御誘電体を含むメモリ素子のゲートスタックの別の実施形態の断面図である。 図２１のゲートスタックの別の実施形態の断面図である。
図面において、同じ参照番号は、同一または機能的に類似した要素を示す。さらに、参照番号の一番左の数字は、概して、その参照番号が最初に表れる図面を示している。
（序論）
当然のことながら、本願明細書に示され記載された特定の実施例は例示的なものであり、本発明の範囲を限定することを意図したものではないことを認識するべきである。実際には、簡潔に示すために、従来の電子機器、製造、半導体素子、およびシステム（およびシステムの個々の動作コンポーネントのコンポーネント）の他の機能的な態様は、本願明細書に詳細に記載されていない場合もある。
当然のことながら、本願明細書でなされる空間的な説明（例えば、「上方」、「下方」「上向き」「下向き」「上部」、「下部」など）は、説明を目的としたものにすぎず、本願明細書に記載されたデバイスは、任意の方向または方法で空間的に配設されうることを理解するべきである。
「隣接」、「上」、「上にわたって」、および「上に横たわる」という用語は、ある層と別の層との関係について記載するために本願明細書において使用される場合、互いに直接接触した層、および１つ以上の介在層によって間隔を空けて設けられた層とを含むように広く解釈されることが意図される。同様に、「間」という用語は、２つの他の層の間に直接ある層、または２つの他の層から間隔を空けて設けられるが、２つの層の中間にある層を含むように広く解釈されることが意図される。
（メモリ素子の実施形態）
フラッシュメモリ素子を含む不揮発性メモリ素子などの電子素子に関して、以下のサブセクションにおいて、本発明の実施形態が提供される。さらに、多状態メモリ素子などの向上されたメモリ素子に関する実施形態が記載されている。これらの実施形態は、説明を目的として提供されるものであって、限定的なものではない。本願明細書に記載する実施形態は、任意の方法で組み合わせられてもよい。当業者であれば、本願明細書の記載からさらなる使用可能な構造的な実施形態が明らかになるはずである。これらの追加の実施形態は、本発明の範囲および趣旨の範囲内である。
従来の電荷蓄積層のメモリセルまたは構造が、適切な時間期間、メモリ構造のソース、ドレイン、およびコントロールゲートノードに適切な電圧を印加することによってプログラムされる。それによって、チャネル領域から電荷蓄積層に電子がトンネルするか、または（例えば、チャネルホットエレクトロンを介して）注入され、それによって電荷蓄積層が「帯電」される。電荷蓄積層に蓄積された電荷は、メモリトランジスタを論理「１」または「０」に設定する。メモリ構造がエンハンスメントトランジスタ構造またはデプレッショントランジスタ構造を含むかどうかによって、電荷蓄積層が正に帯電されるか、または電子（負電荷）を含む場合、メモリセルは、読み出し動作中に伝導するか、または伝導しない。電荷蓄積層が中性（または正に帯電される）または負電荷がない場合、メモリセルは、ゲート電圧の適切な選択によって読み出し動作中に伝導する。伝導状態または非伝導状態は、適切な論理レベルとして出力される。「消去」は、電子を電荷蓄積層から（または正孔を電荷蓄積層へ）（すなわち、電荷トラップ層）移動させるプロセスである。「プログラミング」は、電荷蓄積層上に電子を移動させるプロセスである。
金属または半導体ナノ結晶（化学気相成長法や物理気相成長法などのプロセスを使用して形成されたコロイド量子ドットまたは量子ドットなど）または高ｋ誘電体マトリックスに埋め込まれた非導電性窒化物系電荷トラップ層を使用して不揮発性メモリ素子の性能および電荷保持特性を向上することは、５０ｎｍの技術ノードを超えて、従来の不揮発性メモリのスケーリング制限を克服し、かつ高信頼性のマルチビット動作を完全に可能にするために重要でありうる。
図１は、１つの例示的な実施形態によるメモリ素子１００の詳細な断面図を示す。図１に示すように、メモリ素子１００は、基板１０２上に形成される。メモリ素子１００は、ソース領域１１２と、チャネル領域１１４と、ドレイン領域１１６と、コントロールゲートまたはゲートコンタクト１１８と、ゲートスタック１２０と、ソースコンタクト１０４と、ドレインコンタクト１０６とを含む。ソース領域１１２、チャネル領域１１４、およびドレイン領域１１６は、トランジスタ構成に概して類似して構成される。ゲートスタック１２０は、チャネル領域１１４上に形成される。別称としてコントロールゲートまたはゲート電極と呼ばれることもあるゲートコンタクト１１８が、ゲートスタック１２０上に形成される。
メモリ素子１００は、一般に、電荷蓄積層を有する従来のメモリに対して、前述したように動作する。しかし、電荷蓄積層メモリ素子１００は、ゲートスタック１２０を含む。ゲートスタック１２０は、メモリ素子１００に電荷蓄積層を設け、以下にさらに記載するように、さらなる特徴を与える。メモリ素子１００がプログラムされる場合、ゲートスタック１２０の電荷蓄積層に電子が移動し、この電荷蓄積層によって電子が蓄積される。ゲートスタック１２０は、任意のタイプの電荷蓄積層または電荷蓄積媒体を含んでもよい。例示的な電荷蓄積層について、以下に記載する。
この実施形態において、基板１０２は、半導体タイプの基板であって、少なくともチャネル領域１１４にＰ形またはＮ形導電性のいずれかを有するように形成される。ゲートコンタクト１１８、ソースコンタクト１０４、およびドレインコンタクト１０６は、メモリ素子１００に電気的接続性をもたらす。ソースコンタクト１０４は、ソース領域１１２と接触させて形成される。ドレインコンタクト１０６は、ドレイン領域１１６と接触させて形成される。ソース領域１１２およびドレイン領域１１６は、通常、チャネル領域１１４とは異なる導電性を有する基板１０２のドープされた領域である。
図１に示すように、ソースコンタクト１０４は、接地電位などの電位に結合される。ドレインコンタクト１０６は、別の信号に結合される。ソース領域１１２およびドレイン領域１１６は交換可能であり、それらの相互接続は逆にされてもよいことに留意するべきである。
図２は、１つの例示的な実施形態によるゲートスタック１２０の断面図を示す。図２において、ゲートスタック１２０は、トンネル誘電体層２０２と、電荷蓄積層２０４と、電荷ブロック層２０６と、制御誘電体層２０８とを含む。図２の実施例において、トンネル誘電体層２０２は、メモリ素子１００の基板１０２のチャネル領域１１４上に形成される。電荷蓄積層２０４は、トンネル誘電体層２０２上に形成される。電荷ブロック層２０６は、電荷蓄積層２０４上に形成される。制御誘電体層２０８は、電荷ブロック層２０６上に形成される。図２に示すように、ゲートコンタクト１１８は、制御誘電体層２０８上に形成される。あるいは、電荷ブロック層２０６は、制御誘電体層２０８上に形成されてもよく、ゲートコンタクト１１８は、図１１に示すように、電荷ブロック層２０６上に形成されてもよい。例示的な実施形態において、１つ以上のさらなる材料層が、ゲートスタック１２０の層を分離してもよく、および／または、基板１０２および／またはゲートコンタクト１１８からゲートスタック１２０を分離してもよいことに留意するべきである。
電荷蓄積層２０４は、前述したように、メモリ素子１００のプログラムされた状態を示すように正電荷または負電荷を蓄積する。電荷蓄積層２０４は、前述した材料または別の既知の材料を含んでもよい。プログラミング中、ゲートコンタクト１１８に印加される電圧が、チャネル領域１１４からトンネル誘電体層２０２を通って電荷蓄積層２０４に電子をトンネルさせる（例えば、またはホットエレクトロン注入により）電場を生成する。電荷蓄積層２０４に蓄積された結果的に生じる負電荷は、メモリ素子１００のしきい値電圧をシフトする。電圧がゲートコンタクト１１８から取り除かれた後でさえ、電荷は、電荷蓄積層２０４に残る。消去プロセス中、逆帯電した電圧がゲートコンタクト１１８に印加されて、電荷蓄積層２０４からトンネル誘電体層２０２を通って基板１０２に電子を放出してもよく、または、チャネル１１４からトンネル誘電体層２０２を通って（またはチャネルホットホールを介して）電荷蓄積層２０４に正孔を引き寄せてもよい。制御誘電体層２０８は、電荷ブロック層２０６からゲートコンタクト１１８を絶縁する。
ゲートコンタクト１１８は、導電性材料から形成されることが好ましい。例えば、ゲートコンタクト１１８は、多結晶シリコン（ポリシリコン）から形成されてもよい。別の実施例において、ゲートコンタクト１１８は、例えば、１つ以上の遷移金属などの１つ以上の金属を含む金属または材料から形成されてもよい。ゲートコンタクト１１８に適したものでありうる例示的な遷移金属として、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、およびＨｇが挙げられるが、これらに限定されるものではない。１つの例示的な実施形態によれば、ゲートコンタクト１１８は、ＴａＮから形成されてもよい。
一般に、ゲートコンタクト１１８の厚さは、約５ｎｍ〜約５，０００ｎｍの範囲のものである。その厚さは、約１０ｎｍ〜約５００ｎｍの範囲にあることが好ましい。１つの例示的な実施形態によれば、ゲートコンタクト１１８は、複数の副層を含んでいてもよい。各副層は、異なる導電性材料で形成されてもよい。
ゲートコンタクト１１８は、当業者に既知の気相成長技術によって形成されてもよい。スパッタリングや熱蒸着などの物理気相成長法（ＰＶＤ）技術、化学気相成長（ＣＶＤ）または原子層成長法（ＡＬＤ）が、ゲートコンタクト１１８の堆積に適したものでありうる。
電荷蓄積層２０４は、任意のタイプの電荷蓄積媒体を含んでいてもよい。電荷蓄積層２０４は、複数の別個の電荷蓄積素子を含む局部的電荷蓄積層であることが好ましい。別個の電荷蓄積素子は、窒化物層内に見られるものなどの１つ以上の局部的電荷トラップ、あるいは半導電性、金属性、または誘電性のナノ粒子（量子ドット）であってもよい。例えば、電荷蓄積層２０４は、ルテニウム（Ｒｕ）などの高い仕事関数（例えば、４．５ｅＶより大きい）の金属から形成され、好ましくは、約５ｎｍ未満のサイズを有するナノ結晶を含んでいてもよい。このようなナノ結晶は、当業者に知られているように、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）または物理気相成長法（ＰＶＤ）などのさまざまなプロセスによって、トンネル誘電体層２０２上に堆積されてもよい。電荷蓄積層２０４はまた、トンネル誘電体層２０２上に堆積された、予め形成されたコロイド金属または半導体または誘電体量子ドット（ナノ結晶）を含んでもよい。例えば、このような材料は、その全体が本願明細書において参照により援用されている、米国特許第６，５８６，７８５号（特許文献８）、米国特許出願第１１／１４７，６７０号（特許文献９）、米国特許出願第１１／４９５，１８８号（特許文献１０）に記載されるようなスピンコーティング、スプレーコーティング、プリンティング、化学アセンブリ、ポリマー自己集合を使用するナノインプリントなどの方法によって堆積されてもよい。電荷蓄積層２０４はまた、接触金属または半導体導電層、非接触金属または半導体導電層、非導電性窒化物系または他のタイプの絶縁電荷トラップ層、導電素子が配置された非導電性酸化物層（例えば、ＳｉＯ2 ）（例えば、シリコンアイランド）、ドープされた酸化物層などを含んでもよい。窒化物を含む電荷蓄積層のさらなる記載に関しては、その全体が本願明細書において参照により援用されている、米国特許第５，７６８，１９２号（特許文献１１）を参照されたい。１つの例示的な実施形態によれば、メモリセルのワード線方向に沿った断面で見た場合、電荷蓄積層はＵ字形状を有してもよい。
ルテニウム（または他の金属または合金）などの金属量子ドットが電荷蓄積材料に使用される場合、トンネル誘電体層２０２の表面が、金属移動に対する改善された障壁を設けるために変更されてもよい。例えば、図３に示すように、ゲートスタック１２０’は、トンネル誘電体層２０２と電荷蓄積層２０４との間でトンネル誘電体層２０２上に形成された障壁層３０２を含んでもよい。障壁層３０２は、例えば、窒化物（Ｓｉ3 Ｎ4 ）または酸窒化ケイ素（ＳｉＯx Ｎy 、式中、ｘおよびｙは正数、０．８、１．５など）であるなどの窒素含有化合物、アルミナ（Ａｌ2 Ｏ3 ）などの他の適切な障壁層を含みうる。障壁層３０２は、金属移動効果が最小限に抑えられうるようにトンネル誘電体層２０２の表層構造を変える。障壁層３０２が窒素化合物から形成される場合、窒素含有層は、トンネル誘電体層２０２（例えば、ＳｉＯ2 であってもよい）に、窒素または「窒素含有」化合物を添加すること（例えば、「窒化」）によって形成されてもよい。例示的な実施形態において、窒素または窒素含有化合物は、低圧ＣＶＤ（ＬＰＣＶＤ）または超高真空ＣＶＤ（ＵＨＶＣＶＤ）などの化学気相成長法（ＣＶＤ）プロセスを使用して、トンネル誘電体層２０２上に堆積されてもよい。窒素含有層は、トンネル誘電体層２０２と直接接触していてもよい。
障壁層３０２のＵＨＶＣＶＤは、一般に、よりゆっくり生じるため、ＬＰＣＶＤより制御可能であり、したがって、成長速度は、より厳密に調整され得る。窒素含有層は、シラン（または、ジクロロシランやジシランなどの他のシリコン源前駆体）およびアンモニア（または、プラズマイオン化窒素、Ｎ2 ＯまたはＮＯなどの他の窒素種）のようなガスの反応、またはアンモニア（または、プラズマイオン化窒素、Ｎ2 ＯまたはＮＯなどの他の窒素種）などの反応ガスへの表面反応の結果として形成されてもよい。ある不活性ガスおよび酸素含有ガスの共流と組み合わせて、ジクロロシランおよびアンモニアガスが、窒素含有層の成長に使用されてもよい。障壁層３０２は、トンネル誘電体層２０２に電荷蓄積層２０４の金属ナノ粒子／量子ドットが浸透することを妨げ、その結果、漏出をもたらす可能性があるトンネル誘電体層２０２の汚染が回避される。
障壁層３０２の厚さは、窒化物構造に含まれたキャリアトラップが、形成される半導体素子の電荷蓄積の態様を支配しないことを確保するように構成されることが好ましい。例示的な実施形態において、障壁層３０２の所望の厚さは、約１０オングストローム未満である。さらなる実施形態において、所望の厚さは、約５オングストローム以下であってもよい。トンネル誘電体層２０２と障壁層３０２との相対的な厚さは、電気性能および金属移動障壁機能を最適化するために調整されうる。障壁層３０２の厚さは、少なくとも、障壁層３０２によってトンネル誘電体層２０２の一般に一定の被覆率を確保することが要求される厚さである。障壁層３０２の厚さは、少なくとも約１オングストロームであることが好ましい。酸窒化ケイ素が障壁層３０２として利用される例示的な実施形態において、酸窒化ケイ素内の窒素濃度は、例えば、約５％より大きくてもよい。酸窒化ケイ素に含まれる窒素のパーセント濃度は、金属量子ドット（電荷蓄積層２０４内にある場合）からの金属移動に対する窒素層の障壁機能と、窒化物濃度によるトラップの含有との間のトレードオフが調整されるように制御されうる。
１つの例示的な実施形態において、トンネル誘電体層２０２はＳｉＯ2 であり、基板１０２はシリコンである。制御誘電体層２０８は、例えば、Ａｌ2 Ｏ3 やＳｉＯ2 などの単一成分の酸化物から形成されてもよい。ＳｉＯ2 は、電子トンネル現象に対する高エネルギー障壁をもたらすため、制御誘電体層２０８として有益でありうると考えられる（例えば、図４Ｂを参照）。また、ＳｉＯ2 は、電荷トラップをほとんど含んでおらず、層内に存在するこれらの電荷トラップは十分に深いため、素子の電荷保持を妨げないと考えられる。別の実施形態によれば、制御誘電体層２０８は、多成分酸化物などの多成分材料から形成されてもよい。１つの実施形態によれば、多成分酸化物はケイ酸塩であってもよい。例示的なケイ酸塩は、ＨＦx Ｓｉ1-x Ｏy 、Ａｌx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、およびＨｆx Ａｌy Ｓｉz Ｏを含み、式中、ｘは０〜１の正数であり、ｙおよびｚは正数である。
制御誘電体層２０８の厚さは、約２０ｎｍ以下であることが好ましい。制御誘電体層の厚さは、次世代のメモリ素子がより小さい横寸法へとスケーリングされるために重要であると考えられる。メモリセルのチャネル長および素子幅が約３０ｎｍ未満に低減するため、コントロールゲートが電荷蓄積層への結合を維持できるように、誘電体層の厚さをチャネル長未満に低減することが望ましい。１つの例示的な実施形態によれば、制御誘電体層２０８の厚さは約１５ｎｍ以下である。また、制御誘電体層２０８の厚さは約１０ｎｍ以下であってもよい。好ましい実施形態によれば、制御誘電体層２０８の厚さは約５ｎｍ以下である。例えば、制御誘電体層２０８の厚さは、約４ｎｍ以下、約３ｎｍ以下、約２ｎｍ以下、または約１ｎｍ以下であってもよい。また、制御誘電体層２０８の厚さが、少なくとも、下地層の一般に一定の被覆率を確保するのに要求される厚さであることが好ましい。したがって、制御誘電体層２０８の厚さは、少なくとも、約０．１ｎｍであることが好ましい。
好ましくは、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約２００％以下である。より好ましくは、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約１５０％以下である。例えば、１つの例示的な実施形態によれば、電荷ブロック層２０６の厚さは約４ｎｍであり、制御誘電体層２０８の厚さは約５ｎｍであり、または電荷ブロック層２０６の厚さの約１２５％である。他の例示的な実施形態において、制御誘電体層２０８の厚さは、電荷ブロック層２０６の厚さの約１２５％以下であるか、または電荷ブロック層２０６の厚さの約１００％以下である。また、制御誘電体層２０８の厚さが電荷ブロック層２０６の厚さ未満であってもよいと考えられる。
１つの例示的な実施形態において、電荷ブロック層２０６は、高ｋ誘電体材料から形成される。本願明細書における開示のために、高ｋ誘電体材料は、ＳｉＯ2 より高い誘電率（例えば、３．９）を有する。電荷ブロック層２０６の高ｋ誘電体材料は、例えば、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＨｆＳｉＯ2 、ＺｒＯ2 、Ｈｆ1-x Ａｌx Ｏy （式中、ｘは０〜１の正数で、ｙは正数である）や、ＨｆＡｌＯ3 などの、好ましくは、ＨｆＯ2 、またはＨｆ1-x Ａｌx Ｏy （式中、ｘは０〜１の正数で、ｙは正数である）や、ＨｆＡｌＯ3 であってもよい。さらなる実施形態において、電荷ブロック層２０６は、例えば、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ａｌx Ｚｒ1-x Ｏ2 またはＰｒ2 Ｏなどの他の高ｋ誘電体材料から形成されてもよい。
例示的な実施形態において、電荷ブロック層２０６は、制御誘電体層２０８より高い誘電率を有する。例えば、１つの実施形態において、制御誘電体層２０８は、誘電率がおよそ９のＡｌ2 Ｏ3 であり、電荷ブロック層２０６は、堆積された場合、誘電率が約２５未満、例えば、約２２のＨｆＯ2 である。別の実施形態において、制御誘電体層２０８は、誘電率がおよそ４のＳｉＯ2 であり、電荷ブロック層はＨｆＯ2 である。
図４Ａ〜図４Ｃは、低誘電率の誘電体層（例えば、制御誘電体層２０８）に隣接するより高い誘電率の誘電体層（例えば、電荷ブロック層２０６）を含むことで、トンネル抵抗がどのように改善するかを概略的に示すプロット４００、４１０、４２０を含む。図４Ａのプロット４００は、より高い誘電率（例えば、ＨｆＯ2 ）を有する誘電体層のエネルギー障壁（ｅＶ）を単独で示し、図４Ｂのプロット４１０は、低誘電率（例えば、ＳｉＯ2 ）を有する誘電体層のエネルギー障壁を単独で示す。低ｋ誘電体層（ＳｉＯ2 ）は、高ｋ誘電体層（ＨｆＯ2 ）よりトンネル現象に対してより高いエネルギー障壁をもたらすが、高ｋ誘電体層（ＨｆＯ2 ）は、より広い障壁をもたらす。図４Ｃのプロット４２０は、高ｋ誘電体層（例えば、ＨｆＯ2 ）が低ｋ誘電体層（例えば、ＳｉＯ2 ）に隣接して配置される場合、トンネル障壁の大きさの改善を示す。したがって、トンネル電流が低減されてもよい。高ｋ誘電体および低ｋ誘電体の任意の組み合わせが、電荷ブロック層２０６および制御誘電体層２０８に適切でありうる。好ましくは、前述したように、電荷ブロック層２０６は、より高い誘電率（例えば、より低い障壁高さ）を有し、制御誘電体層２０８は、より低い誘電率（例えば、より高い障壁高さ）を有する。
１つの例示的な実施形態において、電荷ブロック層２０６は、電荷ブロック層２０６の厚さにわたって、組成、バンドギャップ値、および／または誘電率の勾配を含んでもよい。勾配は、電荷ブロック層２０６の第１の表面（例えば、電荷蓄積層２０４に隣接した電荷ブロック層２０６の表面）から電荷ブロック層２０６の第２の表面（例えば、制御誘電体層２０８に隣接する電荷ブロック層２０６の表面）へ増減してもよい。
例えば、組成の勾配を有する電荷ブロック層２０６は、誘電体材料を含んでもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層２０６の厚さにわたって変動するものであってもよい。好ましくは、誘電体材料は、高ｋ誘電体材料である。成分の量は、電荷ブロック層２０６の厚さにわたって線形的、非線形的、または段階的に変動してもよい。好ましくは、成分の量は、制御誘電体層２０８の付近で最少であり、電荷ブロック層２０６の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。１つの例示的な実施形態によれば、組成の勾配を有する電荷ブロック層２０６は、多成分誘電体材料から形成される。例えば、電荷ブロック層２０６は、Ｈｆx Ａｌ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、Ｂａx Ｓｒ1-x ＴｉＯy 、またはＡｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分（例えば、ハフニウム）および第２の成分を含んでもよく、前述した成分と第２の成分との比は、１つの例示的な実施形態によれば、電荷ブロック層２０６の厚さにわたって変動してもよい。多成分誘電体材料は、窒素を含んでもよい。例えば、多成分誘電体材料は、１つの例示的な実施形態によれば、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy であってもよい。組成の勾配を有する電荷ブロック層２０６は、電荷蓄積層２０４と制御誘電体層２０８との間、または制御誘電体層２０８とメモリ素子１００のゲートコンタクト１１８との間に配置されてもよい。
別の例示的な実施形態において、電荷ブロック層２０６は、複数の材料の層を含む。図５は、例えば、３層を含む電荷ブロック層２０６を示す。この例示的な実施形態によれば、電荷ブロック層２０６は、電荷蓄積層２０４に最も近い第１の層２１０と、第２の（中間）層２１２と、第３の層２１４（電荷蓄積層２０４から最も遠い）とを含む。１つの実施形態によれば、電荷蓄積層２０４に最も近い層は、比較的高いバンドギャップ材料から形成される一方で、電荷蓄積層２０４から遠い層は、次第に低くなるバンドギャップを有する材料から形成される。これは、比較的より高いバンドギャップ材料が、より低いバンドギャップ材料より、粒子間のより少ないトンネル現象を可能にするため、電荷蓄積層２０４が絶縁粒子（例えば、ナノ粒子、量子ドット）を含む場合に望ましいことがある。ＳｉＯ2 、Ａｌ2 Ｏ3 、ＨｆＡｌＯ3 は、比較的高いバンドギャップを有する例示的な材料である。当業者であれば認識するように、別の実施形態は、電荷蓄積層２０４に最も近く、比較的低いバンドギャップ材料から形成される層と、電荷蓄積層２０４から遠く、次第により高くなるバンドギャップを有する材料から形成される層とを含む。
電荷ブロック層２０６についての例示的な３層の実施形態によれば、第１の層２１０はＡｌ2 Ｏ3 であってもよく、第２の（中間）層２１２はＨｆＡｌＯ3 であってもよく、第３の層２１４はＨｆＯ2 （比較的低いバンドギャップを有する）であってもよい。電荷ブロック層２０６についての例示的な２層の実施形態において、第１の層（電荷蓄積層２０４に最も近い）はＳｉＯ2 であってもよく、第２の層はＨｆＯ2 であってもよく、比較的高い誘電率（効果的な電荷ブロックのために）および低いバンドギャップを有する。前述したように、制御誘電体層２０８は、Ａｌ2 Ｏ3 またはＳｉＯ2 などの材料であってもよい。
１つの例示的な実施形態において、電荷ブロック層２０６はドープされてもよい。例えば、電荷ブロック層２０６は、希土類金属、遷移金属、シリコン、酸素、または窒素などのドーパント材料でドープされてもよい。１つの例示的な実施形態によれば、電荷ブロック層２０６は、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎｙであってもよい。窒素は、堆積後窒化処理によって導入されてもよい。例えば、Ｈｆ1-x Ｓｉx Ｏ2 層は、ＮＨ3 、Ｎ2 Ｏ、またはＮＯを含む環境でアニールされて、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy 層を形成してもよい。
１つの例示的な実施形態において、電荷ブロック層２０６は、約１０ｎｍ未満、例えば、約５ｎｍ未満、例えば、約２ｎｍ未満など、比較的薄くなるように形成されて、電荷ブロック層２０６の高誘電体材料によって電子のトラップを低減する。好ましくは、電荷ブロック層２０６は、下地層の一般に一定の被覆率を確保するのに十分な厚さを有する。例えば、電荷ブロック層２０６の厚さは、少なくとも０．１ｎｍであってもよい。好ましくは、電荷ブロック層２０６の厚さは、少なくとも０．５ｎｍである。
図６は、１つの例示的な実施形態によるゲートスタック１２０’’の別の断面図を示す。図６のゲートスタック１２０’’の構成は、図６において、ゲートスタック１２０’’が、制御誘電体層２０８上に形成された第２の電荷ブロック層４０２をさらに含む点を除き、一般に図２に類似している。図６において、ゲートコンタクト１１８は、第２の電荷ブロック層４０２上に形成される。１つの例示的な実施形態において、第２の電荷ブロック層４０２は、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、Ｈｆ1-x Ａｌx Ｏy （式中、ｘは０〜１の正数、ｙは正数である）、例えば、ＨｆＡｌＯ3 、Ｈｆ1-x Ｓｉx Ｏ2 、Ｈｆ1-x Ｓｉx Ｏ2-y Ｎy など、好ましくはＨｆＯ2 などの高ｋ誘電体材料から形成される。第２の電荷ブロック層４０２は、第１の電荷ブロック層２０６に対して前述した材料の任意のものから形成されてもよく、単層構成（材料の均一性または勾配）または多層構成のように、同様に構成されてもよい。
第２の電荷ブロック層４０２が組成の勾配を含む１つの例示的な実施形態によれば、第２の電荷ブロック層４０２は、誘電体材料を含んでもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層４０２の厚さにわたって変動してもよい。好ましくは、誘電体材料は、高ｋ誘電体材料である。成分の量は、第２の電荷ブロック層４０２の厚さにわたって、線形的、非線形的、または段階的に変動するものであってもよい。好ましくは、成分の量は、制御誘電体層２０８の付近で最少であり、第２の電荷ブロック層４０２の厚さにわたって増加する。成分は、元素または化合物であってもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。
１つの例示的な実施形態によれば、組成の勾配を有する第２の電荷ブロック層４０２は、多成分誘電体材料から形成される。例えば、第２の電荷ブロック層４０２は、Ｈｆx Ａｌ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、Ｂａx Ｓｒ1-x ＴｉＯy 、またはＡｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されてもよい。多成分誘電体材料は、前述した成分（例えば、Ｈｆ）および第２の成分を含んでいてもよく、前述した成分と第２の成分との比は、１つの例示的な実施形態によれば、第２の電荷ブロック層４０２の厚さにわたって変動してもよい。多成分誘電体材料は、窒素を含んでもよい。例えば、多成分誘電体材料は、１つの例示的な実施形態によれば、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy であってもよい。組成の勾配を有する第２の電荷ブロック層４０２は、制御誘電体層２０８とメモリ素子１００のゲートコンタクト１１８との間、または電荷蓄積層２０４と制御誘電体層２０８との間に配置されてもよい。
制御誘電体層２０８を挟む電荷ブロック層２０６および４０２は、制御誘電体層２０８を通る電荷移動を効率的にブロックしうる。例えば、第１の電荷ブロック層２０６（例えば、ＨｆＯ2 ）は、プログラミング動作中、電荷蓄積層２０４からゲートコンタクト１１８への電子の流れをブロックしうる。第２の電荷ブロック層４０２（例えば、ＨｆＯ2 ）は、消去動作中にゲートコンタクト１１８から電荷蓄積層４０２への電子の流れをブロックしうる。加えて、第１の電荷ブロック層２０６および／または第２の電荷ブロック層４０２は、他の機能を備えてもよい。１つの例示的な実施形態において、第１の電荷ブロック層２０６および第２の電荷ブロック層４０２の厚さは、１０ｎｍ未満、例えば、５ｎｍ未満など薄いものである。
第１の電荷ブロック層２０６および第２の電荷ブロック層４０２の別の利点として、高ｋ誘電体層がそれら自体トラップを有しうるが、第１の電荷ブロック層２０６および第２の電荷ブロック層４０２は、約４ｎｍ未満、例えば、２ｎｍ未満など、非常に薄くされて、電流フローを効率的にブロックしながら、電荷トラップの合計量を低減しうることが挙げられる。さらに、第２の電荷ブロック層４０２は、ゲートコンタクト１１８に隣接して位置付けられる。このように、比較的大量の電荷が第２の電荷ブロック層４０２内にトラップされても、フラットバンド電圧に対する影響は、第２の電荷ブロック層４０２からゲートコンタクト１１８までの距離に比例し、最小である（なぜなら、第２の電荷ブロック層４０２およびゲートコンタクト１１８は互いに直接隣接（接触）してもよいため）。
第１の電荷ブロック層２０６および第２の電荷ブロック層４０２がＨｆＯ2 であり、制御誘電体層２０８がＡｌ2 Ｏ3 である図６の実施形態のいくつかのさらなる例示的な利点としては、次のものが挙げられる。
（１）メモリプログラム／消去ウィンドウの向上が達成されうる。本願明細書において使用する場合、プログラム／消去（Ｐ／Ｅ）ウィンドウは、プログラム状態のしきい値状態と消去状態のしきい値状態との電圧差である。ゲートスタック１２０’’で、メモリ素子１００は、１２．８Ｖ以上のＰ／Ｅウィンドウで消去されうる（例えば、−６Ｖまで）。１つの例示的な実施形態において、Ｐ／Ｅウィンドウは、約８Ｖから約１６Ｖの範囲であってもよい（例えば、約９Ｖ〜約１４Ｖ、約１０Ｖ〜約１３Ｖの範囲、または約９Ｖ、約１０Ｖ、約１１Ｖ、約１２Ｖ、または約１３Ｖの値を有する）。Ｐ／Ｅウィンドウは、トンネル誘電体層２０２を＋／−２０ＶのＰ／Ｅ制限内で６ｎｍへスケーリングした状態で１４．２Ｖの大きさであってもよく、３ビットまたは４ビットのメモリセル用などの多状態メモリ電圧要件に近づく。
（２）Ｐ／Ｅウィンドウは、１００，０００Ｐ／Ｅサイクル後に顕著なドリフトを示さないこともある。
（３）電荷は、１２ＶのＰ／Ｅウィンドウで電荷蓄積層２０４内に保持され得て、より重要なことには、１００，０００Ｐ／Ｅサイクルでも、電荷保持特性を低下しないことである。
制御誘電体層は、２つ以上の副層を含む多層構造を有してもよい。例えば、制御誘電体層２２０８は、３つの副層を含んでもよい。図２１は、トンネル誘電体層２０２と、局部的電荷トラップまたは連続フローティングゲートを含む電荷蓄積層２０４と、第１の電荷ブロック層２０６と、３つの副層２１０２、２１０４、２１０６を含む制御誘電体層２２０８と、制御誘電体層２２０８の上にある第２の電荷ブロック層４０２とを含むメモリ素子の例示的なゲートスタック２１２０を示す。化学気相成長法または原子層成長法などの当業者に知られている堆積技術が、副層構造を有する制御誘電体層２２０８を形成するために用いられてもよい。
１つの例示的な実施形態によれば、制御誘電体層２２０８は、第１の酸化物層２１０２と、酸化物層２１０２の上にある窒化物層２１０４と、第２の酸化物層２１０６とを含むＯＮＯ構造を有してもよい。第１の酸化物層２１０２はＳｉＯ2 であってもよく、窒化物層２１０４はＳｉＮであってもよく、第２の酸化物層２１０６はＳｉＯ2 であってもよい。制御誘電体層２２０８の各副層の厚さは、好ましくは、約４ｎｍ以下であり、より好ましくは、約３ｎｍ以下である。例えば、ＯＮＯ層は、ＳｉＯ2 （３ｎｍ）／ＳｉＮ（３ｎｍ）／ＳｉＯ2 （３ｎｍ）の構造を有してもよい。
このような副層構造を有する制御誘電体層２２０８が、優れた電荷保持能力およびプログラム／消去特性を有するゲートスタック２１２０を設ける際に、ハフニウム系電荷ブロック層２０６、４０２およびナノドット電荷蓄積層２０４と組み合わせて効果的であるように示されてきた。また、制御誘電体層は、以下にさらに記述するように、窒化物トラップ蓄積層および１つ以上の電荷ブロック層と組み合わせて効果的であり得る。加えて、ゲートスタックの物理層の厚さは、例えば、単一の酸化アルミニウム層の代わりに制御誘電体層としてＯＮＯ層が用いられる場合、同じＥＯＴに対して低減されてもよい。ＯＮＯ層を使用する別の利点として、ＯＮＯ層が、ゲートスタックの側壁にダメージを及ぼさずに容易にエッチングされうることが挙げられる。
図２２Ａおよび図２２Ｂは、８ｎｍのＳｉＯ2 トンネル誘電体層２０２、電荷蓄積層２０４としてＲｕナノ結晶、第１の電荷ブロック層２０６として４ｎｍの酸化ハフニウム層、制御誘電体層２２０８としてＳｉＯ2 （３ｎｍ）／ＳｉＮ（３ｎｍ）／ＳｉＯ2 （３ｎｍ）のＯＮＯスタック、および第２の電荷ブロック層４０２として４ｎｍの酸化ハフニウム層を含むゲートスタック（「ゲートスタックＡ」）のプログラミングおよび消去特性をそれぞれ示す。各容量対電圧（Ｃ−Ｖ）曲線は、単位ファラドで与えられた容量とともに、±１２Ｖから±２２Ｖまでのスイープ（ｓｗｅｅｐ）に対して、前の曲線と比較してゲート電圧の±１Ｖのシフトを表す。プログラミング動作中にほぼ達成される１Ｖの刻み幅は、理想的な電荷ブロック挙動で得られる。
図２３Ａおよび図２３Ｂは、８ｎｍのＳｉＯ2 トンネル誘電体層２０２、電荷蓄積層２０４としてＲｕナノ結晶、第１の電荷ブロック層２０６として２ｎｍの酸化ハフニウム層、制御誘電体層２２０８としてＳｉＯ2 （３ｎｍ）／ＳｉＮ（３ｎｍ）／ＳｉＯ2 （３ｎｍ）のＯＮＯスタック、および第２の電荷ブロック層４０２として２ｎｍの酸化ハフニウム層を含むゲートスタック（「ゲートスタックＢ」）のプログラムおよび消去特性をそれぞれ示す。図２２Ａおよび図２２Ｂのように、各Ｃ−Ｖ曲線は、±１２Ｖから±２２Ｖのスイープに対してゲート電圧の±１Ｖのシフトを表し、容量は単位ファラドで示される。曲線間のほぼ１Ｖの刻み幅は、プログラミング動作中に得られる。
図２４Ａ〜図２４ＢのＣ−Ｖ曲線は、２５０℃でプログラミング動作（図２４Ａ）および消去動作（図２４Ｂ）直後、１分後、１０分後、および６０分後のゲートスタックＡの電荷保持特性を示す。これらのテスト条件は、室温で非常に長期にわたって（例えば、最長１０年）電荷保持をシミュレートするために用いた。図２５Ａ〜図２５Ｂは、プログラミング動作（図２５Ａ）および消去動作（図２５Ｂ）の後、同じ条件下でのゲートスタックＢの電荷保持特性を示す。２５０℃でのゲートスタックＢの電荷保持は、図２６の時間の関数として示される。プログラム状態および消去状態はともに、２５０℃で６０分後、フラットバンド電圧（ΔＶFB）の変化が０．１Ｖ未満である。
図２７を参照すると、制御誘電体層２２０８は、窒化物トラップ（例えば、ＳｉＮ）電荷蓄積層を含むゲートスタックの一部であってもよい。図２７は、トンネル誘電体層２０２と、局部的電荷トラップを含む窒化物電荷蓄積層２０４と、３つの副層２１０２、２１０４、２１０６を含む制御誘電体層２２０８と、制御誘電体層の上にある電荷ブロック層２０６とを含むメモリ素子の例示的なゲートスタック２７２０を示す。図２１のゲートスタックの実施形態のように、制御誘電体層２２０８は、第１の酸化物層２１０２と、酸化物層２１０２の上にある窒化物層２１０４と、第２の酸化物層２１０６とを含むＯＮＯ構造を有してもよい。第１の酸化物層２１０２はＳｉＯ2 であってもよく、窒化物層２１０４はＳｉＮであってもよく、第２の酸化物層２１０６はＳｉＯ2 であってもよい。制御誘電体層２２０８の各副層の厚さは、好ましくは、約４ｎｍ以下であり、より好ましくは、約３ｎｍ以下である。例えば、ＯＮＯ層は、ＳｉＯ2 （３ｎｍ）／ＳｉＮ（３ｎｍ）／ＳｉＯ2 （３ｎｍ）の構造を有してもよい。
図２１および図２７の例示的なゲートスタック２１２０、２７２０の制御誘電体層２２０８は、ＯＮＯスタックに限定されない。制御誘電体層２２０８は、例えば、Ｈｆx Ｓｉ1-x Ｏy 、Ａｌx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、およびＨｆx Ａｌy Ｓｉz Ｏなどの１つ以上のケイ酸塩を含んでもよく、式中、ｘは０〜１の正数であり、ｙおよびｚは正数である。１つの例示的な実施形態によれば、制御誘電体層２２０８は、２つの酸化物層２１０２、２１０６の間に挟まれた金属ケイ酸塩を含む中央層２１０４を含んでもよい。例えば、制御誘電体層２２０８は、構造ＨｆＯ2 ／ＨｆＳｉＯ／ＨｆＯ2 を有してもよい。別の例示的な実施形態によれば、制御誘電体層２２０８は、ＨｆＳｉＯ／ＡｌＳｉＯ／ＨｆＳｉＯなどの金属ケイ酸塩副層２１０２、２１０４、２１０６からなるものであってもよい。
図２７の電荷ブロック層２０６および図２１の第１および第２の電荷ブロック層２０６、４０２の各々は、高ｋ誘電体材料から形成されることが好ましい。１つの実施形態によれば、高ｋ誘電体材料は、ＨｆＯ2 などの単一成分の酸化物であってもよい。あるいは、別の実施形態によれば、高ｋ誘電体材料は、金属ケイ酸塩（例えば、ケイ酸ハフニウムまたはケイ酸アルミニウム）などの多成分酸化物であってもよい。第１および第２の電荷ブロック層に適切な材料は、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、Ｐｒ2 Ｏ、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏy （例えば、ＨｆＳｉＯ4 ）、Ｈｆ1-x Ａｌx Ｏy （例えば、ＨｆＡｌＯ3 ）、Ａｌx Ｓｉ1-x Ｏy 、Ｈｆx Ａｌy Ｓｉz Ｏ、およびＡｌx Ｚｒ1-x Ｏy を含んでもよく、式中、ｘは０〜１の正数であり、ｙｚは正数である。また、前述したように、電荷ブロック層は、窒素を含んでもよく、および／または、層の厚さにわたって組成の勾配を含んでもよい。好ましくは、第１および第２の電荷ブロック層２０６、４０２の厚さは、約４ｎｍ以下、または約２ｎｍ以下である。ゲートスタック２１２０、２７２０のトンネル誘電体層２０２は、前述したようなものであり、ＳｉＯ2 であってもよい。
別の例示的な実施形態によれば、薄い誘電体層２２１０が、制御誘電体層２２０８と第１の電荷ブロック層２０６および／または第２の電荷ブロック層４０２との間にあってもよい。２つの誘電体膜間の界面には、局部的な電荷移動の結果として双極子モーメントがある。双極子モーメントは、誘電体材料の異なる組み合わせと異なる。この双極子モーメントを利用して、界面での障壁高さを増減できる。Ａｌ2 Ｏ3 ／ＳｉＯ2 界面が、ＨｆＯ2 ／ＳｉＯ2 界面より高い双極子モーメントを有することが示されている (Appl. Phys. Lett., 92, 132907, 2008)。図２１のゲートスタック２１２０の別の実施形態２１２０’を示す図２８を参照すると、第１の電荷ブロック層２０６と制御誘電体層２２０８との間に第１の薄い誘電体層２２１０ａが配置されてもよく、第２の電荷ブロック層４０２と制御誘電体層２２０８との間に第２の薄い誘電体層２２１０ｂが配置されてもよい。好ましくは、薄い誘電体層２２１０の厚さは、約１ｎｍ以下である。また、この厚さは、約０．５ｎｍ以下であってもよい。ＨｆＯ2 およびＳｉＯ2 の界面に挿入された約１ｎｍ未満の厚さの非常に薄いＡｌ2 Ｏ3 層は、双極子モーメントを増大させるのに十分でありうる。したがって、約０．６ｎｍのＡｌ2 Ｏ3 層が、ＨｆＯ2 層とＳｉＯ2 層との間に挿入されれば、トンネル障壁高さが増大され、漏れトンネル電流が抑制されうる。特に、ＨｆＯ2 であってもよい第１の電荷ブロック層２０６と、ＳｉＯ2 であってもよい第１の酸化物層２１０２との間の１ｎｍ未満の薄いＡｌ2 Ｏ3 層２２１０ａを含むことによって、導電性の電荷蓄積素子（例えば、ナノ結晶またはフローティングゲート）の上部で障壁高さが増大するため、プログラムウィンドウが向上されうる。上側電荷ブロック層４０２の下方に１ｎｍ未満の薄いＡｌ2 Ｏ3 層２２１０ｂを含むことによって、消去中にコントロールゲート１１８に対する障壁高さが増大するため、消去ウィンドウが向上されうる。Ａｌ2 Ｏ3 の他に、ＨｆＯ2 、ＺｒＯ2 、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、Ｐｒ2 Ｏ、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、ＨＦx Ｓｉ1-x Ｏy （例えば、ＨｆＳｉＯ4 ）、Ｈｆ1-x Ａｌx Ｏy 、（例えば、ＨｆＡｌＯ3 ）、Ａｌx Ｓｉ1-x Ｏy 、Ｈｆx Ａｌy Ｓｉz Ｏ、およびＡｌx Ｚｒ1-x Ｏy （式中、ｘは０〜１の正数であり、ｙおよびｚは正数）のような他の単一成分または多成分酸化物も適切でありうる。原子層成長法または化学気相成長法などの当業者に知られている気相成長技術が、薄い誘電体層２２１０を形成するために用いられてもよい。
メモリ素子１００のいくつかの例示的な実施形態において、電荷蓄積層２０４は、単一の連続領域である。例えば、図７は、平面の連続的構成を有する電荷蓄積層２０４の平面図を示す。例えば、電荷蓄積層２０４は、シリコン（または、ポリシリコン）、金属などの連続膜から形成されてもよい。このような構成において、連続領域の単一地点が故障し、電荷の損失が始まれば、全領域は電荷を失い、メモリ素子１００にプログラム状態を失わせることになりうる。しかし、実施形態によっては、この問題からの保護対策を講じているものもある。例えば、図８は、１つの例示的な実施形態による不連続構成を有する電荷蓄積層２０４の平面図を示す。図８の実施例において、電荷蓄積層２０４は、複数のナノ粒子８０２を含む。電荷蓄積層２０４のナノ粒子８０２は、電荷を別々に蓄積し、互いに絶縁されるため、単一のナノ粒子が電荷を失っても、電荷蓄積層２０４の残りのナノ粒子に影響を及ぼす可能性は低くなりうる。局部的電荷トラップ領域に電荷を蓄積する非導電性窒化物系電荷蓄積層で同じ利点が得られる。このように、本願明細書における開示による電荷蓄積層２０４を組み込むメモリ素子は、従来のメモリ素子より、はるかに長時間にわたって一定のプログラムされた状態を維持しうる。
１つの例示的な実施形態において、ナノ粒子８０２は、電気的に絶縁されたナノ結晶である。ナノ結晶は、互いに電気的に絶縁された導電性材料の小さなクラスタまたは結晶である。一般に、ナノ結晶は、およそ１００ｎｍ以下の結晶子サイズを有する。ナノ結晶を電荷蓄積層２０４に使用する１つの利点は、ナノ結晶が連続膜を形成せず、したがって、ナノ結晶から形成される電荷蓄積層が自己絶縁しているということである。ナノ結晶は、不連続膜を形成するので、１つのセルレベルの電荷蓄積媒体が、その上下に（すなわち、垂直方向に隣接した）位置にある隣接するセルの電荷蓄積媒体に対して短絡することを配慮することなく、電荷蓄積層が形成されてもよい。電荷蓄積層にナノ結晶を使用するさらなる別の利点は、電荷蓄積層は、連続膜電荷蓄積層より少ない電荷漏れを受けることができることである。
ナノ結晶は、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、テルル（Ｔｅ）、レニウム（Ｒｅ）、モリブデン（Ｍｏ）、鉄プラチナ合金（ＦｅＰｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）などの導電性材料から形成されうる。このような材料は、一般に、シリコンなどの多くの半導体より高い仕事関数（例えば、約４．５ｅＶ以上）を有し、これは多重電子蓄積に望ましい。また、このような材料は、より高い融点（より高いサーマルバジェットを許容する）、より長い保持時間、および正負の電荷蓄積の両方に対して高密度を有し得る。
ナノ結晶を形成する方法は、例えば、その全体が本願明細書において参照により援用されている、２００６年８月１８日に出願された米国特許出願第１１／５０６，７６９号（特許文献１２）に開示されているように、当業者によく知られている。金属ナノ結晶電荷蓄積層は、物理気相成長法（ＰＶＤ）、または最初に基板の表面上に薄膜を蒸着し（例えば、ＰＶＤを使用するスパッタリングによって）、次いで、高温（例えば、約９００℃以上）で短時間（例えば、約１０秒）アニールして、ナノスケール寸法の金属粒子を合体する原子層成長法（ＡＬＤ）によって形成されうる。金属粒子の均一性およびサイズは、スパッタリングされた金属層の厚さ、アニール温度およびアニール時間、圧力、および雰囲気ガス種などを変化させることによって制御されうる。シリコンナノ結晶が、電荷蓄積層２０４内で使用される場合、シリコンナノ結晶は、例えば、その全体が本願明細書において参照により援用されている、米国特許第６，２９７，０９５号に記載されているように、ＣＶＤなどのプロセスによって形成されてもよい。電荷蓄積層２０４は、スピンコーティング、スプレーコーティング、プリンティング、化学セルフアセンブリなどの方法によって、トンネル誘電体層２０２上に堆積された、予め形成されたコロイド金属または半導体量子ドットを含んでいてもよい。例えば、このようなプロセスは、その全体が本願明細書において参照により援用されている、米国特許第６，５８６，７８５号（特許文献８）、米国特許出願第１１／１４７，６７０号（特許文献９）、第１１／４９５，１８８号（特許文献１０）に記載されている。
さらに、メモリ素子１００に電荷蓄積用の誘電的に絶縁された電荷蓄積層を含む代わりに、ゲートスタックの誘電体スタックに形成された非導電性トラップ層が使用されてもよい。例えば、電荷蓄積媒体は、チャネル領域１１４に隣接する第１の酸化物層（例えば、トンネル誘電体層２０２）と、第１の酸化物層に隣接する非導電性窒化物層と、窒化物層に隣接するとともにゲートコンタクト１１８に隣接する第２の酸化物層とを含む誘電体スタックでありうる。このような誘電体スタックを、ＯＮＯスタック（すなわち、酸化物−窒化物−酸化物）スタックと呼ぶこともある。従来のＯＮＯスタックの性能を向上させるために、第２の酸化物層をゲートスタック１２０、１２０’、１２０’’のうちの１つと置き換えることもできる。必要に応じて、Ｈ＋含有酸化物膜などの他の適切な電荷トラップ誘電体膜を使用することもできる。
（例示的な実施形態）
１つの例示的な実施形態において、電荷蓄積層２０４は金属ドットを含み、電荷ブロック層２０６はＨｆＯ2 であり、制御誘電体層２０８はＡｌ2 Ｏ3 である。図９Ａは、電荷ブロック層２０６（ＨｆＯ2 ）および制御誘電体層２０８（Ａｌ2 Ｏ3 ）の組み合わせ制御誘電体のエネルギー（ｅＶ）対厚さ（ｎｍ）のシミュレーションプロット９００を示す。図９Ｂは、電流（Ａ／ｃｍ2 ）対電場（Ｖ／ｃｍ）のシミュレーションプロット９２０を示す。プロットは、ＨｆＯ2 のみを含む組み合わせ制御誘電体のプロット線９０２と、Ａｌ2 Ｏ3 のみを含む組み合わせ制御誘電体のプロット線９０４とを含む。プロット線９０２および９０４の両方に対して、障壁の低下は示されていない。図９Ａおよび図９Ｂのデータは、金属およびＡｌ2 Ｏ3 の界面にＨｆＯ2 の薄層を含ませると、電子トンネル電流を桁違いに低減できる。これは、ＨｆＯ2 層の厚さが１ｎｍであっても当てはまる。
図１０Ａ〜図１０Ｃは、図２に示すゲートスタック１２０に類似した例示的なゲートスタックに関するプロット１０００、１０１０、および１０２０を示す。図１０Ｂに示すように、１３Ｖの全Ｐ／Ｅウィンドウに対して、消去電圧はおよそ−３．７Ｖであり、プログラム電圧はおよそ９．３Ｖである。
図１１Ａおよび図１１Ｂは、図６に示すゲートスタック１２０’’に類似した例示的なゲートスタックのプログラムおよび消去電圧のプロット１１００、１１２０を示す。この実施例において、電荷蓄積層２０４は、量子ドットから形成され、第１の電荷ブロック層２０６は、４ｎｍの厚さのＨｆＯ2 から形成され、制御誘電体層２０８は、１２ｎｍの厚さでＡｌ2 Ｏ3 から形成され、第２の電荷ブロック層４０２は、４ｎｍの厚さでＨｆＯ2 から形成される。図１１Ａおよび図１１Ｂのデータで示すように、Ｐ／Ｅ線形ウィンドウはおよそ１１．３９Ｖである。
図１１Ｃおよび図１１Ｄは、図６に示すゲートスタック１２０’’に類似した例示的なゲートスタックのプログラムおよび消去電圧のプロット１１３０および１１４０をそれぞれ示す。この実施例において、電荷蓄積層２０４は、量子ドットから形成され、第１の電荷ブロック層２０６は、４ｎｍの厚さのＨｆＯ2 から形成され、制御誘電体層２０８は、１２ｎｍの厚さでＡｌ2 Ｏ3 から形成され、第２の電荷ブロック層４０２は、８ｎｍの厚さでＨｆＯ2 から形成される。図１１Ｃおよび図１１Ｄのデータで示すように、Ｐ／Ｅ線形ウィンドウはおよそ１２．７６Ｖである。
図１１Ｅおよび図１１Ｆは、図６に示すゲートスタック１２０’’に類似した４つの例示的なゲートスタックを含むメモリ素子の電荷保持テストから得られたプロット１１５０および１１６０をそれぞれ示す。ゲートスタックの第１および第３の実施形態（１１５２、１１５６）によれば、第１の電荷ブロック層２０６は、窒化処理が施された２ｎｍの厚さのＨｆＯ2 から形成され、制御誘電体層２０８は、１６ｎｍの厚さのＡｌ2 Ｏ3 を含む、第２の電荷ブロック層４０２は、窒化処理が施された２ｎｍの厚さのＨｆＯ2 から形成される。ゲートスタックの第２および第４の実施形態（１１５４、１１５８）によれば、第１の電荷ブロック層２０６は、窒化処理が施された４ｎｍの厚さのＨｆＯ2 から形成され、制御誘電体層２０８は、１２ｎｍの厚さのＡｌ2 Ｏ3 を含み、第２の電荷ブロック層４０２は、窒化処理を受けた４ｎｍの厚さのＨｆＯ2 から形成される。第１および第２の実施形態（１１５２、１１５４）において、窒化処理は、アンモニア（ＮＨ3 ）アニールを行った後、窒素中の急速熱アニール（ＲＴＡ）が続き、第３および第４の実施形態（１１５６、１１５８）において、窒化処理は、窒素中、ＲＴＡのみを行う。アンモニアアニールを、２５０ｍＴｏｒｒのアンモニア圧力で、１時間、９００℃で実行し、ＲＴＡを、２０秒間、９５０℃で流動窒素中で実行した。あるいは、窒化処理は、窒素プラズマにおいて実行されてもよい。 窒化処理が施されているため、例示的な実施形態の第１および第２の電荷ブロック層２０６、４０２のすべてまたは一部分が、ハフニウム酸窒化物（ＨｆＯＮ）を含んでもよい。
８０ÅのＳｉＯ2 トンネル酸化物層を含む基板上に試料を準備した。図１１Ｅおよび図１１Ｆの実施例における４つの例示的なゲートスタックの電荷蓄積層２０４は金属ナノ結晶を含むが、この代わりとして、電荷蓄積層２０４は、前述したように、窒化物層または多結晶シリコン（ポリシリコン）層であってもよい。窒化物電荷蓄積層の場合、図２および図１２の実施例に示すように、第１の電荷ブロック層２０６および制御誘電体層２０８のみを含む２重層誘電体構造が有益な場合もある。
電荷保持テストを実行するために、例示的なゲートスタックを含むメモリ素子は、最初、およそ４Ｖにプログラムされ、最長２４時間、２５０℃でベーク（加熱）される。これらの条件下において、メモリ素子は、シミュレートされた室温で長期間（例えば、最長１０年）にわたって起こりうる電荷損失を許容する加速信頼性テストを受ける。
図１１Ｅは、秒単位で表したベーク時間の関数としてフラットバンド電圧ＶFBを示し、開始時、６０秒後、６００秒後、３，６００秒（１時間）後に各メモリ素子からデータを得た。アンモニア中で窒化されたゲートスタックを含むメモリ素子（第１および第２の実施形態）は、最良の電荷保持を示す。これらの２つの実施形態のうち、２つの２ｎｍのＨｆＯ2 層間に１６ｎｍのＡｌ2 Ｏ3 層を挟めたゲートスタックを含むメモリ素子（第１の実施形態、曲線１１５２）は、１時間、２５０℃で約０．１Ｖの電荷損失（ΔＶFB）でより高い電荷保持を有した。２つの４ｎｍのＨｆＯ2 層間に１２ｎｍのＡｌ2 Ｏ3 層を挟めたメモリ素子（ゲートスタックの第２の実施形態、曲線１１５４）は、１時間、２５０℃で約０．７Ｖの電荷損失で２番目に良好な電荷保持を示した。
窒素中でＲＴＡのみを受けたゲートスタックを含むメモリ素子（第３および第４の実施形態）は、より高い電荷損失を示す。これらの２つの実施形態のうち、２つの４ｎｍのＨｆＯ2 層間に１２ｎｍのＡｌ2 Ｏ3 を挟めたゲートスタックを含むメモリ素子（第４の実施形態、曲線１１５８）は、１時間、２５０℃で約１Ｖの電荷損失で４つのすべての素子のうち最低の電荷保持を有した。２つの２ｎｍのＨｆＯ2 層間に１６ｎｍのＡｌ2 Ｏ3 層を挟めたゲートスタックの第３の実施形態（曲線１１５６）は、１時間、２５０℃で、約０．８Ｖの電荷損失を呈した。
以下、図１１Ｆを参照すると、アンモニアアニール後、ＲＴＡを受けた２つの２ｎｍのＨｆＯ2 層間に１６ｎｍのＡｌ2 Ｏ3 層を挟めたゲートスタックの第１の実施形態を含むメモリ素子の電荷保持を、２５０℃の同一のテスト温度で２４時間にわたって評価した。メモリ素子は、テストの持続時間にわたって、０．３２Ｖの電荷損失（ΔＶFB）を呈した。
好ましくは、メモリ素子は、２５０℃で２４時間にわたって、約０．５Ｖ以下の電荷損失を呈した。加えて、メモリ素子は、好ましくは、約８５％以上の電荷保持を示す。より好ましくは、メモリ素子は、約９０％以上の電荷保持を呈する。
本願発明者らは、ＨｆＯ2 層に窒素を含ませることは、高Ｋ誘電体を高密度化し、それによって、トラップ密度および電荷漏れ率の低減に役立つと考えている。層の厚さも素子の電荷保持能力においてある役割を担うことがデータに示されている。好ましくは、制御誘電体層２０８の厚さは、第１および第２の電荷ブロック層２０６、４０２のものの約６倍〜約１０倍である。例えば、制御誘電体層２０８の厚さが、約４ｎｍ〜約１８ｎｍまたは約８ｎｍ〜約１６ｎｍであり、第１および第２の電荷ブロック層２０６、４０２の各々の厚さが、約１ｎｍ〜約６ｎｍまたは約１ｎｍ〜約３ｎｍであることが有益な場合もある。
前述した実施例において、原子層成長法または同様の技術によって堆積された酸化ハフニウム層を窒化することによって、酸窒化物層が形成された。また、酸窒化物は、ハフニウム以外の成分を含んでもよく、酸化ハフニウム以外の酸化物を窒化することによって形成されてもよいと考えられる。例えば、酸窒化物は、酸化ケイ素を窒化することによって形成された酸窒化ケイ素であってもよい。一般的に言えば、酸窒化物は、成分Ｍ（ＭＯ2-y Ｎy ）を含んでもよく、ここでＭは、例えば、Ｈｆ、Ｓｉ、およびＡｌからなる群から選択される。また、酸窒化物は、酸素および水素に加えて、２つ以上の成分（例えば、ＭおよびＭ’）を含んでもよく、例えば、成分Ｍは、濃度ｘで存在してもよく、Ｍ’は、濃度１−ｘで存在してもよく、すなわち、Ｍx Ｍ’1-x Ｏ2-y Ｎy であってもよい。この実施形態によれば、例えば、ＭはＨｆであってもよく、Ｍ’はＳｉであってもよく、酸窒化物はＨｆx Ｓｉ1-x Ｏ2-y Ｎy であってもよい。
ゲートスタックの層のすべてが堆積された後、窒化処理（例えば、アンモニアアニール）が実行されれば、第２の電荷ブロック層４０２は、第１の電荷ブロック層２０６と比較して過剰の窒素を含んでもよい。したがって、第１の電荷ブロック層２０６が堆積された後、第２の電荷ブロック層４０２が堆積される前、窒化処理を実行し、次いで、第２の電荷ブロック層４０２を形成した後、窒化処理を繰り返すことが有益な場合がある。この処理アプローチを用いて、第１および第２の電荷ブロック層２０８、４０２は、同様の量の窒素を含有してもよい。
例えば、再度図６を参照すると、ＨｆＯ2 の層が、ゲートスタック１２０’’の電荷蓄積層２０４上に第１の電荷ブロック層２０６として堆積されてもよい。追加の層を堆積する前、素子は、炉に配置され、例えば、約９００℃で１時間、２５０ｍＴｏｒｒのアンモニアでアニールされてもよい。この窒化処理の結果として、酸窒化物（ＨｆＯＮ）が、第１の電荷ブロック層２０６の酸化物（ＨｆＯ2 ）の一部またはすべてから形成されてもよい。次に、制御誘電体層２０８（例えば、Ａｌ2 Ｏ3 ）および第２の電荷ブロック層４０２（例えば、ＨｆＯ2 ）は、ＡＬＤまたは別の技術によって堆積されてもよく、窒化処理は、第２の電荷ブロック層４０２の酸化物から酸窒化物を形成するように繰り返されうる。例えば、素子は、炉に戻されて、前述したように、９００℃で１時間、アンモニア中でアニールされてもよい。結果的に、ＨｆＯＮは、第２の電荷ブロック層４０２のＨｆＯ2 の一部またはすべて、ならびに第１の電荷ブロック層２０６の一部またはすべてから得られてもよい。また、最終ステップとして、流動窒素が、約１０〜３０秒間、約１，０００℃の温度で急速熱アニール（ＲＴＡ）を実行するように構成された管においてアンモニアアニールされた素子を配置することが有益でありうる。ＲＴＡは、ゲートスタックから水素を出す際に効果的でありうる。制御誘電体層に隣接して１つのみの電荷ブロック層を含むゲートスタックの場合、２つ以上の窒化処理が不要な場合もある。
前述したように、アンモニアアニールは、好ましくは、約９００℃以下の温度で実行される。例えば、アニールは、約８５０℃以下の温度、または８００℃以下の温度で実行されてもよい。好ましくは、アンモニアアニールの温度は、少なくとも約７５０℃である。アンモニアアニールの持続時間は、好ましくは、約６０分であるが、約５０分〜約７０分の範囲の任意の時間が、窒化処理に適したものでありうる。一般的に言えば、アンモニア中の急速熱アニールは、アンモニア中の炉アニールより高温かつ短時間で実行されてもよい。
別の例示的な実施形態において、メモリ素子のゲートスタックは、電荷蓄積層として窒化物層を、制御誘電体層としてＡｌ2 Ｏ3 層を、電荷ブロック層としてＨｆＯ2 などのハフニウム含有化合物を含んでもよい。図１２に示すように、電荷ブロック層２０６は、制御誘電体層２０８の上方に、この実施形態によるコントロールゲート１１８に隣接させて形成されてもよい。前述したように、ゲートスタックは、制御誘電体層の下方および窒化物層に隣接した電荷ブロック層など、１つ（または２つ以上）の他の電荷ブロック層を含んでもよい。図１３は、１つ（または２つ以上）の電荷ブロック層がない従来のゲートスタック（参照番号１３０４）と、電荷トラップ層として窒化物層を使用し、制御誘電体層（例えば、Ａｌ2 Ｏ3 ）に隣接して形成された電荷ブロック層（例えば、ＨｆＯ2 ）を使用した前述した改善されたゲートスタック（参照番号１３０２）とを比較した消去時間（ｘ軸）対フラットバンド電圧（ｙ軸）のグラフ１３００を示す。図１４は、図１３の参照番号１３０２で表された改善されたゲートスタックを使用した、プログラムおよび消去サイクル数（ｘ軸）とフラットバンド電圧（ｙ軸）とを比較したグラフ１４００を示す。図１４は、改善されたゲートスタックを使用した、室温電荷保持マッピング時間（ｘ軸）とフラットバンド電圧（ｙ軸）とのグラフを示す。
最初に、図１３に示すように、窒化物電荷トラップ層を有する制御誘電体層（例えば、Ａｌ2 Ｏ3 ）上にわたって形成された電荷ブロック層（例えば、ＨｆＯ2 ）を含む改善されたゲートスタック１３０２を使用すると、電荷ブロック層がなく、Ａｌ2 Ｏ3 制御誘電体層のみを含む従来のゲートスタック１３０４と比較すると、メモリＰ／Ｅウィンドウが広くなる（例えば、約２ボルト以上のオーダー）。改善されたゲートスタックを有するこのようなメモリ素子は、約８ボルトより高い全Ｐ／Ｅウィンドウを有し、これは、電荷トラップ層として窒化物層を使用したこれまでの文献において報告された最大Ｐ／Ｅウィンドウであると考えられる。加えて、図１４のプロット１４００に示すように、Ｐ／Ｅウィンドウは、改善されたゲートスタック実施形態を使用した１００，０００Ｐ／Ｅサイクル後、著しいドリフトを示していない。さらに、図１５のプロット１５００に示すように、電荷は、改善されたゲートスタックを使用して８ＶのＰ／Ｅウィンドウより高く保持され、１００，０００Ｐ／Ｅサイクルは、メモリ素子の電荷保持特性を劣化しない。
別の例示的な実施形態において、電荷ブロック層２０６はＨｆＯ2 であり、制御誘電体層２０８はＳｉＯ2 である。図１６Ａは、ＳｉＯ2 単独（データ線１６０２）、ＨｆＯ2 単独（データ線１６０４）、およびＨｆＯ2 とＳｉＯ2 の組み合わせ（データ線１６０６、１６０８、１６１２、１６１４）を含む、さまざまな誘電体層のエネルギー（ｅＶ）対厚さ（ｎｍ）のシミュレーションプロット１６００を示す。図１６Ｂは、同じ誘電体層に対するファウラー−ノードハイム(Fowler-Nordheim) トンネル電流密度（Ａ／ｃｍ2 ）対電場（Ｖ／ｃｍ）のシミュレーションプロット１６１０を示す。計算されたデータは、導体（例えば、４．８ｅＶの仕事関数を有する金属）とＳｉＯ2 との間の界面にＨｆＯ2 の薄い層を含ませると、電子トンネル現象が桁違いに低減されうることを示す。
別の例示的な実施形態において、図１７Ａのプロット１７００に示すように、電荷ブロック層２０６はＨｆx Ｓｉ1-x Ｏ2 であり、Ｈｆの量（ｘ）は、電荷ブロック層の厚さ（ｚ）にわたって変動する。この図において、Ｈｆの量は、界面（ｚ＝０）から離れるほど非線形的に低減する。電子トンネルを抑制するための電荷ブロック層の最適な組成および厚さは、電場強度に依存する。データは、２０ＭＶ／ｃｍの電場強度（ＥSiO2）に対して最適化された。図１７Ｂは、ＨｆＯ2 およびＳｉＯ2 層の障壁高さと比較して、変動するＨｆ量のＨｆx Ｓｉ1-x Ｏ2 層に対して、障壁高さ（ｅＶ）対界面からの距離（ｚ）のシミュレーションプロット１７１０を示す。同様に、図１７Ｃは、変動するＨｆ量のＨｆx Ｓｉ1-x Ｏ2 層に対して、層（ｚ）にわたった誘電率（ε）の変動のシミュレーションプロット１７２０を示す。ＨｆＯ2 層およびＳｉＯ2 層の誘電率も知られている。Ｈｆx Ｓｉ1-x Ｏ2 、ＨｆＯ2 、およびＳｉＯ2 のデータ線は、参照番号１７０２、１７０４、および１７０６でそれぞれ表される。
図１８のプロット１８００は、Ｈｆx Ｓｉ1-x Ｏ2 層の最適なＨｆ量（ｘ）が、所与の電場強度に対して電圧の関数としてどのように変動するかを示す。
図１９Ａのプロット１９００は、Ｈｆx Ｓｉ1-x Ｏ2 ／ＳｉＯ2 ／Ｈｆx Ｓｉ1-x Ｏ2 の電荷ブロック層／制御誘電体層／電荷ブロック層の構造にわたったさまざまな電場強度に最適なＨｆ量（ｘ）を示す。データ線１９０２、１９０４、１９０６、および１９０８は、１５ＭＶ／ｃｍ、２０ＭＶ／ｃｍ、２５ＭＶ／ｃｍ、および３０ＭＶ／ｃｍの電場強度のそれぞれに対応する。７ｎｍの等価酸化膜厚（ＥＯＴ）の場合、最適な膜組成は、２０ＭＶ／ｃｍの電場強度でおよそＨｆ2/3 Ｓｉ1/3 Ｏ2 （４．５ｎｍ）／ＳｉＯ2 （５ｎｍ）／Ｈｆ2/3 Ｓｉ1/3 Ｏ2 （４．５ｎｍ）である。
図１９Ｂのプロット１９１０は、図１９Ａと同じ層構造および組成に対して、さらに、ＳｉＯ2 、ＨｆＯ2 、およびＨｆＯ2 （４ｎｍ）／ＳｉＯ2 （５．４ｎｍ）／ＨｆＯ2 （４ｎｍ）（それぞれ、データ線１９１２、１９１４、および１９１６）に対して、電場強度の関数としてファウラー−ノードハイムトンネル電流密度を示す。電荷ブロック層として組成的に段階的な誘電体を使用することによって、トンネル電流が２桁以上低減されうる。データは、ＳｉＯ2 で２．５×１０7 Ｖ／ｃｍの電場強度に等しい電場強度で、トンネル電流が、約１０-4Ａ／ｃｍ2 未満で維持されうることを示している。したがって、メモリ素子の全動的線形範囲は、最適化された電荷ブロック層を使用して、Ｖｇ〜±２５Ｖで±１０Ｖまで広げることができる。
図１９Ｃおよび図１９Ｄのプロット１９２０および１９３０は、前述した層構造および組成のさまざまな電場強度に対して計算されたエネルギーバンド図をそれぞれ示す。
前の図に提示されたさまざまなデータは、ウェンツェル−クラマース−ブリユアン（ＷＫＢ： Wentzel-Kramers-Brillouin）近似を使用して計算され、式中、ψ（ｘ）は、トンネル障壁における波動関数を表し、κ（ｚ）は、波動ベクトルの虚数部を表す。
Figure 0005635518
トンネル電流ψ（ｘ）を最小限にするために、
Figure 0005635518
は最大限にされる。
Figure 0005635518
したがって、
Figure 0005635518
は、各Ｖ（ｚ）に対して最大限にされる。成分ＡおよびＢを含む材料Ｍについて、ｘはＡの割合を表し、（１−ｘ）は、Ｂの割合を表し、例えば、Ｍ＝ｘ×Ａ＋（１−ｘ）×Ｂであり、必要とされる材料定数は線形重ね合わせによって得られてもよい。例えば、材料Ｍの誘電率εは、ε＝ｘ×εA ＋（１−ｘ）×εB から得られてもよい。材料Ｍの有効質量ｍeff は、ｍeff ＝ｘ×ｍeff,A＋（１−ｘ）×ｍeff,B から得られてもよい。電子親和性φは、φ＝ｘ×φA ＋（１−ｘ）×φB から得られてもよい。ＥF はフェルミエネルギーである。
前述した計算手順は、本願明細書に記載された誘電体層、ゲートスタック、および／またはメモリ素子の挙動を予測するために役立つと考えられるが、この計算手順は、本発明の範囲を限定するために使用されるべきではない。
（多状態メモリの実施形態）
メモリ素子は、任意の数のメモリセルを有してもよい。従来のシングルビットメモリセルでは、メモリセルが、２つの情報蓄積状態のうちの１つを「オン」状態または「オフ」状態のいずれかと仮定する。「オン」または「オフ」の二値条件は、１ビットの情報を規定する。結果として、ｎビットのデータを蓄積可能な従来のメモリ素子は、（ｎ）個のメモリセルを必要とする。
セルメモリ素子当たりシングルビットを使用して蓄積可能なビット数は、メモリセルの数に依存する。このように、メモリ能力を増大するには、より多くのメモリセルを含むか、またはより小さなメモリセルを作製するために改善されたフォトリソグラフィ技術を使用するより大きなダイサイズを必要とする。メモリセルが小さいと、単一のダイの所与の領域内により多くのメモリセルを設置できる。
シングルビットメモリセルの代わりとして、２ビット以上のデータを蓄積することができるマルチビットまたは多状態メモリセルがある。マルチビットまたは多状態フラッシュメモリセルは、例えば、その全体が本願明細書において参照により援用されている、米国特許第５，５８３，８１２号（特許文献１３）に記載されているように、多数の別個のしきい値電圧レベルＶt1-nでメモリセルを作製することによって製造されてもよい。各別個のしきい値電圧レベルＶt1-nは、データビットセットの値に対応し、ビット数は、多状態メモリセルに蓄積可能なデータ量を表す。このように、二値データの複数ビットが、同一のメモリセル内に蓄積されうる。
多状態メモリセルに蓄積可能な各二値データ値は、しきい値電圧値、または多状態メモリセルの伝導電流値の範囲に対応する。多状態メモリセルの多重しきい値電圧レベルは、多状態メモリセルのレベルを明確な方法でプログラムまたは消去することができるように十分な量で互いに分離される。メモリセルにプログラムされたデータとセルのしきい値電圧レベルとの間の特定の関係は、多状態メモリセルに採用されたデータ符号化スキームに依存する。
多状態メモリセルをプログラムする際、多状態メモリセルのしきい値電圧を所望のレベルに移すのに十分な電荷を電荷蓄積層に蓄積するために十分な時間期間にわたって、プログラミング電圧が印加される。このレベルは、多状態メモリセルの状態を表し、多状態メモリセルにプログラミングされたデータの符号化に対応する。
さまざまな例示的な実施形態によれば、多状態メモリセル／素子の複数の多重しきい値電圧レベルは、（図８に示すような）電気的に絶縁されたナノ粒子または図７に示すような接触または非接触金属（またはシリコン）層によって電荷蓄積層２０４に与えられてもよい。
マルチビットメモリセルの別の実施形態において、例えば、その全体が本願明細書において参照により援用されている、米国特許第５，７６８，１９２号（特許文献１４）に記載されているように、電荷は、素子のソース領域およびドレイン領域付近のメモリセルの両側の２つの物理的に別個の領域にある非導電性電荷トラップ層（例えば、窒化物層）に蓄積される。セル内に対称的で交換可能なソース領域およびドレイン領域を成長させることによって、２つの非相互作用状態にある物理的に別個の電荷蓄積領域が作り出され、各領域は、メモリ素子および各セルに直接マッピングされた１ビットの情報を物理的に表すことで、２ビットの情報を含む。電荷が電荷トラップ材料内に非対称的にトラップされ、ゲートのしきい値電圧が所定のレベルに達するまで電荷が注入されるのに十分な時間、ホットエレクトロン注入を利用してゲート内で電荷トラップ材料に電荷を注入することを含む順方向にセルのプログラミングが行なわれる。次いで、セルは、プログラムされた方向とは逆の方向に読み出される。このタイプのマルチビットメモリセルも、例えば、その全体が本願明細書において参照により援用されている、米国公開特許出願第２００４／０１３０９４１号（特許文献１５）に記載されているように、電荷蓄積媒体として別個の金属ナノ結晶を使用して電荷蓄積層メモリ素子に拡張することができる。
本願発明者らはまた、コロイド金属ナノ結晶を（例えば、米国特許第６，５８６，７８５号（特許文献８）および米国特許出願第１１／１４７，６７０号（特許文献９）および第１１／４９５，１８８号（特許文献１０）に記載されているように）使用して、前述したような非対称電荷蓄積を使用するマルチビット蓄積を達成しうることがさらに分かった。このようなコロイド金属ドット（例えば、ＰＶＤまたはＣＶＤを使用する他の堆積されたナノ結晶にわたって）のサイズおよび均一性をより厳しく制御すると、素子のソースおよび／またはドレイン付近のナノ結晶のわずかな一部分を選択的に帯電して電荷非対称を生成する場合、隣接ドット間の横方向の電荷伝導を最小限にすることによって広げられたしきい値への要件を緩和するという利点が得られる。
本願明細書に記載された装置および方法を使用する重要な特徴は、これら装置および方法によって、例えば、本願明細書に記載するような多状態メモリを生成するための従来の技術のいずれかを使用して、単一素子において複数ビットを高信頼性で蓄積できることである。マルチレベルアプローチなどの前述した方法によって達成されたマルチビット蓄積を使用する従来のフラッシュメモリは、しきい値拡大の制御における要件が厳しくなる。しかし、この例示的な実施形態は、大きなプログラム／消去ウィンドウ（例えば、８ボルト以上、または１２ボルト以上のオーダー）、向上されたプログラミング／消去速度、および良好な電荷保持をもたらすことによって、従来のフラッシュメモリ素子の多くの制限を克服しうる。これは、明白な方法で多状態メモリセルのレベルをプログラムまたは消去することができるように、さまざまなしきい値電圧状態間を互いにより大きく分離することができる。
また、この実施形態により、例えば、電荷蓄積層に２つの異なる蓄積位置の各々に電荷を蓄積し、例えば、前述したような多重電圧しきい値レベルを使用する２つの位置の各々に異なる量または電荷状態を蓄積する能力をさらに加えることによって、セル当たり３ビット以上（例えば、４ビット）などの複数ビットを蓄積しうる。電荷蓄積層は、前述したように、例えば、ナノ結晶層または非導電性窒化物層であってもよい。各位置に４つの異なる量の電荷を蓄積することによって、メモリ素子は、セル当たり４ビット相当をもたらす４×４＝１６の異なる電荷の組み合わせを蓄積することができる。電荷保持を妥協することなく、本願明細書に記載する教示によって与えられるプログラム／消去ウィンドウを向上することで、蓄積媒体における電荷の注入および検知のより大きな柔軟性をもたらし、しきい値拡大への緩和された要件をもたらすことによって、複数ビット蓄積能力がさらに可能となる。
本願明細書に記載する例示的な実施形態は、既知の半導体製造技術によって組み立てられてもよい。図２０は、メモリ素子などの電子素子を形成するための例示的な手順をもたらすフローチャート２０００を示す。フローチャート２０００は、説明を目的として提供されるものであって、限定的であることを意図したものではない。さらなる構造的で使用可能な実施形態は、以下の記述に基づいて当業者に明らかになるはずである。フローチャート２０００の手順は、必ずしも示された順に従う必要はない。
フローチャート２０００は、基板２００２にソース領域を形成することから始まる。例えば、図１に示すように、ソース領域１１２は、基板１０２に形成されてもよい。ソース領域１１２は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、１つの例示的な実施形態において、ソースコンタクト１０４は、従来の成長技術または他の技術によってソース領域１１２上に形成されてもよい。
次に、基板２００４にドレイン領域が形成されてもよい。例えば、図１に示すように、基板１０２にドレイン領域１１６が形成されてもよい。ドレイン領域１１６は、従来のドーピング技術または他の技術によって形成されてもよい。さらに、１つの実施形態において、従来の成長技術または他の技術によってドレイン領域１１６上にドレインコンタクト１０６が形成されてもよい。
基板２００６にトンネル誘電体層が形成されてもよい。例えば、図２および図６に示すように、基板１０２のチャネル領域１１４上にトンネル誘電体層２０２が形成されてもよい。トンネル誘電体層２０２は、従来の酸化物成長技術または他の技術によって形成されてもよい。
トンネル誘電体層２００８上に電荷蓄積層が形成されてもよい。例えば、図２および図６に示すように、トンネル誘電体層２０２上にわたって電荷蓄積層２０４が形成されてもよい。１つの例示的な実施形態において、トンネル誘電体層２０２上に電荷蓄積層２０４が直接形成される。別の実施形態において、図３に示す障壁層３０２などの、トンネル誘電体層２０２上に形成された中間層上に電荷蓄積層２０４が形成される。
電荷蓄積層２０４は、さらに前述したような金属または半導体材料層（連続または不連続）または粒子の層であってもよい。電荷蓄積層２０４は、物理気相成長法（ＰＶＤ）、化学気相成長法（ＣＶＤ）、電気化学成長法（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、原子層成長法（ＡＬＤ）、または本願明細書の他の場所に記載されるか、または既知の他の技術などの成長技術によって形成されてもよい。
電荷ブロック層は、電荷蓄積層２０１０上に形成されてもよい。例えば、図２および図６に示すように、電荷蓄積層２０４上にわたって電荷ブロック層２０６が形成される。電荷ブロック層２０６は、原子層成長法などの、本願明細書の他の場所に記載される任意の成長技術か、または既知の任意の成長技術によって形成されてもよい。１つの例示的な実施形態において、前述したように、電荷ブロック層２０６がドープされてもよい。さらに、別の例示的な実施形態において、前述したように、電荷ブロック層２０６が勾配を有するように、または複数の層を有するように形成されてもよい。
原子層成長法は、組成勾配または複数の層を含む電荷ブロック層２０６を形成するのに特に適したものでありうる。例えば、電荷ブロック層２０６の厚さにわたって濃度が変化する成分を有する誘電体材料から構成された電荷ブロック層２０６を形成するために、誘電体材料の１つ以上の第１の単分子層が、第１の化学種の第１の前駆体を使用して堆積されてもよく、次いで、誘電体材料の１つ以上の第２の単分子層が、第２の化学種の第２の前駆体を使用して堆積されてもよく、次いで、誘電体材料の１つ以上の第３の単分子層が、第３の化学種の第３の前駆体を使用して堆積されてもよく、以下同様である。言い換えれば、１つ以上の単分子層の連続堆積は、組成勾配または複数の層のいずれかを含む電荷ブロック層２０６を形成するために異なる前駆体を使用して実行されてもよい。また、均一組成の電荷ブロック層２０６が最初に堆積されてもよく、次いで、急速熱アニール（ＲＴＡ）が組成的に段階的な層の効果を達成するために使用されてもよいことが想定される。
電荷ブロック層２０１２上に制御誘電体層が形成されてもよい。例えば、図２および図６に示すように、制御誘電体層２０８は、電荷ブロック層２０６上にわたって形成される。制御誘電体層２０８は、原子層成長法などの、本願明細書の他の場所に記載される任意の成長技術か、または既知の任意の成長技術によって形成されてもよい。
制御誘電体層２０１４上にわたって第２の電荷ブロック層が形成されてもよい。図６に示すように、制御誘電体層２０８上にわたって第２の電荷ブロック層４０２が形成される。第２の電荷ブロック層４０２は、原子層成長法などの、本願明細書の他の場所に記載される任意の成長技術か、または既知の任意の成長技術によって形成されてもよい。１つの実施形態において、第１の電荷ブロック層２０６と同様の方法で、第２の電荷ブロック層４０２がドープされてもよい。さらに、１つの実施形態において、第１の電荷ブロック層２０６と同様の方法で、第２の電荷ブロック層４０２が勾配を有するように、または複数の層を有するように形成されてもよい。
第２の電荷ブロック層４０２は、すべての実施形態において必ずしも形成されない。例えば、図２は、第２の電荷ブロック層を含まないゲートスタック１２０を示す。別の実施例において、図１１に示すように、ゲートスタック１２０は、制御誘電体層２０８上に電荷ブロック層２０６を含んでもよく、第２の電荷ブロック層が形成されなくてもよい。
ゲートスタック２０１６上にわたって、コントロールゲートが形成されてもよい。例えば、図２に示すように、ゲートスタック１２０の制御誘電体層２０８上にわたってゲートコンタクト１１８が形成されている。図６に示すように、ゲートコンタクト１１８は、ゲートスタック１２０’’の第２の電荷ブロック層４０２上にわたって形成される。ゲートコンタクト１１８は、従来の成長技術または他の技術によってゲートスタック１２０、１２０’’上に形成されてもよい。
単一または多状態（例えば、２、３、または４ビット）動作用の実行可能性を備えながら、増大された電荷保持、向上されたメモリプログラム／消去ウィンドウ、改善された信頼性および安定性を含む、向上された特性を有しうるメモリ素子などの改善された電子素子用の方法、システム、および装置が、本願明細書に記載されている。
不揮発性メモリ素子内の２層または３層制御誘電体などの多層制御誘電体を使用することも開示されている。多層制御誘電体は、酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸化ハフニウム（ＨｆＯ2 ）などの高ｋ誘電体材料の組み合わせ、および／または酸化ハフニウムアルミニウム（ＨｆＡｌＯx 、式中、ｘは正の整数であり、例えば、１、２、３、４など）のハイブリッド膜を含んでもよい。
例えば、Ａｌ2 Ｏ3 の制御誘電体層、およびＨｆＯ2 （またはＨｆ1-x Ａｌx Ｏy （式中、ｘは０〜１の正数で、ｙは正数である）、例えば、ＨｆＡｌＯ3 である）の電荷ブロック層を含むメモリ素子用の２層制御誘電体層が記載されている。ＨｆＯ2 の層は、メモリ素子のプログラミング動作中に、電荷蓄積層からコントロールゲートへの電子の流れをブロックするために、効率的な電荷ブロック層を与えてもよい。
また、例えば、Ａｌ2 Ｏ3 の制御誘電体層、および制御誘電体とコントロールゲートとの間のＨｆＯ2 などのハフニウム含有化合物層を含むメモリ素子用の２層制御誘電体層も開示されている。ＨｆＯ2 の層は、大きな過度の消去電圧をもたらしうる消去動作の間、メモリ素子のコントロールゲートからトンネル電流を抑制しうる。
また、例えば、Ａｌ2 Ｏ3 の制御誘電体層、および制御誘電体と電荷蓄積層との間のＨｆＯ2 などのハフニウム含有化合物層を含むメモリ素子用の２層制御誘電体層も開示されている。ＨｆＯ2 の層は、プログラミング動作中に、メモリ素子の電荷蓄積層からコントロールゲートへのトンネル電流を抑制しうる。
また、メモリ素子用の３層制御誘電体層も記載されている。例えば、３層制御誘電体層は、素子の電荷蓄積層に隣接するＨｆＯ2 （またはＨｆ1-x Ａｌx Ｏy （式中、ｘは０〜１の正数、ｙは正数である）、例えば、ＨｆＡｌＯ3 である）などのハフニウム含有化合物の第１の層と、メモリ素子のコントロールゲートに隣接したＨｆＯ2 などのハフニウム含有化合物の第２の層と、ＨｆＯ2 の第１の層と第２の層との間のＡｌ2 Ｏ3 の層とを含んでもよい。ＨｆＯ2 の第２の層は、メモリ素子の消去動作中に、コントロールゲートから電荷蓄積層への電子の流れをブロックしうる。
電荷ブロック層の単層または２重層の厚さは、電流フローを効率的にブロックしながら、非常に薄くすることができる。例えば、１つの実施形態において、層の厚さは、約１０ｎｍ未満、例えば、約５ｎｍ未満、例えば、約４ｎｍ未満である。別の例示的な実施形態において、層の厚さは約２ｎｍ未満である。好ましくは、層の厚さは約０．１ｎｍより大きい。
このような２層または３層制御誘電体を使用すると、良好な電荷保持およびプログラミング／消去速度をもたらしながら、非常に大きなプログラム／消去ウィンドウ（例えば、少なくとも８ボルト以上のオーダー、例えば、約９ボルト、例えば、約１０ボルト、例えば、約１１ボルト、例えば、約１２ボルト以上）を達成する予期しない結果をもたらすことができ、これは、より小さなノードサイズにスケーリングして高信頼性のマルチビット／セルメモリ素子を作製する際に重要である。さらに、電荷ブロック層は、プログラミング、消去、および読み出し動作の間、制御誘電体を流れる電流の量を劇的に低減することができ、これにより、動作電圧において著しいドリフトを起こさずに多数のプログラム／消去サイクルに耐性可能なフラッシュメモリ素子が得られうる。
例示的な実施形態では、例えば、Ｇｄ2 Ｏ3 、Ｙｂ2 Ｏ3 、Ｄｙ2 Ｏ3 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、Ｌａ2 Ｏ3 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、ＳｒＴｉＯ3 、Ｂａx Ｓｒ1-x ＴｉＯ3 、Ｚｒx Ｓｉ1-x Ｏy 、ＨＦx Ｓｉ1-x Ｏy 、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy 、Ａｌx Ｚｒ1-x Ｏ2 、またはＰｒ2 Ｏなどのさまざまな高ｋ誘電体材料が、電荷ブロック層に使用されてもよい。
また、電荷ブロック層の厚さにわたって組成勾配を含む電荷ブロック層についても本願明細書に記載されている。例えば、電荷ブロック層は、誘電体材料から形成されてもよく、誘電体材料の少なくとも１つの成分の量は、電荷ブロック層の厚さにわたって変動してもよい。例えば、成分は、ハフニウムまたは酸化ハフニウムであってもよい。１つの例示的な実施形態によれば、組成勾配を有する電荷ブロック層は、例えば、Ｈｆx Ａｌ1-x Ｏy 、ＨＦx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、Ｂａx Ｓｒ1-x ＴｉＯy 、Ａｌx Ｚｒ1-x Ｏy などの多成分酸化物から形成されてもよい。多成分酸化物は、１つの例示的な実施形態によれば、窒素（例えば、Ｈｆx Ｓｉ1-x Ｏ2-y Ｎy ）を含んでもよい。組成勾配を有する電荷ブロック層は、電荷蓄積層と制御誘電体層との間、または制御誘電体層とメモリ素子のゲートコンタクトとの間に配置されていてもよい。いくつかの例示的な実施形態によれば、ゲートスタックは、第１の電荷ブロック層および第２の電荷ブロック層の両方を含んでもよい。１つまたは両方の電荷ブロック層は、本願明細書に記載されているように、組成勾配を有してもよい。
（結論）
本発明のさまざまな実施形態を前述してきたが、これらは例示的な目的でのみ提示されるものであって、限定的なものではないことを理解するべきである。本発明の趣旨と範囲から逸脱することなく、形状および細部においてさまざまな変更をなしうることは、当業者には明らかなはずである。したがって、本発明の広がりおよび範囲は、前述した例示的な実施形態の任意のものによっても限定されるべきではなく、添付の特許請求の範囲およびその均等物によってのみ規定されるものである。

Claims (11)

  1. メモリ素子のゲートスタックであって、
    トンネル誘電体層上の電荷蓄積層と、
    前記電荷蓄積層上の高ｋ誘電体材料を含む第１の誘電体層と、
    前記第１の誘電体層上のＳｉＯ2 を含む第２の誘電体層と、
    前記第２の誘電体層上のＳｉＮを含む第３の誘電体層と、
    前記第３の誘電体層上のＳｉＯ2 を含む第４の誘電体層と、
    前記第４の誘電体層上の高ｋ誘電体材料を含む第５の誘電体層と、
    （ａ）前記第１の誘電体層および前記第２の誘電体層との間、（ｂ）前記第４の誘電体層および前記第５の誘電体層との間のうちの少なくとも１つの間に配置される１ｎｍ以下の厚さの第６の誘電体層と、
    を備えるゲートスタック。
  2. 請求項１記載のゲートスタックにおいて、
    前記第６の誘電体層が、酸化アルミニウムを含むゲートスタック。
  3. 請求項１記載のゲートスタックにおいて、
    前記電荷蓄積層が、ナノ結晶を含むゲートスタック。
  4. 請求項３記載のゲートスタックにおいて、
    前記ナノ結晶が、ルテニウムナノ結晶を含むゲートスタック。
  5. 請求項１記載のゲートスタックにおいて、
    前記電荷蓄積層が、連続フローティングゲートを含むゲートスタック。
  6. 請求項１記載のゲートスタックにおいて、
    前記第１および第５の誘電体層の各々の厚さが、４ｎｍ以下であるゲートスタック。
  7. 請求項６記載のゲートスタックにおいて、
    前記第１および第５の誘電体層の各々の厚さが、２ｎｍ以下であるゲートスタック。
  8. 請求項１記載のゲートスタックにおいて、
    前記第１および第５の誘電体層が、ハフニウムおよびジルコニウムのうちの１つを含むゲートスタック。
  9. 請求項８記載のゲートスタックにおいて、
    前記第１および第５の誘電体層のうちの少なくとも１つが、ＨｆＯ2 およびＺｒＯのうちの１つを含むゲートスタック。
  10. 請求項１記載のゲートスタックにおいて、
    前記第１および第５の誘電体層のうちの少なくとも１つが、金属ケイ酸塩を含むゲートスタック。
  11. 請求項１０記載のゲートスタックにおいて、
    前記金属ケイ酸塩が、ＨＦx Ｓｉ1-x Ｏy 、Ｚｒx Ｓｉ1-x Ｏy 、およびＡｌx Ｓｉ1-x Ｏy からなるグループから選択され、式中、ｘは０〜１の正数であり、ｙは正数であるゲートスタック。
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