KR20110048614A - 게이트 구조물 및 그 형성 방법 - Google Patents

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Abstract

게이트 구조물은 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 포함한다. 터널 절연막 패턴은 기판 상에 형성된다. 전하 트래핑막 패턴은 터널 절연막 패턴 상에 형성된다. 차단막 패턴은 전하 트래핑막 패턴 상에 형성되고, 순차적으로 적층된 10Å 이하의 두께를 갖는 제1 실리콘 산화막 패턴, 제1 고유전막 패턴, 제2 실리콘 산화막 패턴 및 제2 고유전막 패턴을 포함한다. 게이트 전극은 차단막 패턴 상에 형성된다. 게이트 구조물은 전하 트래핑막 패턴과 차단막 패턴 사이에 균일한 계면을 가지면, 게이트 구조물을 포함하는 트랜지스터는 우수한 소거 포화 특성을 갖는다.

Description

게이트 구조물 및 그 형성 방법{GATE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 게이트 구조물, 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 플래시 메모리 장치의 게이트 구조물 및 그 형성 방법에 관한 것이다.
전하 트랩형 플래시 메모리 장치는 전하 트래핑막 패턴과 게이트 전극 사이에 형성된 차단막 패턴(blocking layer pattern)을 포함하며, 전하를 소거하는 과정에서 상기 차단막을 통해 백 터널링(back tunneling) 현상이 발생할 수 있다. 이에 따라, 소거 포화(Erase Saturation) 특성이 열화되어 메모리 장치의 신뢰성이 악화되는 문제점이 발생한다.
이에 따라, 본 발명의 일 목적은 플래시 메모리 장치의 신뢰성을 향상시킬 수 있는 게이트 구조물을 제공하는 것이다.
본 발명의 다른 목적은 플래시 메모리 장치의 신뢰성을 향상시킬 수 있는 게이트 구조물의 형성 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 게이트 구조물은 터널 절연막 패턴, 전하 트래핑막 패턴, 차단막 패턴 및 게이트 전극을 포함한다. 상기 터널 절연막 패턴은 기판 상에 형성된다. 상기 전하 트래핑막 패턴은 상기 터널 절연막 패턴 상에 형성된다. 상기 차단막 패턴은 상기 전하 트래핑막 패턴 상에 형성되고, 10Å 이하의 두께를 갖는 제1 실리콘 산화막 패턴, 상기 제1 실리콘 산화막 패턴 상의 제1 고유전막 패턴, 상기 제1 고유전막 패턴 상의 제2 실리콘 산화막 패턴 및 상기 제2 실리콘 산화막 패턴 상의 제2 고유전막 패턴을 포함한다. 상기 게이트 전극은 상기 차단막 패턴 상에 형성된다.
일 실시예에 따르면, 상기 제1 실리콘 산화막 패턴은 1Å 이상의 두께를 가질 수 있다.
일 실시예에 따르면, 상기 각 제1 및 제2 고유전막 패턴들은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 각 제1 및 제2 고유전막 패턴들은 알루미늄 산화물을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 고유전막 패턴은 30 내지 100Å의 두께를 가질 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 다른 실시예들에 따른 게이트 구조물은 터널 절연막 패턴, 플로팅 게이트, 유전막 구조물 및 컨트롤 게이트를 포함한다. 상기 터널 절연막 패턴은 기판 상에 형성된다. 상기 플로팅 게이트는 상기 터널 절연막 패턴 상에 형성된다. 상기 유전막 구조물은 상기 플로팅 게이트 상에 형성되고, 10Å 이하의 두께를 갖는 제1 실리콘 산화막 패턴, 상기 제1 실리콘 산화막 패턴 상의 제1 고유전막 패턴, 상기 제1 고유전막 패턴 상의 제2 실리콘 산화막 패턴 및 상기 제2 실리콘 산화막 패턴 상의 제2 고유전막 패턴을 포함한다. 상기 컨트롤 게이트는 상기 유전막 구조물 상에 형성된다.
일 실시예에 따르면, 상기 제1 실리콘 산화막은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
일 실시예에 따르면, 상기 각 제1 및 제2 고유전막들은 알루미늄 산화물을 사용하여 형성될 수 있다.
일 실시예에 따르면, 상기 제1 실리콘 산화막, 상기 제1 고유전막, 상기 제2 실리콘 산화막 및 상기 제2 고유전막은 원자층 증착 공정을 사용하여 인 시튜(in-situ)로 형성될 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 플래시 메모리 장치의 게이트 구조물은 실리콘 산화막/고유전막/실리콘 산화막/고유전막을 포함하되, 상기 실리콘 산화막이 10Å 이하의 두께를 갖는다. 이에 따라, 상기 게이트 구조물은 균일한 계면을 가지며, 또한 상기 플래시 메모리 장치는 우수한 소거 포화 특성 및 신뢰성을 가질 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 제1 게이트 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 제1 게이트 구조물은 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(112), 전하 트래핑막 패턴(122), 차단막 패턴(130) 및 게이트 전극(142)을 포함한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다. 한편, 도시하지는 않았으나, 기판(100)은 p형 혹은 n형 불순물을 포함하는 웰(well)을 더 포함할 수 있다.
터널 절연막 패턴(112)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물, 지르코늄 실리콘 산화물, 란탄 알루미늄 산화물, 하프늄 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
전하 트랩핑막 패턴(122)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 포함할 수 있다.
차단막 패턴(130)은 전하 트래핑막 패턴(122) 상에 순차적으로 적층된 제1 실리콘 산화막 패턴(132), 제1 고유전막 패턴(134), 제2 실리콘 산화막 패턴(136) 및 제2 고유전막 패턴(138)을 포함한다.
제1 실리콘 산화막 패턴(132)은 실리콘 산화물을 포함할 수 있으며, 10Å 이하의 두께를 가질 수 있다. 일 실시예에 따르면, 제1 실리콘 산화막 패턴(132)은 1Å 이상의 두께를 갖는다.
제1 고유전막 패턴(134)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 포함할 수 있다. 이들은 단독 혹은 조합을 이루어 사용될 수 있다. 일 실시예에 따르면, 제1 고유전막 패턴(134)은 30 내지 100Å의 두께를 갖는다.
제2 실리콘 산화막 패턴(136)은 제1 실리콘 산화막 패턴(132)과 동일한 물질을 포함할 수 있으며, 제1 실리콘 산화막 패턴(132)보다 더 두꺼운 두께를 가질 수 있다. 일 실시예에 따르면, 제2 실리콘 산화막 패턴(136)은 10 내지 30Å의 두께를 갖는다.
제2 고유전막 패턴(138)은 제1 고유전막 패턴(134)과 동일한 물질을 포함할 수 있다. 일 실시예에 따르면, 제2 고유전막 패턴(138)은 제1 고유전막 패턴(134)과 동일한 두께를 갖는다. 이와는 달리, 제2 고유전막 패턴(138)은 제1 고유전막 패턴(134)과 다른 두께를 가질 수도 있다.
게이트 전극(142)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다.
일 실시예에 따르면, 게이트 전극(142)은 차단막 패턴(130) 상에 순차적으로 적층된 폴리실리콘막 패턴(도시하지 않음), 오믹 콘택(도시하지 않음), 확산 방지막 패턴(도시하지 않음), 비정질막 패턴(도시하지 않음) 및 금속막 패턴(도시하지 않음)을 포함한다. 상기 폴리실리콘막 패턴은 붕소, 인듐 또는 갈륨과 같은 p형 불순물 혹은 인, 비소 또는 안티몬과 같은 n형 불순물을 포함할 수 있다. 상기 오믹 콘택은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 이들의 합금과 같이 비저항 및 융점이 높은 금속을 포함할 수 있다. 상기 확산 방지막 패턴은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등과 같은 금속 질화물을 포함할 수 있다. 상기 비정질막 패턴은 비정질 실리콘 혹은 비정질 티타늄 실리사이드, 비정질 몰리브덴 실리사이드, 비정질 탄탈륨 실리사이드와 같은 고융점 금속 실리사이드를 포함할 수 있다. 상기 금속막 패턴은 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 이들의 합금과 같은 고융점 금속을 포함할 수 있다.
한편, 상기 제1 게이트 구조물에 인접한 기판(100) 상부에는 불순물 영역(103)이 형성될 수 있다. 상기 제1 게이트 구조물 및 불순물 영역(103)은 전하 트랩형 플래시 메모리 장치의 트랜지스터를 형성할 수 있다.
도 2는 비교예 1에 의한 제2 게이트 구조물을 설명하기 위한 단면도이고, 도 3은 비교예 2에 의한 제3 게이트 구조물을 설명하기 위한 단면도이다. 상기 제2 및 제3 게이트 구조물들은 차단막 패턴을 제외하고는 본 발명의 실시예들에 따른 제1 게이트 구조물과 실질적으로 동일하거나 유사하므로, 이들에 대한 자세한 설명은 생략한다.
도 2를 참조하면, 상기 제2 게이트 구조물은 기판(200) 상에 순차적으로 적층된 터널 절연막 패턴(212), 전하 트래핑막 패턴(222), 차단막 패턴(230) 및 게이트 전극(242)을 포함한다.
차단막 패턴(230)은 전하 트래핑막 패턴(222) 상에 순차적으로 적층된 실리콘 산화막 패턴(236) 및 고유전막 패턴(238)을 포함한다. 실리콘 산화막 패턴(236)은 실리콘 산화물을 포함한다. 고유전막 패턴(238)은 알루미늄 산화물, 하프늄 산 화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 포함한다. 이들은 단독 혹은 조합을 이루어 사용될 수 있다.
도 3을 참조하면, 상기 제3 게이트 구조물은 기판(300) 상에 순차적으로 적층된 터널 절연막 패턴(312), 전하 트래핑막 패턴(322), 차단막 패턴(330) 및 게이트 전극(342)을 포함한다.
차단막 패턴(330)은 전하 트래핑막 패턴(322) 상에 순차적으로 적층된 제1 고유전막 패턴(334), 실리콘 산화막 패턴(336) 및 제2 고유전막 패턴(338)을 포함한다. 실리콘 산화막 패턴(336)은 실리콘 산화물을 포함한다. 제1 및 제2 고유전막 패턴들(334, 338)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 포함한다. 이들은 단독 혹은 조합을 이루어 사용될 수 있다.
한편, 실리콘 질화물 등을 포함하는 전하 트래핑막 패턴(322)과 알루미늄 산화물 등을 포함하는 제1 고유전막 패턴(334) 사이에는 이들을 형성하는 열처리 과정에서 일부 성분들이 해리 및 결합하여 원하지 않는 막을 형성함으로써, 불균일한 계면이 형성된다. 예를 들어, 알루미늄 산질화막, 알루미늄 실리콘 산화막, 알루미늄 실리콘 산질화막 등이 형성될 수 있다.
전술한 불균일한 계면은 상기 제3 게이트 구조물의 저항을 증가시키고, 이를 포함하는 트랜지스터의 특성을 열화시킬 수 있다.
도 4a, 4b 및 4c는 상기 제2 게이트 구조물, 상기 제3 게이트 구조물 및 상기 제1 게이트 구조물을 각각 포함하는 트랜지스터들의 소거 포화(Erase Saturation) 특성을 설명하기 위한 그래프들이다. 각 도면에서 가로축은 프로그래밍/소거 시간이고, 세로축은 문턱 전압이다. 또한, 각 도면에서 증가하는 곡선들은 프로그래밍 시의 문턱 전압 변화를 나타내고, 감소하는 곡선들은 소거 시의 문턱 전압 변화를 나타낸다. 한편, 도 4a에 도시된 제2 게이트 구조물은 차단막 패턴(230)으로서 실리콘 산화막/알루미늄 산화막을 포함하고, 도 4b에 도시된 제3 게이트 구조물은 차단막 패턴(330)으로서 알루미늄 산화막/실리콘 산화막/알루미늄 산화막을 포함하며, 도 4c에 도시된 제1 게이트 구조물은 차단막 패턴(130)으로서 실리콘 산화막/알루미늄 산화막/실리콘 산화막/알루미늄 산화막을 포함한다. 그리고, 도 4b 및 도 4c에 점선으로 표시된 곡선은 도 4a에 도시된 곡선을 참조로 표시한 것이다.
도 4a 내지 도 4c를 참조하면, 도 4a의 트랜지스터는 -1.5의 소거 포화값을 가지고, 도 4b 및 도 4c의 트랜지스터들의 -3.0의 소거 포화값을 갖는다. 즉, 비교예 1에 따른 제2 게이트 구조물을 포함하는 트랜지스터에 비해, 비교예 2에 따른 제3 게이트 구조물 혹은 본 발명의 실시예들에 따른 제1 게이트 구조물을 포함하는 트랜지스터가 보다 우수한 소거 포화 특성을 가짐을 알 수 있다.
결국, 본 발명의 실시예들에 따른 제1 게이트 구조물은 비교예 2에 따른 제3 게이트 구조물에 비해 전하 트래핑막 패턴 및 차단막 패턴 사이의 계면이 균일한 장점을 갖는다. 또한, 본 발명의 실시예들에 따른 제1 게이트 구조물을 포함하는 트랜지스터는 비교예 1에 따른 제2 게이트 구조물을 포함하는 트랜지스터에 비해 소거 포화 특성을 우수한 장점을 갖는다. 이에 따라, 상기 제1 게이트 구조물을 갖는 트랜지스터는 향상된 신뢰성을 가질 수 있다.
도 5는 본 발명의 실시예들에 따른 제1 게이트 구조물이 갖는 차단막 패턴(130)에서 제1 실리콘 산화막 패턴(132)의 두께에 따른 소거 포화 특성을 변화를 설명하기 위한 그래프이다. 도 5에서, ●는 제1 게이트 구조물의 차단막 패턴(130) 즉, 실리콘 산화막/알루미늄 산화막/실리콘 산화막/알루미늄 산화막의 소거 포화 특성을 나타내고, ■는 제2 게이트 구조물의 차단막 패턴(230) 즉, 실리콘 산화막/알루미늄 산화막의 소거 포화 특성을 나타낸다. 한편, 도 5의 가로축은 상기 각 차단막 패턴들의 등가 산화막 두께를 나타내고, 세로축은 소거 포화값을 나타내며, 각 점의 숫자들은 각 막의 두께를 나타낸다. 따라서,"10/40/20/40"은 실리콘 산화막/알루미늄 산화막/실리콘 산화막/알루미늄 산화막의 두께가 각각 10Å, 40Å, 20Å 및 40Å임을 나타낸다. "40/20/40"은 실리콘 산화막의 두께가 0Å이므로, 결국 제3 게이트 구조물의 차단막 패턴(330)을 나타낸다.
도 5를 참조하면, 차단막 패턴(130)에서 제1 실리콘 산화막 패턴(132)의 두께가 0에서 10Å으로 증가할 때까지 소거 포화값은 크게 변하지 않았으나, 10Å에서 16Å로 증가하는 동안 소거 포화값이 급격히 증가하였다. 즉, 제1 실리콘 산화막 패턴(132)의 두께가 증가할 때, 10Å 주변에서 소거 포화 특성이 급격히 열화되며, 이에 따라 두께 10Å은 임계적 의의를 갖는다고 할 수 있다. 이에 따라, 본 발명의 실시예들에 따른 제1 게이트 구조물은 차단막 패턴(130) 내에 1 내지 10Å의 두께를 갖는 제1 실리콘 산화막 패턴(132)을 포함한다.
도 6은 본 발명의 다른 실시예들에 따른 제4 게이트 구조물을 설명하기 위한 단면도이다.
도 6을 참조하면, 상기 제4 게이트 구조물은 기판(400) 상에 순차적으로 형성된 터널 절연막 패턴(412), 플로팅 게이트(422), 유전막 구조물(432) 및 컨트롤 게이트(442)를 포함한다.
플로팅 게이트(422)는 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 포함할 수 있다.
유전막 구조물(430)은 제1 게이트 구조물의 차단막 패턴(130)과 동일한 물질을 포함할 수 있다. 즉, 플로팅 게이트(422) 상에 순차적으로 적층된 제1 실리콘 산화막 패턴(432), 제1 고유전막 패턴(434), 제2 실리콘 산화막 패턴(436) 및 제2 고유전막 패턴(438)을 포함한다.
컨트롤 게이트(442)는 제1 게이트 구조물의 게이트 전극(142)과 동일한 물질을 포함할 수 있다.
한편, 상기 제4 게이트 구조물에 인접한 기판(400)의 상부에는 불순물 영역(403)이 형성될 수 있다. 상기 제4 게이트 구조물 및 불순물 영역(403)은 플로팅 게이트형 플래시 메모리 장치의 트랜지스터를 형성할 수 있으며, 상기 트랜지스터는 우수한 소거 포화 특성 및 향상된 신뢰성을 가질 수 있다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 상기 제1 게이트 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 기판(100) 상에 터널 절연막(110), 전하 트래핑막(120), 제1 실리콘 산화막(131) 및 제1 고유전막(133)을 순차적으로 형성한다.
터널 절연막(110)은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 이와는 달리, 터널 절연막(110)은 기판(100)에 열산화 공정을 수행함으로써 형성될 수도 있다.
전하 트래핑막(120)은 실리콘 질화물과 같은 질화물 혹은 하프늄 실리콘 산화물과 같은 하프늄 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다.
제1 실리콘 산화막(131)은 실리콘 산화물을 사용하여 형성한다. 제1 실리콘 산화막(131)은 1 내지 10Å의 얇은 두께를 가지도록 형성되므로, 두께 조절이 용이한 원자층 증착(ALD) 공정을 사용하여 형성될 수 있다.
제1 고유전막(133)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 일 실시예에 따르면, 제1 고유전막(133)은 원자층 증착 공정을 통해 형성되며, 제1 실리콘 산화막(131)과 인-시튜로 형성된다.
한편, 제1 실리콘 산화막(131) 및 제1 고유전막(133)을 형성한 이후, 섭씨 800도 내지 섭씨 1100도의 온도에서 열처리를 수행할 수 있다.
도 8을 참조하면, 제1 고유전막(133) 상에 제2 실리콘 산화막(135), 제2 고유전막(137), 게이트 전극막(140)을 순차적으로 형성한다.
제2 실리콘 산화막(135)은 실리콘 산화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 제2 실리콘 산화막(135)은 제1 실리콘 산화막(131)보다 두꺼운 두께를 가지도록 형성될 수 있다. 일 실시예에 따르면, 제2 실리콘 산화막(135)은 10 내지 30Å의 두께를 가지도록 형성된다.
제2 고유전막(137)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등과 같은 고유전 물질을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 일 실시예에 따르면, 제2 고유전막(137)은 제1 고유전막(133)과 동일한 물질을 사용하여 형성될 수 있으며, 동일한 두께를 갖도록 형성될 수 있다.
한편, 제2 실리콘 산화막(135) 및 제2 고유전막(137) 형성 이후, 섭씨 800도 내지 섭씨 1100도의 온도에서 열처리를 수행할 수 있다.
게이트 전극막(140)은 폴리실리콘, 금속, 금속 질화물, 금속 실리사이드 등을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 일 실시예에 따르면, 제2 고유전막(137) 상에 폴리실리콘막(도시하지 않음), 오믹막(도시하지 않음), 확산 방지막(도시하지 않음), 비정질막(도시하지 않음) 및 금속막(도시하지 않음)을 순차적으로 형성할 수 있다. 상기 폴리실리콘막은 붕소, 인듐 또는 갈륨과 같은 p형 불순물 혹은 인, 비소 또는 안티몬과 같은 n형 불순물을 사용하여 형성할 수 있다. 상기 오믹막은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 이들의 합금과 같이 비저항 및 융점이 높은 금속을 사용하여 형성할 수 있다. 상기 확산 방지막은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물 등과 같은 금속 질화물을 사용하여 형성할 수 있다. 상기 비정질막은 비정질 실리콘 혹은 비정질 티타늄 실리사이드, 비정질 몰리브덴 실리사이드, 비정질 탄탈륨 실리사이드와 같은 고융점 금속 실리사이드를 사용하여 형성할 수 있다. 상기 금속막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 이들의 합금과 같은 고융점 금속을 사용하여 형성할 수 있다.
도 9를 참조하면, 포토레지스트 패턴을 이용한 식각 공정을 통해, 게이트 전극막(140), 제2 고유전막(137), 제2 실리콘 산화막(135), 제1 고유전막(133), 제1 실리콘 산화막(131), 전하 트래핑막(120) 및 터널 절연막(110)을 순차적으로 패터닝하여, 기판(100) 상에 상기 제1 게이트 구조물을 형성한다. 상기 제1 게이트 구조물은 기판(100) 상에 순차적으로 적층된 터널 절연막 패턴(112), 전하 트래핑막 패턴(122), 차단막 패턴(130) 및 게이트 전극(142)을 포함한다. 차단막 패턴(130)은 제1 실리콘 산화막 패턴(132), 제1 고유전막 패턴(134), 제2 실리콘 산화막 패턴(136) 및 제2 고유전막 패턴(138)을 포함한다.
이후, 상기 제1 게이트 구조물을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 상기 제1 게이트 구조물에 인접한 기판(100) 상부에 불순물 영역(103)을 형성하여, 전하 트랩형 플래시 메모리 장치의 트랜지스터를 완성한다.
한편, 도 6에 도시된 제4 게이트 구조물을 포함하는 플로팅 게이트형 플래시 메모리 장치의 트랜지스터도 이와 유사한 방법을 통해 형성할 수 있다.
도 10은 본 발명의 실시예들에 따른 플래시 메모리 장치를 설명하기 위한 단면도이다.
도 10을 참조하면, 상기 플래시 메모리 장치는 도 1에서 설명한 제1 게이트 구조물들을 복수 개 가지며, 상기 제1 게이트 구조물들 사이의 기판(100) 상부에 제1 내지 제3 불순물 영역들(103, 105, 107)을 갖는다. 또한, 상기 플래시 메모리 장치는 공통 소스 라인(CSL)(175) 및 비트 라인(190)을 더 포함한다. 한편, 상기 플래시 메모리 장치는 도 6에 도시한 제4 게이트 구조물을 복수 개 포함할 수도 있으나, 이에 대한 자세한 설명은 생략한다.
상기 각 제1 게이트 구조물들은 기판(100) 상에 제2 방향으로 연장되며, 상기 제2 방향에 수직인 제1 방향을 따라 서로 이격된다. 제1 불순물 영역(103)은 상대적으로 상기 제1 게이트 구조물들의 간격이 좁은 영역에 형성되고, 제2 및 제3 불순물 영역들(105, 107)은 상대적으로 상기 제1 게이트 구조물들이 간격이 넓은 영역에 형성된다.
상기 제1 게이트 구조물들을 측벽에는 스페이서들(150)이 더 형성될 수 있다. 또한, 상기 제1 게이트 구조물들 및 스페이서들(150)을 커버하는 보호막 패턴(160)이 기판(100) 상에 더 형성될 수 있다. 스페이서들(150) 및 보호막 패턴(160)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
보호막 패턴(160)을 커버하는 제1 층간 절연막(170)이 기판(100) 상에 형성 된다. 제1 층간 절연막(170)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다. 공통 소스 라인(175)은 제1 층간 절연막(170)을 관통하면서 제2 불순물 영역(105)과 접촉한다. 공통 소스 라인(175)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
제1 층간 절연막(170) 및 공통 소스 라인(175) 상에 제2 층간 절연막(180)이 형성된다. 제2 층간 절연막(180)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다. 제1 및 제2 층간 절연막들(170, 180)을 관통하면서 제3 불순물 영역(107)과 접촉하는 비트 라인 콘택(185)이 형성되고, 비트 라인 콘택(185)과 전기적으로 연결되는 비트 라인(190)이 제2 층간 절연막(180) 상에 형성된다. 비트 라인 콘택(185) 및 비트 라인(190)은 금속, 금속 실리사이드, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 비트 라인(190)은 상기 제1 방향으로 연장된다.
전술한 바와 같이, 상기 제1 게이트 구조물들을 포함하는 플래시 메모리 장치는 우수한 소거 포화 특성 및 향상된 신뢰성을 가질 수 있다.
한편, 도 10은 낸드(NAND) 플래시 장치를 도시하였으나, 본 발명의 범위는 상기 제1 혹은 제4 게이트 구조물들을 포함하는 노어(NOR) 플래시 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 상기 플래시 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들을 수행하여, 기 판(100) 상에 복수 개의 제1 게이트 구조물들 및 제1 내지 제3 불순물 영역들(103, 105, 107)을 형성한다. 상기 각 제1 게이트 구조물은 제2 방향으로 연장되도록 형성되고, 상기 제2 방향에 수직한 제1 방향으로 서로 이격되도록 형성된다.
도 12를 참조하면, 상기 제1 게이트 구조물들을 커버하는 스페이서막을 기판(100) 상에 형성한다. 상기 스페이서막은 실리콘 질화물과 같은 질화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 이후, 이방성 식각 공정을 통해 상기 스페이서막을 식각함으로써, 상기 제1 게이트 구조물들의 측벽들에 스페이서들(150)을 형성한다. 상기 스페이서들(150) 및 상기 제1 게이트 구조물들을 커버하는 보호막을 형성한다. 상기 보호막은 실리콘 질화물과 같은 질화물을 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 이후, 이방성 식각 공정을 통해 상기 보호막 일부를 식각함으로써, 보호막 패턴(160)을 형성한다.
도 13을 참조하면, 보호막 패턴(160)을 커버하는 제1 층간 절연막(170)을 기판(100) 상에 형성한다. 제1 층간 절연막(170)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다.
이후, 제1 층간 절연막(170)을 관통하면서 제2 불순물 영역(105)을 노출시키는 제1 개구(도시하지 않음)를 형성하고, 상기 제1 개구를 매립하는 제1 도전막을 제1 층간 절연막(170) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다. 제1 층간 절연막(170)이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 상기 제1 개구를 매립하면서 제2 불순물 영역(105)과 접촉하는 공통 소스 라인(175)을 형성한다.
도 14를 참조하면, 제1 층간 절연막(170) 및 공통 소스 라인(175) 상에 제2 층간 절연막(180)을 형성한다. 제2 층간 절연막(180)은 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물 사용하여, 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다.
이후, 제1 및 제2 층간 절연막들(170, 180)을 관통하면서 제3 불순물 영역(107)을 노출시키는 제2 개구(도시하지 않음)를 형성하고, 상기 제2 개구를 매립하는 제2 도전막을 제2 층간 절연막(180) 상에 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다. 제2 층간 절연막(180)이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여, 상기 제2 개구를 매립하면서 제3 불순물 영역(107)과 접촉하는 비트 라인 콘택(185)을 형성한다.
제2 층간 절연막(180) 상에 제3 도전막을 형성하고 이를 패터닝하여, 비트 라인 콘택(185)에 전기적으로 연결되면서 상기 제1 방향으로 연장되는 비트 라인(190)을 형성한다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 사용하여 형성할 수 있다.
전술한 공정들을 수행하여, 본 발명의 실시예들에 따른 플래시 메모리 장치가 완성된다.
도 15는 본 발명의 실시예들에 따른 플래시 메모리 장치를 구비하는 메모리 시스템을 설명하기 위한 블록도이다.
도 15를 참조하면, 플래시 메모리 장치(510)는 컴퓨터와 같은 메모리 시스템(500) 내에 위치하는 중앙 처리 장치(CPU)(520)에 전기적으로 연결된다. 메모리 시스템(500)은 퍼스널 컴퓨터, 퍼스널 데이터 어시스턴트 등을 포함할 수 있다. 플래시 메모리 장치(510)는 중앙 처리 장치(520)에 직접 연결되거나 또는 버스(bus) 등을 통해 연결될 수 있다. 플래시 메모리 장치(510)에는 전술한 본 발명의 다양한 실시예들에 따른 게이트 구조물이 적용된다. 따라서, 플래시 메모리 장치(510)는 우수한 소거 포화 특성 및 향상된 신뢰성을 가질 수 있다. 이러한 플래시 메모리 장치(510)가 메모리 시스템(500)에 적용되기 때문에, 메모리 시스템(500)의 성능 향상을 도모할 수 있다.
도 16은 본 발명의 다른 실시예들에 따른 플래시 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 16을 참조하면, 메모리 시스템(600)은 휴대용 전자 장비를 포함할 수 있다. 예를 들면, 메모리 시스템(600)은 PMP 장치, 휴대용 통신 장치, MP3 플레이어, 휴대용 디스플레이 플레이어, 전자 사전 등에 해당될 수 있다. 메모리 시스템(600)은 플래시 메모리 장치(510), 메모리 컨트롤러(520), EDC(530), 표시 부재(540) 및 인터페이스(550)를 구비한다. 플래시 메모리 장치(510)는 상술한 본 발명의 여러 실시예들에 따른 게이트 구조물을 구비한다.
음향 데이터 또는 영상 데이터 등과 같은 데이터는 EDC(530)에 의해 메모리 컨트롤러(520)를 통해 플래시 메모리 장치(510)에 입력되거나 플래시 메모리 장 치(510)로부터 출력된다. 이러한 음향 및/또는 영상 데이터는 EDC(530)로부터 플래시 메모리 장치(510)로 직접 입력될 수 있지만, 플래시 메모리 장치(510)로부터 EDC(530)까지 직접 출력될 수도 있다. EDC(530)는 상기 음향 및/또는 영상 데이터를 플래시 메모리 장치(510) 내에 저장하도록 인코딩(encoding)한다. 예를 들면, EDC(530)는 플래시 메모리 장치(510) 내에 음향 데이터를 저장하기 위하여 MP3 파일로 인코딩할 수 있다. 또한, EDC(530)는 플래시 메모리 장치(510) 내에 영상 데이터를 저장하기 위하여 MPEG 파일로 인코딩할 수 있다. EDC(530)는 서로 다른 포맷들에 따라 서로 다른 형태를 갖는 데이터들을 인코딩하기 위한 복합 인코더를 포함할 수 있다. 예를 들면, EDC(530)는 음향 데이터를 위한 MP3 인코더 및 영상 데이터를 위한 MPEG 인코더를 동시에 포함할 수 있다.
또한, EDC(530)는 플래시 메모리 장치(510)로부터 출력을 디코딩(decoding)할 수 있다. 예를 들면, EDC(530)는 플래시 메모리 장치(510)로부터 출력된 음향 데이터를 MP3 파일로 디코딩할 수 있다. 한편, EDC(530)는 플래시 메모리 장치(510)로부터 출력된 영상 데이터를 MPEG 파일로 디코딩할 수 있다. 또한, EDC(530)는 음향 데이터를 위한 MP3 디코더와 영상 데이터를 위한 MPEG 디코더를 동시에 포함할 수 있다. 그러나, EDC(530)는 음향 및/또는 영상 데이터를 위한 디코더만을 포함할 수도 있다. 예를 들면, 인코딩된 음향 및/또는 영상 데이터가 EDC(530)로 입력되어 메모리 컨트롤러(520) 및 또는 플래시 메모리 장치(510)로 전달될 수 있다.
EDC(530)는 인터페이스(550)를 경유하여 인코딩을 위한 음향 및/또는 영상 데이터 또는 인코딩된 음향 및/또는 영상 데이터를 수신할 수 있다. 인터페이스(550)는 파이어 와이어 인터페이스, USB 인터페이스 등을 포함할 수 있다. 음향 및/또는 영상 데이터는 플래시 메모리 장치(510)로부터 인터페이스(550)를 경유하여 표시 부재(540)를 통해 출력될 수 있다.
표시 부재(540)는 플래시 메모리 장치(510)로부터 직접 출력되거나 EDC(530)에 의하여 디코딩된 음향 및/또는 영상 데이터를 사용자에게 표시할 수 있다. 표시 부재(540)는 음향 데이터를 출력하기 위한 스피커 잭이나 영상 데이터를 출력하는 디스플레이 스크린 등을 포함할 수 있다.
본 발명의 실시예들에 있어서, 전술한 바와 같이 높은 집적도와 축적 용량을 확보하면서 요구되는 수준의 전기적 특성을 구비하는 플래시 메모리 장치(510)가 메모리 시스템(600)에 적용됨으로써, 메모리 시스템(600)의 성능을 개선시킬 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따르면, 플래시 메모리 장치의 게이트 구조물은 실리콘 산화막/고유전막/실리콘 산화막/고유전막을 포함하되, 상기 실리콘 산화막이 10Å 이하의 두께를 갖는다. 이에 따라, 상기 게이트 구조물은 균일한 계면을 가지며, 또한 상기 플래시 메모리 장치는 우수한 소거 포화 특성 및 신뢰성을 가질 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 제1 게이트 구조물을 설명하기 위한 단면도이다.
도 2는 비교예 1에 의한 제2 게이트 구조물을 설명하기 위한 단면도이다.
도 3은 비교예 2에 의한 제3 게이트 구조물을 설명하기 위한 단면도이다.
도 4a, 4b 및 4c는 상기 제2 게이트 구조물, 상기 제3 게이트 구조물 및 상기 제1 게이트 구조물을 각각 포함하는 트랜지스터들의 소거 포화(Erase Saturation) 특성을 설명하기 위한 그래프들이다.
도 5는 본 발명의 실시예들에 따른 제1 게이트 구조물이 갖는 차단막 패턴(130)에서 제1 실리콘 산화막 패턴(132)의 두께에 따른 소거 포화 특성을 변화를 설명하기 위한 그래프이다.
도 6은 본 발명의 다른 실시예들에 따른 제4 게이트 구조물을 설명하기 위한 단면도이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 상기 제1 게이트 구조물 형성 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 플래시 메모리 장치를 설명하기 위한 단면도이다.
도 11 내지 도 14는 본 발명의 실시예들에 따른 상기 플래시 메모리 장치를 제조하는 방법을 설명하기 위한 단면도들이다.
＜도면의 주요 부분에 대한 부호의 설명＞
100, 200, 300, 400 : 기판
112, 212, 312, 412 : 터널 절연막 패턴
122, 222, 322, 422 : 전하 트래핑막 패턴
130, 230, 330, 430 : 차단막 패턴
132, 136 : 제1 및 제2 실리콘 산화막 패턴
134, 138 : 제1 및 제2 고유전막 패턴
142, 242, 342, 442 : 게이트 전극
150 : 스페이서 160 : 보호막 패턴
170, 180 : 제1 및 제2 층간 절연막
175 : 공통 소스 라인 185 : 비트 라인 콘택
190 : 비트 라인

Claims (10)

  1. 기판 상에 형성된 터널 절연막 패턴;
    상기 터널 절연막 패턴 상의 전하 트래핑막 패턴;
    상기 전하 트래핑막 패턴 상에 형성되고,
    10Å 이하의 두께를 갖는 제1 실리콘 산화막 패턴;
    상기 제1 실리콘 산화막 패턴 상의 제1 고유전막 패턴;
    상기 제1 고유전막 패턴 상의 제2 실리콘 산화막 패턴; 및
    상기 제2 실리콘 산화막 패턴 상의 제2 고유전막 패턴을 포함하는 차단막 패턴; 및
    상기 차단막 패턴 상의 게이트 전극을 포함하는 게이트 구조물.
  2. 제1항에 있어서, 상기 제1 실리콘 산화막 패턴은 1Å 이상의 두께를 갖는 것을 특징으로 하는 게이트 구조물.
  3. 제1항에 있어서, 상기 각 제1 및 제2 고유전막 패턴들은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 란탄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물 중 적어도 하나를 포함하는 것을 특징으로 하는 게이트 구조물.
  4. 제3항에 있어서, 상기 각 제1 및 제2 고유전막 패턴들은 알루미늄 산화물을 포함하는 것을 특징으로 하는 게이트 구조물.
  5. 제1항에 있어서, 상기 제2 고유전막 패턴은 30 내지 100Å의 두께를 갖는 것을 특징으로 하는 게이트 구조물.
  6. 기판 상에 형성된 터널 절연막 패턴;
    상기 터널 절연막 패턴 상의 플로팅 게이트;
    상기 플로팅 게이트 상에 형성되고,
    10Å 이하의 두께를 갖는 제1 실리콘 산화막 패턴;
    상기 제1 실리콘 산화막 패턴 상의 제1 고유전막 패턴;
    상기 제1 고유전막 패턴 상의 제2 실리콘 산화막 패턴; 및
    상기 제2 실리콘 산화막 패턴 상의 제2 고유전막 패턴을 포함하는 유전막 구조물; 및
    상기 유전막 구조물 상의 컨트롤 게이트를 포함하는 게이트 구조물.
  7. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 전하 트래핑막을 형성하는 단계;
    상기 전하 트래핑막 상에 10Å 이하의 두께를 갖는 제1 실리콘 산화막을 형성하는 단계;
    상기 제1 실리콘 산화막 상에 제1 고유전막을 형성하는 단계;
    상기 제1 고유전막 상에 제2 실리콘 산화막을 형성하는 단계;
    상기 제2 실리콘 산화막 상에 제2 고유전막을 형성하는 단계; 및
    상기 제2 고유전막 상에 게이트 전극막을 형성하는 단계를 포함하는 게이트 구조물 형성 방법.
  8. 제7항에 있어서, 상기 제1 실리콘 산화막은 원자층 증착(ALD) 공정을 통해 형성되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  9. 제7항에 있어서, 상기 각 제1 및 제2 고유전막들은 알루미늄 산화물을 사용하여 형성되는 것을 특징으로 하는 게이트 구조물 형성 방법.
  10. 제7항에 있어서, 상기 제1 실리콘 산화막, 상기 제1 고유전막, 상기 제2 실리콘 산화막 및 상기 제2 고유전막은 원자층 증착 공정을 사용하여 인 시튜(in-situ)로 형성되는 것을 특징으로 하는 게이트 구조물 형성 방법.
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