KR102150252B1 - 반도체 장치 제조방법 - Google Patents

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Abstract

개시된 반도체 장치 제조방법은 활성영역을 갖는 반도체 기판을 마련하는 단계와, 상기 활성영역에 게이트 절연을 위한 유전막을 형성하는 단계와, 상기 유전막 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층을 형성하는 단계와, 상기 큐어링층을 열처리하는 단계와 상기 큐어링층을 제거하는 단계를 포함한다. 상기 저마늄이 함유된 물질은 SiGe 또는 Ge일 수 있다.

Description

반도체 장치 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조방법에 관한 것이다.
반도체 장치에서, 유전체 물질은 주요 구성요소로서 널리 사용되고 있다. 최근에는 반도체 장치의 집적도가 높아짐에 따라 고유전율을 갖는 유전체가 유용하게 사용되고 있다. 하지만, 이러한 유전체는 화학적인 불안정성으로 인해 문제가 있을 수 있다. 예를 들어, 유전체의 벌크 트랩(bulk trap)이나 다른 영역과 계면 트랩(interface trap)이 발생하여 반도체 장치의 신뢰성에 악영향을 줄 수 있다. 특히, 고유전율 유전체의 경우에는 구성원소(예, 전이금속)의 원하지 않는 확산으로 인하여 많은 계면 트랩이 발생되어 반도체 장치의 신뢰성이 크게 저하될 수 있다.
당 기술분야에서는, 반도체 장치에 채용되는 유전막의 특성을 개선하는 새로운 방안이 요구되고 있다. 개선된 유전막을 채용하여 신뢰성이 향상된 반도체 장치가 요구되고 있다.
본 발명의 일 실시예는, 활성영역을 갖는 반도체 기판을 마련하는 단계와, 상기 활성영역에 게이트 절연을 위한 유전막을 형성하는 단계와, 상기 유전막 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층을 형성하는 단계와, 상기 큐어링층을 열처리하는 단계와, 상기 큐어링층을 제거하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 저마늄이 함유된 물질은 SiGe 또는 Ge일 수 있다. 상기 저마늄이 함유된 물질은 특정 도전형의 불순물이 도프된 SiGe일 수 있다.
상기 열처리하는 단계는, 500∼1300℃의 온도에서 수행될 수 있다.
상기 큐어링층을 형성하는 단계 전에, 상기 유전막 상에 보호용 캡층을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 큐어링층을 제거하는 단계에서, 상기 보호용 캡층의 적어도 일부가 제거될 수 있다.
상기 보호용 캡층은 게이트 전극을 위한 제1 전극층일 수 있다. 이 경우에, 상기 큐어링층을 제거하는 단계 후에, 상기 제1 전극층 상에 제2 전극층을 형성하는 단계를 더 포함할 수 있다.
상기 큐어링층을 제거하는 단계 후에, 상기 유전막 상에 게이트 전극을 형성할 수 있다.
상기 제1 및 제2 전극층와 상기 게이트 전극 중 적어도 하나는 폴리 실리콘(poly-Si), Ti, TiN, W, WSi, WN, Ta, TaN, La, Al 및 TiAlC으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 유전막은, 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산화질화막(HfSiON), 하프늄 산화질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO),란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3), 디스프로슘 산화막(Dy2O3), BST 산화막(BaxSr1 - xTiO3), PZT 산화막(Pb(ZrxTi1 -x)O3)으로 구성된 그룹으로부터 선택된 적어도 하나의 물질을 포함할 수 있다.
본 발명의 일 실시예는, 활성영역을 갖는 반도체 기판을 마련하는 단계와, 상기 활성영역에 게이트 절연을 위한 유전막을 형성하는 단계와, 상기 유전막 상에 저마늄(Ge) 또는 실리콘 저마늄(SiGe)으로 이루어진 큐어링층을 형성하는 단계와, 상기 유전막에 저마늄 원소가 확산되도록 상기 큐어링층을 열처리하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 큐어링층을 형성하는 단계 전에, 상기 유전막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
상기 큐어링층을 열처리하는 단계 후에, 상기 큐어링층을 제거하는 단계와, 상기 유전막 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예는, 활성영역을 갖는 반도체 기판과, 상기 활성영역 상에 배치된 게이트 유전막과, 상기 게이트 유전막 상에 배치된 게이트 전극을 포함하며, 상기 게이트 유전막 내부 및 상기 유전막과 상기 활성영역의 계면 중 적어도 하나에 저마늄(Ge) 원소가 존재하며, 상기 계면에서의 트랩 농도(Nit)는 3×1011/㎠이하인 반도체 장치를 제공한다.
저마늄이 함유된 큐어링층과 열처리공정을 이용하여 유전막의 결함 및/또는 유전막과 활성영역 사이의 계면 결함을 효과적으로 큐어링할 수 있다. 이로써, 반도체 장치의 신뢰성을 크게 개선시킬 수 있다.
예를 들어, 게이트 누설전류를 저감시키고, 그 외의 유전체 결함과 관련된 반도체 장치의 신뢰성 항목이 크게 개선되어 반도체 장치의 우수한 전기적 특성을 확보할 수 있다.
도1은 본 발명의 일 실시예에 따른 유전막 형성방법을 설명하기 위한 공정 흐름도이다.
도2a 내지 도2e는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 공정의 단면도이다.
도3a 내지 도3e는 본 발명의 일 실시예에 따른 반도체 장치 제조방법을 설명하기 위한 공정의 단면도이다.
도4a 내지 도4d는 본 발명의 일 실시예에 따른 층간절연막 형성방법을 설명하기 위한 공정의 단면도이다.
도5a 내지 도5g는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도6a 내지 도6h는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도7은 게이트 절연막의 캐패시턴스 등가 두께(CET)에 따른 누설전류(@ -2.0V)의 변화를 나타내는 그래프이다.
도8은 게이트 절연막과 반도체층(활성영역)의 계면에서의 단위면적당 트랩 농도(Nit)를 나타내는 그래프이다.
도9 및 도10은 실시예와 비교예1에 따른 MOS 트랜지스터의 수명을 측정한 결과를 나타내는 그래프이다.
도11은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 개략적으로 도시하는 평면도이다.
도12는 도11에 도시된 반도체 장치를 A-A' 및 B-B'으로 절개하여 본 단면도이다.
도13 내지 도17은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도이다.
도18은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도19는 도18에 도시된 반도체 장치(메모리 셀 어레이)의 등가회로도이다.
도20 내지 도28은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 사시도이다.
도29는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도30은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도1은 본 발명의 일 실시예에 따른 유전막 형성방법을 설명하기 위한 공정 흐름도이다. 본 실시예는 반도체 장치를 위한 유전막의 형성방법으로 이해될 수 있다.
도1에 도시된 바와 같이, 본 실시예에 따른 유전막 형성 방법은 활성영역을 갖는 반도체 기판을 마련하는 단계(S11)로 시작될 수 있다.
상기 반도체 기판은 반도체 장치에 사용되는 기판으로서, 활성영역을 갖는다. 여기서, "활성영역"은 후속공정 등을 통해 전기적으로 연결되는 영역을 의미한다. 일반적으로, 소자분리영역에 의해 정의될 수 있다.
상기 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판과 같은 단일 반도체 기판은 물론, 실리콘-온-인슐레이터(silicon-on-insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(germanium-on-insulation: GOI) 기판과 같은 복합 기판을 포함할 수 있다. 한편, 상기 반도체 기판은 p형 또는 n형 불순물이 도프된 영역을 더 포함할 수 있다.
이어, 단계(S13)에서, 상기 활성영역에 유전막을 형성할 수 있다.
상기 유전막은 반도체 장치에서 게이트 절연막, 층간 절연막, 캐패시터 물질 등과 같이 다양한 요소로 사용될 수 있다. 상기 유전막은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전상수(예, 10 이상)를 갖는 유전체를 포함할 수 있다. 특정 예에서는, 상기 유전막은 각각 서로 다른 유전체로 이루어진 복수의 층을 포함할 수 있다. 상기 유전막은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성할 수 있다.
일반적으로, 증착된 유전체는 산소 공공(oxygen vacancy)과 같은 벌크 트랩(bulk trap) 또는 계면 트랩(interface trap)을 가질 수 있다. 특히, 고유전율 유전체의 경우에 하프늄(Hf)이나 지르코늄(Zr)과 같은 전이금속 원자의 확산(diffusion)으로 인해 계면 트랩이 많이 발생되어 반도체 장치(예, FET 등)의 전기적 신뢰성을 저하시키는 원인이 될 수 있다.
이러한 문제를 개선하기 위해서 후속 단계들(S15,S17)에서 유전막을 큐어링하는 과정을 수행할 수 있다.
단계(S15)에서, 상기 유전막 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층(curing layer)을 형성할 수 있다.
상기 큐어링층은 유전막의 결정 결함 및 이로 인한 벌크트랩과 계면트랩을 큐어링하여 그 전기적 특성을 개선하기 위해서 채용되는 요소를 말한다. 이러한 큐어링층은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성될 수 있다. 본 실시예에 채용된 큐어링층으로, 저마늄을 함유한 물질을 사용할 수 있다. 예를 들어, 큐어링층은 금속 저마늄 또는 실리콘 저마늄(SiGe)이 사용될 수 있다. 실리콘 저마늄(이 사용되는 경우에 Ge의 함량이 적어도 10%)일 수 있다(즉, Si1-xGex으로 표현한 경우에, x≥0.1일 수 있음).
상기 큐어링층은 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층은 B, As, P 중 적어도 하나로 도프될 수 있다.
이어, 단계(S17)에서, 상기 유전막이 큐어링되도록 상기 큐어링층을 열처리할 수 있다.
상기 큐어링층은 500∼1300℃의 온도에서 열처리될 수 있다. 저마늄 원소의 효과적인 확산을 보장하기 위해서, 본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있다. 예를 들어 본 열처리 공정은 전기로(furnace), 급속 어닐링(RTA), 급속열처리(RTP), 플래쉬 램프 어닐링(flash lamp annealing), 레이저 어닐링(laser anneal)등에 의해 수행될 수 있다.
본 열처리과정에서, 유전막 내부 및/또는 유전막과 활성역역(예, 채널영역)의 계면으로 저마늄 원소가 확산될 수 있다. 확산된 저마늄 원소는 유전막 내부 및/또는 다른 영역과의 계면에 위치한 트랩을 큐어링할 수 있다. 그 결과, 최종 반도체 장치에서 유전막 내부 및/또는 유전막과 활성영역의 계면에서 저마늄 원소가 검출될 수 있다.
본 열처리 공정은 산화되지 않는 분위기를 만족하면 특별한 제한은 없다. 예를 들어, 질소(N2), 수소(H2) 및 그 혼합 중 어느 하나의 분위기 또는 진공분위기에서도 수행될 수 있다.
이와 같이, 유전막 형성 후에, 후속공정으로서, 저마늄이 함유된 큐어링층의 증착과 열처리공정을 이용하여 유전막의 화학적 안정성을 비롯되는 결함을 큐어링으로써 전기적 특성을 개선시킬 수 있다. 특히, 실리콘과 다른 반도체 성분과 상이한 저마늄의 에너지 밴드갭(band gap) 특성을 이용하여 접합 계면에서의 에너지 밴드의 밴딩(banding)을 조절할 수 있으므로, 전기적 특성이 더욱 개선될 수 있다
유전막은 반도체 장치의 다양한 요소에 적용될 수 있다. 예를 들어, FET(field effect transistor)에서는 게이트 절연막으로 사용되거나, DRAM와 같은 소자의 캐패시터 물질로 사용되거나, 층간 절연을 위한 유전막(interlayer dielectric: ILD)로 사용될 수 있다. 따라서, 상술된 유전막 형성방법은 반도체 제조방법의 다양한 형태로 변경되어 실시될 수 있다.
도2a 내지 도2e는 본 발명의 일 실시예에 따른 반도체장치 제조방법을 설명하기 위한 공정의 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(21)의 활성영역(21A) 상에 게이트 절연을 위한 유전막(22)을 형성할 수 있다.
상기 반도체 기판(21)은 실리콘 기판, 게르마늄, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판을 포함할 수 있다. 상기 반도체 기판(21)의 활성영역(21A)은 p형 또는 n형 불순물이 도프된 영역일 수 있다. 상기 활성영역은 채널영역일 수 있다. 본 실시예에서, 상기 채널영역은 일반적인 평탄한 구조로 예시되어 있으나, 이에 한정되지 않으며, 핀(fin) 형상과 같은 3 차원 구조 또는 와이어(wire)와 같은 구조가 사용될 수 있다.
상기 유전막(22)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성할 수 있다. 상기 유전막(22)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전상수(예, 10 이상)를 갖는 유전체를 포함할 수 있다. 예를 들어, 상기 유전막(22)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3), 디스프로슘 산화막(Dy2O3), BST 산화막(BaxSr1 - xTiO3) 및 PZT 산화막(Pb(ZrxTi1-x)O3)로 구성된 그룹으로부터 선택된 적어도 하나의 고유전율 유전체가 사용될 수 있다.
도2b에 도시된 바와 같이, 상기 유전막(22) 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층(26)을 형성할 수 있다.
상기 큐어링층(26)은 저마늄을 함유한 물질로 형성될 수 있다. 예를 들어, 금속 저마늄 또는 실리콘 저마늄(SiGe)이 사용될 수 있다. 본 발명자는 상기 큐어링층(26)에 채용된 저마늄 원소에 의해 유전막(22)의 결함이 효과적으로 감소될 수 있음을 확인할 수 있었다(실시예 및 도5 내지 도8 참조). 이러한 저마늄 원소의 유전막 큐어링 작용을 충분히 얻기 위해서, 실리콘 저마늄이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 이러한 큐어링층(26)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성될 수 있다.
상기 큐어링층(26)은 앞선 예에서 설명한 바와 같이, 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층은 B, As, P 중 적어도 하나로 도프될 수 있다. 상기 큐어링층(26)의 불순물 농도는 이에 한정되지 않으나, 1015 ∼ 1019 atoms/㎠일 수 있다. 상기 큐어링층(26)의 불순물 도프는 큐어링층 증착과정과 동시에 인시튜(in situ) 공정으로 수행될 수 있다. 이와 달리, 후속 공정 중 이온 주입공정으로 수행될 수도 있다. 예를 들어, 후속공정을 통해 이온주입을 수행하는 경우에 추가적인 공정에 의하지 않고, 다른 불순물 영역(예, 소스 및/또는 드레인 영역)을 형성하기 위한 이온주입공정으로 상기 큐어링층(26)을 도프시킬 수 있다.
도2c에 도시된 바와 같이, 상기 큐어링층(26)을 열처리하여 유전막(22)을 큐어링할 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있으며, 본 열처리 지속 시간은 이에 한정되지 않으나, 5초 내지 200초 범위에서 수행될 수 있다. 보다 효과적인 저마늄의 확산과 장치의 안정성을 고려하여, 750∼1000℃의 온도에서 수행될 수 있다. 본 열처리는 전기로(furnace), 급속 어닐링(RTA), 급속열처리(RTP), 플래쉬 램프 어닐링(flash lamp annealing), 레이저 어닐링(laser anneal) 등에 의해 수행될 수 있다.
본 열처리 과정에서, 상기 큐어링층(26)의 저마늄 원소는 상기 유전막(22)으로 확산될 수 있다. 상기 유전막(22)으로 확산된 저마늄 원소는 유전막(22) 내부 및/또는 유전막(22)과 채널영역(21A)의 계면에 위치한 트랩을 큐어링할 수 있다. 그 결과, 최종 반도체 장치의 유전막(22) 내부 및/또는 유전막(22)과 활성영역(21A)의 계면에서 저마늄 원소가 검출될 수 있다. 이는 본 열처리 공정에서 확산된 저마늄에 의한 큐어링된 결과물로 이해할 수 있다.
도2d에 도시된 바와 같이, 열처리 공정 후에, 상기 유전막(22)으로부터 상기 큐어링층(26)을 제거할 수 있다.
상기 큐어링층(26)은 상기 유전막(22)과 선택비가 보장되는 적절한 식각공정을 이용하여 제거될 수 있다. 즉, 상기 큐어링층(26)과 유전막(22)의 높은 선택비이 갖는 에천트를 이용하여 건식 또는 습식 식각과 같은 적절한 식각공정을 수행될 수 있다.
본 실시예에서는, 열처리된 후에 상기 큐어링층(26)을 제거하는 것으로 예시하였으나, 상기 큐어링층(26)를 제거하지 않거나, 상기 큐어링층의 일부만을 제거할 수 있다. 예를 들어, 열처리된 큐어링층(26)의 구성물질이 상기 반도체 장치에서 상기 유전막(22) 상부에 제공되는 구성요소(예, 전극)로 제공될 수 있다. 이 경우에 상기 큐어링층(26)의 일부를 제거하지 않고 상기 유전막(22) 상에 잔류시키거나, 본 제거공정을 생략하고, 상기 큐어링층(26)을 존속시킬 수 있다.
도2e에 도시된 바와 같이, 상기 유전막(22) 상에 게이트 전극(28)을 형성할 수 있다.
상기 게이트 전극(28)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속과, 폴리 실리콘(poly-Si), WSi과 같은 실리사이드, TiN, WN, TaN과 같은 질화물, TiAlC과 같은 탄화물 중 선택된 적어도 하나의 성분을 포함할 수 있다. 이러한 게이트 전극(28)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성될 수 있다.
이와 같이, 유전막 형성 후에, 저마늄이 함유된 큐어링층의 증착과 열처리공정을 이용하여 유전막의 결함을 효과적으로 큐어링할 수 있다. 그 결과, 반도체 장치의 전기적 특성 및 신뢰성을 크게 개선시킬 수 있다.
상술한 실시예에서는, 유전막이 단일 층으로 도시되어 설명되어 있으나, 상술한 바와 같이, 복수의 층을 포함할 수 있다. 또한, 유전막에 큐어링층을 직접 제공한 형태로 예시하였으나, 필요에 따라 큐어링층을 형성하기 전에, 유전막을 보호하기 위한 다른 요소(예, 보호용 캡층)을 추가적으로 형성할 수 있다. 이와 관련하여, 도3a 내지 도3e에 도시된 일시예를 참조하여 상세히 설명하기로 한다.
도3a 및 도3e은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 예시하고 있다. 특별히 반대되는 설명이 없는 한, 도2a 내지 도2e에 도시된 동일한 구성요소 및 그 관련 설명은 본 실시예에 대한 설명으로 결합될 수 있다.
도3a에 도시된 바와 같이, 반도체 기판(31)의 활성영역(31A) 상에 게이트 절연을 위한 유전막(32)을 형성한다.
상기 유전막(32)은 앞선 실시예와 달리 복수의 층(32a,32b)을 포함할 수 있다. 본 실시예에서, 상기 유전막(32)을 구성하는 복수의 층은 계면층(32a) 및 고유전층(32b)일 수 있으나, 반도체 장치의 종류에 따라 다양하게 구성될 수 있다.
상기 고유전층(32b)은 상기 반도체 기판(31)에 직접 형성되는 경우에 그 계면 특성이 좋지 않을 수 있다. 예를 들어, 상기 반도체 기판(31)과 상기 고유전층(b) 사이의 계면은 댕글링 본딩(dangling bonding) 및/또는 전하 트랩의 증가하여 소자의 신뢰성을 크게 저하시킬 수 있다. 이 문제를 완화하기 위해서, 상기 고유전층(32b)과 상기 반도체 기판(31) 사이에 상기 계면층(32a)을 도입할 수 있다.
상기 계면층(32a)은 SiO2 또는 SiON과 같이, 고유전율 유전체보다 상대적으로 상기 반도체 기판(31)과 우수한 계면 특성을 가질 수 있는 저유전체일 수 있다. 이러한 계면층(32a)은 증착공정 외에도 열산화(thermal oxidation), 라디칼 산화(radical oxidation)으로 형성될 수 있으나, 일반적으로, 상기 계면층(32a)은 상기 고유전층의 막질이 우수한 경우에 생략될 수 있다. 상기 고유전층(32b)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3), 디스프로슘 산화막(Dy2O3), BST 산화막(BaxSr1 - xTiO3) 및 PZT 산화막(Pb(ZrxTi1-x)O3)로 구성된 그룹으로부터 선택된 적어도 하나의 고유전율 유전체일 수 있다. 상기 고유전층(32b)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성될 수 있다. 이에 한정되지 않으나, 상기 계면층(32a)은 3∼30Å의 두께를 가질 수 있으며, 상기 고유전층(32b)은 3∼40Å의 두께를 가질 수 있다.
도3b에 도시된 바와 같이, 상기 유전막(32) 상에 보호용 캡층(34)을 형성할 수 있다.
상기 보호용 캡층(34)은 상기 유전막(32)을 후속공정으로부터 보호할 수 있다. 예를 들어, 열처리공정 또는 열처리 후 큐어링층을 제거할 때에 식각공정으로부터 상기 유전막(32)을 보호할 수 있다.
또한, 상기 보호용 캡층(34)은 도전성 물질로 형성되어 전극으로 사용될 수 있다. 예를 들어, 상기 보호용 캡층(34)은 게이트 전극과 같은 전극구조로 제공될 수 있다. 상기 보호용 캡층(34)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속 성분은 물론, 폴리 실리콘(poly-Si), WSi과 같은 실리사이드, TiN, WN, TaN과 같은 질화물 또는 TiAlC과 같은 탄화물을 포함할 수 있다.
상기 보호용 캡층(34)은 후속되는 열처리 공정(도3d 참조)에서 저마늄 원소가 상기 유전막(32) 또는 상기 유전막(32)과 다른 영역의 계면으로 확산을 저해하지 않는 조건(물질 및/또는 두께)으로 형성될 수 있다. 이에 한정되지는 않으나, 상기 보호용 캡층(34)의 두께(t)를 3Å∼100Å 범위일 수 있다.
도3c에 도시된 바와 같이, 상기 보호용 캡층(34) 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층(36)을 형성할 수 있다.
상기 저마늄을 함유한 물질은 금속 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 실리콘 저마늄(SiGe)이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 상기 큐어링층(36)은 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층은 B, As, P 중 적어도 하나로 도프될 수 있다. 이에 한정되지는 않으나, 상기 큐어링층(36)의 두께(t2)는 수십 내지 수백Å의 두께로 형성될 수 있다. 예를 들어, 상기 큐어링층(36)의 두께(t2)는 50∼800Å 범위일 수 있다.
도3d에 도시된 바와 같이, 상기 큐어링층(36)을 열처리하여 유전막(32)을 큐어링할 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있다. 보다 효과적인 저마늄의 확산과 안정성을 고려하여 750∼1000℃ 온도에서 수행될 수 있다.
본 열처리 과정에서, 상기 큐어링층(36)의 저마늄 원소는 상기 유전막(32)으로 확산될 수 있다. 상대적으로 저유전률을 갖는 계면층도 역시 결함을 가질 수 있으며 고유전층(32a)과 함께 본 실시예에 따른 트랩 감소기법이 요구될 수 있다. 이와 같이, 상기 계면층(32a)과 고유전층(32b)으로 저마늄 원소를 확산시킴으로써 유전막(32) 내부 및/또는 유전막(32)과 채널영역(31A)의 계면에 위치한 트랩을 효과적으로 큐어링할 수 있다. 그 결과, 최종 반도체 장치의 유전막(32) 내부 및/또는 유전막(32)과 채널영역(31A)의 계면에서 저마늄 원소가 검출될 수 있다.이는 본 열처리 공정에서 확산된 저마늄에 의한 큐어링된 결과물로 이해할 수 있다.
도3e에 도시된 바와 같이, 열처리 공정 후에, 상기 보호용 캡층(34)으로부터 상기 큐어링층(36)을 제거할 수 있다.
상기 큐어링층(36)을 제거하는 식각공정에서 상기 보호용 캡층(34)은 유전막(32)을 보호할 수 있다. 본 제거공정에서 상기 보호용 캡층(34)은 상기 유전막(32) 상에 잔류할 수 있다. 앞서 설명한 바와 같이, 상기 보호용 캡층(34)은 전극물질로 구성되어 게이트 전극과 같은 전극구조로 사용될 수 있다. 필요에 따라, 큐어링층(36)의 제거공정 후에, 상기 보호용 캡층(32)으로 제공되는 전극층에 추가적인 전극층을 증착할 수 있다(도9e의 공정 참조).
본 실시예에서는, 큐어링층(36)만이 선택적으로 제거된 것으로 예시되어 있으나, 본 제거과정에서 상기 보호용 캡층(34)의 일부 또는 전부가 함께 제거될 수도 있다. 이 경우에, 게이트 전극 형성공정과 같은 추가적인 공정이 수행될 수 있다. 물론, 앞선 실시예에서 설명된 바와 같이, 상기 큐어링층(36)을 부분적으로만 제거하거나 제거하지 않을 수 있다.
앞선 실시예에서는 게이트 절연막을 사용될 수 있는 유전막과 관련하여 설명되었으나, 본 발명은 이에 한정되지 않으며, 반도체 장치의 다양한 요소(예, 층간절연막, 캐패시터 물질)에 사용되는 유전체의 형성방법으로도 유익하게 적용될 수 있다.
도4a 내지 도4e는 본 발명의 일 실시예에 따른 층간 절연막의 형성과정을 설명하기 위한 공정의 단면도이다.
도4a에 도시된 바와 같이, 반도체 기판(41)의 제1 도전 패턴(L1)에 층간 절연을 위한 유전막(42)을 형성할 수 있다.
상기 반도체 기판(41)은 실리콘 기판, 게르마늄, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판을 포함할 수 있다. 상기 도전 패턴(L1)은 반도체 장치를 구성하는 금속 배선이나 전극일 수 있다.
상기 유전막(42)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성할 수 있다. 상기 유전막(42)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전상수(예, 10 이상)를 갖는 유전체를 포함할 수 있다.
도4b에 도시된 바와 같이, 상기 유전막(42) 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층(46)을 형성할 수 있다.
상기 큐어링층(46)은 금속 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 이러한 저마늄 원소의 유전막 큐어링 작용을 충분히 얻기 위해서, 실리콘 저마늄이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 이러한 큐어링층(46)은 화학 기상 증착 공정(CVD), 물리적 기상 증착 공정(PVD) 또는 원자층 증착 공정(ALD) 등에 의해 형성될 수 있다.
도4c에 도시된 바와 같이, 상기 큐어링층(46)을 열처리하여 층간 절연용 유전막(42)을 큐어링할 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있으며, 본 열처리 지속 시간은 이에 한정되지 않으나, 5초 내지 200초 범위에서 수행될 수 있다. 보다 효과적인 저마늄의 확산이 보장되도록 750∼1000℃ 이상의 온도에서 수행될 수 있다. 본 열처리 과정에서, 상기 유전막(42)으로 저마늄 원소가 확산되어 유전막(42)의 결함을 큐어링할 수 있다. 그 결과, 저마늄 원소가 층간 절연막인 유전막(42)의 구성원소가 아닌 경우에도 유전막(42) 내부에서 저마늄 원소가 검출될 수 있다.
도4d에 도시된 바와 같이, 열처리 공정 후에, 상기 유전막(42)으로부터 상기 큐어링층(46)을 제거하고, 상기 유전막(42) 상에 제2 도전패턴(L2)을 형성할 수 있다.
상기 큐어링층(46)은 상기 유전막(42)과 선택비가 보장되는 적절한 식각공정을 이용하여 제거될 수 있다. 상기 제2 도전패턴(L2)은 상기 제1 도전패턴(L1)과 다른 레벨에 위치하는 금속 배선 또는 전극일 수 있다. 본 실시예에 따른 큐어링에 의해 상기 유전막(42)의 트랩을 감소시킴으로써 상기 유전막(42)을 통해 발생될 수 있는 누설전류를 저감시킬 수 있다.
이와 같이, 유전막 형성 후에, 저마늄이 함유된 큐어링층의 증착과 열처리공정을 이용하여 유전막의 결함을 효과적으로 큐어링하여 층간절연막으로 제공되는 유전막의 신뢰성을 개선시킬 수 있다. 본 실시예에서는, 설명의 편의를 위해서, 층간절연막을 하나의 배선라인으로 도시된 제1 및 제2 도전패턴 사이에 개재된 형태로 간단하게 예시되어 있으나, 층간절연막으로 구분되는 제1 및 제2 도전패턴은 더욱 복잡한 형태를 가질 수 있으며, 층간절연막은 다른 레벨의 회로가 서로 연결하기 위한 비아 구조를 갖는 형태로 구현될 수 있다.
이하, 실시예는 새롭게 제시된 트랩 감소기법을 다양한 반도체 장치에 적용한 예이다. 상기 트랩 감소기법이 반도체 장치의 다른 구성요소의 형성공정과 함께 결합되어 구현되는 다양한 예를 아래의 실시예를 참조하여 설명하기로 한다.
도5a 내지 도5g는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정별 단면도이다. 본 실시예에서 제조되는 반도체 장치는 MOSFET과 같은 FET 소자로 이해될 수 있다.
도5a에 도시된 바와 같이, 반도체 기판(51) 상의 소자 분리영역(52)에 의해 정의되는 활성영역(55)을 가질 수 있다.
상기 반도체 기판(51)을 소정 깊이로 활성영역(55)을 정의하는 트렌치를 형성하고, 트렌치 내에 플라즈마 화학기상증착(PECVD)으로 실리콘 산화막과 같은 절연막을 형성함으로써 원하는 소자 분리영역(52)을 형성할 수 있다. 상기 반도체 기판(51)의 활성영역(55)에는 n-MOSFET을 위한 경우에는 인(P) 또는 아세닉(As)과 같은 불순물로 n형 웰이 형성되고, p-MOSFET을 위한 경우에는 보론(B)과 같은 불순물로 p형 웰이 형성될 수 있다. 상보형 MOSFET인 경우에, 본 공정에서 서로 다른 도전형인 제1 및 제2 웰을 형성하고 소자 분리영역으로 2개의 MOSFET영역을 분리할 수 있다.
도5b에 도시된 바와 같이, 반도체 기판(51) 상에 게이트 절연막(62) 및 보호용 캡층(64)을 순차적으로 형성할 수 있다.
상기 게이트 절연막(62)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 실리콘 산질화물(SiON)뿐만 아니라, 높은 유전상수(예, 10 이상)를 갖는 유전체를 포함할 수 있다. 예를 들어, 상기 유전막(22)은 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3), 디스프로슘 산화막(Dy2O3), BST 산화막(BaxSr1-xTiO3) 및 PZT 산화막(Pb(ZrxTi1-x)O3)로 구성된 그룹으로부터 선택된 적어도 하나의 고유전율 유전체가 사용될 수 있다. 상기 게이트 절연막(62)은 2개 이상의 유전막으로 구성될 수 있다. 예를 들어, 도3a에서 설명된 바와 같이, 도3a에서 설명된 바와 예와 유사하게, 계면층과 고유전층을 포함할 수 있다.
상기 보호용 캡층(64)은, 후속공정에서 상기 게이트 절연막(62)을 보호할 수 있다. 또한, 전기적 전도성을 갖는 전극물질로 형성하여 게이트 전극으로 활용할 수 있다. 예를 들어, 상기 보호용 캡층(64)은, 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 코발트(Co), 니켈(Ni), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 팔라듐(Pd), 백금(Pt), 몰리브덴(Mo)과 같은 금속 성분은 물론, 폴리 실리콘(poly-Si), WSi과 같은 실리사이드, TiN, WN, TaN과 같은 질화물 또는 TiAlC과 같은 탄화물을 포함할 수 있다.
다음으로, 도5c에 도시된 바와 같이, 상기 보호용 캡층(64) 상에 큐어링층(66)을 형성할 수 있다.
상기 큐어링층은 상기 저마늄을 함유한 물질로서, 예를 들어, 금속 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 실리콘 저마늄(SiGe)이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 상기 큐어링층(66)은 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층은 B, As, P 중 적어도 하나로 도프될 수 있다. 이에 한정되지는 않으나, 상기 큐어링층(66)은 수십 내지 수백Å의 두께로 형성될 수 있다. 예를 들어, 상기 큐어링층(66)의 두께는 50∼800Å 범위일 수 있다.
도5d에 도시된 바와 같이, 상기 큐어링층(66)을 열처리하여 게이트 절연막(62)을 큐어링할 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있으며, 본 열처리 지속 시간은 이에 한정되지 않으나, 5초 내지 200초 범위에서 수행될 수 있다. 보다 효과적인 저마늄의 확산이 보장되도록 750∼1000℃ 이상의 온도에서 수행될 수 있다.
본 열처리 과정에서, 상기 큐어링층(66)의 저마늄 원소는 상기 게이트 절연막(62)으로 확산될 수 있다. 이러한 확산되는 저마늄의 원소에 의해 게이트 절연막(62) 내부 및/또는 게이트 절연막(62)과 활성영역(65)의 계면에 위치한 트랩을 효과적으로 큐어링할 수 있다. 그 결과, 최종 반도체 장치에서 게이트 절연막(62) 내부 및/또는 게이트 절연막(62)과 활성영역(65)의 계면에서 저마늄 원소가 검출될 수 있다.
도5e에 도시된 바와 같이, 열처리 공정 후에, 상기 보호용 캡층(64)으로부터 상기 큐어링층(66)을 제거하고, 추가적인 전극층(68)을 형성하여 게이트 전극(65)을 제공할 수 있다.
상기 큐어링층(66)을 제거하는 식각공정에서 상기 보호용 캡층(64)은 게이트 절연막(62)을 보호할 수 있다. 본 제거공정에서 상기 보호용 캡층(64)은 상기 유전막(62) 상에 잔류할 수 있으며, 잔류한 보호용 캡층(64)은 추가적인 전극층(68)과 함께 게이트 전극(65)으로 제공될 수 있다.
상기 추가적인 전극층(68)은 앞서 예시된 상기 보호용 캡층(64)로 채용된 전극물질과 동일한 물질로 형성될 수 있으나, 필요에 따라, 상기 보호용 캡층(64)으로 채용된 전극물질과 다른 특성을 갖는 물질일 수 있다. 예를 들어, 추가적인 전극층(68)과 보호용 캡층(64)은 일함수와 같은 전기적 콘택특성에서 서로 다른 특성을 갖는 전극물질로 형성될 수도 있다.
도5f에 도시된 바와 같이, 게이트 구조물(G)을 형성하고, 이온주입공정을 이용하여 반도체 기판(51)에 제1 도프 영역(56)을 형성할 수 있다.
본 공정에서, 마스크(M)를 이용하는 선택적 식각을 실시하여 원하는 형태의 게이트 구조물(G)을 형성할 수 있다. 이어, 상기 마스크(M)와 게이트 구조물(G)을 이온주입 마스크로 사용하여 제1 도프 영역(56)을 형성할 수 있다. 상기 제1 도프 영역(56)은 상기 게이트 구조물(G)에 인접한 상기 반도체 기판(51) 상부에 위치할 수 있다. 상기 제1 도프 영역의 불순물은 비소(As) 등과 같은 n형 불순물 또는 보론(B) 등과 같은 p형 불순물일 수 있다. 상기 제1 도프 영역(56)은 저농도로 얕게 형성되며, 일반적으로 웰의 불순물의 도전형과 반대되는 도전형을 가질 수 있다.
도5g를 참조하면, 게이트 구조물(G) 측벽 상에 측벽 스페이서(69)를 형성하고, 2차 이온주입공정을 이용하여 제2 도프 영역(58)을 형성한다.
상기 측벽 스페이서(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그 조합으로 형성될 수 있다. 이어, 게이트 구조물(G) 및 측벽 스페이서(69)를 이온주입 마스크로 사용하여 반도체 기판(51)에 제2 도프영역(58)을 형성할 수 있다. 상기 제2 도프영역(58)은 상기 게이트 구조물(G) 및 측벽 스페이서(69)에 인접한 반도체 기판(51) 상부에 위치할 수 있다. 상기 제2 도프영역(58)을 위한 이온주입공정 후에 열처리 공정을 더 수행할 수 있다.
이와 같은 이온주입 공정을 통해, 상기 제1 및 제2 도프영역(56,58)은 소스와 드레인을 위한 불순물영역으로 제공될 수 있으며, 소스와 드레인을 위한 불순물영역과 게이트 구조물(G)를 포함하는 MOS 트랜지스터가 완성될 수 있다.
앞서 설명한 바와 같이, 저마늄 함유 큐어링층(66)을 형성하고, 열처리공정을 수행하는 트랩 감소 공정으로써, 저마늄 원소를 확산시켜 게이트 절연막(62) 내부 및 채널영역과 계면에서 결함을 큐어링할 수 있다. 그 결과, 전기적 특성이 우수한 반도체 장치를 제공할 수 있다.
상술된 반도체 장치(MOSFET)의 제조방법에서, 트랩 감소 공정을 소스와 드레인 영역을 형성하는 이온주입공정 전에 형성되는 경우를 예시하였으나, 다른 제조공정에서는 이온주입공정 후에 적용된 형태로 변경되어 수행될 수 있다. 이러한 반도체 장치의 제조방법은 도6a 내지 도6h에 예시되어 있다.
도6a에 도시된 바와 같이, 반도체 기판(71)의 활성영역(75) 상에 더미 게이트 절연막(82) 및 더미 게이트 전극(84)을 순차적으로 형성할 수 있다.
상기 반도체 기판(71) 상의 소자 분리영역(72)에 의해 정의되는 활성영역(75)을 가지며, 상기 활성영역(75) 상에 더미 게이트 절연막(82) 및 더미 게이트 전극(84)을 적층할 수 있다.
상기 더미 게이트 절연막(82)은 실리콘 산화막(SiO2)을 포함할 수 있다. 더미 게이트 절연막(82)은 화학기상증착(CVD), 원자층 증착(ALD), 열산화공정을 이용하여 형성될 수 있다. 예를 들어, 상기 더미 게이트 절연막(82)은 상기 약 30Å 내지 약 200Å정도의 두께로 형성될 수 있다. 상기 더미 게이트 전극(84)은 화학기상증착으로 형성된 폴리 실리콘을 포함할 수 있다.
도6b에 도시된 바와 같이, 게이트 구조물(G)을 형성하고, 이온주입공정을 이용하여 반도체 기판(71)에 제1 도프 영역(76)을 형성할 수 있다.
본 공정에서, 마스크를 이용하는 선택적 식각공정을 이용하여 원하는 형태의 더미 게이트 구조물(DG)을 형성할 수 있다. 이어, 상기 더미 게이트 구조물(DG)을 이온주입 마스크로 사용하여 제1 도프 영역(76)을 형성할 수 있다. 상기 제1 도프 영역(76)은 상기 더미 게이트 구조물(DG)에 인접한 상기 반도체 기판(71) 상부에 위치할 수 있다.
이어, 도6c에 도시된 바와 같이, 더미 게이트 구조물(DG) 측벽 상에 측벽 스페이서(89)를 형성하고, 2차 이온주입공정을 이용하여 제2 도프 영역(78)을 형성할 수 있다.
상기 측벽 스페이서(89)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 그 조합으로 형성될 수 있다. 이어, 더미 게이트 구조물(DG) 및 측벽 스페이서(89)를 이온주입 마스크로 사용하여 반도체 기판(71)에 제2 도프영역(78)을 형성할 수 있다. 상기 제2 도프영역(78)은 상기 더미 게이트 구조물(DG) 및 측벽 스페이서(89)에 인접한 반도체 기판(71) 상부에 위치할 수 있다. 상기 제2 도프영역(78)를 위한 이온주입공정 후에 열처리 공정을 더 수행할 수 있다. 이와 같이, 상기 제1 및 제2 도프영역(76,78)은 소스와 드레인을 위한 불순물영역으로 제공될 수 있다.
다음으로, 도6d에 도시된 바와 같이, 반도체 기판(71) 상에 몰드 절연막(88)을 형성할 수 있다.
상기 몰드 절연막(88)은 측벽 스페이서(89)과 더미 게이트 구조체(DG)를 둘러싸도록 형성될 수 있다. 예를 들어, 상기 몰드 절연막(88)은 실리콘 산화막을 포함할 수 있다. 상기 몰드 절연막(88)은 저압 화학기상증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD)으로 형성한 후에 더미 게이트 전극(86)이 노출되도록 평탄화함으로써 얻어질 수 있다. 이러한 몰드 절연막(88)의 평탄화는 화학적 기계적 연마(CMP) 공정 또는 에치백(etch back) 공정에 의해 수행될 수 있다.
도6e에 도시된 바와 같이, 더미 게이트 구조물(DG)을 제거하여 트렌치(O)를 형성할 수 있다.
본 공정에서 형성된 트렌치(O)에 의해 활성영역(75)은 노출될 수 있다. 후속공정에서, 트렌치에 의해 노출된 활성영역에 실제 게이트 구조물을 형성할 수 있다(도6f 및 도6g 참조). 더미 게이트 구조물(DG)은 습식식각 또는 건식식각으로 제거될 수 있다. 몰드 절연막(88) 및 측벽 스페이서(89)은 더미 게이트 구조물(DG)의 제거 시에 식각 마스크로 사용될 수 있다.
이어, 도6f에 도시된 바와 같이, 반도체 기판(71) 상에 게이트 절연막(92), 보호용 캡층(94) 및 큐어링층(96)을 순차적으로 형성하고, 상기 큐어링층(96)을 열처리하여 게이트 절연막(92)을 큐어링할 수 있다.
상기 게이트 절연막(92)은 앞선 실시예에서 기재된 유전체일 수 있으며, 단층 또는 복수의 층을 포함할 수 있다. 상기 보호용 캡층(94)은, 후속공정에서 상기 게이트 절연막(92)을 보호할 수 있다. 또한, 상기 보호용 캡층(94)은 앞선 실시예에서 설명한 바와 같이, 전기적 전도성을 갖는 전극물질로 형성하여 게이트 전극의 일부로 사용될 수 있다. 상기 큐어링층(96)은 금속 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 실리콘 저마늄(SiGe)이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 상기 큐어링층(96)은 특정 도전형의 불순물이 도프될 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있다. 본 열처리 과정에서, 상기 큐어링층(96)의 저마늄 원소는 상기 게이트 절연막(92)으로 확산될 수 있다. 이러한 확산되는 저마늄의 원소에 의해 게이트 절연막(92) 내부 및/또는 게이트 절연막(92)과 활성영역(75)의 계면에 위치한 트랩을 효과적으로 큐어링할 수 있다. 그 결과, 최종 반도체 장치에서 게이트 절연막(92) 내부 및/또는 게이트 절연막(92)과 활성영역(75)의 계면에서 저마늄 원소가 검출될 수 있다.
도6g에 도시된 바와 같이, 열처리 공정 후에, 상기 보호용 캡층(94)으로부터 상기 큐어링층(96)을 제거하고, 추가적인 전극층(98)을 형성하여 게이트 전극(95)을 제공할 수 있다.
상기 큐어링층(96)을 제거하는 식각공정에서 상기 보호용 캡층(94)은 게이트 절연막(92)을 보호할 수 있다. 잔류한 보호용 캡층(94)은 추가적인 전극층(98)과 함께 게이트 전극(95)으로 제공될 수 있다.
추가적으로, 도6h에 도시된 바와 같이, 몰드 절연막(88) 상에 위치한 게이트 전극(95) 부분을 제거할 수 있다.
이러한 제거 공정은 에치백 공정 또는 화학적 기계적 연마(CMP) 공정에 의해 수행될 수 있다. 본 공정에서는 몰드 절연막(88) 상에 위치한 게이트 전극(95)이 제거되고(본 실시예에서는 게이트 절연막(92)의 일부도 제거됨), 최종 게이트 전극(95)은 트렌치 영역 내에 배치될 수 있다.
이와 같이, MOS 트랜지스터에서, 저마늄 함유 큐어링층을 형성한 후, 열처리를 수행하는 새로운 트랩 감소기법을 이용하여 저마늄을 게이트 절연막에 확산시킴으로써 게이트 절연막 내부 및 계면의 결함을 효과적으로 큐어링할 수 있다.
그 결과, MOS 트랜지스터는 게이트 누설전류를 저감시키고, 유전체 결함과 관련성 높은 TDDB(time dependent dielectric breakdown), NBTI(negative bias temperature instability), HCI(hot carrier injection)와 같은 소자 신뢰성 항목이 크게 개선되어 우수한 전기적 특성을 가질 수 있다.
이하, 구체적인 개선된 실시예와 비교예들을 참조하여, 본 실시예들에 따른 반도체 장치의 신뢰성 개선 효과를 보다 상세히 설명한다.
개선예(inventive example)
새로운 트랩 감소기법에 따른 효과를 확인하기 위해서 앞선 실시예와 유사한 방법을 따라 FET 소자를 제조하였다.
우선, 실리콘 기판 상에 게이트 절연막으로서 SiO2 계면층과 HfO2 고유전층을 형성하였다. 구체적으로, SiO2 계면층은 상기 실리콘 기판 상에 라디칼 산화공정을 이용하여 약 900℃에서 약 5Å의 두께로 형성하였다. 이어, HfO2 고유전층은 상기 SiO2 계면층 상에 CVD공정을 이용하여 샘플에 따라 약 15Å, 20Å, 30Å의 두께로 증착하였다.
다음으로, 상기 게이트 절연막(즉, HfO2 고유전층) 상에 TiN막을 CVD 공정을 이용하여 약 20Å의 두께로 증착하고, 큐어링층으로서 상기 TiN막 상에 n형 Si0 .65Ge0 .35를 CVD 공정을 이용하여 약 250Å의 두께로 증착하였다. 본 실시예에 따른 큐어링층을 p형 불순물로서 보론(B)을 약 5×1016 atoms/㎠의 농도로 도프하였다.
이어, 열처리 공정은 전기로 어닐링(furnace annealing)을 이용하여 약 800∼900℃의 온도와 약 60∼120초 시간 범위에서 실시하였다. 열처리 공정이 완료한 후에, 큐어링층을 선택적으로 제거하고, 잔류한 TiN막 상에 TiN를 추가적으로 증착하여 게이트 전극을 형성하였다.
비교예1(comparative example 1)
앞선 개선예와 다른 트랩 감소 기법을 이용하였다. 즉, 앞선 개선예와 유사한 공정으로 FET 소자를 제조하되, 큐어링층을 SiGe을 대신하여 n형 폴리실리콘을 형성하였다.
우선, 실리콘 기판 상에 게이트 절연막으로서 SiO2 계면층과 HfO2 고유전층을 형성하였다. 구체적으로, SiO2 계면층은 상기 실리콘 기판 상에 라디칼 산화공정을 이용하여 약 900℃에서 약 5Å의 두께로 형성하였다. 이어, HfO2 고유전층은 상기 SiO2 계면층 상에 CVD공정을 이용하여 샘플에 따라 약 15Å, 20Å, 30Å의 두께로 증착하였다.
다음으로, 상기 게이트 절연막(즉, HfO2 고유전층) 상에 TiN막을 CVD 공정을 이용하여 약 20Å의 두께로 증착하고, 큐어링층으로서 상기 TiN막 상에 n형 폴리실리콘을 CVD 공정을 이용하여 약 250∼300Å의 두께로 증착하였다. 본 실시예에 따른 큐어링층을 p형 불순물로서 보론(B)을 약 5×1016 atoms/㎠의 농도로 도프하였다.
이어, 열처리 공정은 전기로 어닐링을 이용하여 약 800∼900℃의 온도와 약 60∼120초 시간 범위에서 실시하였다. 열처리 공정이 완료한 후에, 큐어링층을 선택적으로 제거하고, 잔류한 TiN막 상에 TiN를 추가적으로 증착하여 게이트 전극을 형성하였다.
비교예2(comparative example 2)
앞선 개선예와 유사한 공정으로 FET 소자를 제조하되, 어떠한 큐어링층도 도입하지 않고, n형 불순물(P)를 도프한 후에 열처리만을 적용하였다.
우선, 실리콘 기판 상에 게이트 절연막으로서 SiO2 계면층과 HfO2 고유전층을 형성하였다. 구체적으로, SiO2 계면층은 상기 실리콘 기판 상에 라디칼 산화공정을 이용하여 약 900℃에서 약 5Å의 두께로 형성하였다. 이어, HfO2 고유전층은 상기 SiO2 계면층 상에 CVD공정을 이용하여 샘플에 따라 약 15Å, 20Å, 30Å의 두께로 증착하였다.
다음으로, 상기 게이트 절연막(즉, HfO2 고유전층) 상에 게이트 전극으로서 TiN막을 CVD 공정을 이용하여 약 30Å의 두께로 증착하고, 별도의 큐어링층 없이, p형 불순물로서 보론(B)을 약 5×1016 atoms/㎠의 농도로 도프하였다.
이어, 열처리 공정은 전기로 어닐링을 이용하여 약 800∼900℃의 온도와 약 60∼120초 시간 범위에서 실시하였다.
상술된 개선예와 함께, 비교예1 및 비교예2로부터 얻어진 FET 소자들에 대해서, 트랩 감소 등의 개선효과를 확인하기 위해서, 누설전류 및 단위면적당 트랩 농도를 측정하여, 도7 및 도8에 나타내었다.
도7은 게이트 절연막의 캐패시턴스 등가 두께(CET)에 따른 게이트 누설전류(@ -2.0V)의 변화를 나타내는 그래프이다.
도7을 참조하면, 비교예1 및 비교예 2에 따른 FET 소자의 게이트 전류밀도(Jg)는 큰 차이가 없으나, 개선예에 따른 FET 소자의 게이트 전류밀도(Jg)는 비교예1 및 2에 따른 결과보다 크게 향상된 것을 나타났다. 특히, CET가 클수록 개선예의 게이트 누설전류 개선효과는 더욱 커지고, CET가 약 35Å 부근 영역에서는, Jg가 1차수 이상의 향상된 결과를 확인할 수 있었다.
도8은 게이트 절연막과 반도체층의 계면에서의 단위면적당 트랩 농도(Nit)를 나타내는 그래프이다.
도8을 참조하면, 도5의 결과와 유사하게, 비교예1 및 2에 따른 FET 소자의 계면트랩 농도(Nit)는 큰 차이가 없으나(비교예1이 다소 개선되었더라도), 개선예에 따른 FET 소자의 계면트랩 농도(Nit)는 2∼3×1011/㎠로 분포하여 비교예1 및 2에 따른 결과에 비해 20∼40% 또는 그 이상으로 감소된 것으로 나타났다. 대체적으로, 개선예에서 확인된 바와 같이, 유전막 내부 및/또는 계면에까지 저마늄 원소가 확산될 수 있으며, 이를 통해서 계면트랩농도((Nit))를 3×1011/㎠ 이하로 수준으로 낮출 수 있다. 물론, 성장 조건 등을 개선할 경우에 더 낮은 계면트랩농도를 기대할 수 있다.
도9 및 도10은 개선예와 비교예1에 따른 FET 소자의 수명을 측정한 결과를 나타내는 그래프이다.
개선예에서 스트레스 전압에 따른 기대수명(도7) 및 NBTI 결과(도8)에서도 뚜렷한 개선을 나타내었다. 특히, NBTI 결과, 개선예에 따른 FET 소자가 0.15V 정도 향상된 것을 확인할 수 있었다.
이와 같이, 상술된 실시예들에 적용된 유전막의 트랩 감소기법은 FET 소자와 같은 반도체 장치의 신뢰성을 크게 개선시킬 수 있다. 이러한 개선효과는 DRAM과 비휘발성 메모리와 같은 반도체 메모리 장치에 유익하게 채용될 수 있다. 이하, 다른 응용예로서, 새로운 트랩 감소 기법이 적용된 반도체 메모리 장치 제조방법의 다양한 실시예를 설명한다.
도11은 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 개략적으로 도시하는 평면도이다.
도11에 도시된 반도체 장치는, 기판(101)의 셀 영역 내에 복수의 활성영역(ACT)을 정의하는 소자 분리막(102)이 형성될 수 있다. 복수의 게이트 구조물(G)이 액티브 영역(ACT) 및 소자 분리막(102) 영역에 걸쳐 일정한 방향(도11의 세로축 방향)으로 연장할 수 있다. 이때, 복수의 게이트 구조물(G)은 기판(101) 내에 매몰되는 형태를 가질 수 있다. 복수의 비트 라인(BL)은 복수의 게이트 구조물(G)의 연장 방향에 실질적으로 수직인 방향으로 연장될 수 있다.
한편, 기판(101)에는 상기 셀 영역 외에 주변 회로들이 형성되는 주변 회로 영역이 더 형성될 수 있다. 아래의 실시예에서는, 셀영역의 유전막 형성방법의 예로서 설명되어 있으나, 주변 회로 영역의 트랜지스터 소자에도 유익하게 적용될 수 있다.
도12 내지 도17은 본 발명의 일 실시예에 따른 반도체 장치(DRAM)의 제조방법을 설명하기 위한 공정별 단면도이다. 도12 내지 도17에는 도11의 A-A’선을 따라 자른 단면 및 B-B’선을 따라 자른 단면을 도시하였다.
본 실시예에 따른 반도체 장치의 제조 방법은 DRAM과 같은 반도체 메모리 장치의 제조방법을 예시한다. 본 실시예에 관련된 설명에, 특별히 반대되거나 모순되지 않는 한, 앞선 실시예들에서 설명된 사항이 결합될 수 있다.
도12를 참조하면, 기판(101) 상에 활성영역을 한정하는 소자 분리막(102)이 형성될 수 있다. 소자 분리막(102)은 STI(shallow trench isolation) 공정을 사용하여 형성될 수 있다. 이후, 기판(100)의 상기 활성영역 상에 불순물들을 주입하여 불순물 영역(105)을 형성할 수 있다. 상기 불순물들은 인(P), 비소(As)와 같은 n형 불순물 혹은 보론(B)과 같은 p형 불순물일 수 있다.
이와 달리, 기판(101) 상에 불순물들을 먼저 주입한 후, 활성영역을 한정하는 소자 분리막(102)을 형성함으로써 활성영역의 상부에 불순물 영역(105)을 형성할 수도 있다.
상기 기판(101) 상면의 일부를 노출하는 패드 산화막 패턴(112) 및 마스크 패턴(114)을 상기 기판(101) 상에 형성할 수 있다. 상기 마스크 패턴(114)은 질화막 또는 폴리실리콘막으로 이루어지는 하드 마스크일 수 있다. 특정 예에서, 마스크 패턴(114)은 하드 마스크와 포토레지스트의 적층 구조일 수 있다.
상기 마스크 패턴(114)을 식각 마스크로 사용하여 노출된 기판(101) 상부를 식각하여 트렌치(T)를 형성할 수 있다. 후속 공정에서 트렌치(T) 내부에 게이트 전극이 형성되므로, 도11의 레이아웃에 따라 트렌치(T)들이 배열되도록 형성될 수 있다.
도12에 도시된 바와 같이, 복수개의 트렌치(T)가 소정의 간격으로 이격될 수 있고, 각각의 트렌치(T)는 게이트 구조물의 연장 방향을 따라 연장하도록 형성될 수 있다. 상기 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 본 실시예에서는, 상기 이방성 식각 공정 이후에 등방성 식각 공정을 추가적으로 수행하여, 트렌치(T)의 저부가 라운드진 형상을 가질 수 있다. 한편, 트렌치(T)를 형성한 후에. 기판(101) 상에 수소 분위기에서 고온 베이킹 공정을 더 수행할 수도 있다.
도13을 참조하면, 트렌치(T)의 내벽에서 노출되는 기판(101) 표면에 게이트 절연막(140) 및 보호용 캡층(164)을 순차적으로 형성하고, 이어, 상기 보호용 캡층(164) 상에 저마늄 함유 큐어링층(150)을 형성할 수 있다.
상기 게이트 절연막(140)은 앞선 실시예에서 설명된 유전체, 특히, 고유전율을 갖는 유전체일 수 있다. 상기 게이트 절연막(140)은 열산화 공정, 화학 기상 증착 공정, 원자층 증착 공정 등을 통해 형성될 수 있다. 상기 보호용 캡층(164)은 상기 게이트 절연막(140)을 후속공정으로부터 보호할 수 있다. 또한, 상기 보호용 캡층(164)은 도전성 물질로 형성되어 전극으로 사용될 수 있다. 상기 보호용 캡층(164)은 이에 한정되지는 않으나, 3Å∼100Å의 두께를 가질 수 있다.
상기 큐어링층(150)은 저마늄 함유 물질로서, 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 실리콘 저마늄(SiGe)이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 상기 큐어링층(150)은 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층은 B, As, P 중 적어도 하나로 도프될 수 있다. 이에 한정되지는 않으나, 상기 큐어링층(150)은 수십 내지 수백Å의 두께로 형성될 수 있다. 예를 들어, 상기 큐어링층(150)의 두께는 50∼800Å 범위일 수 있다.
본 실시예에서는 상기 큐어링층(150)이 트렌치(T)에 충전된 형태로 도시되어 있으나, 상기 큐어링층(150)의 두께와 트렌치(T) 크기에 따라 상기 트렌치(T) 내부를 완전히 충전되지 않은 채, 트렌치(T)의 내벽을 따라 막형태로 형성될 수도 있다.
도14에 도시된 바와 같이, 상기 큐어링층(150)에 열처리 공정을 적용할 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있으며, 보다 효과적인 저마늄의 확산이 보장되도록 750∼1000℃ 온도에서 수행될 수 있다. 본 열처리 과정에서, 상기 큐어링층(150)의 저마늄 원소는 상기 게이트 절연막(140)으로 확산될 수 있다.
이와 같이, 상기 게이트 절연막(140)으로 확산된 저마늄 원소는 상기 게이트 절연막(140)의 내부 및/또는 상기 게이트 절연막(140)과의 계면에 위치한 트랩을 효과적으로 큐어링할 수 있다. 그 결과, 최종 반도체 장치에서 상기 게이트 절연막(140) 내부 및/또는 상기 게이트 절연막(140)과 채널영역의 계면에서 저마늄 원소가 검출될 수 있다. 이는 본 열처리 공정에서 확산된 저마늄에 의한 큐어링된 결과물로 이해할 수 있다.
이어, 도15에 도시된 바와 같이, 큐어링층(150)을 제거하고, 트렌치(T) 내부에 형성된 보호용 캡층(164)이 노출될 수 있다.
본 제거공정은 습식식각에 의해 수행될 수 있다. 본 공정에서 상기 보호용 캡층(164)은 상기 게이트 절연막(140) 상에 잔류하여 상기 게이트 절연막(140)을 보호할 수 있다. 앞서 설명한 바와 같이, 상기 보호용 캡층(164)은 전극물질로 구성되어 게이트 전극과 같은 전극구조로 사용될 수 있다. 본 실시예와 달리, 필요에 따라, 본 제거공정에서 상기 보호용 캡층(164)의 일부 또는 전부가 함께 제거될 수도 있다.
도16에 도시된 바와 같이, 게이트 전극(160) 구조를 완성하고, 배선구조를 형성할 수 있다.
상기 게이트 전극(160)은 상기 보호용 캡층(164)과 추가 전극(168)을 포함하고, 추가 전극(168)은 상기 보호용 캡층(164) 상에 트렌치(T)를 충전하는 추가적인 전극물질을 형성한 후에, 충전된 전극물질에 에치백(etch-back)을 적용함으로써 트렌치(T) 내에 형성될 수 있다. 본 에치백 공정에서 트렌치(T) 상부에 형성된 보호용 캡층(164) 및 게이트 절연막(140)이 함께 제거되고 트렌치(T) 측벽 상부가 노출될 수 있다. 또한, 마스크 패턴(114)이 제거될 수 있다.
상기 게이트 전극(160) 상에 트렌치(T) 내부를 충전하는 절연물질(미도시)을 형성한 후에, 상기 절연물질을 평탄화함으로써 트렌치(T) 내부에 캡핑부(172)을 형성할 수 있다. 이에 따라, 트렌치(T) 내에 순차적으로 형성된 게이트 절연막(140) 및 게이트 전극(160)은 게이트 구조물(G)을 형성할 수 있다. 게이트 구조물(G)은 기판(101) 내에 매립되어 형성될 수 있다.
패드 산화막 패턴(112) 및 캡핑부(172) 상에 제1 층간 절연막(174)을 형성ㅎ할 수 있다. 제1 층간 절연막(174) 및 패드 산화막 패턴(112)을 관통하여 불순물 영역(105)을 노출하는 제1 개구(H1)를 형성하고, 제1 개구(H1)를 채우는 도전막을 제1 층간 절연막(174) 상에 형성할 수 있다. 제1 층간 절연막(174)이 노출될 때까지 상기 도전막을 평탄화함으로써 불순물 영역(105)에 전기적으로 연결되는 비트라인 콘택(182)을 형성할 수 있다. 상기 제1 층간 절연막(174) 상에 도전막을 형성하고, 그 도전막을 패터닝함으로써 제1 층간 절연막(174) 상에 비트 라인 콘택(182)과 연결되는 비트 라인(184)을 형성할 수 있다. 이어, 제1 층간 절연막(174) 상에 비트 라인(174)을 덮는 제2 층간 절연막(176)을 형성할 수 있다.
상기 제1 및 제2 층간 절연막들(174, 176) 및 패드 산화막 패턴(112)을 관통하여 불순물 영역(105)을 노출하는 제2 개구(H2)를 형성한 후, 제2 개구(H2)를 충전하는 캐패시터 콘택(186)을 형성할 수 있다. 캐패시터 콘택(186) 및 제2 층간 절연막(176) 상에 콘택 패드(188)가 형성될 수 있다.
도17에 도시된 바와 같이, 콘택 패드(188) 상에 커패시터(190)를 형성할 수 있다.
상기 캐패시터(190)는 하부 전극(192)과, 유전층(194) 및 상부 전극(196)을 포함할 수 있다. 상기 캐패시터(190)를 형성하기 위한 2개의 홀(H)은 제3 층간 절연막(178) 상에 형성될 수 있다. 상기 캐패시터(190)는 각각의 활성영역마다 활성영역(ACT)을 지나는 두 개의 매몰된 게이트 전극(160)을 사이에 두고 그 양측에 각각 하나씩 형성될 수 있다. 상기 캐패시터(190)의 하부 전극(192)은 하나로 연결되어 2개의 홀(H3) 내에 형성될 수 있다. 상기 캐패시터(190)의 하부 전극(192)은 콘택 패드(188)을 통해 활성영역 내의 불순물 영역(105)에 전기적으로 연결될 수 있다.
이와 같이, DRAM과 같은 반도체 장치에서, 저마늄 함유 큐어링층을 형성한 후, 열처리를 수행하는 트랩 감소기법을 이용하여 저마늄을 게이트 절연막에 확산시킴으로써 게이트 절연막 내부 및 계면의 결함을 효과적으로 큐어링할 수 있다.
그 결과, 반도체 장치는 게이트 누설전류를 저감시키고, 유전체 결함과 관련성 높은 TDDB(time dependent dielectric breakdown), NBTI(negative bias temperature instability), HCI(hot carrier injection)와 같은 소자 신뢰성 항목이 크게 개선되어 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 BCAT(buried channel array transistor)을 구성하는 매몰 워드 라인(게이트 전극)의 경우를 예시하였으나, 이에 한정되지 않는다. 예를 들어, 다른 실시예에서, 워드 라인은 기판(101) 상에 형성되어 일 방향으로 연장되는 형태를 가질 수도 있으며, 이러한 구조에서도 게이트 절연막을 형성한 후에 저마늄 함유 큐어링층을 이용한 트랩 감소기법을 유사하게 적용할 수 있다.
도18은 본 발명의 일 실시예에 따른 반도체 장치(비휘발성 메모리 장치)를 나타내는 사시도이다. 도19는 도18에 도시된 반도체 장치(메모리 셀 어레이)의 등가회로도이다.
도18을 참조하면, 비휘발성 메모리 장치(300)는, 기판(301) 상면에 수직한 방향으로 배치된 채널 영역(360) 및 채널 영역(360)의 외측벽을 따라 적층된 복수의 층간 절연층(320) 및 복수의 게이트 전극(330)을 포함할 수 있다. 또한, 비휘발성 메모리 장치(300)는 게이트 전극(330)과 채널 영역(360)의 사이에 배치된 게이트 절연막(340)을 더 포함하며, 채널 영역(360)의 상부에 배치되는 비트 라인(390)을 포함할 수 있다.
본 실시예에서, 각각의 채널 영역(360)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
상기 기판(301)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 상기 기판(301)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 상기 기판(301)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(360)이 기판(301)의 상면에 수직한 방향(z 방향)으로 연장되도록 배치될 수 있다. 채널 영역(360)은 내부의 매립 절연층(375)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 매립 절연층(375)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 채널 영역(360)은 종횡비에 따라 기판(301)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.
채널 영역(360)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널 영역들(360)의 배열은 본 실시예와 달리 다양하게 변형되어 실시될 수 있다. 예를 들어, 채널 영역들은 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 또한, 분리 절연층(385)을 사이에 두고 인접하는 채널 영역들(360)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널 영역(360)은 하면에서 기판(301)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(360)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
복수의 게이트 전극(331-338: 330)이 채널 영역(360) 각각의 측면을 따라 기판(301)으로부터 z 방향으로 이격되어 배치될 수 있다.
도19를 함께 참조하면, 게이트 전극들(330) 각각은 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(330)은 워드 라인들(WL1~ WLn)을 이루며 연장될 수 있고, x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다. 일 실시예에서, 메모리 셀들(MC1~MCn)의 게이트 전극들(332-337)은 6개가 배열되는 것으로 도시되었으나, 이는 예시적인 것으로, 비휘발성 메모리 장치(300)의 용량에 따라서 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(332-337)의 개수가 결정될 수 있다. 예를 들어, 메모리 셀들(MC1~MCn)을 이루는 게이트 전극들(332-337)의 개수는 2n개(n은 자연수)일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(331)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극(338)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다.
특히, 스트링 선택 트랜지스터(SST)의 게이트 전극(338)은 x 방향으로 인접한 메모리 셀 스트링들 사이에서 서로 분리되어 서로 다른 스트링 선택 라인(SSL)을 이루도록 형성될 수 있다. 실시예에 따라, 스트링 선택 트랜지스터(SST)의 게이트 전극(338) 및 접지 선택 트랜지스터(GST)의 게이트 전극(331)은 각각 2개 이상일 수 있으며, 메모리 셀들(MC1~MCn)의 게이트 전극들(332-337)과 상이한 구조를 가질 수도 있다.
게이트 전극들(330)은 앞선 실시예에서 예시된 물질이 사용될 수 있으며, 예를 들어 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 게이트 전극들(330)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 게이트 전극들(330)은 확산 방지막(diffusion barrier)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.
복수의 층간 절연층들(321-329: 320)이 게이트 전극들(330)의 사이에 배열될 수 있다. 층간 절연층들(320)도 게이트 전극들(330)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 다만, 제8 층간 절연층(328)과 제9 층간 절연층(329)은 스트링 선택 트랜지스터(SST)의 게이트 전극(338)의 사이에서 서로 연결된 형태를 가질 수 있다.
층간 절연층들(320)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
메모리 셀 스트링의 상단에서, 드레인 영역(365)이 매립 절연층(375)의 상면을 덮고 채널 영역(360)과 전기적으로 연결되도록 배치될 수 있다. 드레인 영역(365)은 예컨대, 도핑된 폴리 실리콘을 포함할 수 있다. 드레인 영역(365)은 스트링 선택 트랜지스터(SST)(도19 참조)의 드레인 영역으로 작용할 수 있다.
드레인 영역(365)의 상부에는 비트 라인(390)과 연결되는 도전성의 콘택 플러그(380)가 배치될 수 있다. 콘택 플러그(380)는 제9 층간 절연층(329)의 일부를 관통하여 드레인 영역(365)과 연결되어 있으나, 이해의 편의를 위해 도18에는 콘택 플러그(380) 측면의 제9 층간 절연층(329)의 일부 영역을 생략하여 도시하였다.
드레인 영역(365)의 상부에서 비트 라인(390)이 x 방향으로 배열된 일 열의 드레인 영역들(365)과 연결되도록 연장될 수 있다.
상기 메모리 셀 스트링의 하단에서, x 방향으로 배열된 접지 선택 트랜지스터들(GST)(도19 참조)의 소스 영역(305)이 배치될 수 있다. 소스 영역(305)은 기판(301)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정 단위로 이격되어 배열될 수 있다. 예를 들어, 소스 영역(305)은 x 방향으로 채널 영역(360) 2개마다 하나씩 배열될 수 있으나, 이에 한정되지 않는다. 소스 영역(305) 상에는 분리 절연층(385)이 형성될 수 있다.
소스 영역(305)이 기판(301)과 반대의 도전형을 갖는 경우, 소스 영역(305)은 인접한 접지 선택 트랜지스터들(GST)의 소스 영역으로 작용할 수 있으며, 도19의 공통 소스 라인(CSL)에 연결될 수 있다. 소스 영역(305)이 기판(301)과 동일한 도전형을 갖는 경우, 소스 영역(305)은 메모리 셀 스트링들의 블록 단위의 소거 동작을 위한 포켓 P 웰(pocket P well) 콘택으로 작용할 수도 있다. 이 경우, 상기 포켓 P 웰 콘택 전극을 통해 고전압이 기판(301)에 인가됨으로써, 기판(301)의 해당 메모리 셀 블록 내의 모든 메모리 셀에 저장된 데이터가 소거될 수 있다.
게이트 절연막(340)이 게이트 전극들(330)과 채널 영역(360)의 사이에 배치될 수 있다. 게이트 절연막(340)은 채널 영역(360)으로부터 순차적으로 적층된 터널링층(342), 전하 저장층(344), 및 블록킹층(346)을 포함할 수 있다. 앞선 실시예들에서 설명된 트랩 감소기법, 즉 저마늄 함유 큐어링층의 형성 후의 열처리 공정으로 구현되는 트랩 감소기법은 게이트 절연막(340)에 적용될 수 있다. 본 트랩 감소기법이 적용된 게이트 절연막(340)에서는 큐어링층으로부터 확산된 저마늄 원소가 검출될 수 있다.
상기 터널링층(342)은 F-N 방식으로 전하를 상기 전하 저장층(344)으로 터널링시킬 수 있다. 상기 터널링층(342)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층(344)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 상기 블록킹층(346)은 고유전율(high-k) 유전체를 포함할 수 있다. 여기서, 고유전율 유전체란 실리콘 산화막보다 높은 유전 상수(예, 약 10 이상의 유전상수)를 가지는 유전체를 의미한다.
앞선 실시예들에서 설명된 트랩 감소기법은 상기 게이트 절연막(340) 전체에 대해서도 실시될 수 있으나, 일부 유전체층에 대해서 선택적으로 실시될 수 있다. 본 실시예에서, 게이트 절연막 중 블록킹층(346)이 주로 고유전체가 사용되고 트랩의 문제가 집중적으로 발생할 수 있으므로, 블록킹층(346)에 선택적으로 적용될 수 있다. 도20 내지 도28에 도시된 제조방법은 블록킹층(346)에 한하여 트랩 감소기법을 적용한 예로서 설명될 것이다.
도20 내지 도28는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 개략적으로 나타내는 주요 공정별 사시도이다.
도20을 참조하면, 기판(301) 상에 복수의 층간 절연층(320) 및 복수의 도전층(331a-338a: 330a)이 교대로 적층될 수 있다.
층간 절연층들(320)과 도전층들(330a)은 도시된 바와 같이 제1 층간 절연층(321)을 시작으로 기판(301) 상에 서로 교대로 적층될 수 있다. 특히, 최상층에 배치되는 제8 도전층(338a)의 일부를 제거한 후에 제9 층간 절연층(329)을 형성할 수 있다. 상기 제거된 영역은 도18의 채널 영역들(360) 사이의 영역일 수 있으며, y 방향을 향해 연장되는 영역일 수 있다.
본 단계에서의 도전층들(330a)은 도18의 게이트 전극들(330)과 달리, 금속 실리사이드 형성 전의 폴리 실리콘으로 이루어질 수 있다. 층간 절연층들(320)은 예를 들어, 실리콘 산화막 및 실리콘 질화막 중 적어도 하나일 수 있다.
상기 층간 절연층들(320)의 두께는 모두 동일하지 않을 수 있다. 예를 들어, 층간 절연층들(320) 중 최하부의 제1 층간 절연층(321)은 상대적으로 얇게 형성되고, 최상부의 제9 층간 절연층(329)은 상대적으로 두껍게 형성될 수 있다. 이와 달리, 층간 절연층들(360) 및 도전층들(330a)의 개수와 두께는 도시된 것으로부터 다양하게 변형될 수 있을 것이다.
도21을 참조하면, 서로 교대로 적층된 층간 절연층들(320) 및 도전층들(330a)을 관통하는 개구부들(H)이 형성될 수 있다.
개구부들(H)은 z 방향으로 기판(301)까지 연장되며, 홀(hole) 형태를 가질 수 있다. 또한, 개구부들(H)은 x 방향 및 y 방향으로 서로 이격되어 열과 행을 이루며 형성될 수 있다. 실시예에 따라, 개구부들(H)은 각기둥의 형태일 수도 있다.
개구부들(H)은 교대로 적층된 층간 절연층들(320) 및 도전층들(330a)상에 개구부들(H)의 위치를 정의하는 마스크 패턴을 형성하고, 이를 식각 마스크로 사용하여 층간 절연층들(320) 및 도전층들(330a)을 이방성 식각하여 형성할 수 있다. 두 종류의 서로 다른 막들을 포함한 적층 구조물을 식각하기 때문에, 복수의 개구부들(H)의 측벽은 기판(301)의 상부면에 수직하지 않을 수 있다. 예를 들어, 개구부들(H)의 폭은 기판(301)의 상부면에 가까울수록 감소될 수 있다.
개구부들(H)은 기판(301)의 상부면을 노출시키도록 형성될 수 있으며, 도시된 것과 같이, 과도식각(over-etch)되어 개구부들(H)에 의해 노출되는 기판(301)의 상부면이 소정 깊이로 리세스(recess)될 수 있다.
도22를 참조하면, 개구부들(H)의 측벽에 게이트 절연막을 위한 블록킹층(346)이 형성될 수 있다.
상기 블록킹층(346)은 원자층 증착 또는 화학 기상 증착을 사용하여 형성될 수 있다. 상기 블록킹층(346)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 하프늄 산화막(HfO2), 하프늄 실리콘 산화막(HfSiO), 하프늄 실리콘 산질화막(HfSiON), 하프늄 산질화막(HfON), 하프늄 알루미늄 산화막(HfAlO), 하프늄 란타늄 산화막(HfLaO), 지르코늄 산화막(ZrO2), 탄탈륨 산화막(TaO2), 지르코늄 실리콘 산화막(ZrSiO), 란타늄 산화막(La2O3), 프라세디움 산화막(Pr2O3), 디스프로슘 산화막(Dy2O3), BST 산화막(BaxSr1 - xTiO3) 및 PZT 산화막(Pb(ZrxTi1-x)O3)로 구성된 그룹으로부터 선택된 적어도 하나의 고유전율 유전체일 수 있다. 이와 같이, 상기 블록킹층(346)으로는 고유전율 유전체가 주로 사용되므로, 전이금속 등의 확산으로 인한 화학적 불안정성으로 결함이 쉽게 발생될 수 있다. 따라서, 본 실시예와 같이, 상기 게이트 절연막(340)의 다른 요소(터널링층, 전하트랩층)를 형성하기 전에, 상기 블록킹층(346)에 대한 선택적 큐어링을 수행할 수 있다.
도23을 참조하면, 상기 블록킹층(346) 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층(350)을 형성할 수 있다.
상기 저마늄을 함유한 물질은 금속 저마늄 또는 실리콘 저마늄(SiGe)을 포함할 수 있다. 실리콘 저마늄(SiGe)이 사용되는 경우에 Ge의 함량이 적어도 10%일 수 있다. 상기 큐어링층(350)은 특정 도전형의 불순물이 도프될 수 있다. 예를 들어, 실리콘 저마늄(SiGe)인 큐어링층(350)은 B, As, P 중 적어도 하나로 도프될 수 있다. 이에 한정되지는 않으나, 상기 큐어링층(350)은 수십 내지 수백Å의 두께로 형성될 수 있다. 예를 들어, 상기 큐어링층(350)의 두께는 50∼800Å 범위일 수 있다.
본 열처리 과정은 500∼1300℃의 온도에서 수행될 수 있으며, 본 열처리 지속 시간은 이에 한정되지 않으나, 5초 내지 200초 범위에서 수행될 수 있다. 보다 효과적인 저마늄의 확산이 보장되도록 750∼1000℃ 온도에서 수행될 수 있다.
본 열처리 과정에서, 상기 큐어링층(350)의 저마늄 원소는 상기 블록킹층(346)으로 확산될 수 있다. 이와 같이, 상기 블록킹층(346)으로 저마늄 원소를 확산시킴으로써 상기 블록킹층(346)에 위치한 트랩을 효과적으로 큐어링할 수 있다. 그 결과, 최종 반도체 장치에서 상기 블록킹층(346)에서 저마늄 원소가 검출될 수 있다.
도24을 참조하면, 큐어링된 블록킹층(346)으로부터 큐어링층(350)을 제거하고, 개구부들(H) 내의 블록킹층(346) 상에 게이트 절연막(340)의 나머지 유전막(342,344) 및 채널 영역(360)이 형성될 수 있다.
상기 큐어링층(350)은 건식 또는 습식 식각공정에 의해 제거될 수 있다. 본 실시예에서는 TiN과 같은 보호용 캡층을 채용하지 않은 형태로 예시되어 있으나, 도23에서 큐어링층(350)을 형성하기 전에, 불록킹층(346) 상에 보호용 캡층을 형성하고, 본 공정에서, 큐어링층(350)을 제거할 때에, 보호용 캡층을 함께 제거할 수도 있다.
게이트 절연막(340)은, 도18에서 설명된 바와 같이, 블록킹층(346), 전하 저장층(344) 및 터널링층(342)이 순차적으로 적층된 구조를 가질 수 있다. 게이트 절연막(340)을 형성할 때에, 개구부들(H)의 하부에서 기판(301)의 상부면에 형성되는 층들은 에치백과 같은 공정을 이용하여 제거하여 기판(301)이 노출되도록 할 수 있다. 이 때, 개구부들(H)의 상부 영역에 형성된 게이트 절연막(340)도 일부 제거될 수 있다.
다음으로, 채널 영역(360)이 게이트 절연막(340) 상에 형성될 수 있다. 채널 영역(360)은 개구부들(H)의 하부에서 기판(301)과 직접 접촉하여 전기적으로 연결될 수 있다. 개구부들(H) 하부의 기판(301) 상에 형성된 채널 영역(360) 물질은 에치백 공정에 의해 제거될 수 있다. 따라서, 도시된 것과 같이, 채널 영역(360)은 개구부들(H)의 상부 영역에서도 일부 제거될 수 있으며, 채널 영역(360)이 형성된 높이는 도24에 도시된 것에 한정되지 않으며, 제8 도전층(338a)보다 높은 범위 내에서 변화될 수 있다.
도25를 참조하면, 개구부들(H)을 매립하는 매립 절연층(375) 및 매립 절연층(375) 상의 드레인 영역(365)이 형성될 수 있다.
매립 절연층(375)은 제9 층간 절연층(329)의 상부면까지 채우지 않고, 제9 층간 절연층(329)의 일부 높이까지만 채우도록 형성될 수 있다. 이를 위해서, 매립 절연층(375) 물질의 증착 후 에치백 공정이 추가적으로 적용될 수 있다.
드레인 영역(365)은 매립 절연층(375) 상부의 채널 영역(360) 물질과 연결되도록 매립 절연층(375) 상에 형성될 수 있다. 매립 절연층(375)의 상부에 드레인 영역(365)을 형성하는 도전성 물질을 증착한 후, 평탄화 공정을 수행하여 최상부의 제9 층간 절연층(329)을 덮고 있는 도시되지 않은 채널 영역(360)의 물질 및 상기 도전성 물질을 제거할 수 있다. 이에 의해, 매립 절연층(375) 상부에 드레인 영역(365)이 형성될 수 있다. 실시예에 따라, 드레인 영역(365)은 제9 층간 절연층(329)에 접하여 형성된 채널 영역(360)의 물질을 포함할 수도 있다. 드레인 영역(365)의 높이는 실시예에 따라 다양할 수 있으며, 도면에 도시된 것에 한정되지 않는다.
도26을 참조하면, 도전층들(330a)을 소정 간격으로 분리하여 채널 영역들(360)의 사이에서 기판(301)을 노출하는 분리 개구부(C)를 형성할 수 있다.
분리 개구부(C)는 y 방향으로 연장되는 라인 형태일 수 있으며, 채널 영역들(360) 사이에서 x 방향으로 적어도 하나의 채널 영역(360)마다 하나씩 형성될 수 있다. 분리 개구부(C)의 형성 전에, 제9 층간 절연층(329) 및 드레인 영역(365) 상에 추가로 절연층을 형성하여, 제9 층간 절연층(329)의 두께를 증가시킬 수 있다. 이는 분리 개구부(C)의 형성 시, 드레인 영역(365) 및 그 하부의 채널 영역(360) 등의 손상을 방지하기 위함이다.
분리 개구부(C)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 층간 절연층들(320) 및 도전층들(330a)을 이방성 식각함으로써 형성될 수 있다. 분리 개구부(C)에 의해 노출된 기판(301)에는 후속에서 공통 소스 라인(CSL)(도19 참조)을 이루는 소스 영역(도27의 305)이 형성될 것이다.
도27을 참조하면, 분리 개구부(C) 내에 금속층(377)을 형성하는 공정이 수행될 수 있다.
금속층(377)은 폴리실리콘의 도전층들(330a)을 금속 실리사이드로 만들기 위한 물질일 수 있다. 금속층(377)을 형성한 후에 열처리 공정을 수행함으로써 금속층(377)의 금속들이 확산되어 도전층들(330a)이 실리사이드화되어 게이트 전극(330)이 형성될 수 있으며, 이에 의해 저항이 감소될 수 있다. 다음으로, 잔류하는 금속층(377)들은 제거될 수 있다.
본 단계에서, 분리 개구부(C) 하부에서 노출된 기판(301)도 상면으로부터 소정 깊이로 실리사이드화되어 소스 영역(305)이 형성될 수 있다. 일 실시예에 따라, 이온 주입 공정을 추가하여, 실리사이드화된 소스 영역(305) 주위에 도핑 영역을 더 형성할 수도 있다. 또한, 변형된 실시예에서, 소스 영역(305)은 실리사이드화시키지 않고, 별도의 이온 주입을 통해 하부의 기판(301) 영역과 PN 접합을 형성하도록 도핑 영역으로 형성될 수 있다. 이 경우, 소스 영역(305)은 고농도 영역 및 그 양 단에 배치되는 저농도 도핑 영역을 포함하도록 구성될 수도 있다.
도28을 참조하면, 소스 영역(305) 상에 분리 절연층(385)을 형성하고 드레인 영역(365)에 연결되는 콘택 플러그(380) 및 비트 라인(390)을 형성할 수 있다.
콘택 플러그(380)가 도전성 물질로 제9 층간 절연층(329)을 관통하여 드레인 영역(365)과 연결되도록 형성될 수 있다. 다만, 다른 실시예에서는, 콘택 플러그(380)는 생략될 수도 있거나, 드레인 영역(365)과 일체화될 수도 있다.
비트 라인(390)은 x 방향으로 배열된 드레인 영역들(365) 및 콘택 플러그들(380)을 연결하며, 제9 층간 절연층(329) 상에 형성될 수 있다. 비트 라인(390)은 도전성 물질의 증착 공정, 포토 리소그래피에 의한 마스크 형성 공정 및 식각 공정에 의해 라인 형상으로 형성될 수 있다.
도29는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타낸 블록도이다.
도29를 참조하면, 일 실시예에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명된 비휘발성 메모리 장치를 포함할 수 있다.
컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.
도29에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
도30은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도30을 참조하면, 일 실시 형태에 따른 전자 기기(2000)는 통신부(2010), 입력부(2020), 출력부(2030), 메모리(2040) 및 프로세서(2050)를 포함할 수 있다.
통신부(2010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(2010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다.
입력부(2020)는 사용자가 전자 기기(2000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(2020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다.
출력부(2030)는 전자 기기(2000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(2040)는 프로세서(2050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 메모리(2040)는 상술된 실시예에 따른 비휘발성 메모리 장치를 하나 이상 포함할 수 있으며, 프로세서(2050)는 필요한 동작에 따라 메모리(2040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다.
메모리(2040)는 전자 기기(2000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(2050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(2050)와 통신하는 경우, 프로세서(2050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(2040)에 데이터를 저장하거나 또는 인출할 수 있다.
프로세서(2050)는 전자 기기(2000)에 포함되는 각부의 동작을 제어할 수 있다. 프로세서(2050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(2050)는 입력부(2020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(2030)를 통해 출력할 수 있다. 또한, 프로세서(2050)는 앞서 설명한 바와 같이 전자 기기(2000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(2040)에 저장하거나 메모리(2040)로부터 인출할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21,31,41,51,71: 반도체 기판 22,32,42: 유전막
52,72: 소자 분리막 62,92: 게이트 절연막
26,36,46,66,96: 저마늄 함유 큐어링층
28,65,95: 게이트 전극 56,76: 제1 도프영역
58,78: 제2 도프영역 34,64,94: 보호용 캡층
66,96: 추가 전극층 66,86: 측벽 스페이서
82: 더미 게이트 절연막 84: 더미 게이트 전극
301: 반도체기판 305: 소스 영역
310: 공통 소스 라인 320: 층간 절연층
330: 게이트 전극 340: 게이트 유전층
342: 터널링층 344: 전하 저장층
346: 블록킹층 350: 큐어링층
360: 채널 영역 365: 드레인 영역
375: 매립 절연층 380: 콘택 플러그
385: 분리 절연층 390: 비트 라인

Claims (10)

  1. 활성영역을 갖는 반도체 기판을 마련하는 단계;
    상기 활성영역에 게이트 절연을 위한 유전막을 형성하는 단계;
    상기 유전막 상에 제1 전극층을 형성하는 단계;
    상기 제1 전극층 상에 저마늄(Ge)이 함유된 물질로 이루어진 큐어링층을 형성하는 단계;
    상기 큐어링층을 열처리하는 단계; 및
    상기 큐어링층을 제거하는 단계를 포함하고,
    상기 큐어링층을 제거하는 단계 후에, 상기 큐어링층의 저마늄은 상기 유전막의 내부와, 상기 유전막과 상기 활성영역 사이의 계면 중 적어도 하나에 존재하는 반도체 장치 제조방법.
  2. 제1항에 있어서,
    상기 저마늄이 함유된 물질은 SiGe 또는 Ge인 것을 특징으로 하는 반도체 장치 제조방법.
  3. 제2항에 있어서,
    상기 저마늄이 함유된 물질은 특정 도전형의 불순물이 도프된 SiGe인 것을 특징으로 하는 반도체 장치 제조방법.
  4. 제1항에 있어서,
    상기 열처리하는 단계는, 500∼1300℃의 온도에서 수행되는 것을 특징으로 하는 반도체 장치 제조방법.
  5. 제1항에 있어서,
    상기 제1 전극층은 TiN을 포함하는 반도체 장치 제조방법.
  6. 제5항에 있어서,
    상기 큐어링층을 제거하는 단계에서, 상기 제1 전극층의 적어도 일부가 제거되는 것을 특징으로 하는 반도체 장치 제조방법.
  7. 제1항 또는 제6항에 있어서,
    상기 큐어링층을 제거하는 단계 후에, 상기 제1 전극층 상에 제2 전극층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  8. 제1항에 있어서,
    상기 계면에서의 트랩 농도(Nit)는 3×1011/㎠이하인 반도체 장치 제조방법.
  9. 활성영역을 갖는 반도체 기판을 마련하는 단계;
    상기 활성영역에 게이트 절연을 위한 게이트 유전막을 형성하는 단계;
    상기 유전막 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 저마늄(Ge) 또는 실리콘 저마늄(SiGe)으로 이루어진 큐어링층을 형성하는 단계; 및
    상기 유전막에 저마늄 원소가 확산되도록 상기 큐어링층을 열처리하는 단계를 포함하는 반도체 장치 제조방법.
  10. 제9항에 있어서,
    상기 큐어링층을 열처리하는 단계 후에, 상기 게이트 유전막 내부와, 상기 유전막과 상기 활성영역의 계면 중 적어도 하나에 저마늄(Ge) 원소가 존재하며, 상기 계면에서의 트랩 농도(Nit)는 3×1011/㎠이하인 반도체 장치 제조방법.
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