KR100954572B1 - 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법 - Google Patents

게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법 Download PDF

Info

Publication number
KR100954572B1
KR100954572B1 KR1020080087173A KR20080087173A KR100954572B1 KR 100954572 B1 KR100954572 B1 KR 100954572B1 KR 1020080087173 A KR1020080087173 A KR 1020080087173A KR 20080087173 A KR20080087173 A KR 20080087173A KR 100954572 B1 KR100954572 B1 KR 100954572B1
Authority
KR
South Korea
Prior art keywords
germanium
oxide film
semiconductor substrate
nanocrystals
electron beam
Prior art date
Application number
KR1020080087173A
Other languages
English (en)
Other versions
KR20100028240A (ko
Inventor
이병철
양우철
한영환
김도형
Original Assignee
동국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동국대학교 산학협력단 filed Critical 동국대학교 산학협력단
Priority to KR1020080087173A priority Critical patent/KR100954572B1/ko
Publication of KR20100028240A publication Critical patent/KR20100028240A/ko
Application granted granted Critical
Publication of KR100954572B1 publication Critical patent/KR100954572B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation

Abstract

게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법이 개시된다. 개시된 방법에 의하면, 복수의 산화막들 사이에 형성된 비정질 게르마늄(amorphous Ge)막을 포함하는 반도체 기판에 고에너지 대용량의 전자빔을 조사하고, 전자빔이 조사된 반도체 기판을 열처리함으로써, 산화막 내에 게르마늄 나노결정체를 형성할 수 있다. 따라서 상대적으로 적은 비용, 대면적 기판, 저온 및 간단한 공정을 통하여, 산화막 내에 게르마늄 나노결정체를 형성할 수 있다.
비휘발성 메모리 소자, 터널 산화막, 비정질 게르마늄막, 게르마늄 나노결정체(Ge nanocrystal), 콘트롤 산화막, 고에너지 대용량 전자빔

Description

게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법{METHOD OF FORMING GERMANIUM NANOCRYSTALS AND METHOD OF FABRICATING A NON-VOLATILE MEMORY DEVICE HAVING THE SAME}
본 발명은 게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 산화막 내에 형성된 비정질 게르마늄막을 포함하는 반도체 기판에 전자빔을 조사하고 상기 반도체 기판을 열처리함으로써 게르마늄 나노결정체를 형성하는 게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 소자 중 플래시 타입의 메모리 소자는 반도체 기판 상부에 터널 산화막, 그 상부에 폴리실리콘으로 이루어진 플로팅 게이트 전극, 그 상부에 형성되는 콘트롤 절연막, 및 소정의 전압을 인가받는 콘트롤 게이트 전극이 구비된다.
종래의 나노 플로팅 게이트 구조를 갖는 플래시 타입의 메모리 소자는 나노 플로팅 게이트를 제작하기 위해 실리콘 산화막 내에 실리콘 이온주입이나 열처리를 통해 실리콘 나노결정체를 형성한다. 즉, 종래의 방법에 의해서는 실리콘 산화막 내에 형성되는 나노결정체의 대부분이 실리콘 나노결정체로 이루어진다. 이에 상기 실리콘 나노결정체 이외의 전기적 성능이 더 우수한 다른 나노결정체를 형성하려는 연구 및 개발이 진행되고 있으나, 고가의 공정 장비, 복잡한 공정 및 고도의 청정 환경이 요구되어 어려움이 존재한다.
또한 열처리에 의해 실리콘 나노결정체를 형성하기 때문에 소자 전체에 나노결정체의 크기나 위치의 고른 분포를 얻기가 어려워 완성된 메모리 소자마다 구동 전압이 달라진다. 이에 메모리 소자의 제작에 있어 재현성과 신뢰성이 낮아지는 문제점이 발생한다. 따라서 메모리 소자의 생산 비용이 높아지고 실제 상용화가 이루어지지 않는 문제점이 발생한다.
따라서 차세대 메모리 소자인 플래시 메모리 소자의 나노 플로팅 게이트 형성에 있어서, 상온의 낮은 전압 하에서도 기판에서 투과된 전자를 포획할 수 있는 나노결정체의 개발 및 간단하게 나노 결정체의 크기, 위치, 및 밀도를 제어시킬 수 있는 기술이 요구되어 왔다.
또한, 저에너지 고 선량의 투과전자현미경(transmission electron microscopy, TEM)의 전자빔을 활용한 나노결정의 형성에 관한 연구 및 전자빔을 이용한 나노결정체의 형성에 관한 연구가 진행되어 왔다. 그러나 0.3MeV 이하의 제한된 전자빔 에너지와 1023/cm2 이상의 고 선량(dose)의 전자빔을 조사해야 하는 문제점이 발생한다. 또한, 기판에 국소적인 영역(100 um2 이하)에 전자빔 조사하므로 대면적의 기판에 나노결정 형성이 어려운 한계점이 발생한다. 나아가, 시편 제작을 통하여 파괴된 반도체 기판은 비휘발성 메모리 소자 제작에 이용할 수 없는 문제점이 발생한다.
본 발명은 이와 같은 문제점을 감안한 것으로서, 본 발명의 일 목적은 단순하고 저비용의 게르마늄 나노결정체의 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 게르마늄 나노결정체의 형성 방법을 포함하는 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 게르마늄 나노결정체의 형성 방법에 있어서, 복수의 산화막들 사이에 형성된 비정질 게르마늄(amorphous Ge)막을 구비한 반도체 기판에 전자빔을 조사한다. 그리고 상기 전자빔이 조사된 반도체 기판을 열처리함으로써, 산화막 내 게르마늄 나노결정체을 형성한다.
본 발명의 실시예들에 있어서, 0.5MeV 내지 2MeV의 에너지를 갖는 전자빔을 1015/cm2 내지 1017/cm2 의 선량으로 상기 반도체 기판에 조사할 수 있다.
본 발명의 실시예들에 있어서, 상기 반도체 기판을 열처리하는 단계에서 상기 열처리는 650℃ 내지 750℃에서 5분 내지 15분 동안 수행될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 또 다른 실시예들에 따른 비휘발성 메모리 소자의 제조 방법에 있어서, 반도체 기판 상에 제1 산화막을 형성하고, 상기 제1 산화막 상에 비정질 게르마늄(amorphous Ge)막을 형성하 며, 상기 비정질 게르마늄막 상에 제2 산화막을 형성한다. 그리고 상기 제2 산화막, 상기 비정질 게르마늄막 및 상기 제1 산화막이 형성된 반도체 기판에 전자빔을 조사한 후, 상기 전자빔이 조사된 반도체 기판을 열처리함으로써, 상기 반도체 기판 상에 터널 산화막, 게르마늄 나노결정체 및 콘트롤 산화막을 형성한다.
본 발명의 실시예들에 있어서, 상기 비정질 게르마늄막은 전자빔 진공증착 방법(electron beam evaporation)을 통하여 0.3㎚ 내지 5㎚의 두께로 형성된다.
본 발명의 실시예들에 있어서, 상기 제2 산화막은 플라즈마 화학 기상 증착 방법(plasma enhanced chemical vapor deposition)을 통하여 10㎚ 내지 100㎚의 두께로 형성된다.
본 발명의 실시예들에 있어서, 상기 반도체 기판에 1MeV 내지 2MeV의 에너지를 갖고 선량 1015/cm2 내지 1017/cm2 으로 전자빔을 조사할 수 있다.
본 발명의 실시예들에 있어서, 상기 반도체 기판을 열처리하는 단계에서 상기 열처리는 650℃ 내지 750℃에서 5분 내지 15분 동안 수행된다.
본 발명의 실시예들에 있어서, 상기 콘트롤 산화막 상에 콘트롤 게이트를 형성하는 단계를 더 포함할 수 있다.
이상에서 설명한 바와 같은 본 발명에 따른 게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법에 따르면 다음과 같은 효과가 있다.
첫째, 상대적으로 낮은 비용으로 단순한 공정을 통하여 고성능의 게르마늄 나노결정체를 구비한 비휘발성 메모리 소자를 제공할 수 있다.
둘째, 비정질 게르마늄막의 위치 및 두께를 조절하여 게르마늄 나노결정체의 위치, 크기 및 결정성(crystallity) 등을 제어할 수 있다.
셋째, 적은 크기 및 우수한 결정성을 갖는 게르마늄 나노결정체를 구비함으로써, 전체적으로 성능이 향상된 비휘발성 메모리 소자를 구현할 수 있다.
넷째, 상대적으로 낮은 온도에서 열처리 공정을 수행하여 나노결정체를 형성함으로써, 제반 메모리 소자 제작 공정에서 저온 공정이 가능하여 소자 성능을 향상시킬 수 있다.
첨부한 도면을 참조하여 본 발명의 실시예들에 따른 게르마늄 나노결정체의 형성 방법 및 비휘발성 메모리 소자의 제조 방법에 대하여 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나, 개략적인 구성을 이해하기 위하여 실제보다 축소하여 도시한 것이다.
또한, 제1 및 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 한편, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 소자(10)는 반도체 기판(20)에 형성된 터널 산화막(30), 게르마늄 나노결정체(40), 콘트롤 산화막(50) 및 콘트롤 게이트(60)를 포함한다.
터널 산화막(30)은 반도체 기판(20) 상에 형성된다. 예를 들어, 터널 산화막(30)은 열 산화법(thermal oxidation)을 이용하여 반도체 기판(100) 상에 10㎚ 정도의 두께로 형성된다. 일정 전압이 인가되는 경우, 터널 산화막(30)에는 전하가 게르마늄 나노결정체(40)에 저장되기 위하여 반도체 기판(20)으로부터의 게르마늄 나노결정체(40)로의 통로, 즉 터널이 형성된다. 터널 산화막(30)은 실리콘 산화물 로 이루어질 수 있다.
게르마늄 나노결정체(40)는 반도체 기판(20)으로부터 터널링 효과에 의하여 전달된 전하를 저장한다. 게르마늄 나노결정체(40)에 저장된 전하는 전압이 인가되지 않는 경우에도 그 저장이 유지된다. 한편, 게르마늄 나노결정체(40)는 터널 산화막(30)과 콘트롤 산화막(50)의 사이에 형성된다. 예를 들어, 게르마늄 나노결정체(40)는 지름이 5nm 내지 25nm 이며, 평균 지름이 20㎚ 인 구의 형상으로 이루어지며 복수개가 형성될 수 있다. 게르마늄 나노결정체(40)는 상대적으로 작은 크기로 복수개가 형성되기 때문에, 기존의 나노결정체 또는 전하 트랩(chage trap)막보다 훨씬 많은 전하를 저장할 있다. 즉, 게르마늄 나노결정체(40)는 종래의 전하 저장 수단보다 많은 전하를 안정적으로 저장할 수 있다.
콘트롤 산화막(50)은 게르마늄 나노결정체(40)의 상부에 형성된다. 예를 들어, 콘트롤 산화막(50)은 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition)을 통하여 10㎚ 내지 100㎚ 정도의 두께로 형성된다. 콘트롤 산화막(50)은 실리콘 산화물로 이루어질 수 있다.
한편, 콘트롤 산화막(50)은 터널 산화막(30)과 실질적으로 동일한 물질로 이루어져 있으며, 게르마늄 나노결정체(40)를 기준으로 명확하게 상호간의 경계가 명확하게 구분되지 않을 수 있다. 이에 기능적인 측면에서 콘트롤 산화막(50)과 터널 산화막(30)을 구분하면, 반도체 기판(20)으로부터 게르마늄 나노결정체(40)까지 전하가 전달, 즉 터널링(tunnelling)되는 부분을 포함하는 영역을 터널 산화막(30)으로 정의하며, 후술할 콘트롤 게이트(60)에 인가된 전압이 게르마늄 나노결정체(40) 까지 전달되는 부분을 포함하는 영역을 콘트롤 산화막(50)으로 정의할 수 있다.
콘트롤 게이트(60)는 콘트롤 산화막(50) 상에 형성되며, 인가되는 전압을 콘트롤 산화막(50)을 통하여 게르마늄 나노결정체(40)로 전달한다. 한편, 콘트롤 게이트(60)는 액티브 영역인 소스/드레인 영역(70)이 형성되는 방향과 수직되는 방향으로 복수개가 형성될 수 있다.
이와 같이, 터널 산화막(30)과 콘트롤 산화막(50)의 사이에 형성된 게르마늄 나노결정체(40)가 상대적으로 작은 크기로 복수개가 형성되고, 일정한 위치에 배열됨에 따라 전하를 효율적으로 저장할 수 있다. 따라서 이러한 게르마늄 나노결정체(40)를 통하여 전체적인 비휘발성 메모리 소자(10)의 성능이 크게 향상될 수 있다.
이하에서는 본 발명의 실시예에 따른 비휘발성 메모리 소자를 제조하기 위한 방법을 설명하기로 한다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 2를 참조하면, 반도체 기판(100)을 마련한다. 반도체 기판(100)에 존재하는 불순물 등을 제거하고, 자연 산화막의 형성을 방지하기 위하여 반도체 기판(100)을 세정한다. 예를 들어, 반도체 기판(100)을 아세톤 용액에 담근 후, 일정 시간동안 끓인다. 그리고 반도체 기판(100)을 메탄올 용액에 담근 후, 일정 시간동안 끓인다. 이어서 반도체 기판(100) 상에 잔재하는 아세톤 용액 및/또는 메탄올 용액을 제거하기 위하여, 반도체 기판(100)에 질소 가스를 제공한다. 또한 반도체 기판(100)을 탈이온화(de-ionized)된 물로 헹궈준다. 이어서 반도체 기판(100)에 형성된 자연 산화실리콘(native SiO2) 막을 제거하기 위하여 HF와 H2O를 1:1의 비율로 혼합한 용액으로 반도체 기판(100)을 세척한다. 그리고 반도체 기판(100)을 탈이온화된 물로 다시 헹궈준다.
도 3을 참조하면, 제1 산화막(110)을 반도체 기판(100) 상에 형성한다. 본 발명의 실시예에 있어서, 제1 산화막(110)을 열 산화법(thermal oxidation)을 이용하여 반도체 기판(100) 상에 10㎚ 정도의 두께로 형성한다. 따라서 상기 열 산화법을 통하여 생성된 제1 산화막(110)과 반도체 기판(100)의 계면에 결함이 거의 발생되지 않을 수 있다.
도 4를 참조하면, 비정질 게르마늄막(amorphous germanium layer)(120)을 제1 산화막(110) 상에 형성한다. 본 발명의 실시예에 있어서, 비정질 게르마늄막(120)을 전자 빔 진공증착법(electron beam evaporation)을 이용하여 0.3㎚ 내지 5㎚ 정도의 두께로 형성한다. 이 때, 비정질 게르마늄막(120)의 두께를 조절하여 게르마늄 나노결정체의 크기 및 부피 등을 다양하게 조절할 수 있다. 한편, 비정질 게르마늄막(120)을 0.3㎚ 이하로 형성하는 경우, 실질적으로 정확한 두께 제어가 어려워지는 문제점이 있으며, 비정질 게르마늄막(120)을 5㎚ 이상으로 형성하는 경우, 이후에 형성될 게르마늄 나노결정체의 부피가 커지는 문제점이 발생한다. 한편, 본 발명의 실시예에 있어서, 비정질 게르마늄막(120)을 제1 산화막(110) 상에 형성하였으나, 게르마늄 이외의 다양한 반도체 물질로 이루어진 비정질 막을 제1 산화막(110) 상에 형성할 수도 있을 것이다. 따라서 본 발명의 권리 범위가 게르마늄으로 이루어진 비정질 게르마늄막에 한정되는 것은 아니라고 할 것이다.
도 5를 참조하면, 제2 산화막(130)을 비정질 게르마늄막(120) 상에 형성한다. 예를 들어, 제2 산화막(130)을 플라즈마 화학 기상 증착법(plsma enhanced chemical vapor deposition)을 이용하여 상온 혹은 상대적인 저온에서 비정질 게르마늄막(120) 상에 형성한다. 여기서, 상기 상대적인 저온은 300oC 이하의 온도로 정의될 수 있다. 이 때, 제2 산화막(130)을 900℃ 이상에서 수행되는 화학 기상 증착법(chemical vapor deposition)을 이용하여 형성할 경우, 비정질 게르마늄막(120)이 확산(diffusion)되는 문제점이 발생할 수 있다. 또한 제2 산화막(130)을 비정질 게르마늄막(120) 상에 10㎚ 내지 100㎚ 정도의 두께로 형성한다. 이 때, 제2 산화막(130)을 10㎚ 이하로 형성하는 경우, 산화막 표면의 거칠기 정도 및 산화막의 성분비의 안정성에 대한 문제점이 발생하고, 100㎚ 이상으로 형성하는 경우, 이후에 조사되는 전자빔이 투과되는 양이 작아서 나노결정체를 형성하기 어려운 문제점이 발생한다.
도 6을 참조하면, 제1 산화막(110), 비정질 게르마늄막(120) 및 제2 산화막(130)이 차례대로 형성된 반도체 기판(100)에 전자빔(140)을 조사한다. 본 발명의 실시예에 있어서, 전자빔(140)은 대용량의 고에너지를 갖는다. 예를 들어, 전자빔(140)은 1MeV 내지 2MeV의 에너지를 가질 수 있으며, 5 × 1016e/㎠의 선량(dose) 을 갖는다. 또한 본 발명의 실시예에 있어서, 전자빔(140)을 반도체 기판(100)에 3시간 내지 3시간 30분 정도의 시간 동안 조사한다. 바람직하게는, 반도체 기판(100)에 1MeV의 에너지를 갖는 전자빔(140)을 1 × 1016e/㎠ 내지 1 × 1017e/㎠의 선량(dose)으로 조사한다. 조사되는 전자빔(140)의 선량은 전자빔의 전류량에 따라 조사시간을 조절할 수 있다. 본 발명에서는 0.5mA의 전류에서 5 × 1016e/㎠ 선량을 위해 190분을 조사했다. 상기 조사시간은 선량 조절을 위한 것으로, 전자빔(140)의 전류량에 따라 필요한 선량을 얻기 위해 조사시간을 적절하게 조절할 수 있을 것이다. 이와 같이, 대용량, 고에너지를 갖는 전자빔(140)을 일정 시간 동안 반도체 기판(100)에 조사함으로써, 비정질 게르마늄막(120)의 일부가 게르마늄 결정체(도시되지 않음)로 변환된다. 이에 전자빔(140)의 조사에 의하여, 비정질 게르마늄막(120)의 내부에서 상기 게르마늄 결정체가 형성된 예비 게르마늄 나노결정체(150)가 나노결정체로 형성되지 못하고 불규칙한 형태의 결정체로 형성된다.
도 7을 참조하면, 제1 산화막(110), 비정질 게르마늄막(120), 상기 게르마늄 결정체 및 제2 산화막(130)이 차례대로 형성된 반도체 기판(100)을 열처리한다. 본 발명의 실시예에 있어서, 상기 열처리는 질소 분위기에서 650℃ 내지 750℃ 정도의 온도로 수행된다. 이 때, 상기 열처리가 650℃ 이하의 온도에서 수행되는 경우, 장시간 동안 열처리가 수행되어야 하며, 750℃ 이상의 온도에서 수행되는 경우, 게르마늄 나노결정체가 충분하게 형성되지 않거나 너무 큰 결정체가 형성되는 문제점이 각각 발생할 수 있다. 또한, 상기 열처리는 상대적으로 짧은 시간 동안 수행된다. 예를 들어, 상기 열처리는 5분 내지 15분 동안 수행될 수 있다. 여기서, 상기 열처리의 처리 시간은 상기 온도와 서로 관련되어 제어될 수 있다. 본 발명의 실시예에 있어서, 상기 열처리는 700℃의 온도로 10분 동안 수행될 수 있다.
상기 열처리에 의하여, 반도체 기판(100) 상에 터널 산화막(160), 복수개의 게르마늄 나노결정체(germanium nanocrystal)(170)들 및 콘트롤 산화막(180)이 형성된다. 이 때, 게르마늄 나노결정체(170)들은 각각 구 형상을 가지고, 그 지름이 5nm 내지 25nm 이며 평균 지름은 20㎚ 가 될 수 있다. 여기서, 게르마늄 나노결정체(170)들은 기존의 나노결정체들에 비해서 부피가 작고 일정한 크기를 가지며 더 많은 개수(밀도)로 형성될 수 있다.
이와 같이, 대용량의 전자빔(140) 조사 및 상대적으로 저온의 열처리 수행을 통하여 고성능의 우수한 게르마늄 나노결정체(170)들을 형성할 수 있다. 따라서 기존의 공정들을 이용하여 게르마늄 나노결정체(170)들을 형성함으로써, 생산성 및 효율성이 크게 향상될 수 있다.
도 8 및 도 9는 본 발명의 실시예들에 따라 반도체 기판에 전자빔을 조사한 후 및 반도체 기판을 열처리한 후의 비휘발성 메모리 소자의 일부 단면을 각각 나타내기 위한 투과전자현미경(transmission electron microscopy, TEM) 사진들이다.
도 8을 참조하면, 반도체 기판에 대용량의 고에너지를 갖는 전자빔을 조사하는 경우, 비정질 게르마늄막의 내부에 게르마늄 결정체가 형성된 것을 확인할 수 있다. 특히, ‘A 영역’을 참조하면, 비정질 게르마늄막의 내부에 복수개의 게르마늄 결정체들이 형성되어 있다. 상기 게르마늄 결정체는 비휘발성 메모리 소자에서 전자를 포획하고 메모리 영역으로서의 역할을 수행하기에는 적합하지 않을 수 있다.
도 9를 참조하면, 반도체 기판을 열처리 한 경우, 터널 산화막과 콘트롤 산화막 사이에 게르마늄 나노결정체들이 형성된 것을 확인할 수 있다. 특히, ‘B 영역’을 참조하면, 구의 형상을 갖는 게르마늄 나노결정체들이 복수개가 형성되어 있다. 상기 게르마늄 나노결정체들의 지름의 평균은 20㎚ 내지 25㎚가 될 수 있다. 한편 일부 게르마늄 나노결정체들이 서로 오버랩(overlap)된 것처럼 보이는 것은, 단면을 기준으로 전후에 배치된 게르마늄 나노결정체들의 일부 영역이 오버랩되기 때문이다.
이와 같이, 반도체 기판에 대용량의 전자빔을 조사한 후 급속 열처리하는 간단한 공정을 통하여, 고성능의 게르마늄 나노결정체를 구비한 비휘발성 메모리 소자를 구현할 수 있다.
이와 같은 게르마늄 나노결정체의 형성 방법 및 이를 포함하는 비휘발성 메모리 소자의 제조 방법에 따르면, 상대적으로 낮은 비용으로 단순한 공정을 통하여 고성능의 게르마늄 나노결정체를 구비한 비휘발성 메모리 소자를 제공함으로써, 생산성을 크게 향상시킬 수 있다. 또한, 비정질 게르마늄막의 위치 및 두께를 조절하여 게르마늄 나노결정체의 개수, 위치, 크기 및 결정성(crystallity) 등을 효율적으로 제어할 수 있다. 나아가, 작은 크기 및 우수한 결정성을 갖는 게르마늄 나노결정체를 구비하여 고성능의 비휘발성 메모리 소자를 구현할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 2 내지 도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 8은 본 발명의 실시예들에 따라 반도체 기판에 전자빔을 조사한 후의 비휘발성 메모리 소자의 일부 단면을 나타내기 위한 투과전자현미경(transmission electron microscopy, TEM) 사진이다.
도 9는 본 발명의 실시예들에 따라 반도체 기판을 열처리한 후의 비휘발성 메모리 소자의 일부 단면을 나타내기 위한 투과전자현미경(TEM) 사진이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 비휘발성 메모리 소자 20 : 반도체 기판
30 : 터널 산화막 40 : 게르마늄 나노결정체
50 : 콘트롤 산화막 60 : 콘트롤 게이트
100 : 반도체 기판 110 : 제1 산화막
120 : 비정질 게르마늄막 130 : 제2 산화막
140 : 전자빔 150 : 예비 게르마늄 나노결정체
160 : 터널 산화막 170 : 게르마늄 나노결정체
180 : 콘트롤 산화막

Claims (9)

  1. 복수의 산화막들 사이에 형성된 비정질 게르마늄(amorphous Ge)막을 포함하는 반도체 기판에 1MeV 내지 2MeV의 에너지를 갖는 전자빔을 3시간 내지 3시간 30분 동안 조사하는 단계; 및
    상기 전자빔이 조사된 반도체 기판을 650℃ 내지 750℃에서 열처리하는 단계를 포함하는 게르마늄 나노결정체의 형성 방법.
  2. 제1항에 있어서, 상기 반도체 기판에 전자빔을 조사하는 단계에서
    1MeV 내지 2MeV의 에너지를 갖는 전자빔을 1015/cm2 내지 1017/cm2 의 선량으로 조사하는 것을 특징으로 하는 게르마늄 나노결정체의 형성 방법.
  3. 제1항에 있어서, 상기 반도체 기판을 열처리하는 단계에서
    상기 열처리는 650℃ 내지 750℃에서 5분 내지 15분 동안 수행되는 것을 특징으로 하는 게르마늄 나노결정체의 형성 방법.
  4. 반도체 기판 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 비정질 게르마늄(amorphous Ge)막을 형성하는 단계;
    상기 비정질 게르마늄막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막, 상기 비정질 게르마늄막 및 상기 제1 산화막이 형성된 반도체 기판에 1MeV 내지 2MeV의 에너지를 갖는 전자빔을 3시간 내지 3시간 30분 동안 조사하는 단계; 및
    상기 전자빔이 조사된 반도체 기판을 650℃ 내지 750℃에서 열처리함으로써, 상기 반도체 기판 상에 터널 산화막, 게르마늄 나노결정체 및 콘트롤 산화막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 비정질 게르마늄막을 전자빔 진공증착 방법(electron beam evaporation)을 통하여 0.3㎚ 내지 5㎚의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 제2 산화막을 플라즈마 화학 기상 증착 방법(plasma enhanced chemical vapor deposition)을 통하여 10㎚ 내지 100㎚의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  7. 삭제
  8. 제4항에 있어서, 상기 반도체 기판을 열처리하는 단계에서
    상기 열처리는 650℃ 내지 750℃에서 5분 내지 15분 동안 수행되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  9. 제4항에 있어서,
    상기 콘트롤 산화막 상에 콘트롤 게이트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
KR1020080087173A 2008-09-04 2008-09-04 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법 KR100954572B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080087173A KR100954572B1 (ko) 2008-09-04 2008-09-04 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080087173A KR100954572B1 (ko) 2008-09-04 2008-09-04 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20100028240A KR20100028240A (ko) 2010-03-12
KR100954572B1 true KR100954572B1 (ko) 2010-04-23

Family

ID=42178970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080087173A KR100954572B1 (ko) 2008-09-04 2008-09-04 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100954572B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150252B1 (ko) 2013-11-12 2020-09-02 삼성전자주식회사 반도체 장치 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152120A (ja) * 2001-10-19 2003-05-23 Chartered Semiconductor Mfg Ltd フラッシュメモリデバイスおよびその製造方法
KR20060089980A (ko) * 2005-02-03 2006-08-10 조진형 규칙적으로 노출된 패턴에 자발생성 방법을 적용한 균일하고 배열이 좋은 나노입자(nanoparticle) 제조 방법.
KR20070111078A (ko) * 2006-05-16 2007-11-21 재단법인서울대학교산학협력재단 전자빔 조사를 이용한 나노 물질의 코팅방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152120A (ja) * 2001-10-19 2003-05-23 Chartered Semiconductor Mfg Ltd フラッシュメモリデバイスおよびその製造方法
KR20060089980A (ko) * 2005-02-03 2006-08-10 조진형 규칙적으로 노출된 패턴에 자발생성 방법을 적용한 균일하고 배열이 좋은 나노입자(nanoparticle) 제조 방법.
KR20070111078A (ko) * 2006-05-16 2007-11-21 재단법인서울대학교산학협력재단 전자빔 조사를 이용한 나노 물질의 코팅방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
원자력연구기반확충과제 보고서

Also Published As

Publication number Publication date
KR20100028240A (ko) 2010-03-12

Similar Documents

Publication Publication Date Title
KR100735534B1 (ko) 나노 크리스탈 비휘발성 반도체 집적 회로 장치 및 그 제조방법
TWI242845B (en) Semiconductor memory device and the manufacturing method thereof
CN105097820B (zh) 存储器件及其制造方法
US6268269B1 (en) Method for fabricating an oxide layer on silicon with carbon ions introduced at the silicon/oxide interface in order to reduce hot carrier effects
CN107240606B (zh) 一种铁电场效应晶体管及其制备方法
JP2008306190A (ja) 不揮発性メモリ素子およびその製造方法
KR100954572B1 (ko) 게르마늄 나노결정체의 형성 방법 및 이를 포함하는비휘발성 메모리 소자의 제조 방법
KR101200813B1 (ko) 금속 나노 입자를 포함하는 플래시 기억 소자 및 그 제조 방법
KR100806788B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US8709892B2 (en) Nanoparticles in a flash memory using chaperonin proteins
Normand et al. Processing issues in silicon nanocrystal manufacturing by ultra-low-energy ion-beam-synthesis for non-volatile memory applications
JPS59124136A (ja) 半導体ウエハの処理方法
JP2006120663A (ja) 不揮発性半導体記憶装置及びその製造方法
KR100370659B1 (ko) 집속이온빔을 이용한 나노결정체 형성방법
JP2007281470A (ja) 金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法
KR101105456B1 (ko) 금속 양자점을 구비한 비휘발성 메모리소자 제조방법
US8008154B2 (en) Methods of forming impurity containing insulating films and flash memory devices including the same
TW200837899A (en) Method of fabricating flash memory
CN112885716B (zh) 半导体结构的形成方法
JP2006196909A (ja) Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法
WO2016166930A1 (ja) 半導体装置の製造方法及び半導体装置の評価方法
JP2004214636A (ja) 半導体素子のゲート酸化膜の形成方法
JP5160175B2 (ja) 半導体装置の製造方法
Choi et al. Synthesis, Characterization, and Memory Application of Germanium Nanocrystals in Dielectric Matrices
KR20090068016A (ko) 전하트랩층을 갖는 불휘발성 메모리소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130417

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140410

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160331

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170410

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180430

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190402

Year of fee payment: 10