KR100806788B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

플래시 메모리 소자 및 그 제조 방법이 개시된다. 본 플래시 메모리 소자는, 실리콘 반도체 기판의 활성 영역에서 서로 이격되어 형성된 소스 및 드레인 확산 영역과, 상기 기판 위에 형성된 다층의 전하저장층과, 상기 전하저장층 위에 형성된 제어 게이트를 포함하는 플래시 메모리 소자로서, 상기 다층의 전하저장층은, 상기 기판 위에 형성된 터널 산화막 및 상기 터널 산화막 위에 형성된 실리콘 질화막을 포함하고, 상기 실리콘 질화막은 4가 원소가 이온 주입되어 형성된 복수의 미세 결정상을 포함하되, 상기 복수의 미세 결정상의 에너지 밴드갭은 상기 실리콘 질화막의 에너지 밴드갭보다 작은 것을 특징으로 한다.
플래시 메모리, 소노스

Description

플래시 메모리 소자 및 그 제조 방법{FLASH MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 소노스 구조를 가지는 종래의 플래시 메모리 소자의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 제조 공정을 설명하기 위하여 공정 순서에 따라 나타낸 소자의 단면도이다.
도 3는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조 공정을 설명하기 위하여 공정 순서에 따라 나타낸 소자의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 플래시 메모리 소자의 제조 공정을 설명하기 위하여 공정 순서에 따라 나타낸 소자의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 플래시 메모리 소자의 제조 공정을 설명하기 위하여 공정 순서에 따라 나타낸 소자의 단면도이다.
본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다. 또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 소노스(SONOS; Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다.
이 중에서 소노스 소자는 게이트 절연막이 실리콘 산화막-실리콘 질화막-실리콘 산화막으로 이루어진 ONO 구조의 전하저장층으로 형성되며, 전하가 질화막이 가진 깊은 에너지 준위에 트랩되기 때문에 플로팅 게이트 소자에 비하여 신뢰성 측 면에서 보다 우수하며 낮은 전압하에서 프로그램 및 소거 동작이 가능하다.
도 1에는 일반적인 소노스 소자의 구조를 도시하였다. 도 1을 참조하면, 기판(10)과 제어 게이트(20) 사이에 다층의 전하저장층(18)이 개재되어 있다. 다층의 전하저장층(18)은 터널 산화막(18a), 실리콘 질화막(18b) 및 블로킹 산화막(18c)이 적층되어 형성된다. 그리고, 제어 게이트(20)는 다층의 전하저장층(18) 위에 형성되며, 그 측벽에는 스페이서 형태의 측벽 절연막(22)이 형성되어 있다. 여기서, 도면부호 10a 및 10b는 소스 및 드레인 확산 영역을 가리킨다.
한편, 소노스 구조를 가지는 플래시 메모리 소자의 경우, 전하저장층으로 사용되는 실리콘 질화막 내에 다수의 트랩 사이트(Trap Site)가 존재하며, 이 트랩 사이트에 전자나 정공이 트랩(Trap) 또는 디트랩(Detrap)됨으로써 소노스 소자의 문턱 전압(Threshold Voltage)을 변화시켜 메모리 동작이 수행된다. 그러나, 이러한 종래의 소노스 소자의 경우, 다음과 같은 문제점을 가지고 있어서 플래시 메모리 소자로서 사용되기에 한계를 갖는다.
즉, 실리콘 질화막 내에 존재하는 트랩 사이트들의 밀도가 낮기 때문에 프로그램 및 소거 동작 속도가 느리고, 따라서 보다 넓은 메모리 윈도우(Window)를 얻기가 어렵다. 또한, 질화막 내에 존재하는 트랩 사이트의 에너지 준위가 얕기때문에, 트랩된 전자나 정공들이 쉽게 빠져나갈 수 있어서 데이터 보유 특성이 저조하다. 소노스 소자가 낮은 전합하에서도 구동될 수 있는 이유는, 실리콘 질화막 내의 낮은 에너지 준위의 트랩 사이트들에 전자나 정공을 트랩시키기 때문인데, 이러한 장점은 역으로 트랩된 전자나 정공이 쉽게 디트랩될 수 있음을 의미하므로, 데 이터 보유 특성의 측면에서는 단점으로 작용하게 된다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 프로그램 및 소거 동작 속도가 빠르고 아울러 트랩 밀도 및 메모리 윈도우가 보다 향상된 소노스 구조의 플래시 메모리 소자를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은, 소노스 구조의 플래시 메모리 소자에서 종래 전하저장층으로 사용되는 실리콘 질화막 내부에 복수의 미세 결정상을 형성함으로써 트랩 밀도가 높고 메모리 윈도우가 향상된 소노스 구조의 플래시 메모리 소자를 제조하는 방법을 제공하는 것이다.
본 발명에 따른 플래시 메모리 소자는, 실리콘 반도체 기판의 활성 영역에서 서로 이격되어 형성된 소스 및 드레인 확산 영역과, 상기 기판 위에 형성된 다층의 전하저장층과, 상기 전하저장층 위에 형성된 제어 게이트를 포함하는 플래시 메모리 소자로서, 상기 다층의 전하저장층은, 상기 기판 위에 형성된 터널 산화막 및 상기 터널 산화막 위에 형성된 실리콘 질화막을 포함하고, 상기 실리콘 질화막은 4가 원소가 이온 주입되어 형성된 복수의 미세 결정상을 포함하되, 상기 복수의 미세 결정상의 에너지 밴드갭은 상기 실리콘 질화막의 에너지 밴드갭보다 작은 것을 특징으로 하는 것이다.
본 발명에 따른 플래시 메모리 소자의 제조 방법은, (a) 실리콘 반도체 기판 위에 터널 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계와, (b) 상기 실리콘 질화막 내부에 4가 원소를 이온 주입하는 단계와, (c) 상기 기판을 열처리하여 상기 실리콘 질화막 내부에 상기 4가 원소를 포함하는 복수의 미세 결정상을 형성하는 단계와, (d) 상기 실리콘 질화막 위에 도전막을 형성하는 단계와, (e) 상기 도전막, 상기 실리콘 질화막 및 상기 터널 산화막을 순차적으로 패터닝하여 다층의 전하저장층 및 제어 게이트를 형성하는 단계를 포함한다.
이하에서는, 첨부한 도면을 참조하여 본 발명에 따른 플래시 메모리 소자 및 그 제조 방법의 바람직한 실시예들을 자세히 설명하기로 한다.
[실시예 1]
도 2에는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 소자의 단면도를 공정 순서에 따라 나타내었다.
먼저, 도 2(a)를 참조하면, 실리콘 반도체 기판(100) 위에 터널 산화막(180a)으로서 실리콘 산화막을 약 15 ~ 40Å의 두께로 형성한다. 이때, 실리콘 산화막(180a)은 기판(100)을 산화시켜 형성된 열산화막일 수 있고, 화학기상증착 또는 물리기상증착에 의해 증착될 수도 있다. 터널 산화막(180a)을 형성한 다음, 화학기상증착 또는 물리기상증착을 이용하여 실리콘 질화막(180b)을 50 ~ 250Å의 두께로 형성한다. 실리콘 질화막(180b)은 플래시 메모리 소자의 동작시 전자 또는 정공이 트랩 또는 디트랩되는 전하저장층으로서 사용된다. 일반적으로 터널 산화막(180a), 실리콘 질화막(180b) 및 후속 공정에서 형성될 블로킹 산화막을 포함하여 소노스(SONOS) 구조를 이루게 된다.
한편, 소노스 구조의 실리콘 질화막은 5eV 정도의 에너지 밴드갭(Band Gap)을 갖는다. 또한, 실리콘 질화막 내부에 형성된 전자 또는 정공에 대한 트랩 사이 트의 에너지 준위는 실리콘 질화물의 컨덕션 밴드(Conduction Band) 또는 밸런스 밴드(Valence Band)로부터 약 1eV 정도의 에너지 갭을 갖는다. 따라서, 종래의 소노스 구조에서 종래와 같이 실리콘 질화막을 전하저장층으로 이용하는 경우, 트랩 사이트에 갖힌 전자나 정공이 쉽게 빠져나갈 수 있다. 그러나, 본 발명에 따른 플래시 메모리 소자는 전하저장층인 실리콘 질화막 내부에 통상의 트랩 사이트보다 더 깊은 에너지 준위를 가진 트랩 사이트를 형성하는 것을 특징으로 하며, 이하에서는 그 구체적인 방법을 설명한다.
즉, 도 2(b)에서 보듯이, 실리콘 질화막(180b) 내부에 실리콘 이외의 원소로서 주기율표상의 4가 원소(예컨대, 게르마늄(Ge))를 이온 주입한다. 그 후, 기판을 열처리하여 실리콘 질화막(180b) 내부에 이온 주입된 4가 원소를 결정화하면, 실리콘 질화막(180b) 내부에 복수의 미세 결정상(160)이 클러스터(Cluster)를 이루면서 형성된다. 여기서, 열처리 온도는 실리콘 질화막(180b) 내부에 주입되는 4가 원소의 결정화 온도 이상인 것이 바람직하다. 실리콘 질화막(180b)에 형성된 미세 결정상(160)의 크기는 나노 사이즈로 형성될 수 있으며, 실리콘 질화막(180b) 내에서 규칙적으로 형성되는 것이 바람직하다.
이렇게 형성된 미세 결정상(160)의 에너지 밴드갭은 실리콘 질화물의 에너지 밴드갭 내에 포함되는 것이 바람직하다. 즉, 미세 결정상(160)의 컨덕션 밴드의 에너지 준위는 실리콘 질화물의 컨덕션 밴드갭보다 낮은 것이 바람직하고, 또한 미세 결정상(160)의 밸런스 밴드의 에너지 준위는 실리콘 질화물의 밸런스 밴드의 에너지 준위보다 높은 것이 바람직하다. 그러므로, 미세 결정상(160)의 에너지 밴드 갭은 실리콘 질화물의 에너지 밴드갭보다 더 작은 것이 바람직하다. 특히, Ge를 사용하여 Ge로 이루어진 미세 결정상을 형성하면, Ge의 에너지 밴드갭이 약 0.7eV이고 컨덕션 밴드 및 밸런스 밴드가 실리콘 질화물의 에너지 밴드갭 내에 존재하게 된다.
종래의 소노스 구조에서 전하저장층으로 사용되는 실리콘 질화물에 형성되는 불규칙한 트랩 사이트로 인하여, 플래시 메모리 소자의 동작시 메모리 윈도우가 일정하지 않았으나, 본 발명에 따른 미세 결정상을 포함하는 실리콘 질화막을 소노스 소자의 전하저장층으로 사용하면 메모리 윈도우를 일정하게 유지할 수 있으므로, 소자의 신뢰성이 보다 향상될 수 있다.
다음으로, 도 2(c)에서 보듯이, 실리콘 질화막(180b) 위에 블로킹 산화막(180c)을 형성하고, 나아가 블로킹 산화막(180c) 위에 도전막 예컨대 다결정 실리콘막(200)을 형성한다. 그 후, 도전막(200), 블로킹 산화막(180c), 실리콘 질화막(180b) 및 터널 산화막(180a)을 순차적으로 식각하면, 도 2(d)에서와 같이, 제어 게이트(200a)와 함께 블로킹 산화막(180c), 실리콘 질화막(180b) 및 터널 산화막(180a)으로 이루어진 소노스 구조가 완성된다. 그 후, 통상의 제조 공정을 거쳐, 제어 게이트(200a)의 측벽에 스페이서를 형성하고, 나아가 기판의 활성 영역에 소정의 간격으로 이격된 소스 및 드레인 확산 영역을 형성함으로써, 플래시 메모리 소자를 제조한다.
[실시예 2]
도 3에는 본 발명의 제2 실시예를 설명하기 위하여 공정 순서에 따라 소자의 단면도를 나타내었다.
제2 실시예에서, 터널 산화막(180a) 및 실리콘 질화막(180b)을 형성하기 위한 공정(즉, 도 3 (a)의 공정)과, 실리콘 질화막(180b) 내에 복수의 미세 결정상(160)을 형성하는 공정(즉, 도 3 (b)의 공정)은 각각 제1 실시예의 도 2 (a) 및 (b) 공정과 유사하다. 다만, 제2 실시예에서는, 실리콘 질화막(180b)을 100 ~ 500Å의 두께로 증착하는 것이 바람직하다. 후속하는 도 3 (c)의 공정에서, 블로킹 산화막을 형성하지 않고, 실리콘 질화막(180b) 위에 도전막(200)을 형성하게 되는데, 이때 제1 실시예 보다 더 두껍게 형성된 만큼 실리콘 질화막(180b)이 블로킹 효과를 가질 수 있다. 따라서, 본 실시예에서는 블로킹 산화막을 형성하지 않으므로 SONS 구조로 형성된다. 이후, 도 3(d)에서 보듯이, 도전막(200), 실리콘 질화막(180b) 및 터널 산화막(180a)을 순차적으로 식각하여, 제이 게이트(200a)를 형성한다.
[실시예 3]
도 4에는 본 발명의 제3 실시예를 설명하기 위하여 공정 순서에 따라 소자의 단면도를 나타내었다.
도 4(a)를 참조하면, 기판(100) 위에 터널 산화막(180a) 및 실리콘 질화막(180b)을 제1 실시예와 동일한 조건으로 형성한다. 그 후, 실리콘 질화막(180b) 위에 블로킹 산화막(180c)을 미리 형성한다. 이때, 블로킹 산화막(180c)는 약 30 ~ 80Å의 두께로 형성될 수 있다. 그 후, 도 4(b)에서 보듯이, 실리콘 질화막(180b) 내에 Ge 이온을 주입한다. 이때, 블로킹 산화막(180c)은 이온 주입 공정 에 의해 실리콘 질화막(180b)의 표면에 격자 결함이 발생하는 것을 방지할 수 있다. 즉, 제1 실시예에서는 실리콘 질화막(180b) 위에 직접 Ge 이온이 주입되므로 그 표면이 손상될 수 있으나, 본 실시예에 따르면 실리콘 질화막(180b)의 표면 손상이 블로킹 산화막(180c)에 의해 방지되므로, 소자의 신뢰도가 더욱 향상될 수 있다.
그 후, 도 4 (c)에서 보듯이, 블로킹 산화막(180c) 위에 도전막(200)을 형성하고, 도 4 (d)에서 보듯이, 패터닝 공정을 거쳐 제어 게이트(200a)를 포함하는 소노스 구조를 완성한다.
[실시예 4]
도 5에는 본 발명의 제4 실시예를 설명하기 위하여 공정 순서에 따라 소자의 단면도를 나타내었다.
본 실시예에서 터널 산화막(180a) 및 실리콘 질화막(180b)의 형성 조건은 제2 실시예의 조건과 동일하다. 다만, 실리콘 질화막(180b) 내에 Ge 이온을 주입하기 전에, 도 5 (a)에서 보듯이, 실리콘 질화막(180b) 위에 보호 산화막(180d)을 추가로 형성한다. 이때, 보호 산화막(180d)은 약 50 ~ 200Å의 두께로 형성한다. 그 후, 도 5 (b)와 같이, Ge 이온 주입 공정 및 열처리 공정을 거쳐 실리콘 질화막(180b) 내에 미세 결정상(160)을 형성한 후, 보호 산화막(180d)을 제거한다. 그리고, 도 5 (c)에서 보듯이, 실리콘 질화막(180b) 위에 도전막(200)을 형성한다. 실리콘 질화막(180b)의 두께는 일반적인 소노스 구조의 실리콘 질화막의 두께보다 2배 이상으로 두껍게 형성되어 있으므로 블로킹 산화막이 없이도 자체적으로 블로 킹 효과를 나타내게 된다. 그 후, 도 5 (d)에서 보듯이, 패터닝 공정을 거쳐 제어 게이트(200a)를 포함한 SONS 구조를 완성하게 된다.
지금까지 본 발명의 바람직한 실시예들에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 예컨대, 제3 실시예의 변형으로서, 실리콘 질화막 위에 보호 산화막을 형성하고, 실리콘 질화막 내에 미세 결정상을 형성한 후, 보호 산화막을 제거할 수 있다. 나아가, 보호 산화막이 제거되어 노출된 실리콘 질화막 위에 블로킹 산화막을 형성하여 SONOS 구조를 완성할 수 있다.
그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
본 발명에 따르면, 종래의 소노스 소자의 전하저장층으로 사용되는 실리콘 질화막 내부에 실리콘 질화물보다 작은 에너지 밴드갭을 가진 미세 결정상을 형성하여 보다 안정적인 트랩 사이트를 형성할 수 있다. 따라서, 종래의 소노스 소자가 가지는 프로그램 및 소거 동작의 우수성을 그대로 유지하면서도, 트랩 밀도 및 메모리 윈도우를 더욱 향상시킬 수 있다. 특히, 미세 결정상과 실리콘 질화물이 가지는 에너지 장벽 차이에 의해서, 깊은 트랩으로 작용하는 미세 결정상에 트랩된 전자나 정공이 쉽게 빠져나가지 못하므로, 데이터의 보유 특성이 더욱 향상될 수 있다.

Claims (11)

  1. 실리콘 반도체 기판의 활성 영역에서 서로 이격되어 형성된 소스 및 드레인 확산 영역과, 상기 기판 위에 형성된 다층의 전하저장층과, 상기 전하저장층 위에 형성된 제어 게이트를 포함하는 플래시 메모리 소자로서,
    상기 다층의 전하저장층은, 상기 기판 위에 형성된 터널 산화막 및 상기 터널 산화막 위에 형성된 실리콘 질화막을 포함하고,
    상기 실리콘 질화막은 4가 원소가 이온 주입되어 형성된 복수의 미세 결정상을 포함하되,
    상기 복수의 미세 결정상의 에너지 밴드갭은 상기 실리콘 질화막의 에너지 밴드갭보다 작은 것을 특징으로 하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 전하저장층은 상기 실리콘 질화막 위에 형성된 블로킹 산화막을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 4가 원소는 Ge인 것을 특징으로 하는 플래시 메모리 소자.
  5. (a) 실리콘 반도체 기판 위에 터널 산화막 및 실리콘 질화막을 순차적으로 형성하는 단계와,
    (b) 상기 실리콘 질화막 내부에 4가 원소를 이온 주입하는 단계와,
    (c) 상기 기판을 열처리하여 상기 실리콘 질화막 내부에 상기 4가 원소를 포함하는 복수의 미세 결정상을 형성하는 단계와,
    (d) 상기 실리콘 질화막 위에 도전막을 형성하는 단계와,
    (e) 상기 도전막, 상기 실리콘 질화막 및 상기 터널 산화막을 순차적으로 패터닝하여 다층의 전하저장층 및 제어 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 (c) 단계 이후 및 상기 (d) 단계 이전에 상기 실리콘 질화막 위에 블로킹 산화막을 형성하는 단계를 더 포함하고,
    상기 (e) 단계에서는 상기 도전막, 상기 블로킹 산화막, 상기 실리콘 질화막 및 상기 터널 산화막을 순차적으로 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  7. 제 5 항에 있어서,
    상기 (a) 단계에서 상기 실리콘 질화막 위에 보호 산화막을 더 형성하고,
    상기 (c) 단계 이후 및 상기 (d) 단계 이전에 상기 보호 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 (d) 단계 이전에 상기 보호 산화막이 제거되어 노출된 상기 실리콘 질화막 위에 블로킹 산화막을 형성하는 단계를 더 포함하고,
    상기 (e) 단계에서, 상기 도전막, 상기 블로킹 산화막, 상기 실리콘 질화막 및 상기 터널 산화막을 순차적으로 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 제 5 항에 있어서,
    상기 (a) 단계에서 상기 실리콘 질화막 위에 블로킹 산화막을 더 형성하고,
    상기 (e) 단계에서 상기 도전막, 상기 블로킹 산화막, 상기 실리콘 질화막 및 상기 터널 산화막을 순차적으로 패터닝하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  10. 제 5 항 내지 제 9 항 중 어느 한 항에서,
    상기 실리콘 질화막에 형성된 상기 복수의 미세 결정상의 에너지 밴드갭은 실리콘 질화물의 에너지 밴드갭보다 작은 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  11. 제 5 항 내지 제 9 항 중 어느 한 항에서,
    상기 (b) 단계에서 상기 실리콘 질화막에 이온 주입되는 상기 4가 원소는 Ge인 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
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