KR100875166B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

플래시 메모리 소자 및 그의 제조 방법 Download PDF

Info

Publication number
KR100875166B1
KR100875166B1 KR1020070070213A KR20070070213A KR100875166B1 KR 100875166 B1 KR100875166 B1 KR 100875166B1 KR 1020070070213 A KR1020070070213 A KR 1020070070213A KR 20070070213 A KR20070070213 A KR 20070070213A KR 100875166 B1 KR100875166 B1 KR 100875166B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
control gate
thickness
memory device
Prior art date
Application number
KR1020070070213A
Other languages
English (en)
Inventor
박찬혁
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070070213A priority Critical patent/KR100875166B1/ko
Application granted granted Critical
Publication of KR100875166B1 publication Critical patent/KR100875166B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 콘트롤 게이트 패턴 시 전하가 ONO층에 트랩됨을 방지하여 신뢰성을 향상시킬 수 있는 SONOS(Polysilicon -oxide-nitride-oxide- semiconductor ) 구조의 플래시 메모리 소자 및 그의 제조 방법에 관한 것으로, 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막이 차례로 적층된 ONO막을 형성하는 단계와, 상기 ONO막위에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트 양측의 노출된 상기 탑 산화막만을 제거하는 단계를 포함하여 이루어진 것이다.
SONOS, 플래시 메모리, 탑 산하막 제거 플라즈마 데미지

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and method for fabricating the same}
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 콘트롤 게이트 패턴 시 ONO층에 전하가 트랩됨을 방지하여 신뢰성을 향상시킬 수 있는 SONOS (Polysilicon -oxide-nitride-oxide- semiconductor ) 구조의 플래시 메모리 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 전원이 공급되지 않아도 데이터가 지워지지 않은 비휘발성 메모리소자의 대표적인 메모리 소자가 EEPROM이다.
이와 같은 EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트(Floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되고 공정상의 마진 확보가 어렵기 때문에 더 이상의 축소는 거의 불가능하였다. 이러한 이유로 플로팅 게이트형 셀을 대처할 비휘발성 메모리 소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행되고 있다. 이 중 상기 SONOS 셀은 적층형 플로팅 게 이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 SONOS 플래시 메모리의 제조 방법을 설명하면 다음과 같다.
도 1a 내지 1g는 종래의 SONOS 구조의 플래시 메모리 소자의 공정 단면도이다.
도 1a에 도시한 바와 같이, p형 반도체 기판(1)상에 버퍼산화막(2), 질화막(3) TOES산화막(4)을 차례로 형성한다. 그리고, 상기 TEOS산화막(4)위에 감광막(5)을 형성한다.
도 1b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(5)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(5)을 패터닝한다. 그리고, 상기 패터닝된 감광막(5)을 마스크로 이용하여 상기 TOES산화막(4), 질화막(3) 및 버퍼산화막(2)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(1)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반도체 기판(1)을 소정 깊이로 식각하여 트렌치(6)를 형성한다.
도 1c에 도시한 바와 같이, 상기 감광막(5)을 제거하고, 상기 트렌치(6)가 충분히 채워지도록 기판 전면에 HDP 산화막(8)을 증착한다.
도 1d에 도시한 바와 같이, 상기 TEOS 산화막(4)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(8)을 제거하여 트렌치(6) 내에 소자 격리막(8a)을 형성한다.
도 1e에 도시된 바와 같이, 상기 TOES산화막(4) 및 질화막(3)을 제거하고, 플래쉬 메모리 소자를 형성하기 위한 불순물 이온주입으로 웰(well)을 형성한다.
도 1f에 도시된 바와 같이, 상기 패트 산화막(2)을 제거하고, 상기 기판상에 터널링 산화막(tunneling oxide layer)(9), 캡 질화막(Nitride layer)(10) 및 탑 산화막(top oxide layer)(11)을 차례로 증착하여 ONO구조를 형성한다. 그리고 감광막(도면에는 도시되지 않음)을 이용한 사진 식각 공정으로 상기 ONO층을 선택적으로 식각하여 플래쉬 메모리 소자의 ONO층을 형성한다.
도 1g에 도시된 바와 같이, 상기 ONO 층을 포함한 기판 전면에 콘트롤 게이트 형성용 폴리실리콘을 증착한다. 그리고, 감광막(도면에는 도시되지 않음)을 이용한 플라즈마 식각 공정으로 상기 폴리 실리콘층을 선택적으로 식각하여 플래쉬 메모리 소자의 콘트롤 게이트(12)를 형성한다.
상기 콘트롤 게이트(12) 및 ONO층을 마스크로 이용하여 상기 기판에 불순물 이온을 주입하여 소오스/드레인 불순물 영역(13a, 13b, 13c)을 형성한다.
이와 같이 제조된 플래쉬 메모리 소자의 동작은 다음과 같다.
프로그래밍 시에는 고 에너지 전자 주입(channel hot electron injection)을 이용하여 상기 질화막(10)의 트랩 사이트(trap site)에 전하를 충전하고, 소거 시에는 고 에너지 전공 주입(Hot hole injection) 방식을 이용하여 상기 질화막(10) 내에 충전된 전하를 방출한다.
즉, 프로그래밍 시에는 상기 소오스/드레인 영역(13a)과 콘트롤 게이트(12)에 소정의 양(+)전압을 인가하고 상기 소오스/드레인 영역(13b)과 반도체 기판(Body)(1)은 접지(Ground)를 시킨다. 이와 같은 조건으로 바이어스가 인가되면 채널 전자들이 상기 소오스/드레인 영역(13a)에서 소오스/드레인 영역(13b) 쪽으로 형성되는 수평 전계에 의해 가속되어 상기 소오스/드레인 영역(13b) 부근에서 핫 일렉트론(Hot Electron)이 발생되며, 이러한 핫 일렉트론이 상기 터널링 산화막(9)의 전위장벽을 뛰어 넘어 상기 소오스/드레인 영역(13b) 부근의 상기 질화막(10)의 트랩 준위에 국부적으로 트랩되는 것에 의해 소자의 문턱 전압을 증가시키게 된다. 이러한 방식을 CHEI(channel hot electron injection)이라 한다.
그리고 소거 동작 시에는, 상기 소오스/드레인 영역(13b)에 소정의 양(+)전압을 인가하고 상기 콘트롤 게이트(12)에는 소정의 음(-)전압을 인가하며 상기 소오스/드레인 영역(13a)과 반도체 기판(Body)(1)을 접지 시킨다. 이와 같은 조건으로 바이어스가 인가되면 상기 소오스/드레인 영역(13b)과 상기 콘트롤 게이트(12)가 오버랩되는 영역에 형성된 고전계(High Electric Field)에 의해 고농도 n형 불순물 영역인 소오스/드레인 영역(13a)에 공핍(Depletion)영역이 형성된다. 그리고 상기 공핍 영역에서 밴드간 터널링(Band to Band Tunneling)에 의해 전자/정공(electron/hole)쌍이 생성된다.
따라서, 상기 질화막(10)에 충전된 전자는 고농도 n형 불순물 영역으로 빠져나가며, 상기 정공은 공핍 영역에 형성된 수평 전계(Lateral Electric Field)에 의해 가속되어 고 에너지 정공(Hot Hole)로 변하며 이러한 고 에너지 정공들이 상기 터널링 산화막(9)과 반도체 기판(1)사이의 에너지 장벽을 뛰어넘어 상기 질화막(10)의 가전자대로 주입되어 트래핑되는 것에 의해 문턱전압이 낮아지는 소거 동작이 수행된다. 이러한 소거 방식을 HHI(Hot Hole Injection) 방식이라 한다.
그러나 이와 같은 종래의 방법에 의해 제조된 플래쉬 메모리 소자에 있어서는 다음과 같은 문제점이 있었다.
즉, 도 1g에서 설명한 콘트롤 게이트를 형성하기 위하여, 상기 ONO 층을 포함한 기판 전면에 콘트롤 게이트 형성용 폴리실리콘을 증착하고, 플라즈마 식각 공정으로 상기 폴리 실리콘층을 선택적으로 식각한다.
이와 같이 콘트롤 게이트가 형성되면서 상기 ONO층이 플라즈마 상태에서 노출되므로 상기 ONO층 특히 탑 산화막이 플라즈마 데미지(Plasma damage)을 입는다.
상기 플라즈마는 전자와 양성자 상태이므로, 특히 상기 플라즈마의 전자가 상기 탑 산화막에 트랩되고 심지어 상기 캡 질화막까지 트랩되므로 SONOS 트랜지스터의 문턱전압은 물론 플래쉬 메모리 소자의 프로그램 및 소거 문턱전압이 가변되어 프로그램 시 전하가 오버 트랩되거나 소거시 전하가 완전히 제거되지 않는 문제점이 있었다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, ONO층 중 플라즈마 데미지를 입은 적어도 탑 산화막을 제거하므로 불필요한 전하가 트랩에 의한 신뢰성을 향상시킬 수 있는 SONOS 구조의 플래시 메모리 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자는, 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막을 차례로 적층하여 형성한 ONO막과, 상기 ONO막 상에 형성된 콘트롤 게이트를 포함하며, 상기 탑 산화막은 상기 캡 질화막이 노출되도록 상기 콘트롤 게이트 하측에만 남아있는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막이 차례로 적층된 ONO막을 형성하는 단계와, 상기 ONO막위에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트 양측의 노출된 상기 ONO막 중 상기 탑 산화막만을 상기 캡 질화막이 노출되도록 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
한편, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막이 차례로 적층된 ONO막을 형성하는 단계와, 상기 ONO막위에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트 양측의 노출된 상기 탑 산화막 및 상기 캡 질화막의 일부까지 제거하는 단계를 포함하여 이루어짐에 또 다른 특징이 있다.
이상에서 설명한 바와 같은 본 발명에 따른 플래시 메모리 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, ONO층 중 플라즈마 데미지를 입은 적어도 탑 산화막 또는 탑 산화막과 캡 질화막의 일부를 제거하므로 불필요한 전하가 트랩됨을 방지할 수 있으므로, SONOS 구조의 플래시 메모리 소자의 안정성을 향상시킬 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 플래시 메모리 소자 및 그의 제조 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 2h는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 공정 단면도이고, 도 3은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 공정을 설명하기 위한 단면도이다.
도 2a에 도시한 바와 같이, p형 반도체 기판(21)상에 버퍼산화막(22), 질화막(23) TOES산화막(24)을 차례로 형성한다. 그리고, 상기 TEOS산화막(24)위에 감광막(25)을 형성한다.
도 2b에 도시한 바와 같이, 마스크를 이용하여 상기 감광막(25)을 노광하고 현상하여 액티브 영역에는 남아 있고 소자 격리 영역은 제거되도록 상기 감광막(25)을 패터닝한다. 그리고, 상기 패터닝된 감광막(25)을 마스크로 이용하여 상기 TOES산화막(24), 질화막(23) 및 버퍼산화막(22)을 제거하여 상기 소자 격리 영역의 상기 p형 반도체 기판(21)을 노출시킨다. 계속해서 상기 노출된 상기 P형 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(26)를 형성한다.
도 2c에 도시한 바와 같이, 상기 감광막(25)을 제거하고, 상기 트렌치(26)가 충분히 채워지도록 기판 전면에 HDP 산화막(28)을 증착한다.
도 2d에 도시한 바와 같이, 상기 TEOS 산화막(24)의 표면이 노출되도록 CMP(Chemical Mechanical polishing) 공정으로 상기 HDP 산화막(28)을 제거하여 트 렌치(26) 내에 소자 격리막(28a)을 형성한다.
도 2e에 도시된 바와 같이, 상기 TOES산화막(24) 및 질화막(23)을 제거하고, 플래쉬 메모리 소자를 형성하기 위한 불순물 이온주입으로 웰(well)을 형성한다.
도 2f에 도시된 바와 같이, 상기 패트 산화막(22)을 제거하고, 상기 기판상에 터널링 산화막(29), 캡 질화막(30) 및 탑 산화막(31)을 차례로 증착하여 ONO구조를 형성한다.
이 때, 상기 터널링 산화막의 두께는 10∼30Å 정도(바람직하게는 20Å)로 증착하고, 상기 캡 질화막의 두께는 80∼120Å 정도(바람직하게는 100Å)로 증착하고, 상기 탑 산화막의 두께는 30∼60Å 정도(바람직하게는 44Å)로 증착한다.
그리고 감광막(도면에는 도시되지 않음)을 이용한 사진 식각 공정으로 상기 ONO층을 선택적으로 식각하여 플래쉬 메모리 소자의 ONO층을 형성한다.
도 2g에 도시된 바와 같이, 상기 ONO 층을 포함한 기판 전면에 콘트롤 게이트 형성용 폴리실리콘을 증착한다. 그리고, 감광막(도면에는 도시되지 않음)을 이용한 플라즈마 식각 공정으로 상기 폴리 실리콘층을 선택적으로 식각하여 플래쉬 메모리소자의 콘트롤 게이트(32)를 형성한다.
그리고, 상기 콘트롤 게이트(32) 및 ONO층을 마스크로 이용하여 상기 기판에 불순물 이온을 주입하여 소오스/드레인 불순물 영역(33a, 33b, 33c)을 형성한다.
상기 콘트롤 게이트(32) 형성 시, 상기 ONO층 특히 탑 산화막(31)층은 상기 플라즈마 식각 공정 시 데미지를 입어 전하가 트랩될 수 있다.
따라서, 도 2h에 도시한 바와 같이, 상기 ONO층 중 상기 콘트롤 게이트(32) 양측의 노출된 탑 산화막(31)을 제거한다. 즉, 캡 질화막(30) 및 터널링 산화막(29)은 남기고 상기 탑 산화막(31)만 제거한다.
한편, 본 발명의 다른 실시예로, 도 2h에서 상기 ONO층에서 상기 콘트롤 게이트(32) 양측의 노출된 상기 탑 산화막(31) 뿐만 아니라 상기 콘트롤 게이트(32) 양측의 캡 질화막(30)도 소정 두께로 제거할 수 있다.
즉, 도 3에 도시한 바와 같이, 상기 ONO층의 전체 두께의 30∼40%의 두께를 남기고 상기 탑 산화막 및 질화막의 일정 두께를 제거한다.
예를들면, 상기 터널링 산화막의 두께를 20Å로 증착하고, 상기 캡 질화막의 두께를 100Å로 증착하고, 상기 탑 산화막의 두께를 44Å로 증착하였을 경우, 상기 남아 있는 터널링 산화막 및 질화막 두께는 60Å 정도로 한다.
따라서, 본 발명에 따른 플래쉬 메모리 소자는, ONO층과 콘트롤 게이트가 적층되는 플래쉬 메모리 소자의 구조에서, 상기 콘트롤 게이트 하측에는 ONO층이 형성되고, 상기 콘트롤 게이트 양측에는 캡 질화막과 터널링 산화막이 남아 있거나, 터널링 산화막과 캡 질화막의 일부가 남아 있게 된다.
즉, 본 발명에 따른 플래쉬 메모리 소자는, 도 2h와 같이, 상기 콘트롤 게이트 양측의 상기 반도체 기판상에는 상기 터널링 산화막 및 캡 질화막만 형성되거나, 도 3과 같이, 상기 콘트롤 게이트 양측의 상기 반도체 기판상에는 상기 터널링 산화막 및 캡 질화막만 형성되고 상기 콘트롤 게이트의 하측의 질화막 두께가 상기 콘트롤 게이트 양측의 질화막 두께보다 더 두껍게 형성된다.
본 발명의 제 1 및 제 2 실시예의 플래쉬 메모리 소자의 문턱 전압 특성을 종래의 플래쉬 메모리 소자의 문턱 전압 특성을 비교하면 다음과 같다.
도 4는 종래의 플래쉬 메모리 소자의 문턱 전압 특성 그래프이고, 도 5는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 문턱 전압 특성 그래프이며, 도 6은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 문턱 전압 특성 그래프이다.
도 4 내지 도 6에서 비교한 바와 같이, CR(Current Ramping) 테스트를 이용하여 SONOS 박막(thin flim)의 질(Quality)을 조사할 결과, 본 발명에서와 같이, 플라즈마 데미지를 입은 탑 산화막 또는 텁 산화막과 캡 질화막의 일부를 제거하여도 SONOS 트랜지스터의 질에는 이상이 없는 것으로 밝혀졌다. 또한 비트 라인(B/L)의 경우에는 한 장소에서 질이 저하되는 것이 발견되었으며, 다른 공정을 이용하였을 경우 이를 극복할 수 있었다. 그리고, 각 로직(Logic)의 다른 부분 또한 아무런 이상이 없었다.
따라서, SONOS 트랜지스터의 안정성을 얻을 수 있다고 판단된다.
이상에서 설명한 바와 같은 본 발명에 따른 플래시 메모리 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, ONO층 중 플라즈마 데미지를 입은 적어도 탑 산화막 또는 탑 산화막과 캡 질화막의 일부를 제거하므로 불필요한 전하가 트랩됨을 방지할 수 있으므로, SONOS 구조의 플래시 메모리 소자의 안정성을 향상시킬 수 있다.
도 1a 내지 1g는 종래의 SONOS 구조의 플래시 메모리 소자의 공정 단면도
도 2a 내지 2h는 본 발명의 제 1 실시예에 따른 SONOS 구조의 플래시 메모리 소자의 공정 단면도
도 3은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 공정을 설명하기 위한 단면도
도 4는 종래의 플래쉬 메모리 소자의 문턱 전압 특성 그래프
도 5는 본 발명의 제 1 실시예에 따른 플래쉬 메모리 소자의 문턱 전압 특성 그래프
도 6은 본 발명의 제 2 실시예에 따른 플래쉬 메모리 소자의 문턱 전압 특성 그래프
도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 버퍼 산화막
23 : 질화막 24 :TOES산화막
25 : 감광막 26 :트렌치
27 : 열산화막 28 : HDP 산화막
28a : 소자 격리막 29 :터널링 산화막
30 :캡 질화막 31 : 탑 산화막
32 : 콘트롤 게이트 33a, 33b, 33c : 소오스/드레인 불순물 영역

Claims (10)

  1. 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막이 차례로 적층된 ONO막을 형성하는 단계와,
    상기 ONO막위에 콘트롤 게이트를 형성하는 단계와,
    상기 콘트롤 게이트 양측의 노출된 상기 ONO막 중 상기 탑 산화막만을 상기 캡 질화막이 노출되도록 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 터널링 산화막은 10∼30Å 두께로 형성하고, 상기 캡 질화막은 80∼120Å 두께로 형성하고, 상기 탑 산화막은 30∼60Å 두께로 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  3. 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막이 차례로 적층된 ONO막을 형성하는 단계와,
    상기 ONO막위에 콘트롤 게이트를 형성하는 단계와,
    상기 콘트롤 게이트 양측의 노출된 상기 탑 산화막 및 상기 캡 질화막의 일부까지 제거하는 단계를 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 ONO막의 30 내지 40%를 제거함을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 ONO막 전체 두께의 30 내지 40%를 남기고 상기 탑 산화막 및 캡 질화막의 일부를 제거함을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 터널링 산화막은 10∼30Å 두께로 형성하고, 상기 캡 질화막은 80∼120Å 두께로 형성하고, 상기 탑 산화막은 30∼60Å 두께로 형성함을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  7. 제 3 항에 있어서,
    상기 터널링 산화막의 두께를 20Å로 증착하고, 상기 캡 질화막의 두께를 100Å로 증착하고, 상기 탑 산화막의 두께를 44Å로 증착하였을 경우, 상기 터널링 산화막 및 캡 질화막이 60Å 정도 남도록 상기 탑 산화막 및 캡 질화막의 일부를 제거함을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  8. 반도체 기판의 액티브 영역에 터널링 산화막, 캡 질화막 및 탑 산화막을 차례로 적층하여 형성한 ONO막과,
    상기 ONO막 상에 형성된 콘트롤 게이트를 포함하며,
    상기 탑 산화막은 상기 캡 질화막이 노출되도록 상기 콘트롤 게이트 하측에만 남아있는 것을 특징으로 하는 플래시 메모리 소자.
  9. 제 8 항에 있어서,
    상기 콘트롤 게이트의 하측의 질화막 두께와 상기 콘트롤 게이트 양측의 질화막 두께가 같음을 특징으로 하는 플래시 메모리 소자.
  10. 제 8 항에 있어서,
    상기 콘트롤 게이트의 하측의 질화막 두께가 상기 콘트롤 게이트 양측의 질화막 두께보다 더 두껍게 형성됨을 특징으로 하는 플래쉬 메모리 소자.
KR1020070070213A 2007-07-12 2007-07-12 플래시 메모리 소자 및 그의 제조 방법 KR100875166B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070070213A KR100875166B1 (ko) 2007-07-12 2007-07-12 플래시 메모리 소자 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070070213A KR100875166B1 (ko) 2007-07-12 2007-07-12 플래시 메모리 소자 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR100875166B1 true KR100875166B1 (ko) 2008-12-22

Family

ID=40372943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070070213A KR100875166B1 (ko) 2007-07-12 2007-07-12 플래시 메모리 소자 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR100875166B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498377B1 (en) 2002-03-21 2002-12-24 Macronix International, Co., Ltd. SONOS component having high dielectric property
JP2006319341A (ja) 2005-05-12 2006-11-24 Samsung Electronics Co Ltd Ｓｏｎｏｓメモリ素子の動作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498377B1 (en) 2002-03-21 2002-12-24 Macronix International, Co., Ltd. SONOS component having high dielectric property
JP2006319341A (ja) 2005-05-12 2006-11-24 Samsung Electronics Co Ltd Ｓｏｎｏｓメモリ素子の動作方法

Similar Documents

Publication Publication Date Title
JP4885420B2 (ja) Ｓｏｎｏｓ型装置の分離を改善するためのｏｎｏ形成中のソース・ドレイン注入
US7534688B2 (en) Nonvolatile memory device with a non-planar gate-insulating layer and method of fabricating the same
US8319274B2 (en) Semiconductor device
US20060146632A1 (en) Flash memory device and method for fabricating the same, and programming and erasing method thereof
US8470669B2 (en) System and method for EEPROM architecture
US7026682B2 (en) Non-volatile memory device with enlarged trapping layer
KR20060021054A (ko) 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법
US6844589B2 (en) Non-volatile SONOS memory device and method for manufacturing the same
US6620693B2 (en) Non-volatile memory and fabrication thereof
JP4384616B2 (ja) フラッシュメモリ素子の製造方法
US6960527B2 (en) Method for fabricating non-volatile memory device having sidewall gate structure and SONOS cell structure
JP2000286349A (ja) 半導体装置およびその製造方法
KR100606928B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
US7217972B2 (en) Semiconductor device
US6784483B2 (en) Method for preventing hole and electron movement in NROM devices
EP1898460B1 (en) Semiconductor device and fabrication method thereof
US7220651B2 (en) Transistor and method for manufacturing the same
CN102800675B (zh) 一种电荷俘获非挥发存储器及其制造方法
KR100875166B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100565757B1 (ko) 플래쉬 메모리 소자 및 그 제조방법
KR20100111130A (ko) 수직형 불휘발성 메모리 소자 및 그 제조 방법
KR101033224B1 (ko) 플래시 메모리소자 및 그 제조방법
KR101001445B1 (ko) 반도체 소자의 이온 주입 방법
KR20100127115A (ko) 전하트랩층을 구비하는 플래시 메모리소자 및 그 제조방법
KR20060083503A (ko) 부유게이트를 가지는 비휘발성 기억장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee