JP2006319341A - Sonosメモリ素子の動作方法 - Google Patents
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Abstract
【課題】SONOSメモリ素子の動作方法を提供する。
【解決手段】基板に離隔して形成されており、所定の導電性不純物がドーピングされた第1及び第2不純物領域(14、12)と、第1及び第2不純物領域間の基板上に形成されたゲート酸化膜(16)と、ゲート酸化膜上に形成された第1トラップ層(18)と、第1トラップ層上に形成された絶縁膜(20)と、絶縁膜上に形成されたゲート電極(22)と、を備えるSONOSメモリ素子の動作方法において、第1不純物領域(14)及びゲート電極(22)にそれぞれ第1電圧(V1)及びゲート電圧(Vg)を印加し、第2不純物領域(12)に0Vよりも小さな第2電圧(V2)を印加してSONOSメモリ素子にデータを記録する。
【選択図】図6
【解決手段】基板に離隔して形成されており、所定の導電性不純物がドーピングされた第1及び第2不純物領域(14、12)と、第1及び第2不純物領域間の基板上に形成されたゲート酸化膜(16)と、ゲート酸化膜上に形成された第1トラップ層(18)と、第1トラップ層上に形成された絶縁膜(20)と、絶縁膜上に形成されたゲート電極(22)と、を備えるSONOSメモリ素子の動作方法において、第1不純物領域(14)及びゲート電極(22)にそれぞれ第1電圧(V1)及びゲート電圧(Vg)を印加し、第2不純物領域(12)に0Vよりも小さな第2電圧(V2)を印加してSONOSメモリ素子にデータを記録する。
【選択図】図6
Description
本発明は、半導体素子の動作方法に係り、より詳細には、SONOSメモリ素子の動作方法に関する。
インターネットの普及及び情報技術の発展につれてグロ−バルネットワーク化が進み、ユーザが利用できる情報の量が過去に比べて急速に増加しつつある。
多くの情報を効率的に利用するためには、情報の保存が不回避である。情報を正常な状態で長期間保存するためには、電源が除去された後にも保存された情報が消去されない不揮発性メモリ素子が必要である。
現在、不揮発性メモリ素子の主流はフラッシュメモリ素子であるが、多様な種類の不揮発性メモリ素子が次々に紹介されており、SONOS(Silicon Oxide Nitride Oxide Semconductor)メモリ素子もそのうちの一つである。
図1は、SONOSメモリ素子の一般的構成を示す。
図1を参照すれば、基板10にドレイン及びソース領域12、14が離隔された状態で形成されている。ドレイン及びソース領域12、14間の基板10上にゲート酸化膜16が存在する。ゲート酸化膜16上にトラップ層18が存在する。トラップ層18は、実際ビットデータが記録されるストレージノード層であって、窒化膜(Si3N4)が一般的に使われる。データ書き込み動作で、トラップ層18のトラップサイトに電子がトラップされる。トラップ層18上には、電子がトラップ層18にトラップされる過程で電子がトラップ層18を通過してゲート22に流れ込むことを遮断するための遮断膜20が形成されている。遮断膜20は、シリコン酸化膜でありうる。遮断膜20上にゲート22が存在する。図面に図示されていないが、ゲート酸化膜16、トラップ層18、遮断膜20及びゲート22から形成されたゲート積層物の側面は、絶縁物質からなるゲートスペーサで覆われる。
図1のSONOSメモリ素子の書き込み動作では、前記のように電子がトラップ層18の広い領域にトラップされる。電子がトラップ層18の広い領域に分布する場合、消去動作でトラップ層18に注入されたホールはトラップ状態にあるので、移動し難い。したがって、前記消去動作で前記ホールが注入された位置にトラップされた電子のみ除去され、トラップ層18の残りの部分にあるトラップされた電子は除去されない。このような結果は、消去効率を大きく落とす。
これにより、トラップ層18で電子がトラップされる領域を縮めるために、トラップ層18の長さを短くした、変形されたSONOSメモリ素子が紹介されたことがある。図2は、前記変形されたSONOSメモリ素子の構成を示す。
図2を参照すれば、トラップ層18はゲート22の長さよりも短い。図1でトラップ層18が存在したところはゲート22が対応している。
図3は、図2に示したSONOSメモリ素子の動作方法のうち書き込み及び消去動作でトラップ層18に現れる電場強度分布を示す。
図3で、第1グラフ24Gは、ビットデータを記録するためにトラップ層18に電子をトラップする過程での電場強度分布を表す。そして、第2グラフ26Gは、ビットデータを消去するためにトラップ層18にホールを注入する過程での電場強度分布を表す。
図3の第1及び第2グラフ24G、26Gを参照すれば、第1グラフ24Gの中心と第2グラフ26Gの中心とは横に離隔している。トラップ層18にトラップされる電子及びホールの分布は、それぞれ第1及び第2グラフ24G、26Gで表した電場の強度によるということを考慮すれば、第1及び第2グラフ24G、26Gは、トラップ層18で電子がトラップされる位置とホールがトラップされる位置とが相異なるということを意味する。電子やホールが一旦トラップ層18にトラップされた後には、トラップ層18内で周りに移動(hoping)し難いところ、このような結果は、消去過程によりトラップ層18にトラップされた電子が完全に除去されていないことを意味する。したがって、書き込み動作及び消去動作が反復されると、消去動作後にトラップ層18にトラップされた状態で残っている電子の数は次第に増加する。これにより、消去動作後、3Vと測定される電流(以下、オンセル電流という)が順次に減る。これにより、書き込み動作と消去動作の効率が低下し、オンセル電流とオフセル電流との間のマージンが小さくなって誤動作の可能性が高くなる。
したがって、本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、オンセル電流の減少を最小化して書き込みと消去動作の効率を高め、誤動作を防止できるSONOSメモリ素子の動作方法を提供するところにある。
前記技術的課題を達成するために、本発明は、基板に離隔して形成されており、所定の導電性不純物がドーピングされた第1及び第2不純物領域と、前記第1及び第2不純物領域間の前記基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された第1トラップ層と、前記第1トラップ層上に形成された絶縁膜と、及び前記絶縁膜上に形成されたゲート電極を含むSONOSメモリ素子の動作方法において、前記第1不純物領域及び前記ゲート電極にそれぞれ第1電圧(V1)及びゲート電圧(Vg)を印加し、前記第2不純物領域に0Vよりも小さな第2電圧(V2)を印加して、前記SONOSメモリ素子にデータを記録することを特徴とするSONOSメモリ素子の動作方法を提供する。
かかる動作方法で、前記第1トラップ層の長さは、前記ゲート電極よりも短い。
また、前記絶縁膜と前記ゲート電極との間に、順次に積層された第2トラップ層及び遮断膜がさらに備わる。このとき、前記第1及び第2トラップ層のうち少なくともいずれか一つの長さは、前記ゲート電極よりも短い。
本発明の実施形態によれば、前記第1電圧及び前記ゲート電圧は、それぞれ4.7V及び4Vであり、前記第2電圧は、−0.4Vである。
前記データ記録後、前記第1及び第2不純物領域と前記ゲート電極とにそれぞれ所定の電圧を印加して消去動作を行うことができる。
前記第1トラップ層は、窒化物層である。
前記第1及び第2不純物領域のうちいずれか一つはソース領域であり、残りはドレイン領域である。
本発明のSONOSメモリ素子の動作方法を利用すれば、書き込み及び消去動作の反復によるオンセル電流の減少を最小化でき、したがって、オンセル電流とオフセル電流との間に十分のマージンを維持できるので、メモリ素子の誤動作を防止でき、書き込み及び消去動作の効率を高めることができる。
以下、本発明の実施形態によるSONOSメモリ素子の動作方法を、添付された図面を参照して詳細に説明する。この過程で、図面に図示された層や領域の厚さは明細書の明確性のために誇張して図示されたものである。
本発明者は、SONOSメモリ素子の動作のために印加される電圧の条件を現在と異ならせることによって、現在広く使われているソースメモリ素子の問題点が大きく改善されることを確認した。
現在のSONOSメモリ素子の動作方法で、書き込み動作はCHEI(Channel Hot Electron Injection)法を利用し、消去動作はHHI(Hot Hole Injection)法を利用する。現在のSONOSメモリ素子の書き込み動作での電圧印加条件と消去動作での電圧印加条件とは、それぞれ図4及び図5に示した通りである。
図4を参照すれば、現在のSONOSメモリ素子の書き込み動作で、ソース領域14に5Vまたは5.1Vのソース電圧(Vs)が印加される。そして、ドレイン領域12に1Vまたは0Vのドレイン電圧(Vd)が印加される。また、ゲート22に4Vのゲート電圧(Vg)が印加され、半導体基板10は接地される。
図5を参照すれば、現在のSONOSメモリ素子の消去動作で、ソース領域14に5Vのソース電圧(Vs)が印加され、ドレイン領域12に0Vのドレイン電圧(Vd)が印加され、ゲート22に−8Vのゲート電圧(Vg)が印加される。基板10は接地される。
図3に示す第1グラフ24Gは、前述した現在のSONOSメモリ素子の書き込み動作での電圧印加条件によるトラップ層18に現れる電場強度分布を示し、第2グラフ26Gは、消去動作での電圧印加条件によるトラップ層18に現れる電場強度分布を示したものである。
一方、本発明の実施形態によるSONOSメモリ素子の書き込み動作での電圧印加条件(以下、本発明の電圧印加条件)は、前述した現在のSONOSメモリ素子の書き込み動作方法での電圧印加条件と全く異なる。
図6を参照すれば、本発明の電圧印加条件は、次の通りである。
SONOSメモリ素子の電子が注入される位置に近い不純物領域、例えばソース領域14に+4.7Vのソース電圧(Vs)を印加する。そして、電子が注入される位置から相対的に遠い所に位置した不純物領域、すなわち、ドレイン領域12に0よりも小さな電圧、例えば、−0.4Vのドレイン電圧(Vd)を印加する。また、ゲート22に4Vのゲート電圧(Vg)を印加し、半導体基板10は接地させる。この時、ドレイン電圧(Vd)は、−0.4Vよりも小さくなりうる。具体的には、書き込み動作でドレイン電圧(Vd)が−0.4よりも小さくなり、例えば、−0.5Vまたはそれ以下になると、図7に示すように、基板10に流れる電流が大きく増加する。しかし、書き込み動作で基板10に電流が流れるとしても特別な問題はなく、ドレイン電圧(Vd)は、−0.4Vよりも小さな値(−2V〜−3V)になりうる。
一方、本発明の実施形態によるSONOSメモリ素子の消去動作での電圧印加条件は、図8に示す通りである。
図8は、本発明の電圧印加条件によってSONOSメモリ素子のトラップ層18に現れる電場強度の分布と、消去動作での電圧印加条件によってトラップ層18に現れる電場強度分布とを示す。図8で、第1グラフ30Gは、前記本発明の電圧印加条件によってトラップ層18に現れる電場強度分布を表し、第2グラフ32Gは、消去動作での電圧印加条件によってトラップ層18に現れる電場強度分布を表す。
図8の第1及び第2グラフ30G、32Gを比較すると、二つのグラフ30G、32Gの中心はわずかに離隔しており、したがって、本発明の実施形態によるSONOSメモリ素子の動作方法でも、書き込み動作と消去動作時にトラップ層18に現れる電場強度分布(以下、本発明の電場強度分布)は完全には一致していないということが分かる。しかし、図8を、従来のSONOSメモリ素子の動作方法において、書き込み動作と消去動作時にトラップ層18に現れる電場強度分布(以下、従来の電場強度分布)を示す図3と比較すれば、本発明の電場強度分布を表す第1及び第2グラフ30G、32Gの中心間隔が、前記従来の電場強度分布を表す第1及び第2グラフ24G、26Gの中心間隔よりもはるかに小さくなっているということが分かる。このような結果は、本発明の電圧印加条件によって書き込み電圧を印加する場合、消去動作以後、トラップ層18にトラップされた状態に残る電子の数が従来よりもはるかに少なくなり、したがって、書き込み及び消去を反復した後、トラップ層18に累積された電子の数も従来の場合よりはるかに少ないということを意味する。
次いで、本発明者は、本発明の動作方法の優秀性を検証するために、書き込み動作と消去動作とについての実験を行った。前記実験は、図2に示したSONOSメモリ素子(以下、実験用メモリ素子)を利用した。
前記実験は第1ないし第3ケースに分けて実施した。前記第1及び第3ケースは、従来の動作方法を適用したケースであり、第2ケースは、本発明の動作方法を適用したケースである。前記第1ケースでは、前記実験用メモリ素子のゲート22、ソース領域14及びドレイン領域12にそれぞれ4V、5V及び1Vの電圧を印加した。そして、前記第2ケースでは、ゲート22、ソース領域14及びドレイン領域12にそれぞれ4V、4.7V及び−0.4Vを印加した。また、前記第3ケースでは、ゲート22、ソース領域14及びドレイン領域12にそれぞれ4V、5.1V及び0Vの電圧を印加した。前記第1ないし第3ケースで、基板10に印加される電圧はいずれも同一にした。また、前記第1ないし第3ケースで、消去動作時の電圧印加条件は、図5に示したものと同様にした。前記実験で、本発明者は、オンセル電流、耐久性、トラップ層での電場強度分布、オフセル電流及びId−Vg特性を測定した。
図9ないし図17は、前記実験結果を示す。
図9は、前記第1ないし第3ケースで書き込み/消去回数によるオンセル電流の変化を示す。図9で、第1グラフG1は、前記第1ケースに対するオンセル電流の変化を表し、第2グラフG2は、前記第2ケースについてのものを、第3グラフG3は、前記第3ケースについてのものをそれぞれ表す。
第1ないし第3グラフG1、G2、G3を比較すれば、書き込み/消去回数が増加することによって、前記第1ないし第3ケースいずれもオンセル電流が減少する。しかし、前記第2ケースでオンセル電流の減少程度は、前記第1及び第3ケースに比べてはるかに少ない。さらに具体的に説明すれば、従来技術の場合、すなわち、前記第1及び第3ケースで書き込み/消去を1,000回実施した時、オンセル電流は10fA近くに減少した一方、本発明の場合、すなわち、前記第2ケースでは、書き込み/消去を1,000回実施した後にもオンセル電流は20fAよりも大きい。このような結果から、書き込み/消去動作を1,000回反復した時点で、本発明の動作方法が従来の動作方法よりオンセル電流を20%以上増加させるということが分かる。
図10は、図9の結果を正規化したものである。
図11は、耐久性の変化を示したものであり、前記第1ないし第3ケースで、書き込み/消去回数によるしきい電圧の変化を示す。図11の結果は、Id−Vgグラフで、電流が1マイクロアンペアである時の電圧をしきい電圧とする1マイクロアンペア(μA)法を適用して得たものである。図11で、第1グラフ群GG1は、消去動作がなされた後に測定されたしきい電圧の変化を表し、第2グラフ群GG2は、書き込み動作がなされた後、すなわち、ビットデータがトラップ層18に記録された後に測定されたものを表す。
図11で、第1グラフG11は、前記第1ケースに対するしきい電圧の変化を表し、第2グラフG22は、前記第2ケースについてのものを表し、第3グラフG33は、前記第3ケースについてのものを表す。
図11の第1ないし第3グラフG11、G22、G33を比較すれば、第1ないし第3ケースいずれも書き込み/消去が反復されるとしきい電圧が上昇する傾向を示すということが分かる。しかし、程度面では、前記第1及び第3ケースが前記第2ケースよりはるかに大きいということが分かる。例えば、書き込み/消去を1,000回実施した後、前記第1及び第3ケースはしきい電圧が8V以上に上昇したが、本発明の前記第3ケースは、しきい電圧が7Vまでにしか増加していない。このような結果は、前記第1及び第3ケースでは、書き込み/消去動作が反復されるとトラップ層18に累積される電子の数が大きく増加するのに対し、前記第2ケースでは、トラップ層18に累積される電子の数が前記第1及び第3ケースよりもはるかに小さいということを示している。図11の結果によって、Id−Vgグラフについての勾配は、前記第2ケースが前記第1及び第3ケースよりも大きくなる。図12は、図11の第2グラフ群GG2を正規化したものである。
図13は、前記第1ないし第3ケースに対して、ドレイン領域12とソース領域14との間で測定した電場強度分布を示す。図13で、第1グラフGA1は、前記第1ケースに対する電場強度分布を表したものであり、第2グラフGA2は、前記第2ケースについてのものを表し、第3グラフGA3は、前記第3ケースについてのものを表す。
図13の第1ないし第3グラフGA1、GA2、GA3を比較すれば、電場強度のピークA1はトラップ層18内の狭い領域に位置し、この領域は、前記第1ないし第3ケースにおいて同一であること分かる。また、前記電場強度分布でピークA1近辺を除いては、第2ケースについての電場強度が前記第1及び第3ケースよりも常に小さいということが分かる。特に、トラップ層18が存在する領域でピークA1近辺を除いて、前記第2ケースについての電場強度が前記第1及び第3ケースについての電場強度よりも小さいということは次のような意味がある。すなわち、トラップ層18領域で電場強度のピークA1近辺に該当する部分を除外した残りの部分で前記第2ケースの電場強度が最も小さいために、書き込み動作でトラップ層18の前記残りの部分に電子がトラップされる数は、前記第2ケースで最も小さい。このような結果で、書き込み及び消去が反復されつつ、消去後にもトラップ層18に残っている電子の数は、前記第2ケースで最も小さい。したがって、書き込み及び消去動作の多くの反復過程でしきい電圧の変化も、図11に説明したように、前記三つのケースのうち前記第2ケースが最も小さくなる。
図14は、前記第1ないし第3ケースに対して、書き込み及び消去回数によるオフセル電流の変化を示す。図14で、第1グラフG1Aは、前記第1ケースについてのオフセル電流の変化を表し、第2グラフG2Aは、前記第2ケースについてのものを表し、第3グラフG3Aは前記第3ケースについてのものを表す。
図14の第1ないし第3グラフGA1−GA3を比較すれば、書き込み及び消去回数が反復されると前記第1ないし第3ケースでオフセル電流が若干変化することが分かるが、いずれのケースでもその変化量は無視できる程度に少ないということが分かる。前記第1ないし第3ケース相互間にもオフセル電流の差は存在するが、前記三つのケースいずれでもオフセル電流は100fAよりも小さいために、前記第1ないし第3ケース相互間のオフセル電流の差はあまりにも少ないので、特別な意味を持っていない。したがって、前記第1ないし第3ケースのオフセル電流は同じと見なすことができ、それにメモリ素子の動作に何の影響も与えない。
図15ないし図17は、それぞれ前記第1ないし第3ケースについてのId−Vg特性を示す。
図15ないし図17で、第1グラフ15A、16A、17Aは、SONOSメモリ素子を初期化した状態で測定したId−Vg特性を表し、第2グラフ15B、16B、17Bは、消去動作を1回実施した後に測定したものを表す。そして、第3グラフ15C、16C、17Cは、書き込み動作を1回実施した後に測定したものを表す。また、第4グラフ15D、16D、17Dは、消去動作を10回実施した後に測定したものを表し、第5グラフ15E、16E、17Eは、書き込み動作を10回実施した後に測定したものを表し、第6グラフ15F、16F、17Fは、消去動作を100回実施した後に測定したものを表す。また、第7グラフ15G、16G、17Gは、書き込み動作を100回実施した後に測定したId−Vg特性を表し、第8グラフ15H、16H、17Hは、消去動作を1,000回実施した後に測定したものを表し、第9グラフ15I、16I、17Iは、書き込み動作を1,000回実施した後に測定したものを表す。
図15ないし図17で、消去動作後に測定されたId−Vg特性グラフを比較すれば、前記第1ないし第3ケースいずれも消去動作回数によってId−Vg特性は大きく変わらないということが分かる。
しかし、図15ないし図17で書き込み動作後に測定されたId−Vg特性グラフを比較すれば、前記第1及び第3ケースは、書き込み動作回数が増加するにつれてグラフの上部が右側に大きく移動することが分かる。これは、すなわち、1マイクロメートル法で意味するしきい電圧が、書き込み動作回数が増加するにつれて大きく増加することを意味する。しかし、本発明の場合である前記第2ケースは、書き込み動作回数が増加するにもかかわらずグラフに特別な変化が現れないが、これは、前記第2ケースでは、前記1マイクロメートル法で意味するしきい電圧が書き込み動作回数にあまり影響を受けないということを意味する。このような測定結果は、図11の結果を裏付けする。
一方、前述した本発明の電圧印加条件は、図18に示すように、図1に示したSONOSメモリ素子にも適用でき、図19に示すように、第1及び第2トラップ層90、92を備えてマルチビットデータを表現できるSONOSメモリ素子にも適用できる。この時、前記第1及び第2トラップ層90、92のうち少なくともいずれか一つの長さは、ゲートの長さよりも短くもできる。
前記した説明で多くの事項が具体的に記載されているが、これらは、発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、前述した構造と異なるSONOSメモリ素子の動作方法にも本発明を適用できる。ゆえに、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
本発明は、メモリ素子が使われるあらゆる製品に使われうる。例えば、コンピュータのメモリ装置に使われ、携帯電話、カムコーダ、デジタルカメラ、MP3、GPS、PDA、DMBなどに使われ、メモリ機能を持つ各種家電製品にも使われうる。
10 基板、
12 ドレイン領域、
14 ソース領域、
16 ゲート酸化膜、
18 トラップ層、
20 遮断膜、
22 ゲート。
12 ドレイン領域、
14 ソース領域、
16 ゲート酸化膜、
18 トラップ層、
20 遮断膜、
22 ゲート。
Claims (8)
- 基板と、前記基板に離隔して形成されており、所定の導電性不純物がドーピングされた第1及び第2不純物領域と、前記第1及び第2不純物領域間の前記基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成された第1トラップ層と、前記第1トラップ層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、を備えるSONOSメモリ素子の動作方法において、
前記第1不純物領域及び前記ゲート電極にそれぞれ第1電圧(V1)及びゲート電圧(Vg)を印加し、前記第2不純物領域に0Vよりも小さな第2電圧(V2)を印加して前記SONOSメモリ素子にデータを記録することを特徴とするSONOSメモリ素子の動作方法。 - 前記第1トラップ層の長さは、前記ゲート電極よりも短いことを特徴とする請求項1に記載のSONOSメモリ素子の動作方法。
- 前記絶縁膜と前記ゲート電極との間に、順次に積層された第2トラップ層及び遮断膜がさらに備わったことを特徴とする請求項1に記載のSONOSメモリ素子の動作方法。
- 前記第1及び第2トラップ層のうち少なくともいずれか一つの長さは、前記ゲート電極よりも短いことを特徴とする請求項3に記載のSONOSメモリ素子の動作方法。
- 前記第1電圧及び前記ゲート電圧は、それぞれ4.7V及び4Vであり、前記第2電圧は、−0.4Vであることを特徴とする請求項2ないし4のうちいずれか1項に記載のSONOSメモリ素子の動作方法。
- 前記データ記録後、前記第1及び第2不純物領域と前記ゲート電極とにそれぞれ所定の電圧を印加して消去動作を行うことを特徴とする請求項1に記載のSONOSメモリ素子の動作方法。
- 前記第1トラップ層は、窒化物層であることを特徴とする請求項1に記載のSONOSメモリ素子の動作方法。
- 前記第1及び第2不純物領域のうちいずれか一つはソース領域であり、残りはドレイン領域であることを特徴とする請求項1に記載のSONOSメモリ素子の動作方法。
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