KR20060117024A - 소노스 메모리 소자의 동작 방법 - Google Patents

소노스 메모리 소자의 동작 방법 Download PDF

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Abstract

소노스 메모리 소자의 동작 방법에 관해 개시되어 있다. 여기서, 본 발명은 기판에 이격되게 형성되어 있고 소정의 도전성 불순물이 도핑된 제1 및 제2 불순물 영역과, 상기 제1 및 제2 불순물 영역사이의 상기 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 제1 트랩층과, 상기 제1 트랩층 상에 형성된 절연막과, 상기 절연막 상에 형성된 게이트 전극을 포함하는 소노스 메모리 소자의 동작 방법에 있어서, 상기 제1 불순물 영역 및 상기 게이트 전극에 각각 제1 전압 및 게이트 전압(Vg)을 인가하고, 상기 제2 불순물 영역에 0V보다 작은 제2 전압을 인가하여 상기 소노스 메모리 소자에 데이터를 기록하는 것을 특징으로 하는 소노스 메모리 소자의 동작 방법을 제공한다.

Description

소노스 메모리 소자의 동작 방법{Method of operating Silicon Oxide Nitride Oxide Semiconductor memory device}
도 1 및 도 2는 소노스 메모리 소자의 구성을 나타낸 단면도이다.
도 3은 도 2의 소노스 메모리 소자의 쓰기 및 소거 동작에서 트랩층에 나타나는 전기장 세기 분포를 소노스 메모리 소자에 나타낸 단면도이다.
도 4는 도 2의 소노스 메모리 소자의 쓰기 동작에서 소오스 및 드레인 영역과 게이트에 인가되는 전압 조건을 나타낸 단면도이다.
도 5는 도 2의 소노스 메모리 소자의 소거 동작에서 소오스 및 드레인 영역과 게이트에 인가되는 전압 조건을 나타낸 단면도이다.
도 6은 본 발명의 실시예에 의한 소노스 메모리 소자의 동작 방법에서 소오스 및 드레인 영역과 게이트에 인가되는 전압 조건을 나타낸 단면도이다.
도 7은 도 6의 소노스 메모리 소자의 동작 방법에서 드레인 전압의 변화에 따른 드레인 전류의 변화를 나타낸 그래프이다.
도 8은 도 6의 소노스 메모리 소자의 동작 방법에서 트랩층에 나타나는 전기장 세기 분포를 나타낸 단면도이다.
도 9 내지 도 17은 본 발명의 소노스 메모리 소자의 동작 방법의 우수성을 검증하기 위해 실시한 실험의 결과를 나타낸 그래프들이다.
도 18은 도 6의 소노스 메모리 소자의 동작 방법을 도 1에 도시한 소노스 메모리 소자에 적용한 경우를 나타낸 단면도이다.
도 19는 도 6의 소노스 메모리 소자의 동작 방법을 제1 및 제2 트랩층을 포함하는 소노스 메모리 소자에 적용한 경우를 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
10:기판 12:드레인 영역
14:소오스 영역 16:게이트 산화막
18:트랩층 22:게이트
20:차단막 90, 92:제1 및 제2 트랩층
본 발명은 반도체 소자의 동작 방법에 관한 것으로써, 보다 자세하게는 소노스 메모리 소자의 동작 방법에 관한 것이다.
인터넷의 보급과 정보 기술의 발전에 따라 글로벌 네트워크가 구축되면서 사용자가 이용할 수 있는 정보의 양이 과거에 비해 급속히 증가되고 있다.
많은 정보를 효율적으로 이용하기 위해서는 정보의 저장이 불가피하다. 정보를 정상 상태로 오랫동안 저장하기 위해서는 전원이 제거된 후에도 저장된 정보가 지워지지 않는 불휘발성 메모리 소자가 필요하다.
현재, 불휘발성 메모리 소자의 주종은 플래시 메모리 소자이지만, 다양한 종 류의 불휘발성 메모리 소자가 속속 소개되고 있으며, 소노스 메모리 소자(SONOS memory device)도 그 중의 하나이다.
도 1은 소노스 메모리 소자의 일반적 구성을 보여준다.
도 1을 참조하면, 기판(10)에 드레인 및 소오스 영역(12, 14)이 이격된 상태로 형성되어 있다. 드레인 및 소오스 영역(12, 14)사이의 기판(10) 상에 게이트 산화막(16)이 존재한다. 게이트 산화막(16) 상에 트랩층(18)이 존재한다. 트랩층(18)은 실제 비트 데이터가 기록되는 스토리지 노드층으로써, 질화막(Si3N4)이 일반적으로 사용된다. 데이터 쓰기 동작에서 트랩층(18)의 트랩 사이트에 전자가 트랩된다. 트랩층(18) 상에는 전자가 트랩층(18)에 트랩되는 과정에서 전자가 트랩층(18)을 통과하여 게이트(22)로 유입되는 것을 차단하기 위한 차단막(20)이 형성되어 있다. 차단막(20)은 실리콘 산화막일 수 있다. 차단막(20) 상에 게이트(22)가 존재한다. 도면에 도시하지는 않았지만, 게이트 산화막(16), 트랩층(18), 차단막(20) 및 게이트(22)로 이루어진 게이트 적층물의 측면은 절연물질로 된 게이트 스페이서로 덮인다.
도 1의 소노스 메모리 소자의 쓰기 동작에서는 상기한 바와 같이 전자들이 트랩층(18)의 넓은 영역에 트랩된다. 전자들이 트랩층(18)의 넓은 영역에 분포하는 경우, 소거 동작에서 트랩층(18)에 주입된 홀(hole)은 트랩 상태에 있으므로 이웃으로 이동이 어렵다. 따라서 상기 소거 동작에서 상기 홀이 주입된 위치에 트랩된 전자들만 제거될 있고, 트랩층(18)의 나머지 부분에 있는 트랩된 전자들은 제거되지 않는다. 이러한 결과는 소거 효율을 크게 떨어진다.
이에 따라 트랩층(18)에서 전자가 트랩되는 영역을 줄이기 위해, 트랩층(18)의 길이를 짧게 한 변형된 소노스 메모리 소자가 소개된 바 있다. 도 2는 상기 변형된 소노스 메모리 소자의 구성을 보여준다.
도 2를 참조하면, 트랩층(18)은 게이트(22) 길이보다 짧다. 도 1에서 트랩층(18)이 존재했던 자리는 게이트(22)로 채워져 있다.
도 3은 도 2에 도시한 소노스 메모리 소자의 동작 방법 중 쓰기 동작에서 트랩층(18)에 나타나는 전기장 세기 분포를 보여준다.
도 3에서 제1 그래프(24G)는 비트 데이터를 기록하기 위해 트랩층(18)에 전자를 트랩하는 과정에서의 전기장 세기 분포를 나타낸다. 그리고 제2 그래프(26G)는 비트 데이터를 소거하기 위해 트랩층(18)에 홀(hole)을 주입하는 과정에서의 전기장 세기 분포를 나타낸다.
도 3의 제1 및 제2 그래프(24G, 26G)를 참조하면, 제1 그래프(24G)와 제2 그래프( 26G)의 중심은 수평으로 이격되어 있다. 트랩층(18)에 트랩되는 전자와 홀의 분포는 각각 제1 및 제2 그래프(24G, 26G)로 나타낸 전기장의 세기를 따른다는 것을 고려하면, 제1 및 제2 그래프(24G, 26G)는 트랩층(18)에서 전자가 트랩되는 위치와 홀이 트랩되는 위치가 다르다는 것을 의미한다. 전자나 홀이 일단 트랩층(18)에 트랩된 뒤에는 트랩층(18)내에서 옆으로 이동(hoping)되기 어려운 바, 이러한 결과는 소거 과정에 의해 트랩층(18)에 트랩된 전자가 완전히 제거되지 않음을 의미한다. 따라서 쓰기 동작과 소거 동작이 반복되면서 소거 동작 후에도 트랩층(18)에 트랩된 상태로 남아있는 전자의 수는 점차 증가하게 된다. 이에 따라 소거 동작 후, 3V에서 측정되는 전류(이하, 온 셀 전류(On-cell current)라 함)가 점차 줄어들게 된다. 이렇게 되면, 쓰기 동작과 소거 동작 효율이 저하되고, 온 셀 전류와 오프 셀 전류사이의 마진이 작아져서 오동작 가능성이 높아진다.
따라서 본 발명이 이루고자 하는 기술적 과제를 상술한 종래 기술의 문제점을 개선하기 위한 것으로써, 온 셀 전류의 감소를 최소화 하여 쓰기와 소거 동작의 효율을 높이고, 오동작을 방지할 수 있는 소노스 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판에 이격되게 형성되어 있고 소정의 도전성 불순물이 도핑된 제1 및 제2 불순물 영역과, 상기 제1 및 제2 불순물 영역사이의 상기 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 제1 트랩층과, 상기 제1 트랩층 상에 형성된 절연막과, 상기 절연막 상에 형성된 게이트 전극을 포함하는 소노스 메모리 소자의 동작 방법에 있어서, 상기 제1 불순물 영역 및 상기 게이트 전극에 각각 제1 전압 및 게이트 전압(Vg)을 인가하고, 상기 제2 불순물 영역에 0V보다 작은 제2 전압을 인가하여 상기 소노스 메모리 소자에 데이터를 기록하는 것을 특징으로 하는 소노스 메모리 소자의 동작 방법을 제공한다.
이러한 동작 방법에서 상기 제1 트랩층의 길이는 상기 게이트 전극보다 짧을 수 있다.
또한, 상기 절연막과 상기 게이트 전극사이에 순차적으로 적층된 제2 트랩층 및 차단막이 더 구비될 수 있다. 이때, 상기 제1 및 제2 트랩층 중 적어도 어느 하나의 길이는 상기 게이트 전극보다 짧을 수 있다.
본 발명의 실시예에 따르면, 상기 제1 전압 및 상기 게이트 전압은 각각 4.7V 및 4V일 수 있고, 상기 제2 전압은 -0.4V일 수 있다.
상기 데이터 기록 후, 상기 제1 및 제2 불순물 영역과 상기 게이트 전극에 각각 소정의 전압을 인가하여 소거 동작을 실시할 수 있다.
상기 제1 트랩층은 질화물층일 수 있다.
상기 제1 및 제2 불순물 영역 중 어느 하나는 소오스 영역이고 나머지는 드레인 영역이다.
이러한 본 발명의 동작 방법을 이용하면, 쓰기 및 소거 동작의 반복에 따른 온 셀 전류의 감소를 최소화할 수 있고, 따라서 온 세 전류와 오프 셀 전류사이에 충분한 마진을 유지할 수 있으므로, 메모리 소자의 오동작을 방지할 수 있고, 쓰기 및 소거 동작의 효율을 높일 수 있다.
이하, 본 발명의 실시예에 의한 소노스 메모리 소자의 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명자는 소노스 메모리 소자의 동작을 위해 인가되는 전압의 조건을 현재와 다르게 함으로써 현재 널리 사용되고 있는 소오스 메모리 소자의 문제점이 크게 개선되는 것을 확인하였다.
현재의 소노스 메모리 소자의 동작 방법에서 쓰기 동작은 CHEI(Channel Hot Electron Injection)법을 이용하고, 소거 동작은 HHI(Hot Hole Injection)법을 이용한다. 현재의 소노스 메모리 소자의 쓰기 동작에서의 전압 인가조건과 소거 동작에서의 전압 인가조건은 각각 도 4 및 도 5에 도시한 바와 같다.
도 4를 참조하면, 현재의 소노스 메모리 소자의 쓰기 동작에서 소오스 영역(14)에 5V 또는 5.1V의 소오스 전압(Vs)이 인가된다. 그리고 드레인 영역(12)에 1V 또는 0V의 드레인 전압(Vd)이 인가된다. 또한, 게이트(22)에 4V의 게이트 전압(Vg)이 인가되고, 반도체 기판(10)은 접지된다.
도 5를 참조하면, 현재의 소노스 메모리 소자의 소거 동작에서 소오스 영역(14)에 5V의 소오스 전압(Vs)가 인가되고, 드레인 영역(12)에 0V의 드레인 전압(Vd)이 인가되며, 게이트(22)에 8V의 게이트 전압(Vg)이 인가된다. 기판(10)은 접지된다.
도 3에 도시한 제1 그래프(24G)는 상술한 현재의 소노스 메모리 소자의 쓰기 동작에서의 전압 인가 조건에 따른 트랩층(18)에 나타나는 전기장 세기 분포를 보여주고, 제2 그래프(26G)는 소거 동작에서의 전압 인가 조건에 따른 트랩층(18)에 나타나는 전기장 세기 분포를 나타낸 것이다.
한편, 본 발명의 실시예에 의한 소노스 메모리 소자의 쓰기 동작에서의 전압 인가조건(이하, 본 발명의 전압인가조건)은 상술한 현재의 소노스 메모리 소자의 쓰기 동작 방법에서의 전압 인가조건과 전혀 다르다.
도 6을 참조하면, 본 발명의 전압 인가조건은 다음과 같다.
소노스 메모리 소자의 전자가 주입되는 위치에 가까운 불순물 영역, 예컨대 소오스 영역(14)에 +4.7V의 소오스 전압(Vs)을 인가한다. 그리고 전자가 주입되는 위치에서 상대적으로 먼 곳에 위치한 불순물 영역, 곧 드레인 영역(12)에 0보다 작은 전압, 예컨대 -0.4V의 드레인 전압(Vd)을 인가한다. 또한, 게이트(22)에 4V의 게이트 전압(Vg)을 인가하고, 반도체 기판(10)은 접지시킨다. 이때, 드레인 전압(Vd)은 -0.4V보다 작을 수 있다. 구체적으로, 쓰기 동작에서 드레인 전압(Vd)이 -0.4보다 작아지면서, 예컨대 -0.5V 또는 그 이하가 되면서 도 7에 도시한 바와 같이 기판(10)에 흐르는 전류가 크게 증가한다. 그러나 쓰기 동작에서 기판(10)에 전류가 흐르더라도 별다른 문제는 없는 바, 드레인 전압(Vd)은 -0.4V보다 작은 값(-2V ~ -3V)이 될 수 있다.
한편, 본 발명의 실시예에 의한 소노스 메모리 소자의 소거 동작에서의 전압 인가 조건은 도 5에 도시한 바와 같을 수 있다.
도 8은 본 발명의 전압 인가조건에 따라 소모스 메모리 소자의 트랩층(18)에 나타나는 전기장 세기의 분포와 소거 동작에서의 전압 인가조건에 따라 트랩층(18)에 나타나는 전기장 세기 분포를 보여준다. 도 8에서 제1 그래프(30G)는 상기 본 발명의 전압 인가조건에 따라 트랩층(18)에 나타나는 전기장 세기 분포를 나타내고, 제2 그래프(32G)는 소거 동작에서의 전압 인가조건에 따라 트랩층(18)에 나타나는 전기장 세기 분포를 나타낸다.
도 8의 제1 및 제2 그래프(30G, 32G)를 비교하면, 두 그래프(30G, 32G)의 중심은 이격되어 있고, 따라서 본 발명의 실시예에 의한 소노스 메모리 소자의 동작 방법에서도 쓰기 동작과 소거 동작시에 트랩층(18)에 나타나는 전기장 세기 분포(이하, 본 발명의 전기장 세기 분포)는 정확히 일치하지 않는다는 것을 알 수 있다. 그러나 도 8을 종래의 소노스 메모리 소자의 동작 방법에 있어서 쓰기 동작과 소거 동작시에 트랩층(18)에 나타나는 전기장 세기 분포(이하, 종래의 전기장 세기 분포)를 보여주는 도 3과 비교하면, 본 발명의 전기장 세기 분포를 나타내는 제1 및 제2 그래프(30G, 32G)의 중심 간격이 상기 종래의 전기장 세기 분포를 나타내는 제1 및 제2 그래프(24G, 26G)의 중심 간격보다 훨씬 작다는 것을 알 수 있다. 이러한 결과는 본 발명의 전압 인가조건에 따라 쓰기 전압을 인가하는 경우, 소거 동작 이후, 트랩층(18)에 트랩된 상태로 남는 전자의 수가 종래보다 훨씬 작고, 따라서 쓰기 및 소거를 반복한 후, 트랩층(18)에 누적된 전자의 수도 종래의 경우보다 훨씬 작다는 것을 의미한다.
다음, 본 발명자는 본 발명의 동작 방법의 우수성을 검증하기 위하여 쓰기 동작과 소거 동작에 대한 실험을 실시하였다. 상기 실험은 도 2에 도시한 소노스 메모리 소자(이하, 실험용 메모리 소자)를 이용하였다.
상기 실험은 제1 내지 제3 경우로 나누어 실시하였다. 상기 제1 및 제3 경우는 종래의 동작 방법을 적용한 경우이고, 제2 경우는 본 발명의 동작 방법을 적용한 경우이다. 상기 제1 경우에서는 상기 실험용 메모리 소자의 게이트(22), 소오스 영역(14) 및 드레인 영역(12)에 각각 4V, 5V 및 1V의 전압을 인가하였다. 그리고 상기 제2 경우에서는 게이트(22), 소오스 영역(14) 및 드레인 영역(12)에 각각 4V, 4.7V 및 -0.4V를 인가하였다. 또한, 상기 제3 경우에서는 게이트(22), 소오스 영역 (14) 및 드레인 영역(12)에 각각 4V, 5.1V 및 0V의 전압을 인가하였다. 상기 제1 내지 제3 경우에서 기판(10)에 인가되는 전압은 모두 동일하게 하였다. 또한, 상기 제1 내지 제3 경우에서 소거 동작시의 전압 인가 조건은 도 5에 도시한 바와 같게 하였다. 상기 실험에서 본 발명자는 온 셀 전류, 인듀어런스(endurance), 트랩층에서의 전기장 세기 분포, 오프 셀 전류 및 Id-Vg 특성을 측정하였다.
도 9 내지 도 17은 상기 실험 결과들을 보여준다.
도 9는 상기 제1 내지 제3 경우에서 쓰기/소거 횟수에 따른 온 셀 전류의 변화를 보여준다. 도 9에서 제1 그래프(G1)는 상기 제1 경우에 대한 온 셀 전류의 변화를 나타내고, 제2 그래프(G2)는 상기 제2 경우에 대한 것을, 제3 그래프(G3)는 상기 제3 경우에 대한 것을 각각 나타낸다.
제1 내지 제3 그래프(G1, G2, G3)를 비교하면, 쓰기/소거 횟수가 증가함에 따라 상기 제1 내지 제3 경우 모두 온 셀 전류가 감소한다. 그러나 상기 제2 경우에서 온 셀 전류의 감소 정도는 상기 제1 및 제3 경우에 비해 훨씬 적다. 보다 구체적으로 설명하면, 종래 기술의 경우, 곧 상기 제1 및 제3 경우에서 쓰기/소거를 1,000회 실시하였을 때, 온 셀 전류는 10fA에 가깝게 떨어진 반면, 본 발명의 경우, 곧 상기 제2 경우에서는 쓰기/소거를 1,000회 실시한 후에도 온 셀 전류는 20fA보다 크다. 이러한 결과로부터 쓰기/소거 동작을 1,000회 반복한 시점에서 본 발명의 동작 방법이 종래의 동작 방법보다 온 셀 전류를 20%이상 증가시킨다는 것을 알 수 있다.
도 10은 도 9의 결과를 정상화(Normalization) 한 것이다.
도 11은 내구성(endurance) 변화를 나타낸 것으로써, 상기 제1 내지 제3 경우에서 쓰기/소거 횟수에 따른 문턱전압의 변화를 보여준다. 도 11의 결과는 Id-Vg 그래프에서 전류가 1 마이크로 미터일 때의 전압을 문턱전압으로 하는 1 마이크로미터(㎛) 법을 적용하여 얻은 것이다. 도 11에서 제1 그래프 군(GG1)은 소거 동작이 이루어진 후에 측정된 문턱 전압의 변화를 나타내고, 제2 그래프 군(GG2)은 쓰기 동작이 이루어진 후, 곧 비트 데이터가 트랩층(18)에 기록된 후 측정된 것을 나타낸다.
제2 그래프 군(GG2)에서 제1 그래프(G11)는 상기 제1 경우에 대한 문턱 전압의 변화를 나타내고, 제2 그래프(G22)는 상기 제2 경우에 대한 것을 나타내며, 제3 그래프(G33)는 상기 제3 경우에 대한 것을 나타낸다.
도 11의 제1 내지 제3 그래프(G11, G22, G33)를 비교하면, 제1 내지 제3 경우 모두가 쓰기/소거가 반복되면서 문턱 전압이 증가하는 경향을 보이는 것을 알 수 있다. 그러나 정도면에서는 상기 제1 및 제3 경우가 상기 제2 경우보다 훨씬 큰 것을 알 수 있다. 예컨대, 쓰기/소거를 1,000회 실시한 후, 상기 제1 및 제3 경우는 문턱전압이 8V이상으로 증가되었으나, 본 발명의 상기 제3 경우는 문턱전압이 7V까지 증가하는데 거쳤다. 이러한 결과는 상기 제1 및 제3 경우, 쓰기/소거 동작이 반복되면서 트랩층(18)에 누적되는 전자의 수가 크게 증가하는데 반해서 상기 제2 경우는 트랩층(18)에 누적되는 전자의 수가 상기 제1 및 제3 경우보다 훨씬 작은데 기인한다. 도 11의 결과에 따라 Id-Vg 그래프에 대한 기울기는 상기 제2 경우가 상기 제1 및 제3 경우보다 크게 된다. 도 12는 도 11의 제2 그래프 군(GG2)을 정규화한 것이다.
도 13은 상기 제1 내지 제3 경우에 대해서 드레인 영역(12)과 소오스 영역(14)사이에서 측정한 전기장 세기 분포를 보여준다. 도 13에서 제1 그래프(GA1)는 상기 제1 경우에 대한 전기장 세기 분포를 나타낸 것이고, 제2 그래프(GA2)는 상기 제2 경우에 대한 것을 나타내며, 제3 그래프(GA3)는 상기 제3 경우에 대한 것을 나타낸다.
도 13의 제1 내지 제3 그래프(GA1, GA2,GA3)를 비교하면, 전기장 세기의 피크(A1)는 트랩층(18)내의 좁은 영역에 위치하고, 이 영역은 상기 제1 내지 제3 경우에 있어서 동일한 것을 알 수 있다. 또한, 상기 전기장 세기 분포에서 피크(A1)를 제외하고는 제2 경우에 대한 전기장 세기가 상기 제1 및 제3 경우에보다 항상 작다는 것을 알 수 있다. 특히, 트랩층(18)이 존재하는 영역에서 피크(A1)를 제외하고 상기 제2 경우에 대한 전기장 세기가 상기 제1 및 제3 경우에 대한 전기장 세기보다 작다는 것은 다음과 같은 의미가 있다. 곧, 트랩층(18) 영역에서 전기장 세기의 피크(A1)에 해당되는 부분을 제외한 나머지 부분에서 상기 제2 경우의 전기장 세기가 가장 작기 때문에, 쓰기 동작에서 트랩층(18)의 상기 나머지 부분에 전자가 트랩되는 수는 상기 제2 경우에서 가장 작다. 이러한 결과로 쓰기 및 소거가 반복되면서 소거 후에도 트랩층(18)에 남아 있는 전자의 수는 상기 제2 경우에서 가장 작다. 따라서 쓰기 및 소거 동작의 많은 반복 과정에서 문턱 전압의 변화도 도 11에서 설명한 바와 같이 상기 세 경우에서 상기 제2 경우가 가장 작게 된다.
도 14는 상기 제1 내지 제3 경우에 대해서 쓰기 및 소거 횟수에 따른 오프 셀 전류의 변화를 보여준다. 도 14에서 제1 그래프(G1A)는 상기 제1 경우에 대한 오프 셀 전류의 변화를 나타내고, 제2 그래프(G2A)는 상기 제2 경우에 대한 것을 나타내며, 제3 그래프(G3A)는 상기 제3 경우에 대한 것을 나타낸다.
도 14의 제1 내지 제3 그래프(GA1-GA3)를 비교하면, 쓰기 및 소거 횟수가 반복되면서 상기 제1 내지 제3 경우에서 오프 셀 전류가 조금 변화하는 것을 볼 수 있으나, 어느 경우에서나 그 변화량은 무시할 수 있을 정도로 작다는 것을 알 수 있다. 상기 제1 내지 제3 경우 상호간에도 오프 셀 전류의 차이가 존재하나, 상기 세 경우 모두에서 오프 셀 전류는 100fA보다 작기 때문에, 상기 제1 내지 제3 경우 상호간의 오프 셀 전류의 차이는 너무나 작으므로, 별다른 의미를 갖지 않는다. 따라서 상기 제1 내지 제3 경우의 오프 셀 전류는 동일한 것으로 간주할 수 있고, 그렇게 해도 메모리 소자의 동작에 아무런 영향을 주지 않는다.
도 15 내지 도 17은 각각 상기 제1 내지 제3 경우에 대한 Id-Vg 특성을 보여준다.
도 15 내지 도 17에서 제1 그래프들(15A, 16A, 17A)은 소노스 메모리 소자를 초기화 한 상태에서 측정한 Id-Vg 특성을 나타내고, 제2 그래프들(15B, 16B, 17B)은 소거 동작을 1회 실시한 후 측정한 것을 나타낸다. 그리고 제3 그래프들(15C, 16C, 17C)은 쓰기 동작을 1회 실시한 후 측정한 것을 나타낸다. 또한, 제4 그래프들(15D, 16D, 17D)은 소거 동작을 10회 실시한 후 측정한 것을 나타내고, 제5 그래프들(15E, 16E, 17E)은 쓰기 동작을 10회 실시한 후 측정한 것을 나타내며, 제6 그래프들(15F, 16F, 17F)은 소거 동작을 100회 실시한 후 측정한 것을 나타낸다. 또 한, 제7 그래프들(15G, 16G, 17G)은 쓰기 동작을 100회 실시한 후 측정한 Id-Vg 특성을 나타내고, 제8 그래프들(15H, 16H, 17H)은 소거 동작을 1,000회 실시한 후 측정한 것을 나타내며, 제9 그래프들(15I, 16I, 17I)은 쓰기 동작을 1,000회 실시한 후 측정한 것을 나타낸다.
도 15 내지 도 17에서 소거 동작 후에 측정된 Id-Vg 특성 그래프들을 비교하면, 상기 제1 내지 제3 경우 모두 소거 동작 횟수에 따라 Id-Vg 특성은 크게 다르지 않다는 것을 알 수 있다.
그러나 도 15 내지 도 17에서 쓰기 동작 후에 측정된 Id-Vg 특성 그래프들을 비교하면, 상기 제1 및 제3 경우는 쓰기 동작 횟수가 증가함에 따라 그래프의 상부가 우측으로 크게 이동됨을 알 수 있다. 이것은 곧 1 마이크로 미터법에서 의미하는 문턱 전압이 쓰기 동작 횟수가 증가함에 따라 크게 증가함을 의미한다. 그러나 본 발명의 경우인 상기 제2 경우는 쓰기 동작 횟수가 증가함에도 불구하고 그래프에 별다른 변화가 나타나지 않는데, 이것은 상기 제2 경우에서는 상기 1 마이크로 미터법에서 의미하는 문턱전압이 쓰기 동작 횟수에 별 다른 영향을 받지 않음을 의미한다. 이러한 측정 결과는 도 11의 결과를 뒷받침한다.
한편, 상술한 본 발명의 전압 인가조건은 도 18에 도시한 바와 같이 도 1에 도시한 소노스 메모리 소자에도 적용할 수 있고, 도 19에 도시한 바와 같이 제1 및 제2 트랩층(90, 92)을 구비하여 멀티 비트 데이터를 표현할 수 있는 소노스 메모리 소자에도 적용할 수 있다. 이때, 상기 제1 및 제2 트랩층(90, 92) 중 적어도 어느 하나의 길이는 게이트의 길이보다 짧을 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상술한 구조와 다른 소노스 메모리 소자의 동작 방법에도 본 발명을 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 소노스 메모리 소자의 동작 방법을 이용하면, 쓰기 및 소거 동작의 반복에 따른 온 셀 전류의 감소를 최소화할 수 있고, 따라서 온 세 전류와 오프 셀 전류사이에 충분한 마진을 유지할 수 있으므로, 메모리 소자의 오동작을 방지할 수 있고, 쓰기 및 소거 동작의 효율을 높일 수 있다.

Claims (8)

  1. 기판; 상기 기판에 이격되게 형성되어 있고 소정의 도전성 불순물이 도핑된 제1 및 제2 불순물 영역; 상기 제1 및 제2 불순물 영역사이의 상기 기판 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 제1 트랩층; 상기 제1 트랩층 상에 형성된 절연막; 및 상기 절연막 상에 형성된 게이트 전극을 포함하는 소노스 메모리 소자의 동작 방법에 있어서,
    상기 제1 불순물 영역 및 상기 게이트 전극에 각각 제1 전압(V1) 및 게이트 전압(Vg)을 인가하고, 상기 제2 불순물 영역에 0V보다 작은 제2 전압(V2)을 인가하여 상기 소노스 메모리 소자에 데이터를 기록하는 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서, 상기 제1 트랩층의 길이는 상기 게이트 전극보다 짧은 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  3. 제 1 항에 있어서, 상기 절연막과 상기 게이트 전극사이에 순차적으로 적층된 제2 트랩층 및 차단막이 더 구비된 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  4. 제 3 항에 있어서, 상기 제1 및 제2 트랩층 중 적어도 어느 하나의 길이는 상기 게이트 전극보다 짧은 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  5. 제 2 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 제1 전압 및 상기 게이트 전압은 각각 4.7V 및 4V이고, 상기 제2 전압은 -0.4V인 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  6. 제 1 항에 있어서, 상기 데이터 기록 후, 상기 제1 및 제2 불순물 영역과 상기 게이트 전극에 각각 소정의 전압을 인가하여 소거 동작을 실시하는 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  7. 제 1 항에 있어서, 상기 제1 트랩층은 질화물층인 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
  8. 제 1 항에 있어서, 상기 제1 및 제2 불순물 영역 중 어느 하나는 소오스 영역이고 나머지는 드레인 영역인 것을 특징으로 하는 소노스 메모리 소자의 동작 방법.
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