CN1881592A - 编程硅氧化物氮化物氧化物半导体存储器件的方法 - Google Patents

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Abstract

本发明提供一种编程硅氧化物氮化物氧化物半导体(SONOS)存储器件的方法。该SONOS存储器件包括衬底、在衬底上间隔开的第一和第二杂质区域、形成在第一和第二杂质区域之间该衬底上方的栅氧化物层、形成在栅氧化物层上方的俘获层、形成在俘获层上方的绝缘层、和形成在绝缘层上方的栅电极。编程SONOS器件的方法包括通过将第一电压施加到第一杂质区域、将栅电压施加到栅电极、和将第二电压施加到第二杂质区域来将数据写入到SONOS存储器件，其中第二电压是负电压。

Description

编程硅氧化物氮化物氧化物半导体存储器件的方法
技术领域
本发明总地涉及半导体器件，具体地，涉及一种编程硅氧化物氮化物氧化物半导体(SONOS)存储器件的方法。
背景技术
硅氧化物氮化物氧化物半导体(SONOS)存储器件是一种非易失性存储器件。
图1说明SONOS存储器件的典型结构。参照图1，漏和源区12和14在衬底10的表面处间隔开。栅氧化物层16配置在漏和源区12和14之间的衬底10上。俘获层(trap layer)18配置在栅氧化物层16上。俘获层18是记录位数据的存储节点层，通常由氮化物膜(Si3N4)形成。在数据写入操作中，电子在俘获层18的俘获位置(trap site)被俘获。阻挡层20形成在俘获层18上，并且当电子被俘获在俘获层18中时，其阻挡电子流入栅22。阻挡层20由例如氧化硅膜形成。栅22形成在阻挡层20上。尽管未说明，但包含栅氧化物层16、俘获层18、阻挡层20和栅22的栅堆叠主体的侧面被由绝缘材料形成的栅间隔物(spacer)覆盖。
在图1的SONOS存储器件中，在写入操作中电子被俘获在俘获层18中。当电子分布在俘获层18的大面积上时，就难以可靠地执行擦除操作。也就是说，俘获层18中被俘获在注入空穴位置处的点的的电子很容易通过擦除操作除去，而被俘获在没有注入空穴的位置处的电子不能通过擦除操作轻易地除去。因此，降低了擦除效率。
为了减小在俘获层18中电子被俘获的位置处的区域尺寸，已经引入具有较窄俘获层的改进的SONOS存储器件。图2示出了上述改进的SONOS存储器件的结构。
参照图2，在改进的SONOS存储器件中，栅形成在图1的SONOS存储器件中形成一部分俘获层18的区域中，因而在图2的SONOS存储器件中俘获层18比在图1的SONOS存储器件中窄。
嵌入图3中的曲线说明在写入和擦除操作过程中图2的SONOS存储器件的俘获层18中的电场强度分布。特别地，曲线24G表示当在俘获层18中俘获电子以记录位数据(即写入操作)时的电场强度分布。曲线26G表示当将空穴注入到俘获层18以擦除位数据时的电场强度分布。
参照图3，曲线24G的中心和曲线26G的中心彼此分离。由于可以通过由曲线24G和26G所示的电场强度代表被俘获在俘获层18中的电子和空穴的分布，所以曲线24G和26G之间的位移指示俘获电子的位置与俘获空穴的位置不同。在被俘获在俘获层18中之后，电子和空穴难以在俘获层18内移动，因此在擦除操作中不能完全地除去所俘获的电子。由于重复地执行写入和擦除操作，所以留在俘获层18中的电子的数量增加，导致减小的导通单元电流(on-cell current)。因此，减少了导通单元电流和截止单元电流(off-cellcurrent)之间的差，结果，写入和擦除操作的可靠性降低并发生器件误操作。
发明内容
根据本发明的一个方面，提供一种编程硅氧化物氮化物氧化物半导体(SONOS)存储器件的方法。SONOS存储器件包含衬底、衬底上间隔开的第一和第二杂质区域、形成在第一和第二杂质区域之间的衬底之上的栅氧化物层、形成在栅氧化物层上方的俘获层、形成在俘获层上方的绝缘层、和形成在绝缘层上方的栅电极。编程SONOS器件的方法包括通过将第一电压施加到第一杂质区域、将栅电压施加到栅电极、和将第二电压施加到第二杂质区域来将数据写入到SONOS存储器件，其中第二电压是负电压。
附图说明
参照附图，下面的详细说明使本发明的上述和另外的方面和优点变得更明显，其中：
图1是常规硅氧化物氮化物氧化物半导体(SONOS)存储器件的截面图；
图2是另一个常规SONOS存储器件的截面图；
图3说明根据编程图2的SONOS存储器件的常规方法在写入和擦除操作过程中图2的SONOS存储器件的俘获层中的电场强度分布。
图4说明用于图2的SONOS存储器件的写入操作的常规施加电压条件；
图5说明用于图2的SONOS存储器件的擦除操作的常规施加电压条件；
图6说明根据本发明的一个实施例在编程图2的SONOS存储器件的方法中施加于源和漏区以及栅的电压；
图7是说明当根据本发明的一个实施例编程时关于图2的SONOS存储器件的漏电压的电流密度的曲线图；
图8说明当根据本发明的一个实施例编程时图2的SONOS存储器件的俘获层中的电场强度分布；
图9至17是说明编程SONOS存储器件的常规方法与根据本发明的实施例编程SONOS存储器件的方法的比较结果的曲线图；
图18说明根据本发明的实施例在编程图1的SONOS存储器件的方法中施加于源和漏区以及栅的电压；以及
图19说明根据本发明的实施例在编程具有第一和第二俘获层的SONOS存储器件的方法中施加于源和漏区以及栅的电压。
具体实施方式
在下文，参照附图更全面地描述本发明，其中示出了本发明的示例性而非限制性的实施例。在附图中，为了清楚起见放大了所示的层和区域的相对厚度和其他尺寸。在整个附图中，相同的附图标记表示相同的元件，因此在说明书中如果可能则尽量避免重复。
本发明的实施例针对通过控制施加于SONOS存储器件的编程电压来允许硅氧化物氮化物氧化物半导体(SONOS)存储器件中的操作改善。
在编程例如图2所示的SONOS存储器件的常规方法中，使用沟道热电子注入(CHEI)执行写入操作和使用热空穴注入(HHI)执行擦除操作。图4说明在SONOS存储器件的写入过程中常规的施加的电压条件，图5说明在SONOS存储器件的擦除过程中常规施加电压条件。
参照图4，在常规写入操作中，将5V或者5.1V的源电压Vs施加到源区14，将0V或者1V的漏电压Vd施加到漏区12，将4V的栅电压Vg施加到栅22，衬底10接地。
参照图5，在常规擦除操作中，将5V的源电压Vs施加到源区14，将0V的漏电压Vd施加到漏区12，将-8V的栅电压Vg施加到栅22，衬底10接地。
如前所述，图3中的第一曲线24G代表在SONOS存储器件的写入过程中由常规电压施加条件引起的俘获层中的电场强度分布。图3中的第二曲线26G代表在SONOS存储器件的擦除过程中由常规电压施加条件引起的俘获层中的电场强度分布。
如下面说明，根据本发明的实施例的用于编程SONOS存储器件的施加电压条件不同于如上所述的常规施加电压条件。特别地，根据本发明的实施例，编程SONOS器件的方法包括通过将第一电压施加到第一杂质区域(例如，源区)、将栅电压施加到栅电极、和将第二电压施加到第二杂质区域(例如，漏区)来将数据写入到SONOS存储器件，其中第二电压是负电压(即，小于0V)。
图6说明根据本发明的示例性实施例在SONOS存储器件的写入操作过程中施加的电压。
如图6所示，将例如+4.7V的源电压Vs施加到相对接近SONOS存储器件中的电子注入区域的杂质区域，例如源区14。将小于0V的漏电压Vd例如-0.4V施加到相对远离电子注入区域的杂质区域，例如漏区12。另外，将例如4V的栅电压Vg施加到栅22，衬底10例如接地。
本发明不局限于图6所示的具体电压。例如，漏电压Vd可以小于-0.4V。尤其是，在写入操作中，当漏电压Vd小于-0.4V，例如-0.5V或者更小时，流经衬底10的电流的大小显著增加。这在图7中得到说明，其示出了电流(A)与漏电压(V)的关系。然而，由于在写入操作中当电流流过衬底10时没有发生大的问题，所以漏电压Vd也可以低于-0.4V，例如-2至-3V。
根据本发明的实施例用于擦除SONOS存储器件的施加电压条件例如可以与前述图5中所示的条件相同。也就是，可以将5V的源电压Vs施加到源区14，可以将0V的漏电压Vd施加到漏区12，可以将-8V的栅压Vg施加到栅22，以及衬底10接地。
图8说明当根据本发明的示例性实施例编程时SONOS存储器件的俘获层中的电场强度分布。具体地，在图8中，第一曲线30G代表当根据本发明的示例性实施例执行SONOS存储器件的写入操作时俘获层中的电场强度分布。第二曲线32G代表当根据本发明的示例性实施例执行SONOS存储器件的擦除操作时俘获层中的电场强度分布。
图8的第一和第二电场强度分布曲线30G和32G比图3的分布曲线24G和26G更紧密地彼此交迭。因此，当通过使用本实施例的编程方法获得图8的电场强度分布曲线30G和32G时，在执行擦除操作之后保持俘获在俘获层18中的电子更少，且进一步地，在重复写入和擦除操作之后累积在俘获层18中的电子更少。
为了确定根据本发明实施例的编程方法的有效性，对写入和擦除操作进行各种测试。为了测试，使用例如图2所示的SONOS存储器件(在下文，称为测试存储器件)。
对第一、第二和第三测试例中的每一个进行了测试。就写入操作而言，使用常规方法作为第一和第三测试例(见图4)，使用根据本发明的实施例的方法(见图6)作为第二测试例(见图6)。特别地，对于“第一测试例”，分别将4V、5V和1V的电压施加到测试存储器件的栅22、源区14、和漏区12。对于“第二测试例”，分别将4V、4.7V、和-0.4V的电压施加到测试存储器件的栅22、源区14、和漏区12。对于“第三测试例”，分别将4V、5.1V和0V的电压施加到测试存储器件的栅22、源区14、和漏区12。对于第一至第三测试例施加到衬底10的电压是相同的(接地)。
就擦除操作而言，对第一至第三测试例的每个施加图5所示的擦除电压。
对于第一至第三测试例的每一个测量了导通单元电流、耐久性、俘获层中的电场强度分布、截止单元电流、和Id-Vg特性。图9至17显示这些实验的结果并在下面作更详细地说明。
图9是用对数示出了导通单元电流(fA)与对于第一至第三测试例的每个执行写入和擦除操作的数目的关系的曲线图，图10是示出了导通单元电流(mA)与对于第一至第三测试例的每个执行写入操作的数目的关系的归一化对数曲线图。在这些图中，曲线G1显示第一测试例的导通单元电流，曲线G2显示第二测试例的导通单元电流，曲线G3显示第三测试例的导通单元电流。
如第一至第三曲线G1、G2、和G3所示，导通单元电流随执行的写入和擦除操作的数量的增加而减小。然而，在第二测试例中导通单元电流比第一和第三测试例中降低较小的程度。更具体地，在常规方法的测试例中，即第一和第三测试例，在执行一千(1000)次写入和擦除操作之后导通单元电流下降到大约10fA。另一方面，在根据本发明实施例的方法的测试例中，即第二测试例，即使在执行一千(1000)次写入和擦除操作之后导通单元电流仍大于20fA。换句话说，当执行一千(1000)次写入和擦除操作时，当使用根据本发明实施例的方法时获得的导通单元电流比当使用常规方法时获得的导通单元电流大20％。
图11是用对数显示阈值电压(V)与对第一至第三测试例的每个执行写入和擦除操作的数目的曲线图。图12是显示相同的阈值电压(V)与对第一至第三测试例的每个执行写入操作的数目的归一化对数曲线图。使用1微安方法获得了图11和12的数据，其中将电流等于1微安(μA)时呈现的电压设置为Id-Vg曲线图中的阈值电压。
在图11中，曲线GG1的组示出了阈值电压与对第一至第三测试例执行擦除操作的数目的关系。如所示，在三个测试例中阈值电压没有很大的变化。
在图11中，曲线GG2的组说明阈值电压与执行的写入操作的数目的关系。在每个写入操作中，数据位被记录在俘获层18中(图6)。特别地，G11显示第一测试例的阈值电压，曲线G22显示第二测试例的阈值电压，曲线G33显示第三测试例的阈值电压。与曲线G11、G22和G33对应的阈值电压也示于图12的归一化曲线图中。
从图11和12明显看出，第一至第三测试例的阈值电压随着重复写入和擦除操作而增大。然而，第一和第三测试例相比第二测试例增加的幅度大得多。例如，执行一千(1000)次写入和擦除操作后，第一和第三测试例的阈值电压就增加到8V以上，而第二测试例的阈值电压仅仅增加到7V。这暗示累积在俘获层18中的电子的数目随着第一和第三测试例执行写入和擦除操作而显著增加，但对于第二测试例增加很小。
图13是显示对于第一至第三测试例的每个在漏区12和源区14之间的电场强度(V/cm)分布(μm)的曲线图。在图13中，曲线GA1描绘第一测试例，曲线GA2描绘第二测试例，曲线GA3描绘第三测试例。
如图13所示，第一至第三测试例的电场强度的峰值区域A1具有相似的幅度并位于俘获层18的相对窄的区域内。另一方面，在峰值区域A1之外，第二测试例的电场强度弱于第一和第三测试例的电场强度。这暗示执行写入操作时对于第二测试例在峰值区域A1之外俘获层18中俘获的电子少于第一和第三测试例。因而，在执行写入和擦除操作之后，在第二测试例中与第一和第三测试例中相比，留在俘获层中的电子较少。因此，如结合图11所述，在第一至第三测试例之中，由重复执行写入和擦除操作引起的阈值电压的任何变化对于第二测试例是最低的。
图14是显示截止单元电流(fA)与对于第一至第三测试例执行的写入和擦除操作的数目关系的曲线图。在图14中，曲线G1A描述第一测试例，曲线G2A描述第二测试例，曲线G3A描述第三测试例。
如图14所示，对于第一至第三测试例，截止单元电流随着执行写入和擦除操作的数目增加而基本不变。同样，在第一至第三测试例之中截止单元电流基本不变(小于100fA)。
图15至17是分别说明第一至第三测试例的Id-Vg曲线(漏电流(A)与栅电压(V))的曲线图。在这些图中，当首先初始化SONOS存储器件时，产生Id-Vg曲线15A、16A、和17A；在执行单一擦除操作之后产生Id-Vg曲线15B、16B、和17B；在执行单一写入操作之后产生Id-Vg曲线15C、16C、和17C；在执行十(10)次擦除操作之后产生Id-Vg曲线15D、16D、和17D；在执行十(10)次写入操作之后产生Id-Vg曲线15E、16E、和17E；在执行一百(100)次擦除操作之后导致Id-Vg曲线15F、16F、和17F；在执行一百(100)次写入操作之后产生Id-Vg曲线15G、16G、和17G；在执行一千(1000)次擦除操作之后产生Id-Vg曲线15H、16H、和17H；在执行一千(1000)次写入操作之后产生Id-Vg图表15I、16I、和17I。
从图15至17可以看出，在第一至第三测试例的每个中没有由于重复执行擦除操作导致的Id-Vg特性显著变化。然而，由于重复执行写入操作第一和第三测试例在Id-Vg特性上显示显著的变化。也就是说，当重复写入操作时，第一和第三测试例的Id-Vg曲线的上部向右侧移动，即随着重复写操作，栅压Vg关于漏电流Id增加。这表明当使用1测微法时获得的阈值电压随着写入操作的重复而大大增加。然而，在第二测试例中(对应于本发明的实施例的方法)在Id-Vg特性上没有显示出由于重复地执行写入操作导致的显著变化。这表明在第二测试例中阈值电压没有受到重复写入操作的显著影响。这样，图15至17描述的结果验证了图11描述的结果。
编程SONOS存储器件的上述方法不局限于图6的器件结构。例如，也可以将对应于上述实施例的写入电压(例如，VG＝4V，VS＝4.7V，和VD＝-0.4V)施加到图18和19所示的SONOS存储器件结构。图18的器件结构与前述图1的相同。图19的器件结构是具有第一和第二俘获层90和92的多位结构。这里，第一和第二俘获层90和92中的之一或二者可以比栅22窄。
根据在这里描述的实施例编程SONOS存储器件的方法可以使重复执行写入和擦除操作导致的导通单元电流的减少降低到最小。因此，可以保持导通单元电流和截止单元电流之间的足够差额，因而提高了器件可靠性。
尽管参照其示例性实施例来具体显示和描述了本发明，本领域的技术人员将理解在不脱离由权利要求限定的本发明的精神和范围的情况下可以在形式和细节上做各种变化。

Claims (11)

1.一种编程硅氧化物氮化物氧化物半导体(SONOS)存储器件的方法，其中该SONOS存储器件包括衬底、在该衬底上间隔开的第一和第二杂质区域、形成在该第一和第二杂质区域之间该衬底上方的栅氧化物层、形成在该栅氧化物层上方的俘获层、形成在该俘获层上方的绝缘层、和形成在该绝缘层上方的栅电极，所述方法包括：
通过将第一电压施加到该第一杂质区域、将栅电压施加到该栅电极、和将第二电压施加到该第二杂质区域来将数据写入到该SONOS存储器件中，其中该第二电压是负电压。
2.如权利要求1的方法，其中该俘获层的宽度比该栅电极的宽度窄。
3.如权利要求1的方法，其中该俘获层是第一俘获层，其中该SONOS存储器件还包括顺序堆叠在该绝缘层和该栅电极之间的第二俘获层和阻挡层。
4.如权利要求3的方法，其中该第一和第二俘获层中的至少一个比该栅电极窄。
5.如权利要求1的方法，其中该第一电压是4.7V，该栅电压是4V，该第二电压是-0.4V。
6.如权利要求1的方法，还包括通过将各擦除电压施加到该第一和第二杂质区及该栅电极来擦除写入该SONOS存储器件中的数据。
7.如权利要求1的方法，其中该俘获层是氮化物材料层。
8.如权利要求1的方法，其中该第一和第二杂质区中的一个是源区，另一个是漏区。
9.如权利要求2的方法，其中该第一电压是4.7V，该栅电压是4V，该第二电压是-0.4V。
10.如权利要求3的方法，其中该第一电压是4.7V，该栅电压是4V，该第二电压是-0.4V。
11.如权利要求4的方法，其中该第一电压是4.7V，该栅电压是4V，该第二电压是-0.4V。
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