CN1797608A - 电荷陷入非易失存储单元的程序化方法 - Google Patents

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Abstract

本发明披露一种上升Vs通道起始二次电子注入(CHISEL)程序化方法，用来程序化电荷陷入非易失性存储单元。在该程序化方法中，一个正源极电压会施加至电荷陷入非易失性存储单元的源极，一个正漏极电压会施加至电荷陷入非易失性存储单元的漏极，其中该正漏极电压大于该正源极电压。而且电荷陷入非易失性存储单元的基底为接地。此外，一个正栅极电压会施加至电荷陷入非易失性存储单元的多晶硅栅极。

Description

电荷陷入非易失存储单元的程序化方法
技术领域
本发明涉及一种程序化快闪存储单元的方法，且较特别的是，涉及一种使用上升VS通道起始二次电子注入(CHISEL)程序化方法，程序化一个2位的电荷陷入非易失性存储单元的方法。
背景技术
广泛用在半导体业的电荷陷入非易失性存储单元(charge-trappingnonvolatile memory cells)，为一种可将电荷(charges)储存在其电荷陷入层(charge-trapping layer)中，且当电源消失时，仍能保留其储存电荷的存储单元。如果电荷陷入非易失性存储单元可在电荷陷入层的两端储存电荷，则电荷陷入非易失性存储单元可执行2位操作。
在公知技术中，使用一种通道热电子(channel hot electron，CHE)程序化方法(programming method)，来程序化(program)电荷陷入非易失性存储单元。然而，公知的CHE程序化方法的缺点为需使用较大的程序化电流，而且其程序化速度较低。为克服CHE程序化方法的缺点，在一种公知的通道起始二次电子注入(channel initiated secondary electron injection，CHISEL)程序化方法中，通过将源极(source)接地，以及施加一个负基底电压(negative substrate voltage)，以改善二次电子(secondary electron)的产生，而程序化电荷陷入非易失性存储单元。
虽然与传统的CHE程序化方法相比而言，公知的CHISEL程序化方法较有效率，但公知的CHISEL程序化方法的最大缺点为需要对将要程序化的电荷陷入存储单元的基底(substrate)，施加一个负电压。因为对于大区域的电荷陷入存储单元而言，其基底具有高电容及高电阻，所以对电荷陷入非易失性存储单元基底的充电及放电动作，会有较长的反应时间及较大的消耗功率。
因此，需要一种改良式的CHISEL程序化方法，以避免需要对电荷陷入非易失性存储单元中具高电容及高电阻的基底，执行充电及放电动作。
发明内容
本发明的目的是提供一种用来程序化可执行二位运算的电荷陷入非易失性存储单元的方法，其可使程序化电流降低。
本发明的目的是提供一种用来程序化可执行二位运算的电荷陷入非易失性存储单元的方法，其可不需对电荷陷入非易失性存储单元的基底充电及放电，可大幅度增加程序化速度，并且降低功率消耗。
广义而言，本发明提供一种上升VS通道起始二次电子注入(CHISEL)程序化方法，以程序化一个电荷陷入非易失性存储单元。
根据本发明一观点，本发明提供一种上升VS通道起始二次电子注入(CHISEL)程序化方法，以程序化一个电荷陷入非易失性存储单元。在该程序化方法中，是将一个正源极电压，施加至将要程序化的电荷陷入非易失性存储单元的源极(source)，并且将一个正漏极电压，施加至电荷陷入非易失性存储单元的漏极(drain)。其中，正漏极电压大于正源极电压。在本发明一实施例中，正漏极电压大于正源极电压加上一个电压因数(voltagefactor)的结合电压(combinative voltage)，其中该电压因数大约为2伏特。电荷陷入非易失性存储单元的基底为接地。此外，一个正栅极电压会施加至电荷陷入非易失性存储单元的多晶硅栅极(polysilicon gate)。
根据本发明的另一观点，本发明提供一种上升VSCHISEL程序化方法，以程序化一个电荷陷入非易失性存储单元。首先，从电荷陷入非易失性存储单元中，选出将要程序化的存储单元。接下来，将第一正电压及第二正电压，分别施加至第一局部位线(local bit line)及第二局部位线。其中，第一局部位线连接至将要程序化的存储单元的源极，而第二局部位线连接至将要程序化的存储单元的漏极。第二正电压大于第一正电压。在本发明一实施例中，第二正电压大于第一正电压加上一个电压因数的结合电压，其中该电压因数大约为2伏特。一个第三正电压会施加至将要程序化的存储单元的多晶硅栅极。此外，电荷陷入非易失性存储单元的基底为接地。
根据本发明的另一观点，本发明提供一种上升VSCHISEL程序化方法，以程序化一个电荷陷入非易失性存储单元。其中，源极端点(sourceterminal)、漏极端点(drain terminal)、栅极端点(gate terminal)、以及基底端点(substrate terminal)，分别连接至电荷陷入非易失性存储单元的源极、漏极、多晶硅栅极、以及基底。正源极电压会施加至将要程序化的电荷陷入非易失性存储单元的源极端点，且正漏极电压会施加至将要程序化的电荷陷入非易失性存储单元的漏极端点。其中，正漏极电压大于正源极电压。在本发明一实施例中，正漏极电压大于正源极电压加上一个电压因数的结合电压，其中该电压因数大约为2伏特。电荷陷入非易失性存储单元的基底端点为接地。此外，正栅极电压会施加至电荷陷入非易失性存储单元的栅极端点。
当知本发明上述的一般说明及接下来的详细说明，仅为用来说明本发明之范例使用，而不应被视为用来限制本发明权利要求所述之范畴。
为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1为由根据本发明一实施例的一种上升VS通道起始二次电子注入(CHISEL)程序化方法所程序化的一个电荷陷入非易失性存储单元的剖面图。
图2为一个程序化速度比较图，用来说明作为根据本发明一实施例的程序化时间的函数的电荷陷入非易失性存储单元第一位的临界电压差VT。
图3为一个通道程序化电流分析图，用来说明作为根据本发明一实施例的电荷陷入非易失性存储单元的漏极与源极之间的偏压的函数的通道程序化电流。
图4为一个第二位效应比较图，用来说明作为根据本发明一实施例的电荷陷入非易失性存储单元的临界电压差的函数的第二位的临界电压差。
图5为由根据本发明一实施例的一种上升VSCHISEL程序化方法所程序化的一个电荷陷入非易失性存储单元的范例。
主要元件标记说明
100：电荷陷入非易失性存储单元
110：基底
115：基底端点
120：源极
125：源极端点
130：漏极
135：漏极端点
140：下氧化物层
150：电荷陷入层
160：上氧化物层
170：多晶硅栅极
175：栅极端点
180：通道
200：程序化速度比较图
300：通道程序化电流分析图
400：第二位效应比较图
500：电荷陷入非易失性存储单元
512、514、516、518：总位线
521～528：局部位线
531～538：位线晶体管
541～548：BLT控制线
561、562：字线
具体实施方式
请参照本发明实施例的内容，且其实例显示在相对应的附图中。下文特举较佳实施例，并配合附图，以详细说明本发明。虽然如此，本发明也可以不同形式实现，且未受限于在此所述的实施例。在此所述的实施例乃为提供本发明完整说明之用，且也可对所属技术领域的技术人员完整传达本发明之范畴。然而，所属技术领域的技术人员当知本发明也可不以此特定细节实现。其它实例未详细说明熟知的方法、程序、组件、以及电路，致使本发明观点得以清楚呈现。
图1为由根据本发明一实施例的一种上升VS通道起始二次电子注入(CHISEL)程序化方法所程序化的一个电荷陷入非易失性存储单元的剖面图。电荷陷入非易失性存储单元100包括一个具有N+掺杂(doped)源极120及漏极130的P型基底110。在基底110上的下氧化物层(bottom oxide layer，简称BOX)及上氧化物层(top oxide layer，简称TOX)之间，会夹一个电荷陷入层(charge-trapping layer)150。在上氧化物层160上方，会设置一个多晶硅栅极170。基底端点115连接至基底110，源极端点125连接至源极120，栅极端点175连接至多晶硅栅极170，且漏极端点135连接至漏极130。在下氧化物层140下方的源极120及漏极130之间会成形一个通道(channel)180。
电荷陷入非易失性存储单元100可将电荷储存在电荷陷入层150的两端。储存在电荷陷入层150右端的电荷，会被当成是电荷陷入非易失性存储单元100的第一位，而储存在电荷陷入层150左端的电荷，会被当成是电荷陷入非易失性存储单元100的第二位。如图1所示，在本实施例中，只有电荷陷入非易失性存储单元100的第一位会被程序化。
电荷陷入层150可能为氮化硅(Si3N4)、氧化铝(Al2O3)、或氧化铪(HfO2)。虽然如此，并非仅限于上述材料，且本发明并未受限于在此所披露的特定材料。
在本实施例中，当用上升VSCHISEL程序化方法来程序化电荷陷入非易失性存储单元100的第一位时，分别会对源极端点125及漏极端点135施加一个源极电压(VS＝2V)及一个漏极电压(VD＝5.5V)，且基底110为接地(VB＝0V)。此外，一个栅极电压(VG＝11V)会施加在栅极端点175上，以产生通道热电子。在源极120及基底110之间的偏压会提高第二热电子的产生。
在本发明一实施例中，为程序化电荷陷入非易失性存储单元100的第一位，源极电压VS必须在大约为0.5V到3V的范围之间，漏极电压VD为大于源极电压加上一个电压因数的结合电压，也就是VD＞VS+电压因数。在本发明一实施例中，该电压因数大约为2V。同理，为程序化电荷陷入非易失性存储单元100的第二位，必须将源极120及漏极130的电压值互相交换。而且不管要程序化电荷陷入非易失性存储单元100的第一还是第二位，基底110都应接地，且栅极电压VG大约为6V到12V的范围之间。
因为与用在公知CHISEL程序化方法中的接地的源极电压相比，本实施例的源极电压VS为上升，所以栅极过载电压(gate overdrive)VGS(也就是在源极120及基底110之间的偏压)会降低。因此，当使用上升VSCHISEL程序化方法程序化电荷陷入非易失性存储单元100时，因为栅极过载电压VGS降低，以及因为源极电压VS所造成的本体效应(body effect)的影响，程序化电流会降低。再者，因为不需对电荷陷入非易失性存储单元100的基底110充电及放电，所以可大幅度增加程序化速度，并且降低功率消耗。
图2为一个程序化速度比较图200，用来说明作为根据本发明一实施例的程序化时间的函数的电荷陷入非易失性存储单元100的第一位的临界电压差VT。电荷陷入非易失性存储单元100的第一位的临界电压差VT，为在第一位被程序化之前及之后的临界电压之间的临界电压差。
如图2所示，为程序化第一位，三个不同的源极电压(VS＝0V，1V，2V)，会分别施加在电荷陷入非易失性存储单元100的源极端点125上。当源极电压上升时，漏极电压VD也会上升，以使得源极120及漏极130之间的偏压VDS保持固定不变(VDS＝3.5V)。通过施加一个1.6V的读取电压Vread到源极端点125，以及将漏极端点135接地(VD＝0V)，可用反向读取法(reverse read method)，读取电荷陷入非易失性存储单元100的第一位的临界电压。由程序化速度比较图200可知，在程序化动作期间，如果源极120及漏极130之间的偏压VDS可保持固定不变，则利用上升VSCHISEL程序化方法可增加电荷陷入非易失性存储单元100的第一位的程序化速度。
图3为一个通道程序化电流分析图300，用来说明作为根据本发明一实施例的电荷陷入非易失性存储单元100的漏极130与源极120之间的偏压VDS的函数的通道程序化电流IDS。如通道程序化电流分析图300所示，栅极电压VG保持在11V固定不变，源极电压(VS＝0V，1V，2V)会变动。基底电压VB为0V。
如图所示，当源极电压VS开始增加时，在相同VDS下测量到的通道程序化电流IDS会降低。这是因为栅极过载电压VGS会因源极电压VS降低而跟着降低。此外，由源极电压VS所造成的本体效应也会降低通道程序化电流IDS。因此，可应用上升VSCHISEL程序化方法来降低通道程序化电流，并且降低功率消耗。
图4为一个第二位效应比较图400，用来说明作为根据本发明一实施例的电荷陷入非易失性存储单元100的临界电压差VT的函数的第二位的临界电压差VT。第一位及第二位的临界电压差，分别为在程序化电荷陷入非易失性存储单元100的第一位之前及之后的第一位及第二位的临界电压之间的临界电压差。
在第二位效应比较图400中，基底110为接地，且栅极电压VG保持在11V固定不变。源极电压VS会变动(VS＝0V，1V，2V)。此外，漏极电压VD也会变动(VD＝3.5V，4.5V，5.5V)，以使得源极120及漏极130之间的偏压VDS可保持在3.5V固定不变。读取电压Vread为1.6V。
在程序化电荷陷入非易失性存储单元100的第一位之后，因为第二位效应的影响，未程序化的第二位的临界电压也会上升。降低第二位效应代表对第一位的相同临界电压VT而言，未程序化的第二位所增加的临界电压较小。如图4所示，相较于上升VSCHISEL程序化方法(VS＝1V及2V)而言，传统的CHE程序化方法(VS＝0V)会产生较高的第二位效应。因其可降低第二位效应，所以由上升VSCHISEL程序化方法所程序化的电荷陷入非易失性存储单元100可具有较佳的2位/存储单元动作的敏感极限(sensemargin)。
图5为由根据本发明一实施例的一种上升VSCHISEL程序化方法所程序化的一个电荷陷入非易失性存储单元500的范例。其中，电荷陷入非易失性存储单元500为一个虚接地阵列(virtual ground array)。
如图5所示，其中包括字线(word lines)561及562、总位线(global bitlines)512、514、516、及518、以及局部位线(local bit lines)521到528。八个位线晶体管(bit line transistors)(BLT)531到538用来控制选择哪一个局部位线来做为程序化动作。八个位线晶体管(bin line transistors)(BLT)531到538分别由八个BLT控制线(BLT control lines)541到548所控制。BLT的设计与使用程序化热空穴注入氮化物电子储存(hot-hole injection nitrideelectron storage，PHINES)存储单元或是用在氮化物只读存储单元(nitrideread only memory，NROM)的漏极检测技术的程序化设计相似。
为用上升VSCHISEL程序化方法，程序化电荷陷入非易失性存储单元500中的存储单元550的正确位，会对整体位线514及518分别施加2.0V及5.5V的电压。此外，整体位线512及516则为浮置(floating)。因为当其它BLT控制线保持接地时，BLT控制线542及547已被提升至10V，所以BLT 532及537会开启，且其它BLT保持关闭状态。因此，局部位线524及525的电压分别为5.5V及2.0V。其它局部位线(521、522、523、526、527、以及528)则为浮置。电荷陷入非易失性存储单元500中的存储单元的基底为接地。
因为必须使用负基底电压，所以公知的CHISEL程序化方法在每一个存储器区域之间，都必须用到一个三井处理(tripe-well process)。然而，因为在上升VSCHISEL程序化方法中，并不需对基底充电及放电，所以不需对电荷陷入非易失性存储单元500使用三井处理，因此可降低阵列程序化的额外负担。因为只须提升局部位线，而无须提升基底，即可程序化在电荷陷入非易失性存储单元中的存储单元，所以上升VSCHISEL程序化方法的程序化速度相当快。再者，因为只有共用相同局部位线的存储单元会被影响，所以可大量降低存储单元干扰问题。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。

Claims (21)

1.一种用来程序化可执行2位运算的电荷陷入非易失性存储单元的方法，其特征是该方法包括：
施加正源极电压到该电荷陷入非易失性存储单元的源极上；
施加正漏极电压到该电荷陷入非易失性存储单元的漏极上，以使得该正漏极电压会大于该正源极电压；以及
将该电荷陷入非易失性存储单元的基底接地。
2.根据权利要求1所述的电荷陷入非易失性存储单元的程序化方法，其特征是还包括：
施加正栅极电压到该电荷陷入非易失性存储单元的多晶硅栅极上。
3.根据权利要求2所述的电荷陷入非易失性存储单元的程序化方法，其中该正栅极电压在6V到12V的范围内。
4.根据权利要求1所述的电荷陷入非易失性存储单元的程序化方法，其特征是该正源极电压在0.5V到3V的范围内。
5.根据权利要求1所述的电荷陷入非易失性存储单元的程序化方法，其特征是该正漏极电压大于该正源极电压加上电压因数的结合电压。
6.根据权利要求5所述的电荷陷入非易失性存储单元的程序化方法，其特征是该电压因数为2V。
7.根据权利要求1所述的电荷陷入非易失性存储单元的程序化方法，其特征是该电荷陷入非易失性存储单元为n通道存储单元。
8.根据权利要求1所述的电荷陷入非易失性存储单元的程序化方法，其特征是该电荷陷入非易失性存储单元包括电荷陷入层，且该电荷陷入层从氮化硅、氧化铝、及氧化铪所组成的群组中所选出。
9.一种用来程序化电荷陷入非易失性存储器阵列的方法，其特征是该方法包括：
从该电荷陷入非易失性存储器阵列中，选出即将被程序化的电荷陷入非易失性存储单元；
施加第一正电压到连接至该电荷陷入非易失性存储单元的源极的第一局部位线；
施加第二正电压到连接至该电荷陷入非易失性存储单元的漏极的第二局部位线，以使得该第二正电压会大于该第一正电压；以及
将该电荷陷入非易失性存储单元的基底接地。
10.根据权利要求9所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是还包括：
施加第三正电压到连接至即将被程序化的该电荷陷入非易失性存储单元的多晶硅栅极的字线。
11.根据权利要求10所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是该第三正电压在6V到12V的范围内。
12.根据权利要求9所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是该第一正电压在0.5V到3V的范围之内。
13.根据权利要求9所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是该第二正电压大于该第一正电压加上电压因数的结合电压。
14.根据权利要求13所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是该电压因数为2V。
15.根据权利要求9所述的电荷陷入非易失性存储器阵列的程序化方法，其特征是该电荷陷入非易失性存储单元为虚接地阵列。
16.一种用来程序化可执行2位运算的电荷陷入非易失性存储单元的方法，其特征是该方法包括：
将源极端点连接至该电荷陷入非易失性存储单元的源极，并且将正源极电压施加至该电荷陷入非易失性存储单元的该源极端点；
将漏极端点连接至该电荷陷入非易失性存储单元的漏极，并且将正漏极电压施加至该电荷陷入非易失性存储单元的该漏极端点，以使得该正漏极电压会大于该正源极电压；
将栅极端点连接至该电荷陷入非易失性存储单元的多晶硅栅极，并且将正栅极电压施加至该电荷陷入非易失性存储单元的该栅极端点；以及
将基底端点连接至该电荷陷入非易失性存储单元的基底，并且将该电荷陷入非易失性存储单元的该基底端点接地。
17.根据权利要求16所述的电荷陷入非易失性存储单元的程序化方法，其特征是该正栅极电压在6V到12V的范围内。
18.根据权利要求16所述的电荷陷入非易失性存储单元的程序化方法，其特征是该正源极电压在0.5V到3V的范围内。
19.根据权利要求16所述的电荷陷入非易失性存储单元的程序化方法，其特征是该正漏极电压大于该正源极电压加上电压因数的结合电压。
20.根据权利要求19所述的电荷陷入非易失性存储单元的程序化方法，其特征是该电压因数为2V。
21.根据权利要求16所述的电荷陷入非易失性存储单元的程序化方法，其特征是该电荷陷入非易失性存储单元为n通道存储单元。
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