CN1921014A - 增加一氮化物只读存储器阵列的抹除均匀性的结构及方法 - Google Patents

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Abstract

一种增加一氮化物只读存储器(Nitride Read－Only Memory，NROM)阵列的抹除均匀性的方法。NROM内存阵列具有数个NROM存储单元、耦接在这些NROM存储单元的左侧的数个偶序金属位线以及耦接在这些NROM存储单元的右侧的数个奇序金属位线。此方法包括：首先，抹除这些NROM存储单元的左侧。接着，施加正电压至耦接在这些NROM存储单元的左侧的这些偶序金属位线。然后，将耦接各NROM存储单元的右侧的这些奇序金属位线放电至共同节点。

Description

增加一氮化物只读存储器阵列的抹除均匀性的结构及方法
技术领域
本发明涉及一种非易失性(non-volatile)的内存结构，且特别涉及一种增加一氮化物只读存储器阵列的抹除均匀性的方法。
背景技术
奠基于如电子式可抹除可编程只读存储器(Electrically ErasableProgrammable Read-Only Memory，EEPROM)及闪存的电荷储存器结构的电子式可编程及可抹除的非易失性内存的技术是使用于现今多种应用中。闪存是利用可独立地程序化及读取的内存阵列设计而成。闪存中的感测放大器用以判读储存于非易失性内存中的数据数值。典型的感测方式为利用电流感测放大器比较参考电流与通过存储单元的感测电流。
EEPROM与闪存是使用数种存储单元结构。当集成电路的尺寸缩小时，由于制造程序的弹性及简易，对于以介电层捕捉电荷为基础的存储单元结构的兴趣也显着增加。以电荷捕捉介电层为基础的存储单元结构例如包括业界所称的氮化物只读存储器(Nitride Read-Only Memory，NROM)、硅-氧化硅-氮化硅-氧化硅-硅(Silicon Oxide Nitride Oxide Silicon，SONOS)以及PHINES等结构。这些存储单元结构利用如氮化硅的电荷捕捉介电层捕捉电荷而储存数据。当捕捉负电荷时，存储单元的临界电压增加。自电荷捕捉介电层中移除负电荷则降低存储单元的临界电压。
NROM存储组件使用相对较厚如大于3纳米(nm)的底氧化层以预防漏电情形，且一般约厚达5～9nm。此外，并可使用带间穿遂感应热电洞注入法(band-to-band tunneling induced hot hole injection，BTBTHH)取代直接穿遂的方式而抹除存储单元。然而，热电洞注入法会造成氧化物的破坏，导致临界电压高的存储单元损失电荷以及临界电压低的存储单元获得电荷。甚者，由于电荷捕捉结构中难以消除的电荷累积，程序化及抹除周期中的抹除时间也必然逐渐增加。电荷累积的发生是因电洞注入点与电子注入点不一致，经抹除脉冲后仍有电子残留。此外，进行NROM快闪存储组件的区块抹除(sector erase)时，由于制程差异(如通道长度的不同)使得对于各存储单元的抹除速度都不同。抹除速度的差异导致抹除态的临界电压Vt值的分布范围扩大，使得某些存储单元变成难以抹除而某些存储单元被过度抹除。于是，经多次程序化及抹除周期后，临界电压Vt的宽度(window)减少，重复抹写次数(endurance)亦显着降低。当技术持续朝缩小尺度发展，此现象便益趋严重。
典型的闪存的存储单元结构是在传导多晶硅穿遂氧化层与结晶硅半导体基板之间设置一穿遂氧化层。基板上的源极区与漏极区是以此两区下方的通道区作分隔。闪存是藉由漏极感测或源极感测而执行读取动作。对于源极侧的感测，是以一条或数条源极线耦接在存储单元的源极区而读取来自内存阵列中一特定存储单元的电流。
传统的浮动栅极组件储存1位的电荷于传导浮动栅极中。发展出可提供2位的快闪存储单元的NROM存储单元后，则储存电荷于氧化硅-氮化硅-氧化硅(ONO)介电层中。典型的NROM存储单元结构中，位于顶氧化层及底氧化层之间的氮化物层是供作电荷捕捉材料。ONO的层迭结构有效地取代了浮动栅极组件中的栅极介电层。在具有氮化物层的ONO介电层中，电荷被捕捉于NROM存储单元的左侧或右侧。
请参照图1，其绘示乃依据本发明的传统的单侧抹除而未抹除侧浮动的NROM存储单元100的存储单元结构的电路图。是使用带间热电洞注入法进行NROM存储单元100的单侧抹除。NROM存储单元100包括三个节点或端点，即第一节点101、第二节点102以及第三节点103。第一节点是栅极端。因为NROM存储单元100以虚拟接地运作，所以第二节点102能视为源极端或漏极端，第三节点103则能视为漏极端或源极端。当进行第二节点102即NROM存储单元100的左侧的抹除动作时，是施加由负激励电路(negative pumpcircuit)供给的负电压于第一节点101，并施加由正激励电路供给的正电压于第二节点102，而第三节点103为浮动态。NROM存储单元100的第三节点103可耦接例如1伏特或4伏特的未定电压而使内存阵列的存储单元的抹除动作产生变化。对第三节点103进行抹除时，存在类似的关系。当进行第三节点103的抹除动作时，是施加由负激励电路供给的负电压于第一节点101，并施加由正激励电路供给的正电压于第三节点103，而第二节点102为浮动态。此例中，NROM存储单元100的第二节点102可耦接例如1伏特或4伏特的未定电压而使内存阵列的存储单元的抹除动作产生变化。
请参照图2，其绘示乃依据本发明的另一传统的单侧抹除而未抹除侧接地的NROM存储单元200的存储单元结构的电路图。NROM存储单元200包括三个节点，即第一节点201、第二节点202以及第三节点203。当进行第二节点202的抹除动作时，是施加由负激励电路供给的负电压于第一节点201，并施加由正激励电路供给的正电压于第二节点202，而第三节点203接地。此种结构的风险为假若施加于第二节点202的电压大小超过NROM存储单元200的穿通电压，正激励电路可能会故障(crash)而导致抹除动作失败。对第三节点203进行抹除时，存在类似的问题。当进行第三节点203的抹除动作时，是施加由负激励电路供给的负电压于第一节点201，并施加由正激励电路供给的正电压于第三节点203，而第二节点202接地。假若施加在第三节点203的电压大小超过NROM存储单元200的穿通电压，穿通现象同样会发生。正激励电路可能会故障而导致抹除动作失败。
将NROM内存阵列的NROM存储单元程序化的惯用技术为热电洞电子注入法。当进行抹除动作时，常见的抹除存储单元的技术则称为带间热电洞注入法，其中，抹除能力是高度取决于横向电场(lateral electric field)。NROM存储单元的未抹除侧的电位很可能对抹除能力产生横向电场的效果。当评估NROM内存阵列的抹写能力及存储能力(retention)时，由于重复抹写(cycling)及持续存储(baking)，抹除能力的缺乏均匀性会造成内存容限(margin)的损失。NROM存储单元中浮动态(或接地)的未抹除侧可耦接在未定电压(如1伏特或4伏特)而使内存阵列的抹除动作的临界电压产生变化。此外，亦造成抹除动作结束后临界电压Vt值的分布范围扩大。未定电压的变化可能造成过度抹除。另一方面，若未抹除侧接地，当位线的偏压超过穿通电压时，穿通现象可能会造成激励电路故障。结果，当进行区块的抹除动作时，NROM内存阵列中某些节点为浮动态的NROM存储单元便可能产生供以抹除NROM存储单元的电压缺乏一致性的情形。
因此，有必要设计一种增加NROM内存阵列中NROM存储单元的单侧抹除的抹除均匀性的方法。
发明内容
有鉴于此，本发明的目的就是在提供一种增加一氮化物只读存储器阵列的抹除均匀性的方法。
根据本发明的目的，提出一种增加一氮化物只读存储器(NitrideRead-Only Memory，NROM)阵列的抹除均匀性的方法。NROM内存阵列具有数个NROM存储单元、耦接在这些NROM存储单元的左侧的数个偶序金属位线以及耦接在这些NROM存储单元的右侧的数个奇序金属位线。此方法包括：首先，抹除这些NROM存储单元的左侧。接着，施加正电压至耦接在这些NROM存储单元的左侧的这些偶序金属位线。然后，将耦接各NROM存储单元的右侧的这些奇序金属位线放电至共同节点。
根据本发明的目的，提出一种增加一氮化物只读存储器(NitrideRead-Only Memory，NROM)阵列的抹除均匀性的方法。NROM内存阵列具有数个NROM存储单元、耦接在这些NROM存储单元的左侧的数个偶序金属位线以及耦接在这些NROM存储单元的右侧的数个奇序金属位线。此方法包括：首先，抹除这些NROM存储单元的左侧。接着，施加正电压至耦接在这些NROM存储单元的左侧的这些偶序金属位线。然后，将耦接各NROM存储单元的右侧的这些奇序金属位线放电至电流源。
本发明有效地提高NROM内存阵列的NROM存储单元的抹除均匀性，并增加NROM存储单元的抹写能力及存储能力。本发明也藉由施加足够高的电压以避免激励电路由于发生穿通现象而故障，同时电压也足够低以保持横向电场而较佳地进行抹除动作。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合附图，做详细说明如下。
附图说明
图1绘示乃依据本发明的传统的单侧抹除而未抹除侧浮动的NROM存储单元的存储单元结构的电路图。
图2绘示乃依据本发明的另一传统的单侧抹除而未抹除侧接地的NROM存储单元200的存储单元结构的电路图。
图3绘示乃依据本发明的第一实施例的进行单侧抹除动作时一节点耦接在共同节点的NROM存储单元的存储单元结构的电路图。
图4绘示乃依据本发明的第二实施例的进行单侧抹除动作时一节点耦接在电流源的NROM存储单元的存储单元结构的电路图。
图5绘示乃依据本发明的具有耦接在放电系统以提高抹除均匀性的NROM内存阵列的虚拟接地阵列的简化电路图。
图6绘示乃依据本发明的用以将NROM内存阵列的偶序金属位线及奇序金属位线放电的放电系统的简化电路图。
图7绘示乃依据本发明的第一实施例的进行NROM内存阵列中的NROM存储单元的单侧抹除动作的处理功能的流程图。
图8绘示乃依据本发明的放电系统的共同节点的示意图。
附图符号说明
100、200、300、400、540、541、542、543、544、545、546、547、548、550、551、552、553、555、556、557、558：NROM存储单元
101、201、301、401：第一节点
102、202、302、402：第二节点
103、203、303、403：第三节点
500：虚拟接地阵列
510：NROM内存阵列
MBL0/520、MBL2/522、MBLn-2/523、MBLn/525：奇序金属位线
MBL1/521、MBLn-1/524：偶序金属位线
530、531、532、533：位线
560：放电系统
570：X轴解码器
580：Y轴解码器
590：内部供应电源
610、620：电路
630、631、632、633、634、635、N0、N1、N2、N3、N4、N5、N6、N7、N8、N9、N10、N11、N12、N13、N14、N15：金属氧化物半导体晶体管
具体实施方式
请参照图3，其绘示乃依据本发明的第一实施例的进行单侧抹除动作时一节点耦接在共同节点的NROM存储单元300的存储单元结构的电路图。NROM存储单元300具有第一节点301、第二节点302及第三节点303。当进行第二节点302的抹除动作时，第一节点301耦接在负激励电路，第二节点302耦接在正激励电路，第三节点303则耦接在共同节点。当进行第三节点303的抹除动作时，第一节点301耦接在负激励电路，第二节点302耦接在共同节点，第三节点303则耦接在正激励电路。共同节点的电压大小是足够高以避免穿通现象发生，并足够低以保持横向电场而进行抹除动作。
请参照图4，其绘示乃依据本发明的第二实施例的进行单侧抹除动作时一节点耦接在电流源的NROM存储单元400的存储单元结构的电路图。NROM存储单元400具有第一节点401、第二节点402及第三节点403。当进行第二节点402的抹除动作时，第一节点401耦接在负激励电路，第二节点402耦接在正激励电路，第三节点403则耦接在电流源。当进行第三节点403的抹除动作时，第一节点401耦接在负激励电路，第二节点402耦接在电流源，第三节点303则耦接在正激励电路。电流源的电流大小是与抹除动作所需的电流大小成比例。因此，第三节点403的电压大小为动态，并与第二节点402的电压大小有关。例如，当进行抹除动作而开始改变位线的状态时，第三节点403的电压大小亦随之调整。
请参照图5，其绘示乃依据本发明的具有耦接在放电系统560以提高抹除均匀性的NROM内存阵列510的虚拟接地阵列500的简化电路图。NROM内存阵列510包括数行及数列的NROM存储单元，如NROM存储单元540、NROM存储单元541、NROM存储单元542、NROM存储单元543、NROM存储单元544、NROM存储单元545、NROM存储单元546、NROM存储单元547、NROM存储单元548、NROM存储单元550、NROM存储单元551、NROM存储单元552、NROM存储单元553、NROM存储单元555、NROM存储单元556、NROM存储单元557以及NROM存储单元558。放电系统560包括数个MOS晶体管用以将各金属位线放电至共同节点或电流源。电路设计者可选择如图3所示将各金属位线放电至共同节点或如图4所示将各金属位线放电至电流源。Y轴解码器580用以译码y方向的金属位线，并存取金属位线MBL0/520、MBL1/521、MBL2/522、…、MBLn-2/523、MBLn-1/524或MBLn/525之间的数据。X轴解码器570用以译码x方向的位线，并存取位线530、531、…、532或533之间的数据。使用者可提供特定的NROM存储单元的(x，y)位置以程序化或抹除特定的NROM存储单元。当进行抹除动作时，内部供应电源590提供电源至Y轴解码器580以抹除特定的NROM存储单元。
请参照图6，其绘示乃依据本发明的用以将NROM内存阵列500的偶序金属位线及奇序金属位线放电的放电系统560的简化电路图。当进行传统的程序化动作或传统的抹除动作时，电路610及电路620一般都接地。传统的抹除动作的目的是将NROM存储单元放电至接地端。电路610或电路620视NROM存储单元的左侧或右侧需要放电而导通以将偶序金属位线或奇序金属位线放电。电路610及电路620在第一实施例中皆可作为共同节点，或在第二实施例中皆可作为电流源。放电系统560包括耦接在电路610的一组偶序MOS晶体管630、632、633及635，以及耦接在电路620的一组奇序MOS晶体管631及634。偶序MOS晶体管对应地耦接在偶序金属位线，奇序MOS晶体管则对应地耦接在奇序金属位线，亦即MOS晶体管630耦接在金属位线MBL0/520，MOS晶体管632耦接在金属位线MBL2/522，MOS晶体管633耦接在金属位线MBLn-2/523，MOS晶体管635耦接在金属位线MBLn/525，而MOS晶体管631耦接在金属位线MBL1/521，MOS晶体管634耦接在金属位线MBLn-1/524。标号DISCH0/640、DISCH1/641、DISCH2/642、DISCHn-2/643、DISCHn-1/644及DISCHn/645代表进行抹除动作时将未抹除侧耦接在共同节点的控制信号。控制信号DISCH1/641耦接在MOS晶体管631相当于形成共同节点的通闸(pass gate)，并导通金属位线MBL1/521。控制信号DISCH2/642耦接在MOS晶体管632相当于形成共同节点的通闸，并导通金属位线MBL2/522。控制信号DISCHn-2/643耦接在MOS晶体管633相当于形成共同节点的通闸，并导通金属位线MBLn-2/523。控制信号DISCHn-1/644耦接在MOS晶体管634相当于形成共同节点的通闸，并导通金属位线MBLn-1/524。控制信号DISCHn/645耦接在MOS晶体管635相当于形成共同节点的通闸，并导通金属位线MBLn/525。
在第一实施例中，放电系统560是放电至共同节点，当进行NROM存储单元的右侧的抹除动作时，内部供应电源590通过Y轴解码器580施加正电压至NROM存储单元的右侧，而NROM存储单元的左侧包括偶序金属位线MBL0/520、MBL2/522、MBLn-2/523以及MBLn/525则放电至共同节点即电路610。当进行NROM存储单元的左侧的抹除动作时，内部供应电源590通过Y轴解码器580施加正电压至NROM存储单元的左侧，而NROM存储单元的右侧包括奇序金属位线MBL1/521以及MBLn-1/524则放电至共同节点即电路620。当进行程序化时，放电系统560是放电至接地端。
在第二实施例中，放电系统560是放电至电流源，当进行NROM存储单元的右侧的抹除动作时，内部供应电源590通过Y轴解码器580施加正电压至NROM存储单元的右侧，而NROM存储单元的左侧包括偶序金属位线MBL0/520、MBL2/522、MBLn-2/523以及MBLn/525则放电至电流源即电路610。当进行NROM存储单元的左侧的抹除动作时，内部供应电源590通过Y轴解码器580施加正电压至NROM存储单元的左侧，而NROM存储单元的右侧包括奇序金属位线MBL1/521以及MBLn-1/524则放电至电流源即电路620。当进行程序化时，放电系统560是放电至接地端。
请参照图7，其绘示乃依据本发明的第一实施例的进行NROM内存阵列的NROM存储单元的单侧抹除动作的处理功能700的流程图。在步骤710中，处理功能700判断抹除范围，使用者可指定抹除区块或抹除NROM内存阵列530中全部的存储单元。在步骤720中，处理功能700判断欲抹除NROM存储单元540-543、545-548、550-553以及555-558的左侧或右侧。若欲进行左侧的抹除动作，在步骤730中，处理功能700藉由以内部供应电源590施加正电压至偶序金属位线MBL0/520、MBL2/522、MBLn-2/523以及MBLn/525而抹除NROM存储单元的左侧。在步骤732中，处理功能700将奇序金属位线MBL1/521以及MBLn-1/524放电至共同节点或电流源。若欲进行右侧的抹除动作，在步骤740中，处理功能700藉由以内部供应电源590施加正电压至奇序金属位线MBL1/521以及MBLn-1/524而抹除NROM存储单元的右侧。在步骤742中，处理功能700将偶序金属位线MBL0/520、MBL2/522、MBLn-2/523以及MBLn/525放电至共同节点或电流源。
请参照图8，其绘示乃依据本发明的放电系统560的共同节点的示意图。在此例中，放电系统560包括16个MOS晶体管，即N0-N15。各偶序MOS晶体管N0、N2、N4、N6、N8、N10、N12及N14是耦接在与NROM内存阵列耦接的偶序金属位线。各奇序MOS晶体管N1、N3、N5、N7、N9、N11、N13及N15是耦接在与NROM内存阵列耦接的奇序金属位线。信号COMSUACEB表示与共同节点的连接。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中任何具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (7)

1.一种增加一氮化物只读存储器阵列的抹除均匀性的方法，该一氮化物只读存储器阵列具有多个一氮化物只读存储器存储单元、耦接在各这些一氮化物只读存储器存储单元的左侧的多个偶序金属位线以及耦接在各这些氮化物只读存储器存储单元的右侧的多个奇序金属位线，该方法包括：
抹除各这些一氮化物只读存储器存储单元的左侧；
施加一正电压至耦接在各这些一氮化物只读存储器存储单元的左侧的这些偶序金属位线；以及
将耦接在各这些一氮化物只读存储器存储单元的右侧的这些奇序金属位线放电至一共同节点。
2.如权利要求1所述的方法，其中，该共同节点的电压大小是足够高以避免穿通现象发生并足够低以保持一横向电场而进行抹除动作。
3.如权利要求1所述的方法，其中，该抹除各这些一氮化物只读存储器存储单元的左侧的步骤中另包括：
抹除该一氮化物只读存储器阵列的一一氮化物只读存储器存储单元区块。
4.如权利要求1所述的方法，其中。该抹除各这些一氮化物只读存储器存储单元的左侧的步骤中另包括：
抹除该一氮化物只读存储器阵列的一行一氮化物只读存储器存储单元。
5.一种增加一氮化物只读存储器阵列的抹除均匀性的方法，该一氮化物只读存储器阵列具有多个氮化物只读存储器存储单元、耦接在各这些一氮化物只读存储器存储单元的左侧的多个偶序金属位线以及耦接在各这些一氮化物只读存储器存储单元的右侧的多个奇序金属位线，该方法包括：
抹除各这些一氮化物只读存储器存储单元的左侧；
施加一正电压至耦接在各这些一氮化物只读存储器存储单元的左侧的这些偶序金属位线；以及
将耦接在各这些一氮化物只读存储器存储单元的右侧的这些奇序金属位线放电至一电流源。
6.如权利要求5所述的方法，其中，该抹除各这些一氮化物只读存储器存储单元的左侧的步骤中另包括：
抹除该一氮化物只读存储器阵列的一一氮化物只读存储器存储单元区块。
7.如权利要求5所述的方法，其中，该抹除这些一氮化物只读存储器存储单元中每一氮化物只读存储器存储单元的左侧的步骤中另包括：
抹除该一氮化物只读存储器阵列的一行一氮化物只读存储器存储单元。
CNB2006100754729A 2005-08-24 2006-04-20 增加氮化物只读存储器阵列的抹除均匀性的结构及方法 Active CN100466106C (zh)

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