CN101090118B - 非易失性存储器衬底瞬时热载流子注入编程和擦除方法 - Google Patents

非易失性存储器衬底瞬时热载流子注入编程和擦除方法 Download PDF

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Abstract

本发明描述一种电荷捕捉存储器的编程方法和擦除方法，而该电荷捕捉存储器通过使用衬底瞬时热电子技术来进行编程，并通过衬底瞬时热空穴技术来进行擦除，并模拟与非门(NAND)存储器操作的富勒-诺得罕(FN)隧穿方法。本发明的方法可广泛的应用在电荷捕捉存储器上，包含n-沟道或p-沟道硅氧化氮化氧化硅(SONOS)型存储器，带隙加工硅氧化氮化氧化硅(BE-SONOS)型装置和浮动栅极(FG)型存储器。该电荷捕捉存储器的编程是使用衬底瞬时热电子注入，而其本体偏压(Vb)具有短暂脉冲宽度，以及栅极偏压(Vg)具有足以将电子由沟道区域移至电荷捕捉结构的脉冲宽度。

Description

非易失性存储器衬底瞬时热载流子注入编程和擦除方法
技术领域
本发明涉及电可编程可擦除存储器，而特别是在非易失性存储器的注入热载流子技术方面。
背景技术
以电荷储存结构为主的电可编程可擦除非易失性存储器技术，现在被广泛的应用在电可编程可擦除只读存储器(EEPROM)和快闪存储器中。快闪存储器由可独立编程和读取的存储单元阵列所设计而成。以快闪存储器的感测放大器用来决定数据值或储存在非易失性存储器的数值。在典型的感测方式中，借着电流感测放大器来感测与参考电流相比较的、通过该存储单元的电流。
在EEPROM和快闪存储器中使用一些存储单元结构。当集成电路尺寸不断地缩小，鉴于工艺上的扩缩性和简易性，使得以电荷捕捉介质层为主的存储单元结构更加受到重视。举例来说，电荷捕捉介质层为主的存储单元结构，包含产业上所熟知的硅氧化氮化氧化硅(SONOS)和热空穴注入氮电子储存(PHINES)存储器。而这些存储单元结构借着捕捉电荷至电荷捕捉介质层来储存数据。当负电荷被捕捉时，存储单元的临界电压会升高。而通过移除电荷捕捉层的负电荷来降低存储单元的临界电压。
氮化物电荷捕捉存储器装置使用相对较厚的底层氧化物(例如：厚度大于3纳米，而一般约在5-9纳米)来防止电荷流失。不使用直接隧穿方式，而采用热空穴注入所引起的带对带(band-to-band)隧穿来擦除存储单元。然而，热空穴注入造成氧化层的伤害，导致在高临界存储单元的电荷流失和在低临界存储单元的电荷堆积。此外，随着编程和擦除循环次数增加，因为电荷捕捉结构中难以擦除的电荷累积，从而造成擦除时间会逐渐地增加。而发生这样电荷累积的情况，主要是因为空穴注入点和电子注入点彼此不一致，以及在擦除脉冲后仍有一些电子残留所造成。另外，在氮化物电荷捕捉存储器装置的擦除部分，由于在工艺上的差异(例如：沟道长度差异)使得每一个存储单元的擦除速度有所不同。在擦除速度上的差异会造成在擦除状态上有极大的临界电压分布，使得某些存储单元难以擦除，而有些存储单元却过度擦除。因此，发现在多次编程和擦除后存在着目标临界电压窗关闭，以及耐久度降低的问题。随着技术持续地缩小化，此现象会变得更为严重。
典型的快闪存储单元结构将隧穿氧化层置于传导多晶硅(隧穿氧化层)栅极与硅晶半导体衬底之间。而该衬底指由底部沟道区域分开的源极区域和漏极区域。借着漏极感测或源极感测，快闪存储器可执行读取操作。对于源极感测，一个或更多源极线连接至存储单元的源极区域，以读取存储阵列中特定存储单元的电流。
传统的浮动栅极装置储存在导电浮动栅极内的位电荷。氮化物电荷捕捉存储器装置包含多重存储单元，其中每一个氮化物电荷捕捉存储单元可在氧化-氮化-氧化(ONO)介质层储存两位的电荷。在典型的氮化物电荷捕捉存储单元结构中，使用氮化物层作为顶层氧化层和下层氧化层间的捕捉材料。而该ONO层结构有效地取代在浮动栅极装置中的栅极介电质。
在具有氮化物层的ONO介电质的电荷会被氮化物电荷捕捉存储单元左侧或右侧所捕捉。
氮化物电荷捕捉存储阵列中编程氮化物电荷捕捉存储单元的常用技术为热电子注入方法。而在擦除操作过程中，常用于擦除存储单元的技术称为带对带隧穿热空穴注入，而其擦除能力高度取决于横向电场。与氮化物电荷捕捉存储单元被擦除的相对一侧的电位很可能会具有一个对擦除能力有影响的横向电场效应。当评估氮化物电荷捕捉存储阵列的耐久性和保持性时，发现在擦除能力上的缺乏一致性会造成因为重复周期性和高温导致的边界损失。氮化物电荷捕捉存储单元的另一侧保持浮置(或接地)以及连接至不确定电压(1伏特或4伏特)，其会造成阵列存储单元的擦除临界电压的差异。这样则会造成擦除操作后临界电压分布变得更宽。
氮化物电荷捕捉存储器装置一般经过一连串的编程和擦除周期，造成电子迁移至更接近中间沟道区域。而之后使用诸如带对带穿透热空穴技术之类的擦除操作，会难以将空穴朝向沟道区域中间移动，而使得这些位于沟道区域的剩余电子难以擦除。这种难以擦除的现象一般发生在多位存储单元中，例如具有局部热电子和热空穴注入的编程和擦除机制的氮化物电荷捕捉存储器。
因为氮化物为主的电荷捕捉快闪存储器装置与简易硅晶CMOS工艺的高度相容性，其可以避免或消除错误位的发生、漏极开启和耦合等问题，使其成为被广泛接受的下一代快闪存储器。高密度存储器本身或嵌入型存储器的应用需要缩小存储器装置尺寸。与具有较薄隧穿氧化层的传统SONOS存储器比较起来，选择较厚的底层氧化物可达到较佳的数据保留功能，不过较厚底层氧化物并不适于“与非门型”(NAND-type)氮化物电荷捕捉存储器的应用。在与非门结构的应用上，编程和擦除操作一般使用富勒-诺得罕(FN)隧穿技术。而FN隧穿技术的缺点为极低的电子和空穴FN穿透率。
因此，对于与非门结构或相关结构的氮化物电荷捕捉存储器需要发展出一套能具有更快注入效率电子或空穴的热载流子注入方法。
发明内容
本发明描述电荷捕捉存储器的编程方法和擦除方法，而通过衬底瞬时热电子技术来进行编程，以及衬底瞬时热空穴技术来进行擦除。本发明的方法可广泛的应用在电荷捕捉存储器，包含n-沟道或p-沟道SONOS型存储器、BE-SONOS型装置和浮动栅极(FG)型存储器。并可选择多种型式的电路结构植入电荷捕捉存储器中，例如：与非门(NAND)结构、或非门(NOR)结构、与门(AND)结构。不同的衬底瞬时热载流子会被具有栅极偏压(Vg)特定极化的电荷捕捉结构所吸引。在本发明的第一部份，使用衬底瞬时热电子注入来编程电荷捕捉存储器，其中本体偏压(Vb)具有短脉冲宽度，栅极偏压(Vg)具有足以将电子由沟道区域移至电荷捕捉结构(例如：氮化硅层)的脉冲宽度。而本体偏压(Vb)脉冲的下降沿和栅极偏压(Vg)脉冲的上升沿之间的时序关系存在多种特征，例如：栅极偏压脉冲的上升沿落后于本体偏压脉冲的下降沿，栅极偏压脉冲的上升沿与本体偏压脉冲的下降沿基本上发生在相同时间，或栅极偏压脉冲的上升沿与本体偏压脉冲的下降沿互相重迭。并会在包含带对带热空穴、沟道空穴FN或栅极空穴注入擦除操作之后，以衬底瞬时热电子注入来编程电荷捕捉存储器。
本发明的第二个目的为使用衬底瞬时热空穴注入来擦除电荷捕捉存储器，其中本体偏压(Vb)具有短脉冲宽度，栅极偏压(Vg)具有足以将空穴由沟道区域移至电荷捕捉结构的脉冲宽度。本体偏压(Vb)脉冲的下降沿和栅极偏压(Vg)脉冲的下降沿之间的时序关系存在多种特征，例如：栅极偏压脉冲的下降沿落后于本体偏压的下降沿，栅极偏压脉冲的下降沿与本体偏压脉冲的下降沿基本上发生在相同时间，或栅极偏压脉冲的上升沿与本体偏压脉冲的下降沿互相重迭。并会在包含带对带热空穴、沟道空穴FN或栅极空穴注入擦除操作之后，以衬底瞬时热空穴注入来擦除电荷捕捉存储器。
衬底瞬时热电子编程和衬底瞬时热空穴擦除操作用来模拟电荷捕捉存储器与非门(NAND)结构或其他类型结构的富勒-诺得罕(FN)隧穿技术。而编程和擦除的速度原则上决定于本体偏压、栅极偏压、和瞬时收集时间的选择。此外，分离衬底位线与非门(DSB-NAND)结构的随机位编程和随机位擦除操作可以执行快闪存储器上数据和编码应用。
更广泛说明，进行编程和擦除电荷捕捉存储器的方法包含经由衬底瞬时热电子编程或瞬时热空穴擦除该电荷捕捉存储器。而衬底瞬时热电子进行编程包含施加具有上升沿和下降沿脉冲的本体偏压，以及施加具有上升沿和下降沿脉冲宽度的栅极偏压，其中栅极偏压的上升沿与本体偏压的下降沿有着时序上的关连。而栅极偏压的脉冲宽度在时间上足以将电子或空穴由沟道区域移至电荷捕捉存储器。
特别地，本发明提供一种用于编程和擦除电荷捕捉存储器的方法，其中所述电荷捕捉存储器包括栅极、电荷捕捉结构和位于衬底中的源极区域、漏极区域及沟道区域，包含：
通过衬底瞬时热电子注入，编程所述电荷捕捉存储器，包含：
在衬底上施加具有脉冲宽度的本体偏压，其具有下降沿；以及
施加具有脉冲宽度的栅极偏压，其具有上升沿，而所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿具有时序关系；
其中所述栅极偏压的所述脉冲宽度足以将电子由所述沟道区域移至所述电荷捕捉结构，以及
其中，所述时序关系包含下列三者之一：所述栅极偏压的所述上升沿落后于所述本体偏压的所述下降沿，所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿基本上在相同时间发生，以及所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿重迭。
本发明还提供一种用于编程和擦除电荷捕捉存储器的方法，其中所述电荷捕捉存储器包括栅极、电荷捕捉结构和位于衬底中的源极区域、漏极区域及沟道区域，包含：
通过衬底瞬时热空穴注入，擦除所述电荷捕捉存储器，包含：
在衬底上施加具有脉冲宽度的本体偏压，其具有下降沿；以及
施加具有脉冲宽度的栅极偏压，其具有下降沿，而所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿具有时序关系；
其中所述栅极偏压的所述脉冲宽度足以将空穴由所述沟道区域移至所述电荷捕捉结构，以及
其中，所述时序关系包含下列三者之一：所述栅极偏压的所述下降沿落后于所述本体偏压的所述下降沿，所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿基本上在相同时间发生，以及所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿重迭。
本发明也提供了一种存储器阵列系统，包含：
分离衬底位线与非门存储单元的第一列连接至第一位线，所述第一位线连接至所述存储单元第一列的每一个衬底，而所述存储单元第一列具有第一及第二存储单元，其中所述存储单元当中的每一个存储单元包括栅极、电荷捕捉结构和位于衬底中的源极区域、漏极区域及沟道区域；
分离衬底位线与非门存储单元的第二列连接至第二位线，所述第二位线连接至所述存储单元第二列的每一个衬底，所述存储单元第二列具有第一及第二存储单元；以及
字线，共同连接至所述存储单元第一列的所述第一存储单元，以及所述存储单元第二列的所述第一存储单元；
其中，在选择的存储单元进行编程操作过程中，通过衬底瞬时热电子注入，对所述选择的存储单元的所述字线和所述位线施加正电压，
其中所述编程操作过程包含：
在衬底上施加具有脉冲宽度的本体偏压，其具有下降沿；以及
施加具有脉冲宽度的栅极偏压，其具有上升沿，而所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿具有时序关系；
其中所述栅极偏压的所述脉冲宽度足以将电子由所述沟道区域移至所述电荷捕捉结构，以及
其中，所述时序关系包含下列三者之一：所述栅极偏压的所述上升沿落后于所述本体偏压的所述下降沿，所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿基本上在相同时间发生，以及所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿重迭。
本发明的优势在于提供适于电荷捕捉型或栅极浮动型存储器装置在较低操作偏压和较短操作时间的编程和擦除方法。本发明的优势还有，经由衬底瞬时热电子注入和衬底瞬时热空穴注入来产生一致的沟道编程和擦除特性。本发明的优势还在于实现期望的周期耐久性和数据保存特性。
本发明的结构和方法将在以下说明中进行详细解释。本发明的概述并非用来限制本发明。本发明是由权利要求所限制的。而通过参考以下的说明书、权利要求和相关附图可以实现对本发明实施例、特征、外观及优点的更好的了解。
附图说明
图1说明依据本发明的具有衬底瞬时热载流子注入电荷捕捉存储器的简单结构图；
图2说明依据本发明的在电荷捕捉存储器中用来进行编程操作的衬底瞬时热电子注入脉冲顺序的时序图；
图3说明依据本发明的在电荷捕捉存储器中用来擦除操作的衬底瞬时热空穴注入脉冲顺序的时序图；
图4A说明依据本发明的衬底瞬时热电子编程和衬底瞬时热空穴擦除操作的临界电压(Vt)偏移图；图4B说明关于本发明的衬底瞬时热电子编程操作的电流-电压曲线图；图4C说明关于本发明的衬底瞬时热空穴擦除操作的电流-电压曲线图；
图5A说明依据本发明的在擦除操作期间临界电压(Vt)偏移图；
图5B说明依据本发明的使用衬底瞬时热空穴擦除技术以获得负临界电压值的电流-电压曲线图；
图6说明依据本发明编程和擦除周期的耐久特性图；
图7说明依据本发明在编程操作衬底瞬时热电子注入DSB-NAND阵列结构电路图；
图8说明依据本发明在擦除操作衬底瞬时热空穴注入DSB-NAND阵列结构电路图；以及
图9说明依据本发明在读取操作衬底瞬时热电子注入DSB-NAND阵列结构电路图。
【主要元件符号说明】
100：电荷捕捉存储单元
110：n+多晶硅栅极
120：顶层介电结构
130：电荷捕捉结构
140：底层介电结构
150：衬底
152：p-植入区
160、170：n+植入区
180、250、350：栅极偏压
190、240、340：本体偏压
200：衬底瞬时热电子注入来进行编程操作的脉冲顺序时序图
210、310：保留区间
220、320：充电区间
230、330：收集区间
300：衬底瞬时热空穴注入来擦除操作的脉冲顺序时序图
400：临界电压移动图
410、510、610：临界电压值
420：编程/擦除次数
430：衬底瞬时热电子编程数据曲线
440：衬底瞬时热空穴擦除数据曲线
450：衬底瞬时热电子编程操作电流-电压曲线图
460：正栅极偏压箭头
470：衬底瞬时热空穴擦除操作电流-电压曲线图
480：负栅极偏压箭头
500：擦除操作中临界电压移动图
520：擦除次数
530：临界电压约4伏特开始擦除操作的曲线
540：零电压线
542：负电压值区域
550：衬底瞬时热空穴擦除技术以获得负临界电压的电流-电压图
560：负栅极偏压箭头
600：编程和擦除循环的耐久特性图
620：编程/擦除循环次数
630：衬底瞬时热电子的试验数据曲线
640：衬底瞬时热空穴的试验数据曲线
700：进行编程操作中衬底瞬时热电子注入的DSB-NAND阵列结构的电路图
710、720：存储单元
800：擦除操作中衬底瞬时热空穴注入的DSB-NAND阵列结构的电路图
900：读取操作中衬底瞬时热电子注入的DSB-NAND阵列结构的电路图
具体实施方式
图1为说明SONOS存储单元中进行衬底瞬时热载流子注入的电荷捕捉存储单元100简单结构图。电荷捕捉存储单元100具有n+植入区160、170，以及在n+植入区160、170之间的p-植入区152的衬底150。底层介电结构140(底层氧化物)覆盖在该衬底150之上；电荷捕捉结构130(例如：氮化硅层)覆盖在该底层介电结构140之上；顶层介电结构120(顶层氧化物)覆盖在该电荷捕捉结构130之上；n+多晶硅栅极110覆盖在该顶层介电结构120之上。栅极偏压180(Vg)施加于该n+多晶硅栅极110，以及本体偏压190(Vb)施加于该衬底150。典型的顶层介电质包含厚度约在5至10纳米的二氧化硅和氮氧化硅，或其他相似的高介电系数材料，例如：氧化铝。而典型的底层介电质包含厚度约在3至10纳米的二氧化硅和氮氧化硅，或其他相似的高介电系数材料，例如氧化铝、氧化铪、氧化铈及其他金属氧化物，或该底层介电结构140亦可为带隙加工隧穿结构(bandgap engineered tunnel structure)，而其结构为ONO，第一氧化物层厚度通常约小于20埃，较佳厚度约介于5至20埃之间，最佳厚度约小于15埃；第一氮化物层厚度通常约小于20埃，较佳厚度约介于10至20埃之间；第二氧化物层厚度通常约小于20埃，较佳厚度约介于15至20埃之间，此种存储器称为BE-SONOS存储器。电荷捕捉结构其电荷捕捉材料为非连续囊状物(pockets)或颗粒，或是如图1所示的连续层。
举例来说，电荷捕捉存储单元具有厚度在3至10纳米的底层氧化物，厚度在3至9纳米的电荷捕捉层，及厚度在5至10纳米的顶层氧化物。而SONOS型的存储单元，具有厚度在1至3纳米的底层氧化物，厚度在3至9纳米的电荷捕捉层，及厚度在3至10纳米的顶层氧化物。
如同一般所使用的，所谓编程指提升存储单元的临界电压，而进行擦除指降低存储单元的临界电压。然而，在本发明涵盖了编程为提升存储单元的临界电压和擦除为降低存储单元的临界电压的产品和方法，以及编程为降低存储单元的临界电压和擦除为提升存储单元的临界电压的产品和方法两者。
依据本发明电荷平衡脉冲实施例，栅极对衬底偏压大小决定于介电质堆迭的有效氧化物厚度(EOT)，而该介电质堆迭包含顶层介电质、电荷捕捉结构、和底层介电质，而该有效氧化物厚度为依照二氧化硅的介电常数标准化后的真实厚度。举例来说，ONO堆迭结构指顶层介电质、电荷捕捉结构和底层介电质，而其材料分别为二氧化硅、氮化硅和二氧化硅。对于ONO堆迭，其有效氧化物厚度相当于顶层氧化物厚度，加上底层氧化物厚度，再加上氮化物厚度乘以氧化物介电系数除以氮化物介电系数。定义电荷捕捉存储器和类SONOS存储器的电荷平衡脉冲偏压分布如下述：
电荷捕捉存储单元在本说明书中指具有底层氧化物厚度大于3纳米的存储单元。而其介电质堆迭具有有效氧化厚度(例如：10纳米至25纳米)，并且底层氧化物厚度大于3纳米以避免空穴由衬底直接隧穿，并且栅极对衬底偏压(例如-5伏特至-24伏特)，并且电压除以有效氧化物厚度值大于0.7V/nm，而较佳约1.0V/nm，正负误差约10％。
电荷捕捉存储单元的氧化氮化氧化层的有效氧化物厚度计算：
  最小值   最大值
 顶层氧化物(介电系数＝3.9)   5nm   10nm
 氮化硅(介电系数＝7)   3nm   9nm
 底层氧化物(介电系数＝3.9)   3nm   10nm
 总和   5+3*3.9/7+3＝10nm   10+9*3.9/7+10＝25nm
类SONOS存储单元在本说明书中指具有底层氧化物厚度小于3纳米的存储单元。而其介电质堆迭具有有效氧化厚度(例如：5纳米至16纳米)，并且底层氧化物厚度小于3纳米以允许空穴由衬底直接隧穿。类SONOS的栅极对衬底偏压(例如：-5伏特至-24伏特)，并且电压除以有效氧化物厚度值大于0.3V/nm，而较佳约1.0V/nm，正负误差约10％。电荷捕捉存储器或类SONOS存储器的栅极对衬底操作偏压基本上相同或相同。然而，该电压除以有效氧化物厚度的值取决于电荷捕捉存储器和似SONOS的不同有效氧化物厚度。
类SONOS存储单元的ONO层的有效氧化物厚度计算：
  最小值   最大值
 顶层氧化物(介电系数＝3.9)   3nm   10nm
 氮化硅(介电系数＝7)   3nm   5nm
 底层氧化物(介电系数＝3.9)   1nm   3nm
 总和   3+3*3.9/7+1＝5.7nm   10+5*3.9/7+3＝15.8nm
对于堆迭中二氧化硅和氮化硅以外的材料，该有效氧化物厚度以相同方式计算，由二氧化硅介电系数除以该材料介电系数的数值来做为标准化该材料的厚度。此处要强调的是，底层氧化物在替代实施例中也可以为带隙加工隧穿结构(bandgap engineered runnel structure)，而其结构为ONO，第一氧化物层厚度通常约小于20埃，厚度尺寸约介于5至20埃之间，最佳厚度约小于15埃；第一氮化物层厚度通常约小于20埃，较佳厚度约介于10至20埃之间；第二氧化物层厚度通常约小于20埃，较佳厚度约介于15至20埃之间，而此种存储器称为BE-SONOS存储器。
在图2中显示在电荷捕捉存储单元100中以衬底瞬时热电子(STHE)注入来进行编程操作的脉冲顺序的时序图200。该时序图200切割为三段，分别是保留区间210、充电区间220和收集区间230。在保留区间210期间，本体偏压240(Vb)和栅极偏压250(Vg)都设定为零和在关闭状态。本体偏压240(Vb)经过充电区间220开始上升沿并持续约1μs或更短时间。栅极偏压250(Vg)经过收集区间230开始打开栅极正偏压并持续足够时间，例如持续约100μs或更短时间，以由沟道区域注入电子到电荷捕捉结构130。本体偏压240(Vb)和栅极偏压250(Vg)之间的时序关系可实施于各种实施例中。在一个实施例中，当充电区间220过渡至收集区间230时，在相同时间基本上关闭本体偏压240(Vb)并开启栅极偏压250(Vg)。在另一实施例中，当充电区间220过渡至收集区间230，在本体偏压240(Vb)关闭后开启栅极偏压250(Vg)。在更进一步的实施例中，当充电区间220过渡至收集区间230时，本体偏压240(Vb)的下降沿与栅极偏压250(Vg)的上升沿重迭。
图3中显示在电荷捕捉存储单元100中采用衬底瞬时热空穴(STHH)注入来擦除操作的脉冲顺序的时序图300。该时序图300切割为三段，分别是保留区间310、充电区间320和收集区间330。在保留区间310期间，本体偏压340(Vb)和栅极偏压350(Vg)都设定为零和在关闭状态。本体偏压340(Vb)经过充电区间320开始上升沿并持续约1μs或更短时间。栅极偏压350(Vg)经过收集区间330开始打开栅极负偏压并持续足够时间，例如持续约10ms或更短时间，以便通过沟道区域注入空穴到电荷捕捉结构130。本体偏压340(Vb)和栅极偏压350(Vg)之间的时序关系可实施于各种实施例中。在一个实施例中，当充电区间320过渡至收集区间330时，在相同时间基本上关闭本体偏压340(Vb)并开启栅极偏压350(Vg)。在另一实施例中，当充电区间320过渡至收集区间330时，在本体偏压340(Vb)关闭后开启栅极偏压350(Vg)。在更进一步的实施例中，当充电区间320过渡至收集区间330时，本体偏压340(Vb)的下降沿与栅极偏压350(Vg)的下降沿重迭。
图2衬底瞬时热电子注入和图3衬底瞬时热空穴注入都施加9伏特的本体偏压，并将栅极接地和源极/漏极区域浮置。如图1所显示衬底热载流子生成和注入位置图，当主体电压(Vb)开启，之前的偏压源极/漏极结被加压至本体偏压减去内建电位的值。随后，将本体偏压关闭，以及源极/漏极结转变至反向偏压。该反向偏压造成快速起始放电以及瞬时大量的结崩溃使热载流子生成。之后该热载流子会分别地被不同栅极偏压所吸引。在图2编程操作中，在收集热电子时，正栅极偏压250(Vg)有效地使用。相反的在图3擦除操作中，在收集热空穴时，负栅极偏压350(Vg)有效地使用。
衬底瞬时热空穴和衬底瞬时热电子两者会被栅极偏压所吸引，而引起大量(源极/漏极)结崩溃模式以提供衬底瞬时热载流子生成的机制。而本体偏压时间(Tb)和栅极偏压收集时间(Tgc)为影响本装置操作效率的两项参数。
热载流子生成需要短暂本体偏压时间(例如Tb＝0.5μs)，使热载流子在适当的栅极偏压收集时间内有效地被收集。而此短暂的本体偏压时间可以节省能量耗损量。当电压大于10伏特时一般则认定为高电压，而这样的电压并不适合。在编程和擦除操作期间，将本体偏压加压至9伏特，而不借着高电压来简化设计。本发明与FN隧穿编程和擦除方式相比，采用降低充压时间值以及较简化的电路结构。
衬底瞬时热电子和衬底瞬时热空穴注入操作速度大大地取决于栅极偏压收集时间。在较长的收集时间会吸引较多的热电子或热空穴进入如氮化硅(储存)层。因此，结合合适的栅极偏压收集时间(Tgc)与短暂衬底偏压时间(Tb)，可以产生消耗较少能量的有效率的编程或擦除操作。
本装置使用60纳米标准CMOS技术制造。其沟道长度和沟道宽度分别为约0.14μm和0.1μm。本装置是n-沟道金氧半场效电晶体(MOSFET)，其中该栅极介质层用氧化/氮化硅/氧化(ONO)栅极介电质堆迭取代。该氧化/氮化硅/氧化堆迭的厚度由底层至顶层分别为6纳米、7纳米、9纳米。
图4A说明衬底热电子编程和衬底热空穴擦除操作的临界电压移动图400。在临界电压移动图400中，其x轴代表编程/擦除次数420，而y轴代表临界电压值410(单位为伏特)，第一条曲线代表衬底瞬时热电子编程数据曲线430，而第二条曲线代表衬底瞬时热空穴擦除数据曲线440。对于编程操作，衬底瞬时热电子编程数据曲线430为施加9伏特的正栅极偏压且栅极偏压收集时间为10μs。在擦除操作上，衬底瞬时热空穴擦除数据曲线440为施加3伏特的负栅极偏压且栅极偏压收集时间为50μs。对于编程和擦除操作两者，都施加本体偏压9伏特和本体偏压时间0.5μs。如图4A所示，衬底瞬时热电子编程数据曲线430显示使用衬底瞬时热电子技术电子的均匀注入。而衬底瞬时热空穴擦除数据曲线440显示使用衬底瞬时热空穴技术空穴的均匀注入。
图4B显示衬底瞬时热电子编程操作电流-电压曲线图450，而图4C说明衬底瞬时热空穴擦除操作的电流-电压曲线图470。在衬底瞬时热电子编程操作电流-电压曲线图450中显示在施加正栅极偏压时，一连串试验的电流-电压曲线朝右方移动，如正栅极偏压箭头460所指方向。在基本瞬时热空穴擦除电流-电压曲线图470中显示在施加负栅极偏压时，一连串试验的电流-电压曲线朝左方移动，如负栅极偏压箭头480所指方向。
可以发现在试验中，电流-电压曲线为平行偏移。而这样的结果解释本发明的编程和擦除方法可以达到均匀的沟道编程和擦除行为以模仿沟道FN隧穿注入。衬底瞬时热载流子一般在靠近源极和漏极结处生成，而造成该载子局部地被捕捉。然而，较短沟道装置会造成电荷局部捕捉行为，进而影响到整个沟道编程和擦除程序。
图5A说明在擦除操作中临界电压移动图500，而该图中，x轴为擦除次数520，y轴为临界电压值510(单位为伏特)。由临界电压约4伏特开始擦除操作的曲线530。随着过量执行擦除操作，临界电压穿越零电压线540而变为负值，如负电压值区域542所示。因此，在多次擦除循环后衬底瞬时热空穴技术会获得负临界电压值。图5B说明使用衬底瞬时热空穴擦除技术以获得负临界电压值的电流-电压图550。该电流-电压图550说明在施加负栅极偏压时，一连串衬底瞬时热空穴操作电流-电压曲线朝左方移动，如负栅极偏压箭头560所指方向。
图6说明编程和擦除循环的耐久特性图600，x轴代表编程/擦除循环次数620，y轴代表临界电压610(单位为伏特)。经过一连串编程/擦除循环之后，衬底瞬时热电子试验数据曲线630显示除有小范围波动外大致维持相同。而相似地，经过一连串编程/擦除循环之后，衬底瞬时热空穴试验数据曲线640显示除有小范围波动外，大致维持相同。
较高的栅极偏压(Vg)和较高的本体偏压(Vb)可增加衬底瞬时热电子编程的速度。相似地，较高的栅极偏压(Vg)和较高的本体偏压(Vb)也可增加衬底瞬时热空穴擦除的速度。一般来说，本体偏压对于衬底瞬时热载流子注入的编程和擦除而言更灵敏。擦除效率会比编程效率更慢，部分原因在于空穴电荷会遭遇较高的能障高度(4.6eV)，而电子电荷会遇到较低的能障高度(3.1eV)。然而，在较低偏压的条件下，编程和擦除两者速度皆优于FN隧穿方式。
图7显示分离衬底位线与非门(DSB-NAND)结构阵列的电路图700。该衬底被浅沟槽隔离工艺分离，其中每一条位线连结至对应的分离衬底。施加9伏特的正电压至选择的位线，而未选择的位线则接地。9伏特和0伏特的位线电压分别施加在选择的和未选择的存储单元上。因为位线连接至该衬底，通过开启最上方的GSL电晶体来偏压耦合，使该位线电压可调整DSB-NAND列的井电位。在本实施例中，存储单元710、720被选择来进行编程。而位线BL2和BL3施加正电压(例如：9伏特)，而将剩下的位线BL1和BL4设定为0伏特。再将字线WL2施加正电压(例如：9伏特)以分别激活存储单元710、720的栅极终端，而字线WL1和WL3设定为0伏特。而分离衬底位线指一列存储单元，而特定位线连接到该列存储单元上每一个衬底。
图8显示在擦除操作中衬底瞬时热空穴注入的DSB-NAND阵列结构的电路图800。施加9伏特的正电压至选择的位线以加压于该井电位。而同时对所选择的字线施加负电压已达到热空穴注入。因为除了栅极电压极性外，擦除操作类似于编程操作，可完成该阵列结构的随机擦除操作。因此，使用衬底瞬时热电子和衬底瞬时热空穴操作方式，可实现随机编程和随机擦除以展示在DSB-NAND阵列的数据和编码快闪应用。存储单元710、720被选择来进行擦除。而位线BL2和BL3施加正电压(例如：9伏特)，而剩下的位线BL1和BL4设定为0伏特。再将字线WL2施加负电压(例如：-9伏特)以分别激活存储单元710、720的栅极终端，而字线WL1和WL3设定为0伏特。
图9说明在读取操作中衬底瞬时热电子注入之DSB-NAND阵列结构的电路图900。存储单元720被选择来进行读取。将所有位线设定为0伏特(位线页读取感测)。字线WL2加压至读取电压(例如：栅极偏压Vg)而字线WL1和WL3设定为通过栅极电压，开启所有通过栅极、GSL以及一般源极线、SSL。施加读取电压至选取的字线，包含开启GSL、SSL和未选择的栅极。并施加1伏特源极线电压来感测电流和决定该存储器位阶。
已经参考示例性实施例描述了本发明。举例来说，在本发明中的方法适用于电荷捕捉存储器的任何形式或种类，例如氮化物电荷捕捉存储器，包含N-沟道和P-沟道SONOS型装置，BE-SONOS型装置和浮动栅极存储器。以及包含不脱离本发明精神和范围的所做出的各种修改、调节和改变。因此，本说明书和附图应视为本发明原理的说明而并非用于进行限制，本发明是由权利要求定义的。

Claims (36)

1.一种用于编程和擦除电荷捕捉存储器的方法，其中所述电荷捕捉存储器包括栅极、电荷捕捉结构和位于衬底中的源极区域、漏极区域及沟道区域，包含：
通过衬底瞬时热电子注入，编程所述电荷捕捉存储器，包含：
在衬底上施加具有脉冲宽度的本体偏压，其具有下降沿；以及
施加具有脉冲宽度的栅极偏压，其具有上升沿，而所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿具有时序关系；
其中所述栅极偏压的所述脉冲宽度足以将电子由所述沟道区域移至所述电荷捕捉结构，以及
其中，所述时序关系包含下列三者之一：所述栅极偏压的所述上升沿落后于所述本体偏压的所述下降沿，所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿基本上在相同时间发生，以及所述栅极偏压的所述上升沿与所述本体偏压的所述下降沿重迭。
2.如权利要求1所述的方法，还包含擦除所述电荷捕捉存储器的步骤。
3.如权利要求1所述的方法，其中，所述栅极偏压施加正电压来注入电子至所述电荷捕捉结构。
4.如权利要求2所述的方法，其中，所述擦除步骤包含下列三者之一：带对带热空穴擦除操作，沟道空穴富勒-诺得罕擦除操作，以及栅极空穴注入擦除操作。
5.如权利要求1所述的方法，其中，所述电荷捕捉存储器包含下列三者之一：与非门结构，或非门结构，及与门结构。
6.如权利要求1所述的方法，其中，所述电荷捕捉存储器包含下列二者之一：介电捕捉存储器以及浮动栅极存储器。
7.如权利要求1所述的方法，其中，所述栅极偏压的所述脉冲宽度100μs或更低，来注入所述电子至所述电荷捕捉结构。
8.如权利要求1所述的方法，其中，所述本体偏压的所述脉冲宽度1μs或更低。
9.如权利要求1所述的方法，其中，所述电荷捕捉结构至少包含下列四者之一：氮化硅、氧化铝、氧化铪、氧化铈。
10.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由带隙加工隧穿结构移至所述电荷捕捉结构。
11.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
12.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含厚度小于20埃的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
13.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含厚度介于5至20埃之间的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
14.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含厚度小于15埃的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
15.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含第一氧化物层、厚度小于20埃的第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
16.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含第一氧化物层、厚度介于10至20埃之间的第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
17.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和厚度小于20埃的第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
18.如权利要求1所述的方法，其中，所述电子由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和厚度介于15至20埃之间的第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
19.一种用于编程和擦除电荷捕捉存储器的方法，其中所述电荷捕捉存储器包括栅极、电荷捕捉结构和位于衬底中的源极区域、漏极区域及沟道区域，包含：
通过衬底瞬时热空穴注入，擦除所述电荷捕捉存储器，包含：
在衬底上施加具有脉冲宽度的本体偏压，其具有下降沿；以及
施加具有脉冲宽度的栅极偏压，其具有下降沿，而所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿具有时序关系；
其中所述栅极偏压的所述脉冲宽度足以将空穴由所述沟道区域移至所述电荷捕捉结构，以及
其中，所述时序关系包含下列三者之一：所述栅极偏压的所述下降沿落后于所述本体偏压的所述下降沿，所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿基本上在相同时间发生，以及所述栅极偏压的所述下降沿与所述本体偏压的所述下降沿重迭。
20.如权利要求19所述的方法，其中，所述栅极偏压施加负电压来注入空穴至所述电荷捕捉结构。
21.如权利要求19所述的方法，在所述擦除步骤之前，还包含编程所述电荷捕捉存储器。
22.如权利要求21所述的方法，其中，所述电荷捕捉存储器的编程步骤包含下列三者之一：沟道高电子编程操作，沟道电子富勒-诺得罕编程操作，以及栅极电子注入编程操作。
23.如权利要求19所述的方法，其中，所述电荷捕捉存储器包含下列三者之一：与非门结构，或非门结构，及与门结构。
24.如权利要求19所述的方法，其中，所述电荷捕捉存储器包含下列二者之一：介电捕捉存储器及浮动栅极存储器。
25.如权利要求19所述的方法，其中，所述栅极偏压的所述脉冲宽度10ms或更少。
26.如权利要求19所述的方法，其中，所述本体偏压的所述脉冲宽度1μs或更少。
27.如权利要求19所述的方法，其中，所述电荷捕捉结构至少包含下列四者之一：氮化硅、氧化铝、氧化铪、氧化铈。
28.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由带隙加工隧穿结构移至所述电荷捕捉结构。
29.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
30.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含厚度小于20埃的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
31.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含厚度介于5至20埃之间的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
32.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含厚度小于15埃的第一氧化物层、第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
33.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含第一氧化物层、厚度小于20埃的第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
34.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含第一氧化物层、厚度介于10至20埃之间的第一氮化物层和第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
35.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和厚度小于20埃的第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
36.如权利要求19所述的方法，其中，所述空穴由所述栅极偏压从所述沟道区域经由包含第一氧化物层、第一氮化物层和厚度介于15至20埃之间的第二氧化物层的带隙加工隧穿结构移至所述电荷捕捉结构。
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