JP2022142226A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データを選択消去することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置２は、メモリセルアレイ１１０の動作を制御するシーケンサ４１を備える。メモリセルトランジスタＭＴは、そのチャンネルの電位よりもワード線ＷＬの電位の方が低くなるような電圧が印加されると、閾値電圧が上昇するものである。複数のメモリストリングＭＳは、同じソース線ＳＬに共通接続されており、且つ、それぞれの第２選択トランジスタＳＴ２のゲートが、同じゲート線ＳＧＳに共通接続されている。シーケンサ４１は、複数のメモリセルトランジスタＭＴのうち、選択ワード線ｓＷＬには繋がっていないメモリセルトランジスタＭＴのデータを残しながら、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうちの少なくとも一部のデータを消去する選択消去を行う。【選択図】図１３

Description

本発明の実施形態は、半導体記憶装置に関する。
例えばＮＡＮＤ型フラッシュメモリのような半導体記憶装置は、データを記憶するためのメモリセルトランジスタを複数有している。メモリセルトランジスタに対するデータの書き込みや読み込みは、各メモリセルトランジスタのそれぞれについて個別に行うことが可能である。一方、データの消去は、例えばブロックと称される単位ごとに、複数のメモリセルについて一括して行うのが一般的となっている。
特開２０１１－０５４２３４号公報
メモリセルトランジスタには、チャンネルの電位よりも低い電位となるようにゲートに電圧が印加されると、その閾値電圧が上昇するものがある。このようなメモリセルトランジスタとしては、例えば、強誘電体層の自発分極を利用するものが挙げられる。このようなメモリセルトランジスタを有する半導体記憶装置においても、データを一括消去することに替えて選択消去できる方が好ましい。
開示された実施形態によれば、データを選択消去することが可能な半導体記憶装置が提供される。
実施形態に係る半導体記憶装置は、データを記憶するメモリセルアレイと、メモリセルアレイの動作を制御する制御回路と、を備える。メモリセルアレイは複数のメモリストリングを有する。それぞれのメモリストリングは、第１選択トランジスタと、第２選択トランジスタと、第１選択トランジスタ及び第２選択トランジスタの間において互いに直列に接続された複数のメモリセルトランジスタと、を有する。それぞれのメモリストリングは、複数のストリングユニットのいずれかに属している。複数のメモリストリングのうち同じストリングユニットに属するものは、それぞれの第１選択トランジスタを介して互いに別のビット線に接続されており、且つ、それぞれの第１選択トランジスタのゲートが、ストリングユニット毎に個別に設けられた第１ゲート線に共通接続されている。複数のメモリストリングは、それぞれの第２選択トランジスタを介して互いに同じソース線に共通接続されており、且つ、それぞれの第２選択トランジスタのゲートが、互いに同じ第２ゲート線に共通接続されている。メモリセルトランジスタのうち同じ高さ位置にあるものは、そのゲートが、互いに同じワード線に共通接続されている。メモリセルトランジスタは、そのチャンネルの電位よりもワード線の電位の方が低くなるような電圧が印加されると、閾値電圧が上昇するものである。複数のワード線のうちの一つを選択ワード線としたときに、制御回路は、複数のメモリセルトランジスタのうち、選択ワード線には繋がっていないメモリセルトランジスタのデータを残しながら、選択ワード線に繋がっている複数のメモリセルトランジスタのうちの少なくとも一部のデータを消去する選択消去を行うように構成されている。
図１は、第１実施形態に係るメモリシステムの構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の構成を示すブロック図である。 図３は、メモリセルアレイの構成を示す等価回路図である。 図４は、メモリセルアレイの構成を示す断面図である。 図５は、図４のＶ－Ｖ断面を表す図である。 図６は、センスアンプユニットの回路構成を示す図である。 図７は、メモリセルトランジスタにおける印加電圧と分極率との関係を示す図である。 図８は、メモリセルトランジスタの状態を模式的に示す図である。 図９は、メモリセルトランジスタの閾値分布の一例を示す図である。 図１０は、メモリセルアレイの一部の構成を示す等価回路図である。 図１１は、第１実施形態の消去動作時における、各部の電位を示す図である。 図１２は、第１実施形態のベリファイ動作時における、各部の電位を示す図である。 図１３は、第１実施形態の消去動作時における、各部の電位を示す図である。 図１４は、第１実施形態の消去動作時における、各部の電位変化を示すタイムチャートである。 図１５は、第１実施形態のシーケンサにより実行される、処理の流れを示すフローチャートである。 図１６は、第２実施形態の消去動作時における、各部の電位を示す図である。 図１７は、第２実施形態の消去動作時における、各部の電位変化を示すタイムチャートである。 図１８は、第３実施形態の消去動作時における、各部の電位を示す図である。 図１９は、第３実施形態の消去動作時における、各部の電位変化を示すタイムチャートである。 図２０は、第４実施形態の消去動作時における、各部の電位を示す図である。 図２１は、第４実施形態のベリファイ動作時における、各部の電位を示す図である。 図２２は、第４実施形態の消去動作時における、各部の電位を示す図である。 図２３は、第４実施形態の消去動作時における、各部の電位変化を示すタイムチャートである。 図２４は、第４実施形態のシーケンサにより実行される、処理の流れを示すフローチャートである。
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
第１実施形態について説明する。本実施形態に係る半導体記憶装置２は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。図１には、半導体記憶装置２を含むメモリシステムの構成例がブロック図として示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。半導体記憶装置２の具体的な構成については後に説明する。図１のメモリシステムは、不図示のホストと接続可能である。ホストは、例えば、パーソナルコンピュータや携帯端末等の電子機器である。
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号である。シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）半導体記憶装置２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを指示する。メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。
リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号である。信号ＲＥは信号／ＲＥの相補信号である。これらは例えば、信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。より具体的には、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。また、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力すること指示する。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジ及び立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことを指示する。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ及び立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞とともに出力される。
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５と、を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は、互いに内部バス１６で接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、プロセッサ１２からの応答等をホストへ送信する。
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び、半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭやＤＲＡＭ等の汎用メモリである。
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は、特に限定されない。
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
図２を主に参照しながら、半導体記憶装置２の構成について説明する。同図に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１、ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３と、を備えている。
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０と、を備えている。また、プレーンＰＬ２は、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０と、を備えている。プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。つまり、メモリセルアレイ１１０の構成とメモリセルアレイ２１０の構成とは互いに同一であり、センスアンプ１２０の構成とセンスアンプ２２０の構成とは互いに同一であり、ロウデコーダ１３０の構成とロウデコーダ２３０の構成とは互いに同一である。半導体記憶装置２に設けられているプレーンの数は、本実施形態のように２つであってもよいが、３つ以上であってもよい。また、半導体記憶装置２にプレーンが１つだけ設けられている態様であってもよい。
メモリセルアレイ１１０及びメモリセルアレイ２１０は、データを記憶する部分である。メモリセルアレイ１１０及びメモリセルアレイ２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。これらの具体的な構成については後に説明する。
入出力回路２１は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２１は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータを、センスアンプ１２０やセンスアンプ２２０との間で送受信する。
ロジック制御回路２２は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。入出力回路２１及びロジック制御回路２２のことを総じて、以下では「インターフェイス回路２０」とも称する。インターフェイス回路２０は、プレーンＰＬ１、ＰＬ２の動作に関する制御信号、を含む信号が入出力される部分ということができる。上記の「制御信号」とは、例えば、入出力回路２１に入力される信号ＤＱ＜７：０＞内のコマンド及びアドレスや、ロジック制御回路２２に入力されるコマンドラッチイネーブル信号ＣＬＥ等である。
シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０へと入力された制御信号に基づいて、メモリセルアレイ１１０、２１０等の各部の動作を制御する。シーケンサ４１は、本実施形態における「制御回路」に該当する。シーケンサ４１とロジック制御回路２２の両方を、本実施形態における「制御回路」と見なすこともできる。
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。プレーンＰＬ１、ＰＬ２の書き込み動作や消去動作等を指示するコマンドや、当該コマンドに対応するアドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
また、レジスタ４２は、半導体記憶装置２の状態を示すステータス情報が格納される部分ともなっている。シーケンサ４１は、レジスタ４２に格納されるステータス情報を都度更新する。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１へと出力される。
電圧生成回路４３は、シーケンサ４１からの指示に基づき、メモリセルアレイ１１０、２１０におけるデータの書き込み動作、読み出し動作、及び、消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には、例えば、後述のワード線ＷＬやビット線ＢＬに対し印加される電圧等が含まれる。
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳのそれぞれに対応して個別に設けられている。
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための、複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ＲＥ、ライトプロテクト信号／ＷＰ、及び、レディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための、複数の端子が設けられた部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐ、及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
プレーンＰＬ１、ＰＬ２の構成について説明する。尚、先に述べたように、プレーンＰＬ１の構成とプレーンＰＬ２の構成とは互いに同一である。このため、以下ではプレーンＰＬ１の構成についてのみ説明し、プレーンＰＬ２の構成については図示及び説明を省略する。
図３には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が、等価回路図として示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているのであるが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のメモリストリングＭＳを含む。このように、メモリセルアレイ１１０は複数のメモリストリングＭＳを有しており、それぞれのメモリストリングＭＳは、複数のストリングユニットＳＵのいずれかに属している。ストリングユニットＳＵの数は、図３の例とは異なっていてもよい。
それぞれのメモリストリングＭＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、第１選択トランジスタＳＴ１と、第２選択トランジスタＳＴ２と、第３選択トランジスタＳＴ３とを含んでおり、これらが直列に接続された構成となっている。
尚、各メモリストリングＭＳに含まれるメモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２、及び第３選択トランジスタＳＴ３のそれぞれ又はいずれかが、単一ではなく複数のトランジスタにより構成されていてもよい。また、第３選択トランジスタＳＴ３が省略されている構成としてもよい。更に、メモリセルトランジスタＭＴと第１選択トランジスタＳＴ１との間や、メモリセルトランジスタＭＴと第２選択トランジスタＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
それぞれのメモリセルトランジスタＭＴは、第１選択トランジスタＳＴ１と第２選択トランジスタＳＴ２との間において、互いに直列に接続されている。一端側のメモリセルトランジスタＭＴ７が、第１選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、第２選択トランジスタＳＴ２のドレインに接続されている。
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるメモリストリングＭＳの本数を表す整数である。
複数のメモリストリングＭＳのうち同じストリングユニットＳＵに属するものは、第１選択トランジスタＳＴ１を介して、互いに別のビット線ＢＬに接続されている。また、同じストリングユニットＳＵに属するそれぞれの第１選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ毎に個別に設けられたゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。例えば、ストリングユニットＳＵ０に属するそれぞれの第１選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応して設けられたゲート線ＳＧＤ０に共通接続されている。
その他のストリングユニットＳＵ１等に属するそれぞれの第１選択トランジスタＳＴ１のゲートも同様であり、当該ストリングユニットＳＵに対応して設けられたゲート線に共通接続されている。尚、ゲート線ＳＧＤ０はストリングユニットＳＵ０に対応して設けられたゲート線であり、ゲート線ＳＧＤ１はストリングユニットＳＵ１に対応して設けられたゲート線であり、ゲート線ＳＧＤ２はストリングユニットＳＵ２に対応して設けられたゲート線であり、ゲート線ＳＧＤ３はストリングユニットＳＵ３に対応して設けられたゲート線である。ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３のそれぞれは、本実施形態における「第１ゲート線」に該当する。
それぞれのストリングユニットＳＵにおいて、第２選択トランジスタＳＴ２のソースは第３選択トランジスタＳＴ３のドレインに接続されている。第３選択トランジスタＳＴ３のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫに含まれる複数の第２選択トランジスタＳＴ２のソースのそれぞれに対し、共通接続されている。このように、複数のメモリストリングＭＳは、それぞれの第２選択トランジスタＳＴ２及び第３選択トランジスタＳＴ３を介して互いに同じソース線ＳＬに共通接続されている。先に述べたように、第３選択トランジスタＳＴ３は無くてもよい。この場合、それぞれの第２選択トランジスタＳＴ２のソースが、ソース線ＳＬに共通接続されることとなる。
ブロックＢＬＫに含まれるそれぞれの第２選択トランジスタＳＴ２のゲートは、互いに同じゲート線ＳＧＳに共通接続されている。ゲート線ＳＧＳは、本実施形態における「第２ゲート線」に該当する。
同様に、ブロックＢＬＫに含まれるそれぞれの第３選択トランジスタＳＴ３のゲートは、互いに同じゲート線ＳＧＳＢに共通接続されている。ゲート線ＳＧＳＢは、本実施形態における「第３ゲート線」に該当する。
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０のゲートは、ワード線ＷＬ０に共通接続されている。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ１のゲートは、ワード線ＷＬ１に共通接続されている。その他のメモリセルトランジスタＭＴも同様である。つまり、メモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれに対応して設けられたワード線ＷＬ（ＷＬ０～ＷＬ７のいずれか）に共通接続されている。
尚、後に説明する図４に示されるように、互いに異なるストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴｎ（ｎは０～７のいずれかの整数）は、半導体記憶装置２において同じ高さ位置に設けられている。例えば、ストリングユニットＳＵ０のメモリセルトランジスタＭＴ０と、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０とは、半導体記憶装置２において同じ高さ位置に設けられている。従って、メモリセルトランジスタＭＴのうち同じ高さ位置にあるものは、そのゲートが互いに同じワード線ＷＬに共通接続されている、ということができる。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。１つのセルユニットＣＵの各メモリセルトランジスタＭＴに記憶される１ビットデータの集合は、「ページ」と称される。本実施形態では、後に説明するように、それぞれのメモリセルトランジスタＭＴに１ビットのデータが記憶される。このため、それぞれのセルユニットＣＵには１ページ分のデータが記憶される。このような態様に替えて、それぞれのセルユニットＣＵに複数ページ分のデータが記憶されることとしてもよい。
図４は、メモリセルアレイ１１０の断面構造の一例であり、１つのブロックＢＬＫに対応する構造体を抽出して示している。
図４の断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の一部構成要素が適宜省略されている。また、図４に示されるｘ方向は、ビット線ＢＬの延伸方向に対応している。ｙ方向は、ワード線ＷＬの延伸方向に対応している。ｚ方向は、半導体記憶装置２が形成される半導体基板３００の表面に対し垂直な方向に対応している。
図４に示すように、半導体基板３００のうちメモリセルアレイ１１０が形成される領域には、例えばＰ型ウェル領域３２０、絶縁体層３２１、４層の導電体層３２２、８層の導電体層３２３、４層の導電体層３２４、複数のメモリピラーＭＰ、導電体層３２５、３２６及び３２８、並びにコンタクト３２７、３２９が含まれている。尚、それぞれの導電体層の間には、不図示の絶縁層が形成されている。
Ｐ型ウェル領域３２０は、半導体基板３００の表面近傍に設けられる。Ｐ型ウェル領域３２０はソース線ＳＬとして用いられる。Ｐ型ウェル領域３２０は、互いに離れて配置されたｎ＋不純物拡散領域ＮＰ及びｐ＋不純物拡散領域ＰＰを含んでいる。ｎ＋不純物拡散領域ＮＰ及びｐ＋不純物拡散領域ＰＰの各々は、Ｐ型ウェル領域３２０の表面近傍に設けられる。
Ｐ型ウェル領域３２０上には、絶縁体層３２１が設けられる。絶縁体層３２１上には、互いに離れて積層された４層の導電体層３２２が設けられる。最上層の導電体層３２２の上方には、互いに離れて積層された８層の導電体層３２３が設けられる。導電体層３２３の上方には、互いに離れて積層された４層の導電体層３２４が設けられる。最上層の導電体層３２４の上方には、導電体層３２５が設けられる。
それぞれの導電体層３２２は、ｘｙ平面に沿って広がった構造を有する。導電体層３２２のうち最も下方側に設けられたものは、ゲート線ＳＧＳＢとして使用される。その更に上方側に設けられた３つの導電体層３２２は、ゲート線ＳＧＳとして使用される。図４の例では、第２選択トランジスタＳＴ２が３つと、第３選択トランジスタＳＴ３が１つ設けられた構成となっている。導電体層３２２は、第２選択トランジスタＳＴ２及び第３選択トランジスタＳＴ３の総数と同じ数だけ設けられる。
導電体層３２３は、ｘｙ平面に沿って広がった構造を有する。８層の導電体層３２３は、下層から順に、それぞれワード線ＷＬ０、ＷＬ１、ＷＬ２、・・・、ＷＬ７として使用される。
導電体層３２４は、ｙ方向に沿って延伸した構造を有する。導電体層３２４は選択ゲート線ＳＧＤとして使用される。図４の例では、第１選択トランジスタＳＴ１が３つ設けられた構成となっている。導電体層３２４は、第１選択トランジスタＳＴ１の総数と同じ数だけ設けられる。
導電体層３２５は、ｘ方向に延伸した構造を有する。導電体層３２５はビット線ＢＬとして使用される。複数の導電体層３２５はｙ方向に沿って並ぶように配置されている。
メモリピラーＭＰは、それぞれが１つのメモリストリングＭＳに対応するものである。メモリピラーＭＰは、ｘ方向及びｙ方向のそれぞれに沿って並ぶように配置されている。図４に示されるように、ｘ方向に沿って並ぶそれぞれのメモリピラーＭＰは、同一の導電体層３２５（つまりビット線ＢＬ）に接続されている。
ｙ方向に沿って並ぶそれぞれのメモリピラーＭＰは、互いに別の導電体層３２５（つまりビット線ＢＬ）に接続されている。図４に示されるように、ｙ方向に沿って並ぶこれら一群のメモリピラーＭＰは、同一のストリングユニットＳＵに属している。
それぞれのメモリピラーＭＰは、絶縁体層３２１、４層の導電体層３２２、８層の導電体層３２３、４層の導電体層３２４のそれぞれを貫通している。メモリピラーＭＰのうち、上記の各導電体層と交差する部分は、いずれもトランジスタを構成している。これら複数のトランジスタのうち、導電体層３２２と交差している部分にあるものは、第３選択トランジスタＳＴ３や第２選択トランジスタＳＴ２として機能する。複数のトランジスタのうち、導電体層３２３と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、導電体層３２４と交差している部分にあるものは、第１選択トランジスタＳＴ１として機能する。
それぞれのメモリピラーＭＰは、半導体膜３３０及び強誘電体膜３３１を含んでいる。半導体膜３３０は、例えば、ｚ方向に沿って延伸した柱状に形成されている。強誘電体膜３３１は強誘電体材料からなる膜であって、半導体膜３３０の側面を覆うように形成されている。
図５は、図４のＶ－Ｖ断面を表す図であり、導電体層３２３を含む層におけるメモリピラーＭＰの断面構造の一例を示している。
図５に示すように、導電体層３２３を含む層において、半導体膜３３０は、例えばメモリピラーＭＰの中央部に設けられている。強誘電体膜３３１は、半導体膜３３０の側面を全周に亘り覆っている。ワード線ＷＬとして機能する導電体層３２３は、強誘電体膜３３１の外周面を全周に亘り覆っている。尚、半導体膜３３０の内部には絶縁体膜が埋め込まれても良い。
図４に戻って説明を続ける。メモリピラーＭＰが有する半導体膜３３０の下端は、Ｐ型ウェル領域３２０に接触している。半導体膜３３０の上部は、導電体層３２５に接触している。尚、半導体膜３３０の上部と導電体層３２５との間は、コンタクトや配線等を介して電気的に接続されていても良い。
半導体膜３３０は、例えばノンドープのポリシリコンにより形成されている。半導体膜３３０は、メモリストリングＭＳのチャンネルとして機能する部分である。強誘電体膜３３１は、例えばハフニウム（ＨｆＯ２）のような強誘電体材料により形成されている。強誘電体膜３３１は、トランジスタのブロック絶縁膜として機能する。強誘電体膜３３１は、導電体層３２３（つまりワード線ＷＬ）に印加される電圧の大きさに応じて、自発分極の向きや大きさを変化させる。後に説明するように、このような分極反転を利用することで、メモリセルトランジスタＭＴにおいてデータが記憶される。
導電体層３２６は、例えば最上層の導電体層３２４と導電体層３２５との間の配線層に配置され、ＣＥＬＳＲＣとして使用される。ＣＥＬＳＲＣは、Ｐ型ウェル領域３２０の電位を変化させるための配線として用いられる。導電体層３２６は、コンタクト３２７を介してｎ＋不純物拡散領域ＮＰに電気的に接続される。
導電体層３２８は、例えば最上層の導電体層３２４と導電体層３２５との間の配線層に配置され、ＣＰＷＥＬＬとして使用される。ＣＰＷＥＬＬは、Ｐ型ウェル領域３２０の電位を変化させるための配線として用いられる。導電体層３２８は、コンタクト３２９を介してｐ＋不純物拡散領域ＰＰに電気的に接続される。
最下層の導電体層３２２と絶縁体層３２１とは、ｎ＋不純物拡散領域ＮＰの近傍まで伸びるように形成されている。これにより、第３選択トランジスタＳＴ３がオン状態とされた場合に、メモリセルトランジスタＭＴ０及びｎ＋不純物拡散領域ＮＰとの間が、Ｐ型ウェル領域３２０の表面近傍に形成されたチャネルによって電気的に接続される。
図２に戻って、プレーンＰＬ１の構造についての説明を続ける。先に述べたように、プレーンＰＬ１には、上記のメモリセルアレイ１１０に加えて、センスアンプ１２０とロウデコーダ１３０とが設けられている。
センスアンプ１２０は、ビット線ＢＬに印加される電圧を調整したり、ビット線ＢＬの電流または電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、ビット線ＢＬを介して書き込まれる書き込みデータをメモリセルトランジスタＭＴに転送する。
ロウデコーダ１３０は、ワード線ＷＬのそれぞれに電圧を印加するための、不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックＢＬＫを選択するとともに、当該ロウアドレスに基づいて対応するワード線ＷＬを選択する。ロウデコーダ１３０は、選択されたワード線ＷＬに対して電圧生成回路４３からの電圧が印加されるよう、上記のスイッチ群の開閉を切り換える。
図６には、センスアンプ１２０の構成例が示されている。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含む。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が抽出して示されている。
図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ、ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ、ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。センスアンプ部ＳＡは、例えば、ｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートは、ラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は、高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、及びＳＴＢは、例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧であるＶｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧であるＶｓｓが印加される。
ラッチ回路ＳＤＬ、ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。
ラッチ回路ＳＤＬは、例えば、インバータＩＶ１１、ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３、ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１３の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＸＤＬの回路構成は、例えば、ラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
先に述べたように、本実施形態に係る半導体記憶装置２では、メモリセルトランジスタＭＴが強誘電体膜３３１を有しており、強誘電体膜３３１の自発分極によってメモリセルトランジスタＭＴにデータが記憶される。
メモリセルトランジスタＭＴの特性について、図７及び図８を参照しながら説明する。図７は、メモリセルトランジスタＭＴにおける印加電圧と分極率との関係を示す図である。図７の横軸に示されるＶＧは、メモリセルトランジスタＭＴのチャンネル（半導体膜３３０）とワード線ＷＬ（導電体層３２３）との間に印加される電圧である。図７の縦軸は、強誘電体膜３３１の分極率を表している。図８は、メモリセルトランジスタＭＴの状態、具体的には強誘電体膜３３１の自発分極の状態等を模式的に示す断面図である。
図７のＰ１に示される状態においては、メモリセルトランジスタＭＴへの印加電圧が０となっており、強誘電体膜３３１は正方向に自発分極している。図８（Ａ）には、このＰ１のときにおけるメモリセルトランジスタＭＴの状態が示されている。当該状態においては、強誘電体膜３３１のうち半導体膜３３０側の面に正電荷が誘起されている。半導体膜３３０のうち強誘電体膜３３１側の面では、強誘電体膜３３１からの電界によって、符号「３３０Ａ」で示されるようにチャンネルが繋がった状態となっている。これにより、メモリセルトランジスタＭＴはオン状態となっている。
Ｐ１に示される状態から、印加電圧を負側に増加させて行くと（つまり、ワード線ＷＬの電位を低くして行くと）、強誘電体膜３３１の分極率は、図７のヒステリシスに沿って、矢印ＡＲ１１の方向に変化して行く。印加電圧がＶ１になると、分極反転が生じ、強誘電体膜３３１の分極率は負方向に反転した状態となる。その後、分極率の絶対値が最大点となる電圧値を経過した後、印加電圧を正側に変化させて行くと（つまり、ワード線ＷＬの電位を高くして行くと）、強誘電体膜３３１の分極率の絶対値は、図７のヒステリシスに沿って、矢印ＡＲ１２の方向にやや減少して行く。印加電圧が０になると、Ｐ２に示される状態となり、外部からの電圧が０の状態でもＰ２の分極状態を保持する。
Ｐ２に示される状態においては、メモリセルトランジスタＭＴへの印加電圧が０となっており、強誘電体膜３３１は負方向に自発分極している。つまり、前述したようにＰ１に示される状態から分極反転が生じている。図８（Ｂ）には、このＰ２のときにおけるメモリセルトランジスタＭＴの状態が示されている。当該状態においては、強誘電体膜３３１のうち半導体膜３３０側の面に負電荷が誘起されている。半導体膜３３０のうち強誘電体膜３３１側の面では、強誘電体膜３３１からの電界によって、チャンネルが切断された状態となっている。これにより、メモリセルトランジスタＭＴはオフ状態となっている。
Ｐ２に示される状態から、印加電圧を正側に増加させて行くと（つまり、ワード線ＷＬの電位を更に高くして行くと）、強誘電体膜３３１の分極率は、図７のヒステリシスに沿って、矢印ＡＲ２１の方向に変化して行く。印加電圧がＶ２になると、再度分極反転が生じ、強誘電体膜３３１の分極率は正方向に反転した状態となる。その後、分極率の絶対値が最大点となる電圧値を経過した後、印加電圧を負側に変化させて行くと（つまり、ワード線ＷＬの電位を低くして行くと）、強誘電体膜３３１の分極率の絶対値は、図７のヒステリシスに沿って、矢印ＡＲ２２の方向にやや減少して行く。印加電圧が０になると、Ｐ１に示される状態に戻り、外部からの電圧が０の状態でもＰ１の分極状態を保持する。
以上のように、メモリセルトランジスタＭＴは、ワード線ＷＬを介した印加電圧を変化させることで、強誘電体膜３３１が図８（Ａ）のように正方向に自発分極している状態と、図８（Ｂ）のように負方向に自発分極している状態と、を交互に切り換えることが可能となっている。
図８（Ａ）のように、強誘電体膜３３１が正方向に自発分極している状態においては、印加電圧を負方向に変化させて行くと（つまり、ワード線ＷＬの電位を低くして行くと）、その途中においてチャンネルが切断された状態となり、メモリセルトランジスタＭＴはオフ状態となる。つまり、強誘電体膜３３１が正方向に自発分極している状態においては、メモリセルトランジスタＭＴの閾値電圧は負値となっている。
一方、図８（Ｂ）のように、強誘電体膜３３１が負方向に自発分極している状態においては、印加電圧を正方向に変化させて行くと（つまり、ワード線ＷＬの電位を高くして行くと）、その途中においてチャンネルＣＨが繋がった状態となり、メモリセルトランジスタＭＴはオン状態となる。つまり、強誘電体膜３３１が正方向に自発分極している状態においては、メモリセルトランジスタＭＴの閾値電圧は正値となっている。
以上のように、本実施形態におけるメモリセルトランジスタＭＴは、ワード線ＷＬとチャンネルとの間における印加電圧に応じて自発分極の方向が変化し、それに応じて閾値電圧も変化する構成となっている。具体的には、メモリセルトランジスタＭＴは、そのチャンネルの電位よりもワード線ＷＬの電位の方が分極反転を生じさせる電圧を超えて高くなるような電圧が印加されると、閾値電圧が低下し、そのチャンネルの電位よりもワード線ＷＬの電位の方が分極反転を生じさせる電圧を超えて低くなるような電圧が印加されると、閾値電圧が上昇するような構成となっている。
図９は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表す図である。本実施形態のようにＳＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図９に示されるように２つの閾値分布を形成する。この２個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“Ｐｒ”レベル、及び“Ｅｒ”レベルと称する。
“Ｐｒ”レベルは、強誘電体膜３３１が図８（Ａ）のように正方向に自発分極している状態における閾値電圧のレベルである。“Ｅｒ”レベルは、強誘電体膜３３１が図８（Ｂ）のように負方向に自発分極している状態における閾値電圧のレベルである。“Ｐｒ”レベルはデータが書き込まれた状態であり、例えば「０」のデータが割り当てられる。“Ｅｒ”レベルはデータが消去された状態であり、例えば「１」のデータが割り当てられる。
消去動作が行われると、メモリセルトランジスタＭＴの閾値電圧は“Ｐｒ”レベルから“Ｅｒ”レベルへと変化する。閾値電圧がこのように変化したか否かを検証するために、消去動作の後にはベリファイ動作が行われる。
互いに隣り合う“Ｐｒ”レベルと“Ｅｒ”レベルとの間には、上記のベリファイ動作で使用されるベリファイ電圧Ｖｅｖｆｙが設定されている。ベリファイ電圧Ｖｅｖｆｙは、“Ｅｒ”レベルの閾値分布の下裾近傍に設定される。
“Ｅｒ”レベルにおける最大の閾値電圧よりも高い電圧として、読み出しパス電圧Ｖｒｅａｄが設定されている。読み出しパス電圧Ｖｒｅａｄがゲートに印加されたメモリセルトランジスタＭＴは、記憶されているデータに依らずにオン状態になる。
後に説明するように、ベリファイ動作の際には、メモリストリングＭＳに含まれる複数のメモリセルトランジスタＭＴのうち、ベリファイの対象となるもの以外のメモリセルトランジスタＭＴのゲートに対し、読み出しパス電圧Ｖｒｅａｄが印加される。また、ベリファイの対象となるメモリセルトランジスタＭＴのゲートには、ベリファイ電圧Ｖｅｖｆｙが印加される。この状態で、メモリストリングＭＳを通じてビット線ＢＬとソース線ＳＬとの間で電流が流れなかった場合には、閾値電圧がベリファイ電圧Ｖｅｖｆｙよりも高くなっており、“Ｅｒ”レベルとなっていることが確認される。この場合、データの消去が正常に行われたことが確認されたことになり、ベリファイ動作に「パス（ｐａｓｓ）」したものとして取り扱われる。
一方、メモリストリングＭＳを通じてビット線ＢＬとソース線ＳＬとの間で電流が流れた場合には、閾値電圧がベリファイ電圧Ｖｅｖｆｙよりも低くなっており、“Ｅｒ”レベルまで上昇していないことが確認される。この場合、データの消去が正常に行われなかったことが確認されたことになり、ベリファイ動作に「フェイル（ｆａｉｌ）」したものとして取り扱われる。このように、データの消去が正常に行われなかったメモリセルトランジスタＭＴが一定数以上存在している場合には、消去動作が再度実行される。
ところで、三次元構造のＮＡＮＤ型フラッシュメモリにおいては、データの消去は、ブロックＢＬＫの単位ごとに、複数のメモリセルトランジスタＭＴに対し一括して行われるのが一般的となっている。本実施形態の構成において、このようなデータの一括消去が行われる場合には、早い段階でデータの消去が正常に行われたメモリセルトランジスタＭＴに対し、その後も消去動作が繰り返し実行されてしまう可能性がある。この場合、当該メモリセルトランジスタＭＴの閾値電圧は、消去動作の度に上昇してしまう。
このため、図９において一点鎖線で示されるように、“Ｅｒ”レベルにおける閾値電圧の幅が広くなってしまい、一部のメモリセルトランジスタＭＴにおいては、閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなってしまう可能性がある。このようなメモリセルトランジスタＭＴでは、読み出しパス電圧Ｖｒｅａｄが印加されてもオン状態とはならない。このため、閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなったメモリセルトランジスタＭＴが存在すると、ベリファイ動作や読み出し動作を正常に行うことができなくなってしまう。この対策として、読み出しパス電圧Ｖｒｅａｄを更に高い電圧に設定することも考えられる。しかしながら、この場合には、読み出しパス電圧Ｖｒｅａｄの印加に伴って、メモリセルトランジスタＭＴにデータが誤書き込みされてしまうことが懸念される。
このように、チャンネルの電位よりもワード線ＷＬの電位の方が低くなるような電圧が印加されると、閾値電圧が上昇するようなメモリセルトランジスタＭＴを備える本実施形態の構成においては、データの一括消去に伴って、“Ｅｒ”レベルにおける閾値電圧の分布が広がってしまうという問題が生じ得る。そこで、本実施形態に係る半導体記憶装置２では、消去動作及びベリファイ動作の態様を工夫することで、上記の問題を解決することとしている。
図１０は、上下方向に沿って伸びている４つのメモリストリングＭＳについて、これらの接続態様を図３と同様の等価回路図として表したものである。以下では、メモリセルアレイ１１０が有する複数のメモリストリングＭＳのうち、図１０に示される４つのメモリストリングＭＳ１１、ＭＳ１２、ＭＳ２１、ＭＳ２２を例として用いながら、本実施形態において実行される消去動作やベリファイ動作の具体的な態様について説明する。
これらのうち、メモリストリングＭＳ１１とメモリストリングＭＳ２１は、同一のストリングユニットＳＵ０に属するものである。また、メモリストリングＭＳ１２とメモリストリングＭＳ２２は、同一のストリングユニットＳＵ１に属するものである。メモリストリングＭＳ１１とメモリストリングＭＳ１２は、同一のビット線ＢＬ１に繋がっている。また、メモリストリングＭＳ２１とメモリストリングＭＳ２２は、同一のビット線ＢＬ２に繋がっている。
煩雑さを避けるために、図１１においては、４つのメモリストリングＭＳ１１、ＭＳ１２、ＭＳ２１、ＭＳ２２が同一平面上に並ぶように簡略化して描かれている。後の説明で用いる図１２、１３等においても同様である。
本実施形態における消去動作は、特定のページを対象として、当該ページのみに対して選択的に行われる。つまり、図３に示されるような１つのセルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴのみがデータ消去の対象となり、それ以外のメモリセルトランジスタＭＴに記憶されたデータは消去されずに維持される。
図１１においては、データ消去の対象となるメモリセルトランジスタＭＴが一点鎖線で囲まれている。消去対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬのことを、以下では「選択ワード線ｓＷＬ」とも称する。それ以外のワード線ＷＬのことを、以下では「非選択ワード線ｕＷＬ」とも称する。図１１の例では、ストリングユニットＳＵ０に属するメモリセルトランジスタＭＴのうち、選択ワード線ｓＷＬに繋がっているものの全てが、データ消去の対象とされる。尚、データ消去の対象とされるメモリセルトランジスタＭＴには、図１１に示されるものの他、ストリングユニットＳＵ０に属する他のメモリストリングＭＳのメモリセルトランジスタＭＴも含まれる。
図１１において矩形の枠で囲まれている「Ｖｅｒａ」や「Ｖｍ」等の文字列は、各部における電位を表している。図１１には、本実施形態の消去動作が行われている際における、各部の電位の例が示されている。尚、各部における電位を図１１のように調整する処理は、シーケンサ４１が行う制御に基づいて、センスアンプ１２０やロウデコーダ１３０、及び電圧生成回路４３等の動作により実現される。後に説明するベリファイ動作においても同様である。
図１１に示されるように、ページ単位のデータ消去が実行される際には、消去対象のメモリセルトランジスタＭＴに繋がる全てのビット線ＢＬの電位がＶｅｒａとされる。「Ｖｅｒａ」は、消去対象のメモリセルトランジスタＭＴで分極反転を生じさせるために必要な電位であって、例えば４～８Ｖ程度の電位である。最初の消去動作では、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位がＶｅｒａとされる。
また、ソース線ＳＬ、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位も、ビット線ＢＬの電位と同様にＶｅｒａとされる。更に、選択ワード線ｓＷＬの電位は０Ｖ（接地電位Ｖｓｓ）とされ、非選択ワード線ｕＷＬの電位はＶｍとされる。「Ｖｍ」は、０Ｖよりも高く、且つＶｅｒａよりも低い電位であって、例えばＶｅｒａの１／２の電位である。
ゲート線ＳＧＤ０の電位は０Ｖとされる。これにより、ゲート線ＳＧＤ０に繋がる第１選択トランジスタＳＴ１では、ドレイン－ゲート間の電位差が大きくなることに伴って、ＧＩＤＬによるホールｈ＋が発生する。
このとき、ソース線ＳＬ、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位はＶｅｒａとなっているので、上記のように第１選択トランジスタＳＴ１で発生したホールｈ＋は、第２選択トランジスタＳＴ２を通過することができない。このため、当該ホールｈ＋によって、メモリストリングＭＳ１１、ＭＳ２１のチャンネル（半導体膜３３０）の電位はＶｅｒａまで上昇する。つまり、消去対象のメモリセルトランジスタＭＴを含むメモリストリングＭＳ１１、ＭＳ２１では、それぞれのチャンネルの電位がＶｅｒａまで上昇する。
また、ゲート線ＳＧＤ１の電位は、非選択ワード線ｕＷＬの電位と同じＶｍとされる。ゲート線ＳＧＤ１に繋がる第１選択トランジスタＳＴ１では、ドレイン－ゲート間の電位差が、ＧＩＤＬが生じる程度には大きくならないので、ホールｈ＋は発生しない。
このとき、ゲート線ＳＧＤ１を含むメモリストリングＭＳ１２、ＭＳ２２のチャンネル（半導体膜３３０）の電位は、後述の理由によってＶｍまで上昇する。つまり、消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳ１２、ＭＳ２２では、それぞれのチャンネルの電位がＶｍまで上昇する。
同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、消去対象のメモリセルトランジスタＭＴを含まない全てのメモリストリングＭＳは、いずれも、図１１に示されるメモリストリングＭＳ１２、ＭＳ２２と同様に、第１選択トランジスタＳＴ１に繋がるゲート線の電位がＶｍまで上昇する。
各部の電位が以上のように調整されている状況において、消去対象のメモリセルトランジスタＭＴでは、ゲート－チャンネル間に－Ｖｅｒａ（＝０－Ｖｅｒａ）の電圧が印加されることにより、閾値電圧が図９の“Ｅｒ”レベルに変化する。つまり、当該メモリセルトランジスタＭＴに記憶されていたデータが消去される。
メモリストリングＭＳ１１、ＭＳ２１におけるその他のメモリセルトランジスタＭＴでは、ゲート－チャンネル間に印加される電圧はＶｍ－Ｖｅｒａ程度となる。当該電圧は、－Ｖｅｒａに比べてその絶対値が小さいので、メモリセルトランジスタＭＴの閾値電圧は変化しない。つまり、メモリセルトランジスタＭＴに記憶されていたデータは消去されない。
メモリストリングＭＳ１２、ＭＳ２２に含まれるメモリセルトランジスタＭＴのうち、選択ワード線ｓＷＬに繋がっているものにおいては、ゲート－チャンネル間に－Ｖｍ（＝０－Ｖｍ）の電圧が印加される。また、非選択ワード線ｕＷＬに繋がっているメモリセルトランジスタＭＴにおいては、ゲート－チャンネル間に０Ｖ（＝Ｖｍ－Ｖｍ）の電圧が印加される。これらはいずれも、－Ｖｅｒａに比べてその絶対値が小さいので、メモリセルトランジスタＭＴの閾値電圧は変化しない。つまり、メモリセルトランジスタＭＴに記憶されていたデータは消去されない。
このように、図１１に示されるように各部の電位が調整されると、一点鎖線で囲まれた消去対象のメモリセルトランジスタＭＴのみのデータが消去され、その他のメモリセルトランジスタＭＴのデータは消去されない。
尚、このようにデータが選択消去される際における選択ワード線ｓＷＬの電位（０Ｖ）は、本実施形態における「第１電位」に該当する。また、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象となるメモリセルトランジスタＭＴのチャンネルの電位（Ｖｅｒａ）は、上記の第１電位よりも高い電位であって、本実施形態における「第２電位」に該当する。更に、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象とならないメモリセルトランジスタＭＴのチャンネルの電位（Ｖｍ）は、第１電位よりも高く、且つ第２電位よりも低い電位であって、本実施形態における「第３電位」に該当する。
本実施形態に係る半導体記憶装置２は、チャンネルの電位よりもワード線ＷＬの電位の方が低くなるような電圧が印加されると、閾値電圧が上昇するような構成のメモリセルトランジスタＭＴを備える構成となっている。また、それぞれのメモリストリングＭＳとソース線ＳＬとの間に配置された第２選択トランジスタＳＴ２や第３選択トランジスタＳＴ３の開閉は、メモリストリングＭＳ毎に個別に切り換えることはできない構成となっている。
このような構成を採用しながらも、本実施形態のシーケンサ４１は、複数のメモリセルトランジスタＭＴのうち、選択ワード線ｓＷＬには繋がっていないメモリセルトランジスタＭＴのデータを残しながら、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴの一部のデータを消去する処理、すなわち、データの選択消去を行うことが可能となっている。
対象となるページのデータを消去するための、１回目の消去動作が上記のように行われた後は、ベリファイ動作が実行される。図１２には、本実施形態のベリファイ動作が行われている際における、各部の電位の例が示されている。
同図に示されるように、ベリファイ動作では、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位がＶｂｌとされる。「Ｖｂｌ」は、各メモリストリングＭＳに電流を流すために必要な電位であって、例えば１Ｖ程度の電位である。
ソース線ＳＬの電位はＶｓｒｃとされる。「Ｖｓｒｃ」は例えば接地電位（０Ｖ）である。また、ゲート線ＳＧＤ０、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位は、いずれもＶＳＧとされる。「ＶＳＧ」は、第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２、及び第３選択トランジスタＳＴ３のそれぞれをオン状態とするために必要な電位である。
一方、ゲート線ＳＧＤ１の電位は接地電位（０Ｖ）とされる。また、同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、消去対象となっていたメモリセルトランジスタＭＴを含まない全てのメモリストリングＭＳは、いずれも、図１２に示されるメモリストリングＭＳ１２、ＭＳ２２と同様に、第１選択トランジスタＳＴ１に繋がるゲート線の電位が０Ｖとされる。
非選択ワード線ｕＷＬの電位はＶｒｅａｄとされる。「Ｖｒｅａｄ」は、記憶されているデータに依らずメモリセルトランジスタＭＴをオン状態とする電位である。選択ワード線ｓＷＬの電位は「Ｖｅｖｆｙ」とされる。「Ｖｅｖｆｙ」は、閾値電圧が“Ｅｒ”レベルとなっているメモリセルトランジスタＭＴをオフ状態とし、それ以外のメモリセルトランジスタＭＴをオン状態とするような電位である。
各部の電位が以上のように調整されている状況において、消去対象となっていたそれぞれのメモリセルトランジスタＭＴでは、ゲート－ソース間にベリファイ電圧Ｖｅｖｆｙが印加される。このため、当該メモリセルトランジスタＭＴにおける閾値電圧が“Ｅｒ”レベルとなっている場合、すなわち、当該メモリセルトランジスタＭＴにおけるデータの消去が正常に行われていた場合には、当該メモリセルトランジスタＭＴはオフ状態となる。一方、当該メモリセルトランジスタＭＴにおける閾値電圧が“Ｅｒ”レベルとなっていない場合、すなわち、当該メモリセルトランジスタＭＴにおけるデータの消去が正常には行われていなかった場合には、当該メモリセルトランジスタＭＴはオン状態となる。
メモリストリングＭＳ１１、ＭＳ２１におけるその他のメモリセルトランジスタＭＴでは、ゲート－ソース間に読み出しパス電圧Ｖｒｅａｄが印加される。これにより、当該メモリセルトランジスタＭＴはいずれもオン状態となる。
メモリセルトランジスタＭＴにおけるデータの消去が正常に行われていた場合には、上記のように当該メモリセルトランジスタＭＴはオフ状態となる。このため、当該メモリセルトランジスタＭＴを含むメモリストリングＭＳでは、ビット線ＢＬとソース線ＳＬとの間で電流は流れない。一方、メモリセルトランジスタＭＴにおけるデータの消去が正常には行われていなかった場合には、上記のように当該メモリセルトランジスタＭＴはオン状態となる。このため、当該メモリセルトランジスタＭＴを含むメモリストリングＭＳでは、全てのメモリセルトランジスタＭＴがオン状態となるので、ビット線ＢＬとソース線ＳＬとの間で電流が流れる。
消去対象となっていたそれぞれのメモリセルトランジスタＭＴは、いずれかのビット線ＢＬに接続されている。制御回路であるシーケンサ４１は、センスアンプ１２０、２２０を介して、各ビット線ＢＬを流れる電流を検知する。シーケンサ４１は、それぞれのビット線ＢＬを流れる電流の大きさに基づいて、それぞれのメモリセルトランジスタＭＴにおけるデータの消去が正常に行われたか否かを判定することができる。
シーケンサ４１は、上記のようなベリファイ動作を行った後に、２回目の消去動作を実行する。２回目の消去動作は、ベリファイ動作により、データの消去が正常には行われなかったと判定されたメモリセルトランジスタＭＴのみを対象として行われる。つまり、前回までの消去動作においてデータの消去が正常に行われていたと判定されたメモリセルトランジスタＭＴについては、再度の消去動作は実行されない。
図１３には、２回目の消去動作が行われている際における、各部の電位の例が示されている。図１３の例は、１回目の消去動作において消去対象となっていた複数のメモリセルトランジスタＭＴのうち、メモリストリングＭＳ２１に含まれるメモリセルトランジスタＭＴにおいてはデータの消去が正常に行われ、メモリストリングＭＳ１１に含まれるメモリセルトランジスタＭＴにおいてはデータの消去が正常には行われなかった場合の例となっている。このため、図１３の例においては、メモリストリングＭＳ１１に含まれるメモリセルトランジスタＭＴが消去対象となり、メモリストリングＭＳ２１に含まれるメモリセルトランジスタＭＴは消去対象から外されている。
消去対象のメモリセルトランジスタＭＴを含むメモリストリングＭＳ１１では、１回目の消去動作時と同様に、これに繋がるビット線ＢＬ１の電位がＶｅｒａとされる。また、同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、今回も消去対象となるメモリセルトランジスタＭＴ（つまり、ベリファイ動作によりフェイルとなったメモリセルトランジスタＭＴ）を含む全てのメモリストリングＭＳについても、図１３のメモリストリングＭＳ１１と同様に、それぞれに繋がるビット線ＢＬの電位がＶｅｒａとされる。
一方、消去対象のメモリセルトランジスタＭＴを含まなくなったメモリストリングＭＳ２１では、これに繋がるビット線ＢＬ２の電位がＶｍとされる。また、同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、消去対象のメモリセルトランジスタＭＴを含まなくなった全てのメモリストリングＭＳ（つまり、ベリファイ動作によりパスとなったメモリセルトランジスタＭＴを含むメモリストリングＭＳ）についても、図１３のメモリストリングＭＳ２１と同様に、それぞれに繋がるビット線ＢＬの電位がＶｍとされる。
ビット線ＢＬ２の電位がＶｍとされたメモリストリングＭＳ２１では、第１選択トランジスタＳＴ１のゲートに０Ｖが印加され、ドレインにＶｍが印加される。また、同じビット線ＢＬ２に繋がるメモリストリングＭＳ２２では、第１選択トランジスタＳＴ１のゲートにＶｍが印加され、ドレインにもＶｍが印加される。この状態では、メモリストリングＭＳ２１、ＭＳ２２のいずれにおいても、第１選択トランジスタＳＴ１ドレイン－ゲート間の電位差が、ＧＩＤＬが生じる程度には大きくならないので、ホールｈ＋は発生しない。
その結果、メモリストリングＭＳ２１、ＭＳ２２では、それぞれのチャンネルの電位がＶｍまで上昇する。つまり、図１１の例におけるメモリストリングＭＳ２２と同じ状態となる。このため、メモリストリングＭＳ２１、ＭＳ２２では、メモリセルトランジスタＭＴに記憶されていたデータは消去されない。
このように、ベリファイ動作でパスとなったメモリセルトランジスタＭＴを含むメモリストリングＭＳは、次の消去動作時において、当該メモリストリングＭＳに繋がるビット線ＢＬの電位がＶｍとされることで、消去対象から外される。
このような方法で、消去動作及びベリファイ動作が繰り返された場合には、データの消去が正常に行われたメモリセルトランジスタＭＴに対し、その後も引き続き消去動作が繰り返し実行されてしまうことが防止される。このため、図９を参照しながら説明したような、一部の閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなってしまう現象を確実に防止することができる。
図１４には、各部の電位を図１３に示される状態とするための、タイムチャートの一例が示されている。図１４の「ｓＷＬ」は、選択ワード線ｓＷＬの電位の時間変化の例であり、「ｕＷＬ」は、非選択ワード線ｕＷＬの電位の時間変化の例である。「ＳＧＤ０」は、ゲート線ＳＧＤ０の電位の時間変化の例であり、「ＳＧＤ１」は、ゲート線ＳＧＤ１の電位の時間変化の例である。「ＳＧＳ」は、ゲート線ＳＧＳの電位の時間変化の例であり、「ＳＧＳＢ」は、ゲート線ＳＧＳＢの電位の時間変化の例である。「ＳＬ」は、ソース線ＳＬの電位の時間変化の例であり、「ＢＬ１」は、ビット線ＢＬ１の電位の時間変化の例であり、「ＢＬ２」は、ビット線ＢＬ２の電位の時間変化の例である。
図１４の「ｃｈ＿ＭＳ１１」は、メモリストリングＭＳ１１のチャンネル（半導体膜３３０）における電位の時間変化の例である。同様に、「ｃｈ＿ＭＳ１２」は、メモリストリングＭＳ１２のチャンネルにおける電位の時間変化の例であり、「ｃｈ＿ＭＳ２１」は、メモリストリングＭＳ２１のチャンネルにおける電位の時間変化の例であり、「ｃｈ＿ＭＳ２２」は、メモリストリングＭＳ２２のチャンネルにおける電位の時間変化の例である。
消去動作が開始される時刻ｔ１よりも前の期間において、シーケンサ４１は、各ビット線ＢＬや各ワード線ＷＬ、及びソース線ＳＬの電位をそれぞれ０Ｖとしておく。時刻ｔ１において、シーケンサ４１は、ゲート線ＳＧＤ０、ゲート線ＳＧＤ１、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位を、Ｖｔｈに切り換える。「Ｖｔｈ」は、それぞれのトランジスタをオン状態に切り換えるための電位である。これにより、ブロックＢＬＫに含まれる全てのメモリストリングＭＳにおいて、第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２、及び第３選択トランジスタＳＴ３のそれぞれがオン状態となる。また、メモリストリングＭＳ１１、ＭＳ１２、ＭＳ２１、ＭＳ２２における各チャンネルの電位は、いずれも０Ｖとなる。
その後の時刻ｔ２において、シーケンサ４１は、ゲート線ＳＧＤ０及びゲート線ＳＧＤ１の電位を０Ｖに切り換えると共に、ゲート線ＳＧＳ、ゲート線ＳＧＳＢ、及びソース線ＳＬのそれぞれの電位をＶｅｒａに切り換える。更に、シーケンサ４１は、各ビット線ＢＬの電位をＶｍに切り換える。
時刻ｔ２以降においては、第１選択トランジスタＳＴ１、第２選択トランジスタＳＴ２、及び第３選択トランジスタＳＴ３のそれぞれがオフ状態となる。このため、それぞれのメモリストリングＭＳのチャンネルは、いずれもフローティングの状態となる。
この状態で、シーケンサ４１は、非選択ワード線ｕＷＬの電位をＶｍまで上昇させる。これに伴い、それぞれのメモリストリングＭＳのチャンネルは、容量カップリングによりＶｍまで上昇する。一方、選択ワード線ｓＷＬの電位は、時刻ｔ２以降においても０Ｖに維持される。このように、シーケンサ４１は、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象とならないメモリセルトランジスタＭＴのチャンネル（ｃｈ＿ＭＳ１２、ｃｈ＿ＭＳ２１、ｃｈ＿ＭＳ２２）をフローティングの状態としてから、選択ワード線ｓＷＬ以外のワード線ＷＬ（具体的には、非選択ワード線ｕＷＬ）の電位を所定の第４電位まで上昇させることで、当該チャンネルの電位をＶｍ（第３電位）まで上昇させる。上記の「第４電位」としては、本実施形態ではＶｍが用いられる。
その後の時刻ｔ３において、シーケンサ４１は、消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳにおいて、第１選択トランジスタＳＴ１のゲートに繋がるゲート線ＳＧＤの電位をＶｍまで上昇させる。これにより、ゲート線ＳＧＤ１の電位はＶｍまで上昇する。
これと同時に、シーケンサ４１は、消去対象のメモリストリングＭＳを含むメモリストリングＭＳに繋がるビット線ＢＬ、の電位をＶｅｒａまで上昇させる。これにより、ビット線ＢＬ１の電位はＶｅｒａまで上昇する。
消去対象のメモリセルトランジスタＭＴを含むメモリストリングＭＳでは、先に述べたように、第１選択トランジスタＳＴ１においてホールｈ＋が発生する。このため、当該メモリストリングＭＳにおけるチャンネルの電位（図１４の例ではｃｈ＿ＭＳ１１）は、時刻ｔ３以降においてＶｅｒａまで上昇する。
一方、消去対象のメモリストリングＭＳを含まないメモリストリングＭＳでは、先に述べたように、第１選択トランジスタＳＴ１においてホールｈ＋が発生しない。このため、当該メモリストリングＭＳにおけるチャンネルの電位（図１４の例ではｃｈ＿ＭＳ１２、ｃｈ＿ＭＳ２１、ｃｈ＿ＭＳ２２）は、時刻ｔ３以降においてもＶｍのままとなる。
以上のような処理が行われることで、消去動作が行われる際における各部の電位は、図１３に示されるような分布となる。この状態は、消去動作が終了する時刻ｔ４まで維持される。時刻ｔ４においては、選択ワード線ｓＷＬ等の各部の電位がいずれも０Ｖとされる。
尚、１回目の消去動作が行われる際には、ビット線ＢＬ２の電位を、ビット線ＢＬ１の電位と同様に変化させることで、図１１に示されるような電位分布とすることができる。
図１５を参照しながら、選択消去のために実行される処理の流れについて説明する。図１５に示される一連の処理は、メモリコントローラ１から消去コマンドが入力される度に、制御回路であるシーケンサ４１により実行されるものである。
当該処理の最初のステップであるＳ０１では、メモリコントローラ１からの消去コマンドが、半導体記憶装置２のインターフェイス回路２０に入力される。消去コマンドは、半導体記憶装置２における特定のページを消去するためのコマンドである。インターフェイス回路２０には、消去コマンドと共に、消去対象を特定するためのアドレスも入力される。アドレスには、ｗｌ、ｓｔｒ、ｂｌｋ、ｐｌａｎｅからなる各種信号が含まれる。「ｗｌ」は、選択ワード線ｓＷＬを特定するための信号である。「ｓｔｒ」は、対象となるメモリストリングＭＳを特定するための信号である。「ｂｌｋ」は、対象となるブロックＢＬＫを特定するための信号である。「ｐｌａｎｅ」は、対象となるプレーン（ＰＬ１，ＰＬ２）を特定するための信号である。当該アドレスにより指定される複数のメモリセルトランジスタＭＴからなるグループのことを、以下では「消去対象グループ」とも称する。
Ｓ０１に続くステップであるＳ０２では、Ｓ０１で指定されたページを消去対象として、消去動作が実行される。Ｓ０２の消去動作が最初に実行される際には、図１１を参照しながら説明した方法と同様の方法により、消去対象グループに属する全てのメモリセルトランジスタＭＴを対象として、消去動作が実行される。具体的には、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位をＶｅｒａとした上で、消去動作が実行される。
Ｓ０２に続くステップであるＳ０３では、Ｓ０１で指定されたページを対象にベリファイ動作が実行される。ここでは、図１２を参照しながら説明した方法と同様の方法により、消去対象グループに属する各メモリセルトランジスタＭＴの閾値電圧が、ベリファイ電圧Ｖｅｖｆｙよりも大きくなっているか否かが判定される。
Ｓ０３に続くステップであるＳ０４では、Ｓ０３のベリファイ動作においてフェイルと判定されたメモリセルトランジスタＭＴの数、すなわち、閾値電圧がベリファイ電圧Ｖｅｖｆｙよりも小さくなっていると判定されたメモリセルトランジスタＭＴの数が、所定の基準値よりも小さいか否かが判定される。「基準値」とは、消去動作が正常に行われなかったとしても半導体記憶装置２の動作に問題が生じないような、メモリセルトランジスタＭＴの数の上限値として、予め設定された値である。Ｓ０３のベリファイ動作においてフェイルと判定されたメモリセルトランジスタＭＴの数が、基準値を下回っていた場合には、図１５に示される一連の処理を終了する。この場合、Ｓ０１のコマンドに応じたページを消去するための一連の処理が終了する。
Ｓ０３のベリファイ動作においてフェイルと判定されたメモリセルトランジスタＭＴの数が、基準値以上となっていた場合には、Ｓ０５に移行する。Ｓ０５では、Ｓ０３のベリファイ動作においてパスと判定されたメモリセルトランジスタＭＴを、次の消去動作における消去対象から除外する処理が行われる。その後、Ｓ０２以降の処理が再度実行される。
Ｓ０２の消去動作が再度実行される際には、消去対象から除外されたメモリセルトランジスタＭＴを含むメモリストリングＭＳでは、図１３の例におけるメモリストリングＭＳ２１と同様に、当該メモリストリングＭＳに繋がるビット線ＢＬの電位がＶｅｒａではなくＶｍとされる。このため、消去対象から除外されたメモリセルトランジスタＭＴのゲート－チャンネル間には、－Ｖｅｒａのような大きな電圧は印加されない。－Ｖｅｒａのような大きな電圧は、引き続き消去対象となっているメモリセルトランジスタＭＴのゲート－チャンネル間にのみ印加される。
Ｓ０２の消去動作、及びＳ０３のベリファイ動作は、ベリファイ動作においてフェイルと判定されたメモリセルトランジスタＭＴの数が基準値を下回るまで、繰り返し実行されることとなる。
以上のように、制御回路であるシーケンサ４１は、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象グループに属するメモリセルトランジスタＭＴのデータを消去する消去動作と、消去動作の結果を検証するベリファイ動作と、を繰り返すものとなっている。消去対象グループに属するメモリセルトランジスタＭＴのうち、ベリファイ動作において、データが消去されたと判定されたものは、次の消去動作においてデータの消去対象から外される。これにより、一部のメモリセルトランジスタＭＴにおいて、消去後の閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなってしまう現象を防止することができる。
本実施形態では、Ｓ０１で指定されたページを対象として選択消去が行われる。つまり、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、単一のストリングユニットＳＵに属するもののみが、上記の消去対象グループとされる。
選択消去を行う際に、制御回路であるシーケンサ４１は、選択ワード線ｓＷＬの電位を０Ｖ（第１電位）とし、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象となるメモリセルトランジスタＭＴのチャンネルの電位を、第１電位よりも高いＶｅｒａ（第２電位）とし、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象とならないメモリセルトランジスタＭＴのチャンネルの電位を、第１電位よりも高く、且つ第２電位よりも低いＶｍ（第３電位）とする。このように各部の電位を調整することで、消去対象となっているセルのみを対象として消去動作を行うことができる。
第２実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図１６には、本実施形態の半導体記憶装置２において消去動作が行われているときの各部の電位が、図１３と同様の方法により示されている。図１６と図１３とを対比すると明らかなように、本実施形態では、消去動作の際のゲート線ＳＧＳＢにはＶｅｒａではなくＶｍが印加されており、ソース線ＳＬにもＶｅｒａではなくＶｍが印加されている。尚、図１６は、図１３と同様に２回目以降における消去動作時の状態が示されているのであるが、１回目における消去動作時でも上記と同様に、ゲート線ＳＧＳＢにはＶｍが印加され、ソース線ＳＬにもＶｍが印加される。
図１７には、このような電位分布とするためのタイムチャートが、図１４と同様の方法により示されている。図１７と図１４とを対比すると明らかなように、本実施形態では、時刻ｔ２において、ゲート線ＳＧＳＢの電位がＶｔｈからＶｍに引き上げられ、ソース線ＳＬの電位もＶｔｈからＶｍに引き上げられる。その他は第１実施形態（図１４）と同じである。
消去動作時において、図１６のような電位分布とすることの利点について説明する。先に述べたように、消去動作時においては、消去の対象外となるメモリストリングＭＳ１２、ＭＳ２１、ＭＳ２２のチャンネルの電位がＶｍまで引き上げられる。
このとき、当該チャンネルにキャリアとしての電子が存在していた場合には、当該電子は第２選択トランジスタＳＴ２を通過して、ソース線ＳＬ側へと移動することができる。仮に、第１実施形態と同様に、ゲート線ＳＧＳＢ及びソース線ＳＬの両方にＶｅｒａが印加されていた場合には、当該電子の移動は第３選択トランジスタＳＴ３によっては妨げられない。このため、メモリストリングＭＳ１２等のチャンネルの電子はソース線ＳＬへと抜けてしまい、当該チャンネルの電位はＶｅｒａの近くまで上昇してしまう可能性がある。その結果、選択ワード線ｓＷＬに繋がるメモリセルトランジスタＭＴは、消去対象にはなっていないにも拘らず、誤ってデータが消去されてしまう可能性がある。
それに対し、本実施形態では、ゲート線ＳＧＳＢ及びソース線ＳＬの両方にＶｍが印加されている。このため、第２選択トランジスタＳＴ２を通過するような電子が存在したとしても、当該電子のソース線ＳＬへの移動は、第３選択トランジスタＳＴ３によって妨げられる。この場合、消去の対象外となっているメモリストリングＭＳ１２等の電位はＶｍに維持されるので、上記のような誤消去は確実に防止される。
以上のように、本実施形態のシーケンサ４１は、選択消去を行う際に、ゲート線ＳＧＳ（第２ゲート線）の電位をＶｅｒａ（第２電位）とし、ゲート線ＳＧＳＢ（第３ゲート線）の電位をＶｍ（第３電位）とする。これにより、消去対象ではないメモリセルトランジスタＭＴのデータが誤消去されてしまうことを防止することができる。
第３実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図１８には、本実施形態の半導体記憶装置２において消去動作が行われているときの各部の電位が、図１３と同様の方法により示されている。図１８と図１３とを対比すると明らかなように、本実施形態では、消去の対象外となるメモリストリングＭＳ１２、ＭＳ２１、ＭＳ２２のチャンネルの電位が、Ｖｍよりも低い「Ｖｍ－α」となっている。
図１９には、このような電位分布とするためのタイムチャートが、図１４と同様の方法により示されている。図１９に示されるように、本実施形態において、制御回路であるシーケンサ４１は、時刻ｔ１において、ソース線ＳＬ、及び全てのビット線ＢＬの電位を、接地電位よりも低い「－α」まで低下させる。このとき、ゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳ、ＳＧＳＢの電位はいずれも０Ｖのままである。しかしながら、第１選択トランジスタＳＴ１及び第２選択トランジスタＳＴ２は、ビット線ＢＬ等の電位が上記のように－αまで低下したことに伴って、電子の移動を妨げないオン状態となる。このため、それぞれのメモリストリングＭＳのチャンネルの電位も、ビット線ＢＬやソース線ＳＬの電位と共に－αまで低下する。
時刻ｔ２において、シーケンサ４１は、第１実施形態と同様に非選択ワード線ｕＷＬの電位をＶｍまで上昇させる。それぞれのメモリストリングＭＳのチャンネルは、容量カップリングによりＶｍだけ上昇する。ただし、本実施形態では、予め各チャンネルの電位が－αまで低下していたので、時刻ｔ３における電位はＶｍとはならず、Ｖｍ－αまでしか上昇しない。
その後、シーケンサ４１は、時刻ｔ４においてビット線ＢＬの電位をＶｅｒａまで上昇させる。これにより、図１８に示される電位分布が実現される。
図１３に示される第１実施形態の電位分布においては、消去対象のメモリセルトランジスタＭＴを含むメモリストリングＭＳ１１のうち、非選択ワード線ｕＷＬに繋がっているメモリセルトランジスタＭＴのゲート－チャンネル間には、Ｖｍ－Ｖｅｒａの電圧が印加される。
半導体記憶装置２が備える複数のメモリセルトランジスタＭＴのうちの任意の１つに着目した場合には、図１３に示される方法でページ単位の選択消去が繰り返されると、当該メモリセルトランジスタＭＴには、上記のようなＶｍ－Ｖｅｒａの電圧が印加される回数が非常に多くなる。仮に、メモリセルトランジスタＭＴが、消去ディスターブに弱い特性（つまり、閾値電圧が高くなる方に変化しやすい特性）を有している場合には、Ｖｍを高めの電位に設定することで、「Ｖｍ－Ｖｅｒａ」を小さくすることが望ましい。ただし、Ｖｍを高めの電位に設定した場合には、消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳ１２等のチャンネルの電位（ｃｈ＿ＭＳ１２等）であるＶｍも高くなってしまう。このため、選択ワード線ｓＷＬに繋がるメモリセルトランジスタＭＴのうち、消去対象グループに属しないもののデータも、誤って消去されてしまう可能性が生じてしまう。
そこで、本実施形態では、消去動作において図１８に示されるような電位分布を実現することとしている。当該電位分布では、消去対象のメモリセルトランジスタＭＴを含まないメモリストリングＭＳ１２等のチャンネルの電位（ｃｈ＿ＭＳ１２等）は、上記のように、ＶｍではなくＶｍ－αまでしか上昇しない。このため、Ｖｍを高めの電位に設定することで、「Ｖｍ－Ｖｅｒａ」を小さくした場合であっても、メモリストリングＭＳ１２等のチャンネルの電位（ｃｈ＿ＭＳ１２等）が高くなり過ぎてしまうことは無い。その結果、選択ワード線ｓＷＬに繋がるメモリセルトランジスタＭＴのうち、消去対象グループに属しないもののデータが、誤って消去されてしまうことが防止される。
尚、メモリストリングＭＳ１２等のうち、非選択ワード線ｕＷＬに繋がるメモリセルトランジスタＭＴにおいては、ゲート－チャンネル間に印加される電圧が、第１実施形態の０Ｖ（＝Ｖｍ－Ｖｍ）から、本実施形態ではα（＝Ｖｍ－（Ｖｍ－α））まで上昇している。このため、αが大きくなり過ぎてしまった場合には、一部のメモリセルトランジスタＭＴにおいて閾値電圧が低下し、図９の“Ｐｒ”レベルとなってしまう可能性がある。つまり、データの書き込みが誤って行われてしまう可能性がある。
これを防止するために、αは、データの書き込みが誤って行われしまわない程度の大きさとすることが好ましい。本実施形態のような電位分布を用いた消去動作は、消去ディスターブに弱く（つまり、閾値電圧が高くなる方に変化しやすく）、且つ、書き込みディスターブには強い（つまり、閾値電圧が低くなる方には変化しにくい）特性をメモリセルトランジスタが有している場合において、採用することが好ましい。
本実施形態のシーケンサ４１は、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴのうち、消去対象とならないメモリセルトランジスタＭＴのチャンネル（ｃｈ＿ＭＳ１２、ｃｈ＿ＭＳ２１、ｃｈ＿ＭＳ２２）をフローティングの状態としてから、選択ワード線ｓＷＬ以外のワード線ＷＬ（具体的には、非選択ワード線ｕＷＬ）の電位をＶｍまで上昇させることで、当該チャンネルの電位をＶｍ－αまで上昇させる。「Ｖｍ－α」は、本実施形態における「第３電位」に該当する。また、「Ｖｍ」は、本実施形態における「第４電位」に該当する。
このとき、シーケンサ４１は、消去対象とならないメモリセルトランジスタＭＴのチャンネル（ｃｈ＿ＭＳ１２、ｃｈ＿ＭＳ２１、ｃｈ＿ＭＳ２２）のそれぞれを、予め所定電位（－α）だけ低下させてから、時刻ｔ２以降において選択消去を実行している。このため、本実施形態では、第４電位（Ｖｍ）の方が第３電位（Ｖｍ－α）よりも高い電位となる。以上のような方法により、図１８に示されるような電位分布を容易に実現することができる。
尚、この第３実施形態においても、第２実施形態と同様に、ゲート線ＳＧＳＢ及びソース線ＳＬのそれぞれを第３電位（Ｖｍ－α）としながら、消去動作を行うこととしてもよい。
第４実施形態について説明する。以下では、第１実施形態と異なる点について主に説明し、第１実施形態と共通する点については適宜説明を省略する。
図２０には、本実施形態の半導体記憶装置２において１回目の消去動作が行われているときの各部の電位が、図１３と同様の方法により示されている。本実施形態では、データの消去がページ単位で行われるのではなく、レイヤー単位で行われる。すなわち、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴの全てが、データ消去の対象とされる。換言すれば、選択ワード線ｓＷＬに繋がっている複数のメモリセルトランジスタＭＴの全てを消去対象グループとした上で、消去動作が行われる。
図２０においては、データ消去の対象となるメモリセルトランジスタＭＴが一点鎖線で囲まれている。１回目の消去動作においてデータ消去の対象とされるのは、消去対象グループに含まれる全てのメモリセルトランジスタＭＴ、すなわち、選択ワード線ｓＷＬに繋がる全てのメモリセルトランジスタＭＴである。
図２０に示されるように、本実施形態のようなレイヤー単位のデータ消去が実行される際にも、消去対象のメモリセルトランジスタＭＴに繋がる全てのビット線ＢＬの電位がＶｅｒａとされる。最初の消去動作では、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位がＶｅｒａとされる。
また、ソース線ＳＬ、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位も、ビット線ＢＬの電位と同様にＶｅｒａとされる。更に、選択ワード線ｓＷＬの電位は０Ｖ（接地電位Ｖｓｓ）とされ、非選択ワード線ｕＷＬの電位はＶｍとされる。
ゲート線ＳＧＤ０、ＳＧＤ１の電位は、いずれも０Ｖとされる。これにより、ブロックＢＬＫに含まれる全てのメモリストリングＭＳにおいて、第１選択トランジスタＳＴ１では、ドレイン－ゲート間の電位差が大きくなることに伴って、ＧＩＤＬによるホールｈ＋が発生する。
このとき、ソース線ＳＬ、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位はＶｅｒａとなっているので、上記のように第１選択トランジスタＳＴ１で発生したホールｈ＋は、第２選択トランジスタＳＴ２を通過することができない。このため、当該ホールｈ＋によって、全てのメモリストリングＭＳのチャンネル（半導体膜３３０）の電位はＶｅｒａまで上昇する。
各部の電位が以上のように調整されている状況において、消去対象のメモリセルトランジスタＭＴ、すなわち、選択ワード線ｓＷＬに繋がっているメモリセルトランジスタＭＴでは、ゲート－チャンネル間に－Ｖｅｒａ（＝０－Ｖｅｒａ）の電圧が印加されることにより、閾値電圧が図９の“Ｅｒ”レベルに変化する。つまり、当該メモリセルトランジスタＭＴに記憶されていたデータが消去される。
その他のメモリセルトランジスタＭＴ、すなわち、非選択ワード線ｕＷＬに繋がっているメモリセルトランジスタＭＴでは、ゲート－チャンネル間に印加される電圧はＶｍ－Ｖｅｒａ程度となる。当該電圧は、－Ｖｅｒａに比べてその絶対値が小さいので、メモリセルトランジスタＭＴの閾値電圧は変化しない。つまり、メモリセルトランジスタＭＴに記憶されていたデータは消去されない。
このように、図２０に示されるように各部の電位が調整されると、一点鎖線で囲まれた消去対象のメモリセルトランジスタＭＴのみのデータが消去され、その他のメモリセルトランジスタＭＴのデータは消去されない。
対象となるレイヤーのデータを消去するための、１回目の消去動作が上記のように行われた後は、ベリファイ動作が実行される。図２１には、本実施形態のベリファイ動作が行われている際における、各部の電位の例が示されている。
同図に示されるように、本実施形態のベリファイ動作でも第１実施形態と同様に、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位がＶｂｌとされる。また、ソース線ＳＬの電位はＶｓｒｃとされる。ゲート線ＳＧＤ０、ゲート線ＳＧＳ、及びゲート線ＳＧＳＢのそれぞれの電位は、いずれもＶＳＧとされる。
本実施形態では、ゲート線ＳＧＤ０と同様にゲート線ＳＧＤ１の電位もＶＳＧとされる。ブロックＢＬＫに含まれる複数のメモリストリングＭＳでは、図２１に示される各メモリストリングＭＳと同様に、第１選択トランジスタＳＴ１のゲートの電位がＶＳＧとされる。
本実施形態でも、非選択ワード線ｕＷＬの電位はＶｒｅａｄとされ、選択ワード線ｓＷＬの電位は「Ｖｅｖｆｙ」とされる。
各部の電位が以上のように調整されている状況において、消去対象となっていたそれぞれのメモリセルトランジスタＭＴでは、ゲート－ソース間にベリファイ電圧Ｖｅｖｆｙが印加される。このため、当該メモリセルトランジスタＭＴにおける閾値電圧が“Ｅｒ”レベルとなっている場合、すなわち、当該メモリセルトランジスタＭＴにおけるデータの消去が正常に行われていた場合には、当該メモリセルトランジスタＭＴはオフ状態となる。一方、当該メモリセルトランジスタＭＴにおける閾値電圧が“Ｅｒ”レベルとなっていない場合、すなわち、当該メモリセルトランジスタＭＴにおけるデータの消去が正常には行われていなかった場合には、当該メモリセルトランジスタＭＴはオン状態となる。
各メモリストリングＭＳにおけるその他のメモリセルトランジスタＭＴでは、ゲート－ソース間に読み出しパス電圧Ｖｒｅａｄが印加される。これにより、当該メモリセルトランジスタＭＴはいずれもオン状態となる。
メモリセルトランジスタＭＴにおけるデータの消去が正常に行われていた場合には、上記のように当該メモリセルトランジスタＭＴはオフ状態となる。このため、当該メモリセルトランジスタＭＴを含むメモリストリングＭＳでは、ビット線ＢＬとソース線ＳＬとの間で電流は流れない。一方、メモリセルトランジスタＭＴにおけるデータの消去が正常には行われていなかった場合には、上記のように当該メモリセルトランジスタＭＴはオン状態となる。このため、当該メモリセルトランジスタＭＴを含むメモリストリングＭＳでは、全てのメモリセルトランジスタＭＴがオン状態となるので、ビット線ＢＬとソース線ＳＬとの間で電流が流れる。
消去対象となっていたそれぞれのメモリセルトランジスタＭＴは、いずれかのビット線ＢＬに接続されている。制御回路であるシーケンサ４１は、センスアンプ１２０、２２０を介して、各ビット線ＢＬを流れる電流を検知する。シーケンサ４１は、それぞれのビット線ＢＬを流れる電流の大きさに基づいて、それぞれのメモリセルトランジスタＭＴにおけるデータの消去が正常に行われたか否かを判定することができる。
例えば、図２１の例において、ビット線ＢＬ２で電流が流れた場合には、シーケンサ４１は、当該ビット線ＢＬ２に繋がるメモリストリングＭＳ２１、ＭＳ２２等のいずれかにおいて、データの消去が正常には行われなかったと判定することができる。また、例えば、ビット線ＢＬ１で電流が流れなかった場合には、シーケンサ４１は、当該ビット線ＢＬ１に繋がるメモリストリングＭＳ１１等の全てにおいて、データの消去が正常に行われたと判定することができる。
ただし、シーケンサ４１は、例えばビット線ＢＬ２に電流が流れた場合において、当該ビット線ＢＬ２に繋がるメモリストリングＭＳのうち、いずれのメモリストリングＭＳにおいてベリファイがフェイルとなったのかまでは判定することができない。ベリファイ動作において電流が流れたビット線ＢＬ、すなわち、これに繋がるメモリセルトランジスタＭＴの何れかにおいてデータの消去が正常には行われなかったビット線ＢＬのことを、以下では「“フェイル”ビット線」とも称する。また、ベリファイ動作において電流が流れなかったビット線ＢＬ、すなわち、これに繋がるメモリセルトランジスタＭＴの全てにおいてデータの消去が正常に行われたビット線ＢＬのことを、以下では「“パス”ビット線」とも称する。
シーケンサ４１は、上記のようなベリファイ動作を行った後に、２回目の消去動作を実行する。２回目の消去動作は、ベリファイ動作により、データの消去が正常には行われなかったと判定されたメモリセルトランジスタＭＴのみを対象として行われる。具体的には、“フェイル”ビット線に繋がっているメモリセルトランジスタＭＴのみを対象として、２回目の消去動作が行われる。“パス”ビット線に繋がっているメモリセルトランジスタＭＴは、２回目の消去動作の対象からは外される。
図２２には、２回目の消去動作が行われている際における、各部の電位の例が示されている。図２２の例は、１回目の消去動作に続き行われたベリファイ動作において、ビット線ＢＬ１が“フェイル”ビット線と判定され、ビット線ＢＬ２が“パス”ビット線と判定された場合の例となっている。このため、図２２の例においては、ビット線ＢＬ１に繋がっているメモリセルトランジスタＭＴが消去対象となり、ビット線ＢＬ２に繋がっているメモリセルトランジスタＭＴは消去対象から外されている。
“フェイル”ビット線であるビット線ＢＬ１に繋がっているメモリストリングＭＳ１１、ＭＳ１２では、１回目の消去動作時と同様に、これらに繋がるビット線ＢＬ１の電位がＶｅｒａとされる。また、同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、“フェイル”ビット線と判定されたその他のビット線ＢＬに繋がっている全てのメモリストリングＭＳについても、図２２のメモリストリングＭＳ１１、ＭＳ１２と同様に、それぞれに繋がるビット線ＢＬの電位がＶｅｒａとされる。
“パス”ビット線であるビット線ＢＬ２に繋がっているメモリストリングＭＳ２１、ＭＳ２２では、これらに繋がるビット線ＢＬ２の電位がＶｍとされる。また、同一のブロックＢＬＫに含まれる複数のメモリストリングＭＳのうち、“パス”ビット線に繋がっている全てのメモリストリングＭＳについても、図２２のメモリストリングＭＳ２１、ＭＳ２２と同様に、それぞれに繋がるビット線ＢＬの電位がＶｍとされる。
“パス”ビット線であるビット線ＢＬ２に繋がっているメモリストリングＭＳ２１、ＭＳ２２では、第１選択トランジスタＳＴ１のゲートに０Ｖが印加され、ドレインにＶｍが印加される。この状態では、メモリストリングＭＳ２１、ＭＳ２２のいずれにおいても、第１選択トランジスタＳＴ１ドレイン－ゲート間の電位差が、ＧＩＤＬが生じる程度には大きくならないので、ホールｈ＋は発生しない。
その結果、メモリストリングＭＳ２１、ＭＳ２２では、それぞれのチャンネルの電位がＶｍまで上昇する。つまり、図１１の例におけるメモリストリングＭＳ２２と同様の状態となる。このため、メモリストリングＭＳ２１、ＭＳ２２では、メモリセルトランジスタＭＴに対し、追加の消去は行われない。
このように、“パス”ビット線に繋がっているメモリストリングＭＳは、次の消去動作時において、“パス”ビット線の電位がＶｍとされることで消去対象から外される。
このような方法で、消去動作及びベリファイ動作が繰り返された場合には、“パス”ビット線に繋がるメモリセルトランジスタＭＴに対し、その後も引き続き消去動作が繰り返し実行されてしまうことが防止される。このため、図９を参照しながら説明したような、一部の閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなってしまう現象を抑制することができる。
尚、“フェイル”ビット線に繋がるメモリセルトランジスタＭＴの中には、データの消去が正常に行われたメモリセルトランジスタＭＴも含まれ得る。このようなメモリセルトランジスタＭＴには、データの消去が正常に行われた後も、消去動作が繰り返し実行されてしまう可能性はある。しかしながら、同じレイヤーに属するメモリセルトランジスタＭＴ（つまり、同じ選択ワード線ｓＷＬに繋がっているメモリセルトランジスタＭＴ）においては、その特性のバラつきは比較的小さいと考えられるので、上記のように消去動作が繰り返されてしまう回数は、数回程度に収まる可能性が高い。このため、図９を参照しながら説明したような、一部の閾値電圧が読み出しパス電圧Ｖｒｅａｄよりも大きくなってしまう現象は、本実施形態でも防止することができる。
図２３には、各部の電位を図２２に示される状態とするための、タイムチャートの一例が、図１４と同様の方法により示されている。尚、図２３に示される各部の電位変化のうち、時刻ｔ３までの期間における各部の電位変化は、いずれも、図１４に示される第１実施形態と同じである。
本実施形態では、シーケンサ４１は、時刻ｔ３以降においてもゲート線ＳＧＤ１の電位を０Ｖのままとする。
時刻ｔ３において、シーケンサ４１は、“フェイル”ビット線であるビット線ＢＬ１の電位をＶｅｒａまで上昇させる。同一のブロックＢＬＫに含まれる、その他の“フェイル”ビット線の電位も同様である。一方、“パス”ビット線であるビット線ＢＬ２の電位は、時刻ｔ３以降においてもＶｍに維持される。同一のブロックＢＬＫに含まれる、その他の“パス”ビット線の電位も同様である。
“フェイル”ビット線に繋がるメモリストリングＭＳでは、先に述べたように、第１選択トランジスタＳＴ１においてホールｈ＋が発生する。このため、当該メモリストリングＭＳにおけるチャンネルの電位（図２３の例ではｃｈ＿ＭＳ１１、ｃｈ＿ＭＳ１２）は、時刻ｔ３以降においてＶｅｒａまで上昇する。
一方、“パス”ビット線に繋がるメモリストリングＭＳでは、先に述べたように、第１選択トランジスタＳＴ１においてホールｈ＋が発生しない。このため、当該メモリストリングＭＳにおけるチャンネルの電位（図２３の例ではｃｈ＿ＭＳ２１、ｃｈ＿ＭＳ２２）は、時刻ｔ３以降においてもＶｍのままとなる。
以上のような処理が行われることで、消去動作が行われる際における各部の電位は、図２２に示されるような分布となる。この状態は、消去動作が終了する時刻ｔ４まで維持される。時刻ｔ４においては、選択ワード線ｓＷＬ等の各部の電位がいずれも０Ｖとされる。
尚、１回目の消去動作が行われる際には、ビット線ＢＬ２の電位を、ビット線ＢＬ１の電位と同様に変化させることで、図２０に示されるような電位分布とすることができる。
図２４を参照しながら、選択消去のために実行される処理の流れについて説明する。図２４に示される一連の処理は、図１５に示される一連の処理に替えて、本実施形態のシーケンサ４１により実行されるものである。
当該処理の最初のステップであるＳ１１では、メモリコントローラ１からの消去コマンドが、半導体記憶装置２のインターフェイス回路２０に入力される。消去コマンドは、半導体記憶装置２における特定のレイヤーを消去するためのコマンドである。インターフェイス回路２０には、消去コマンドと共に、消去対象を特定するためのアドレスも入力される。アドレスには、ｗｌ、ｂｌｋ、ｐｌａｎｅからなる各種信号が含まれる。
Ｓ１１に続くステップであるＳ１２では、Ｓ１１で指定されたレイヤーを消去対象として、消去動作が実行される。Ｓ１２の消去動作が最初に実行される際には、図２０を参照しながら説明した方法と同様の方法により、消去対象グループに属する全てのメモリセルトランジスタＭＴを対象として、消去動作が実行される。具体的には、ブロックＢＬＫに含まれる全てのビット線ＢＬの電位をＶｅｒａとした上で、消去動作が実行される。
Ｓ１２に続くステップであるＳ１３では、Ｓ１１で指定されたページを対象にベリファイ動作が実行される。ここでは、図２１を参照しながら説明した方法と同様の方法により、消去対象グループに属する各メモリセルトランジスタＭＴの閾値電圧が、ベリファイ電圧Ｖｅｖｆｙよりも大きくなっているか否かが判定される。具体的には、それぞれのビット線ＢＬが、“パス”ビット線及び“フェイル”ビット線のいずれであるかが判定される。
Ｓ１３に続くステップであるＳ１４では、Ｓ１３のベリファイ動作において“フェイル”ビット線であると判定されたビット線ＢＬの数が、所定の基準値よりも小さいか否かが判定される。ここでいう「基準値」とは、半導体記憶装置２の動作に問題が生じないような、“フェイル”ビット線の数の上限値として、予め設定された値である。Ｓ１３のベリファイ動作において“フェイル”ビット線と判定されたビット線ＢＬの数が、基準値を下回っていた場合には、図２４に示される一連の処理を終了する。この場合、Ｓ１１のコマンドに応じたレイヤーを消去するための一連の処理が終了する。
Ｓ１３のベリファイ動作において“フェイル”ビット線と判定されたビット線ＢＬの数が、基準値以上となっていた場合には、Ｓ１５に移行する。Ｓ１５では、Ｓ１３のベリファイ動作において“パス”ビット線と判定されたビット線ＢＬに繋がるメモリセルトランジスタＭＴを、次の消去動作における消去対象から除外する処理が行われる。その後、Ｓ１２以降の処理が再度実行される。
Ｓ１２の消去動作が再度実行される際には、消去対象から除外されたメモリセルトランジスタＭＴを含むメモリストリングＭＳでは、図２２の例におけるメモリストリングＭＳ２１、ＭＳ２２と同様に、当該メモリストリングＭＳに繋がるビット線ＢＬ（つまり“パス”ビット線）の電位がＶｅｒａではなくＶｍとされる。このため、消去対象から除外されたメモリセルトランジスタＭＴのゲート－チャンネル間には、－Ｖｅｒａのような大きな電圧は印加されない。－Ｖｅｒａのような大きな電圧は、引き続き消去対象となっているメモリセルトランジスタＭＴのゲート－チャンネル間にのみ印加される。
Ｓ１２の消去動作、及びＳ１３のベリファイ動作は、ベリファイ動作において“フェイル”ビット線と判定されたビット線ＢＬの数が基準値を下回るまで、繰り返し実行されることとなる。
尚、この第４実施形態においても、第２実施形態と同様に、ゲート線ＳＧＳＢ及びソース線ＳＬのそれぞれを第３電位（Ｖｍ）としながら、消去動作を行うこととしてもよい。また、第３実施形態と同様に、第３電位をＶｍよりも小さなＶｍ－αとしながら、消去動作を行うこととしてもよい。
以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。
１１０，２１０：メモリセルアレイ、４１：シーケンサ、ＭＳ：メモリストリング、ＳＴ１：第１選択トランジスタ、ＳＴ２：第２選択トランジスタ、ＳＴ３：第３選択トランジスタ、ＭＴ：メモリセルトランジスタ、ＳＵ：ストリングユニット、ＳＧＤ１，ＳＧＤ２，ＳＧＳ，ＳＧＳＢ：ゲート線、ＷＬ：ワード線。

Claims (8)

  1. データを記憶するメモリセルアレイと、
    前記メモリセルアレイの動作を制御する制御回路と、を備え、
    前記メモリセルアレイは複数のメモリストリングを有し、
    それぞれの前記メモリストリングは、第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタ及び前記第２選択トランジスタの間において互いに直列に接続された複数のメモリセルトランジスタと、を有し、
    それぞれの前記メモリストリングは、複数のストリングユニットのいずれかに属しており、
    複数の前記メモリストリングのうち同じ前記ストリングユニットに属するものは、それぞれの前記第１選択トランジスタを介して互いに別のビット線に接続されており、且つ、それぞれの前記第１選択トランジスタのゲートが、前記ストリングユニット毎に個別に設けられた第１ゲート線に共通接続されており、
    複数の前記メモリストリングは、それぞれの前記第２選択トランジスタを介して互いに同じソース線に共通接続されており、且つ、それぞれの前記第２選択トランジスタのゲートが、互いに同じ第２ゲート線に共通接続されており、
    前記メモリセルトランジスタのうち同じ高さ位置にあるものは、そのゲートが、互いに同じワード線に共通接続されており、
    前記メモリセルトランジスタは、そのチャンネルの電位よりも前記ワード線の電位の方が低くなるような電圧が印加されると、閾値電圧が上昇するものであり、
    複数の前記ワード線のうちの一つを選択ワード線としたときに、
    前記制御回路は、
    複数の前記メモリセルトランジスタのうち、前記選択ワード線には繋がっていない前記メモリセルトランジスタのデータを残しながら、前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうちの少なくとも一部のデータを消去する選択消去を行うように構成されている、半導体記憶装置。
  2. 前記制御回路は、
    前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうち、消去対象グループに属する前記メモリセルトランジスタのデータを消去する消去動作と、
    前記消去動作の結果を検証するベリファイ動作と、を繰り返すものであり、
    前記消去対象グループに属する前記メモリセルトランジスタのうち、前記ベリファイ動作において、データが消去されたと判定されたものは、次の前記消去動作においてデータの消去対象から外される、請求項１に記載の半導体記憶装置。
  3. 前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうち、単一の前記ストリングユニットに属するもののみが前記消去対象グループとなる、請求項２に記載の半導体記憶装置。
  4. 前記選択ワード線に繋がっている複数の前記メモリセルトランジスタの全てが前記消去対象グループとなる、請求項２に記載の半導体記憶装置。
  5. 前記選択消去を行う際に、前記制御回路は、
    前記選択ワード線の電位を第１電位とし、
    前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうち、消去対象となる前記メモリセルトランジスタの前記チャンネルの電位を、前記第１電位よりも高い第２電位とし、
    前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうち、消去対象とならない前記メモリセルトランジスタの前記チャンネルの電位を、前記第１電位よりも高く、且つ前記第２電位よりも低い第３電位とする、請求項１乃至４のいずれか１項に記載の半導体記憶装置。
  6. それぞれの前記メモリストリングは、前記第２選択トランジスタと前記ソース線との間に第３選択トランジスタを有しており、それぞれの前記第３選択トランジスタのゲートが、互いに同じ第３ゲート線に共通接続されており、
    前記選択消去を行う際に、前記制御回路は、
    前記第２ゲート線の電位を前記第２電位とし、
    前記第３ゲート線の電位を前記第３電位とする、請求項５に記載の半導体記憶装置。
  7. 前記選択消去を行う際に、前記制御回路は、
    前記選択ワード線に繋がっている複数の前記メモリセルトランジスタのうち、消去対象とならない前記メモリセルトランジスタの前記チャンネルをフローティングの状態としてから、前記選択ワード線以外の前記ワード線の電位を第４電位まで上昇させることで、当該チャンネルの電位を前記第３電位まで上昇させる、請求項５に記載の半導体記憶装置。
  8. 前記制御回路は、
    それぞれの前記チャンネルの電位を予め所定電位だけ低下させてから、前記選択消去を行うことで、前記第４電位を前記第３電位よりも高くする、請求項７に記載の半導体記憶装置。
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