CN115620777A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能高速地读出多页数据的半导体存储装置。半导体存储装置(2)包含存储单元阵列(110)、控制存储单元阵列(110)的动作的定序器(41)、及接收指令的输入输出电路(21)。输入输出电路(21)接收到指令(RD)后，定序器(41)在对应于作为读出对象的页的小期间，分别切换字线(WL)的电压，由此使对应于该小期间的页的数据确定。在各个小期间，定序器(41)将字线(WL)的电压以历经使对应于该小期间的页的数据确定所需的全部电压的方式进行切换，但不将字线(WL)的电压切换为使与对应于该小期间的页不同的页的数据确定所需的电压。

Description

半导体存储装置
[相关申请]
本申请享受以日本专利申请2021-116312号(申请日：2021年7月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
例如NAND(Not And，与非)型闪速存储器等半导体存储装置具备多个存储数据的存储单元晶体管。多个存储单元晶体管中存储的1比特数据的集合称作“页”。近年来，一般是使各个存储单元晶体管存储由多个比特构成的数据。也就是说，一般是向存储单元晶体管中存储由多页构成的数据。
发明内容
根据所揭示的实施方式，提供一种能高速地读出多页数据的半导体存储装置。
实施方式的半导体存储装置包含：存储单元阵列，具备多个存储单元晶体管；字线，与存储单元晶体管的栅极相连；控制电路，控制存储单元阵列的动作；及输入电路，接收指令。输入电路接收到指示从存储单元晶体管连续地读出多页数据的动作的指令后，控制电路在对应于作为读出对象的页的小期间，分别切换字线的电压，由此使对应于该小期间的页的数据确定。在各个小期间，控制电路将字线的电压以历经使对应于该小期间的页的数据确定所需的全部电压的方式进行切换，但不将字线的电压切换为使与对应于该小期间的页不同的页的数据确定所需的电压。
附图说明
图1是表示第1实施方式的存储系统的构成例的框图。
图2是表示第1实施方式的半导体存储装置的构成的框图。
图3是表示存储单元阵列的构成的等效电路图。
图4是表示存储单元阵列的构成的剖视图。
图5是表示感测放大单元的电路构成的图。
图6是表示存储单元晶体管的阈值分布的一个例子的图。
图7是表示写入动作时各配线的电位变化的图。
图8是表示写入动作时循环次数与验证动作的关系的图。
图9是表示写入动作时各配线的电位变化的图。
图10是表示写入动作时字线的电位变化的图。
图11是表示读出动作时各配线的电位变化的图。
图12是表示下位页的读出动作时各配线的电位变化等的图。
图13(A)～(C)是表示进行正常读取(normal read)时各配线的电位变化等的图。
图14(A)～(D)是表示进行高速缓冲读取(cache read)时各配线的电位变化等的图。
图15(A)～(D)是表示进行比较例的顺序读取(sequential read)时各配线的电位变化等的图。
图16(A)～(D)是表示进行比较例的顺序读取时各配线的电位变化等的图。
图17(A)～(F)是表示进行第1实施方式的顺序读取时各配线的电位变化等的图。
图18(A)～图18(D)是用来说明整个读出动作所需的时间的图。
图19(A)～(F)是表示进行第2实施方式的顺序读取时各配线的电位变化等的图。
图20(A)～(F)是表示进行第3实施方式的顺序读取时各配线的电位变化等的图。
图21(A)～(F)是表示进行第4实施方式的顺序读取时各配线的电位变化等的图。
图22(A)～(F)是表示进行第5实施方式的顺序读取时各配线的电位变化等的图。
图23(A)～(F)是表示在变化例中进行顺序读取时各配线的电位变化等的图。
具体实施方式
以下，参照附图，对本实施方式进行说明。为了使说明容易理解，各附图中对同一构成要素尽量标注相同符号，并省略重复说明。
对第1实施方式进行说明。本实施方式的半导体存储装置2是作为NAND型闪速存储器而构成的非易失性存储装置。图1中以框图的形式示出了包含半导体存储装置2的存储系统的构成例。该存储系统具备存储器控制器1与半导体存储装置2。此外，虽然半导体存储装置2在图1的存储系统中实际设置有多个，但图1中仅图示出了其中1个。关于半导体存储装置2的具体构成将在下文进行说明。该存储系统可与未图示的主机连接。主机例如为个人计算机或移动终端等电子设备。
存储器控制器1按照来自主机的写入请求，控制向半导体存储装置2的数据写入。另外，存储器控制器1按照来自主机的读出请求，控制从半导体存储装置2的数据读出。
存储器控制器1与半导体存储装置2之间收发芯片使能信号/CE、就绪-忙碌信号R/B、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号/RE、RE、写保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS各种信号。
芯片使能信号/CE是用来启用半导体存储装置2的信号。就绪-忙碌信号R/B是用来表示半导体存储装置2是就绪状态还是忙碌状态的信号。所谓“就绪状态”是指能受理来自外部的命令的状态。所谓“忙碌状态”是指不能受理来自外部的命令的状态。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用来将所接收到的信号向半导体存储装置2取入的信号。单倍数据速率(Single Data Rate，SDR)模式下，在信号/WE的上升沿(rising edge)指示将作为要向半导体存储装置2发送的指令、地址或数据的信号DQ＜7：0＞取入。另外，双倍数据速率(Double Data Rate，DDR)模式下，在信号/WE的上升沿指示将作为要向半导体存储装置2发送的指令或地址的信号DQ＜7：0＞取入。每当接收到指令、地址及数据时，便会由存储器控制器1断言(assert)。
读使能信号/RE是用来让存储器控制器1从半导体存储装置2读出数据的信号。信号RE是信号/RE的互补信号。它们例如是用来控制输出信号DQ＜7：0＞时半导体存储装置2的动作时序的。更具体来说，单倍数据速率模式下，在信号/RE的下降沿(falling edge)指示向半导体存储装置2输出作为数据的信号DQ＜7：0＞。另外，双倍数据速率模式下，在信号/RE的下降沿及上升沿指示向半导体存储装置2输出作为数据的信号DQ＜7：0＞。写保护信号/WP是用来指示半导体存储装置2禁止数据的写入及删除的信号。信号DQ＜7：0＞是半导体存储装置2与存储器控制器1之间收发的数据的实体，包括指令、地址及数据。数据选通信号DQS是用来控制信号DQ＜7：0＞的输入输出时序的信号。信号/DQS是信号DQS的互补信号。更具体来说，双倍数据速率模式下，在信号DQS的下降沿及上升沿指示向半导体存储装置2取入作为数据的信号DQ＜7：0＞。另外，信号DQS在双倍数据速率模式下，是基于信号/RE的下降沿及上升沿而产生，且从半导体存储装置2与作为数据的信号DQ＜7：0＞一起输出的。
存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correction，错误检测与校正)电路14、存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15通过内部总线16而相互连接。
主机接口13将从主机接收到的请求、用户数据(写入数据)等输出至内部总线16。另外，主机接口13将从半导体存储装置2读出的用户数据、来自处理器12的应答等发送至主机。
存储器接口15基于处理器12的指示，控制向半导体存储装置2写入用户数据等的处理、及从半导体存储装置2读出用户数据等的处理。
处理器12统筹控制存储器控制器1。处理器12例如为CPU(Central ProcessingUnit，中央处理单元)或MPU(Micro Processing Unit，微处理单元)等。处理器12在经由主机接口13从主机接收到请求的情况下，按照该请求进行控制。例如，处理器12按照来自主机的请求，指示存储器接口15向半导体存储装置2写入用户数据及奇偶校验码。另外，处理器12按照来自主机的请求，指示存储器接口15从半导体存储装置2读出用户数据及奇偶校验码。
处理器12决定RAM11中储存的用户数据在半导体存储装置2上的储存区域(存储区域)。用户数据经由内部总线16储存至RAM11。处理器12对作为写入单位的页单位的数据(页数据)实施存储区域的决定。半导体存储装置2的1页中储存的用户数据以下也称作“单元数据”。单元数据一般会被编码，而以码字形式储存于半导体存储装置2。本实施方式中，并非必须编码。存储器控制器1也可将单元数据不经编码地储存于半导体存储装置2，但图1中作为一构成例而展出的是进行编码的构成。在存储器控制器1不进行编码的情况下，页数据与单元数据一致。另外，既可基于1个单元数据产生1个码字，也可基于由单元数据分割而成的分割数据产生1个码字。另外，还可使用多个单元数据产生1个码字。
处理器12逐个单元数据地决定作为写入目的地的半导体存储装置2的存储区域。半导体存储装置2的存储区域被分配了物理地址。处理器12使用物理地址来管理作为单元数据的写入目的地的存储区域。处理器12指定所决定的存储区域(物理地址)，而指示存储器接口15向半导体存储装置2写入用户数据。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应情况。处理器12在接收到包含来自主机的逻辑地址的读出请求的情况下，特定出与逻辑地址对应的物理地址，并指定物理地址而指示存储器接口15读出用户数据。
ECC电路14将RAM11中储存的用户数据编码，而产生码字。另外，ECC电路14将从半导体存储装置2读出的码字解码。ECC电路14例如利用对用户数据赋予的校验和(checksum)等，而进行数据中的错误的检测及该错误的校正。
RAM11暂时储存从主机接收到的用户数据，直到要将其存储至半导体存储装置2为止，或暂时储存从半导体存储装置2读出的数据，直到要将其发送至主机为止。RAM11例如为SRAM(Static Random Access Memory，静态随机存取存储器)或DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)等通用存储器。
图1中示出了存储器控制器1分别具备ECC电路14与存储器接口15的构成例。然而，其实也可将ECC电路14内置于存储器接口15。另外，还可将ECC电路14内置于半导体存储装置2。图1所示的各要素的具体构成及配置并不特别限定。
在从主机接收到写入请求的情况下，图1的存储系统按照如下所述而动作。处理器12将成为写入动作对象的数据暂时存储至RAM11。处理器12将RAM11中储存的数据读出，并输入至ECC电路14。ECC电路14将所输入的数据编码，并将码字输入至存储器接口15。存储器接口15将所输入的码字写入至半导体存储装置2。
在从主机接收到读出请求的情况下，图1的存储系统按照如下所述而动作。存储器接口15将从半导体存储装置2读出的码字输入至ECC电路14。ECC电路14将所输入的码字解码，并将解码所得的数据储存至RAM11。处理器12将RAM11中储存的数据经由主机接口13发送至主机。
主要参照图2，对半导体存储装置2的构成进行说明。如该图所示，半导体存储装置2具备2个面(plane)PL1、PL2、输入输出电路21、逻辑控制电路22、定序器41、寄存器42、电压产生电路43、输入输出用焊垫群31、逻辑控制用焊垫群32、电源输入用端子群33。
面PL1具备存储单元阵列110、感测放大器120、行解码器130。另外，面PL2具备存储单元阵列210、感测放大器220、行解码器230。面PL1的构成与面PL2的构成相同。也就是说，存储单元阵列110的构成与存储单元阵列210的构成相同，感测放大器120的构成与感测放大器220的构成相同，行解码器130的构成与行解码器230的构成相同。半导体存储装置2中所设置的面的数量可如本实施方式所示为2个，也可为1个，还可为3个以上。
存储单元阵列110及存储单元阵列210是存储数据的部分。存储单元阵列110及存储单元阵列210各自包含与字线及位线相关联的多个存储单元晶体管。关于它们的具体构成将在下文进行说明。
输入输出电路21与存储器控制器1之间收发信号DQ＜7：0＞及数据选通信号DQS、/DQS。输入输出电路21将信号DQ＜7：0＞内的指令及地址传输至寄存器42。另外，输入输出电路21与感测放大器120或感测放大器220之间收发写入数据及读出数据。输入输出电路21具有作为“输入电路”而接收来自存储器控制器1的指令等的功能、及作为“输出电路”而向存储器控制器1输出数据的功能这两个功能。也可采用以不同的电路构成输入电路与输出电路的态样，以此取代上文所述的态样。
逻辑控制电路22从存储器控制器1接收芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE及写保护信号/WP。另外，逻辑控制电路22将就绪-忙碌信号R/B传输至存储器控制器1，而向外部通知半导体存储装置2的状态。
输入输出电路21及逻辑控制电路22都是作为可与存储器控制器1之间输入输出信号的部分而构成的电路。也就是说，输入输出电路21及逻辑控制电路22都是作为半导体存储装置2的接口电路而设置的。
定序器41基于从存储器控制器1输入至半导体存储装置2的控制信号，控制面PL1、PL2及电压产生电路43等各部的动作。定序器41相当于控制存储单元阵列110、210等的动作的“控制电路”。也可将定序器41与逻辑控制电路22两者视为所述“控制电路”。
寄存器42是暂时保存指令及地址的部分。寄存器42为还保存表示面PL1、PL2各自的状态的状态信息的部分。状态信息按照来自存储器控制器1的请求，作为状态信号从输入输出电路21输出至存储器控制器1。
电压产生电路43是基于来自定序器41的指示，产生存储单元阵列110、210中的数据的写入动作、读出动作及删除动作各自所需的电压的部分。此种电压例如包含下述对字线WL施加的VPGM、VPASS_PGM、VPASS_READ等电压、及下述对位线BL施加的电压等。电压产生电路43可对各字线WL及位线BL等个别地施加电压，以使面PL1及面PL2能并列动作。
输入输出用焊垫群31是设置有用来在存储器控制器1与输入输出电路21之间收发各信号的多个端子(焊垫)的部分。各个端子是与信号DQ＜7：0＞及数据选通信号DQS、/DQS分别对应而个别地设置的。
逻辑控制用焊垫群32是设置有用来在存储器控制器1与逻辑控制电路22之间收发各信号的多个端子(焊垫)的部分。各个端子是与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号RE、/RE、写保护信号/WP及就绪-忙碌信号R/B分别对应而个别地设置的。
电源输入用端子群33是设置有用来接受半导体存储装置2的动作所需的各电压的施加的多个端子的部分。对各个端子施加的电压包含电源电压Vcc、VccQ、Vpp及接地电压Vss。
电源电压Vcc是作为动作电源而从外部提供的电路电源电压，例如为3.3V左右的电压。电源电压VccQ例如为1.2V的电压。电源电压VccQ是在存储器控制器1与半导体存储装置2之间收发信号时所使用的电压。电源电压Vpp是比电源电压Vcc高压的电源电压，例如为12V的电压。
向存储单元阵列110、210写入数据，或从中删除数据时，需要高达20V左右的电压(VPGM)。这时，相比通过电压产生电路43的升压电路将约3.3V的电源电压Vcc升压，将约12V的电源电压Vpp升压的话能更高速且更低耗电地产生所希望的电压。另一方面，例如若是在无法供给高电压的环境下使用半导体存储装置2，则也可不向电源电压Vpp供给电压。即便是在不供给电源电压Vpp的情况下，只要半导体存储装置2被供给电源电压Vcc，也能执行各种动作。也就是说，电源电压Vcc是从标准上来说要向半导体存储装置2供给的电源，而电源电压Vpp是根据例如使用环境而追加性地、任意地供给的电源。
对面PL1、PL2的构成进行说明。此外，如上文所述，面PL1的构成与面PL2的构成相同。因此，以下仅对面PL1的构成进行说明，关于面PL2的构成则省略图示及说明。
图3中以等效电路图的形式示出了设置于面PL1的存储单元阵列110的构成。存储单元阵列110由多个块BLK构成，但图3中仅图示出了其中1个块BLK。存储单元阵列110所具有的其他块BLK的构成与图3所示的构成相同。
如图3所示，块BLK例如包含4个串单元SU(SU0～SU3)。另外，各个串单元SU包含多个NAND串NS。NAND串NS各自包含例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、ST2。
此外，存储单元晶体管MT的个数并不限于8个，例如也可为32个、48个、64个、96个。例如，为了提高关断(cut off)特性，选择晶体管ST1、ST2各自也可由多个晶体管而非单个晶体管构成。进而，也可在存储单元晶体管MT与选择晶体管ST1、ST2之间设置虚设单元晶体管。
存储单元晶体管MT串联连接地配置于选择晶体管ST1与选择晶体管ST2之间。一端侧的存储单元晶体管MT7连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT0连接于选择晶体管ST2的漏极。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别共通连接于可选栅极线SGD0～SGD3。选择晶体管ST2的栅极在位于同一块BLK内的多个串单元SU间共通连接于同一可选栅极线SGS。位于同一块BLK内的存储单元晶体管MT0～MT7的栅极分别共通连接于字线WL0～WL7。也就是说，字线WL0～WL7及可选栅极线SGS在同一块BLK内的多个串单元SU0～SU3间是共通的，而可选栅极线SGD即便在同一块BLK内也是针对串单元SU0～SU3逐一个别地设置的。
在存储单元阵列110设置有m个位线BL(BL0、BL1、…、BL(m－1))。所述“m”是表示1个串单元SU中包含的NAND串NS的个数的整数。各个NAND串NS中，选择晶体管ST1的漏极连接于对应的位线BL。选择晶体管ST2的源极连接于源极线SL。源极线SL相对于块BLK所具有的多个选择晶体管ST2的源极是共通连接的。
位于同一块BLK内的多个存储单元晶体管MT中存储的数据会被一次性删除。另一方面，数据的读出及写入是对连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT一次性进行的。各个存储单元能保存由上位比特、中位比特及下位比特构成的3比特数据。
也就是说，本实施方式的半导体存储装置2采用了将3比特数据存储于1个存储单元晶体管MT的TLC(Triple Level Cell，三层单元)方式来作为向存储单元晶体管MT写入数据的方式。也可采用将2比特数据存储于1个存储单元晶体管MT的MLC(Multi Level Cell，多层单元)方式等来作为向存储单元晶体管MT写入数据的方式，以此取代上文所述的态样。1个存储单元晶体管MT中存储的数据的比特数并不特别限定。
此外，在以下的说明中，将连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT所存储的1比特数据的集合称作“页”。在图3中，对由如上所述的多个存储单元晶体管MT构成的集合之一标注了符号“MG”。
如本实施方式所示，1个存储单元晶体管MT中存储3比特数据的情况下，在1个串单元SU内连接于共通的字线WL的多个存储单元晶体管MT的集合能存储3页数据。其中，由下位比特数据的集合构成的页以下也称作“下位页”，下位页的数据以下也称作“下位页数据”。同样地，由中位比特数据的集合构成的页以下也称作“中位页”，中位页的数据以下也称作“中位页数据”。由上位比特数据的集合构成的页以下也称作“上位页”，上位页的数据以下也称作“上位页数据”。
图4中以示意性剖视图的形式示出了存储单元阵列110的构成。如该图所示，存储单元阵列110中，在半导体衬底300的p型井区域(P-well)上形成有多个NAND串NS。
在p型井区域的上方，积层有作为可选栅极线SGS发挥功能的多个配线层333、作为字线WL发挥功能的多个配线层332、及作为可选栅极线SGD发挥功能的多个配线层331。积层的配线层333、332、331之间配置有未图示的绝缘层。
在存储单元阵列110形成有多个存储孔334。存储孔334是以沿着上下方向贯通所述配线层333、332、331及位于它们之间的未图示的绝缘层，且到达p型井区域的方式形成的孔。在存储孔334的侧面依次形成有块绝缘膜335、电荷储存层336及栅极绝缘膜337，进而在其内侧嵌入有半导体柱338。半导体柱338例如由多晶硅形成，NAND串NS中包含的存储单元晶体管MT以及选择晶体管ST1及ST2动作时作为供形成通道的区域发挥功能。如此，在存储孔334的内侧，形成有由块绝缘膜335、电荷储存层336、栅极绝缘膜337及半导体柱338构成的柱状体。该柱状体以下也称作“存储柱MP”。
存储孔334的内侧所形成的存储柱MP中，与积层的配线层333、332、331分别交叉的各部分作为晶体管发挥功能。所述多个晶体管中，位于与配线层331交叉的部分的晶体管作为选择晶体管ST1发挥功能。多个晶体管中，位于与配线层332交叉的部分的晶体管作为存储单元晶体管MT(MT0～MT7)发挥功能。多个晶体管中，位于与配线层333交叉的部分的晶体管作为选择晶体管ST2发挥功能。通过此种构成，各存储孔334的内侧所形成的存储柱MP各自作为参照图3而说明的NAND串NS发挥功能。
在比半导体柱338靠上侧的位置，形成有作为位线BL发挥功能的配线层。在半导体柱338的上端，形成有将半导体柱338与位线BL连接的接触插塞339。
进而，在p型井区域的表面内，形成有n+型杂质扩散层及未图示的p+型杂质扩散层。在n+型杂质扩散层上形成有接触插塞340，在接触插塞340上形成有配线层341。配线层341是用来调整源极线SL的电位的配线，读出时通过形成于可选栅极线SGS正下方的p型井区域内的反相层而连接于NAND串NS。未图示的p+型杂质扩散层是用来调整p型井区域的电位的配线。
沿着图4的纸面的进深方向排列有多个与图4所示的构成相同的构成。沿着图4的纸面的进深方向排成一列的多个NAND串NS的集合形成1个串单元SU。
此外，本实施方式中，如上所述，将半导体衬底300的p型井区域作为源极线SL而使用。也可采用将形成于比半导体衬底300靠上方侧的位置的导体层作为源极线SL而使用的构成，以此取代上文所述的态样。该情况下，也可采用在半导体衬底300与所述导体层之间的部分配置有感测放大器120等周边电路的构成。
返回图2继续进行说明。如上文所述，面PL1中除了所述存储单元阵列110以外，还设置有感测放大器120与行解码器130。
感测放大器120是用来调整对位线BL施加的电压，或读出位线BL的电压并将其转换成数据的电路。感测放大器120在读出数据时，取得从存储单元晶体管MT读出至位线BL的读出数据，并将所取得的读出数据传输至输入输出电路21。感测放大器120在写入数据时，将经由位线BL而写入的写入数据传输至存储单元晶体管MT。
行解码器130是用来对字线WL分别施加电压、作为未图示的开关群而构成的电路。行解码器130从寄存器42接收块地址及行地址，基于该块地址选择对应的块BLK，并且基于该行地址选择对应的字线WL。行解码器130切换所述开关群的打开与关闭，以对所选择的字线WL施加来自电压产生电路43的电压。
图5中示出了感测放大器120的构成例。感测放大器120包含与多个位线BL分别相关联的多个感测放大单元SAU。图5是将其中1个感测放大单元SAU的详细电路构成抽出而加以图示的。
如图5所示，感测放大单元SAU包含感测放大部SA、锁存电路SDL、ADL、BDL、CDL、XDL。感测放大部SA、锁存电路SDL、ADL、BDL、CDL、XDL通过总线LBUS而连接，以能相互收发数据。
感测放大部SA例如在读出动作中，感测读出至对应的位线BL的数据，判定所读出的数据是“0”还是“1”。感测放大部SA例如包含为p通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管的晶体管TR1、为n通道MOS晶体管的晶体管TR2～TR9、电容器C10。
晶体管TR1的一端连接于电源线，晶体管TR1的另一端连接于晶体管TR2。晶体管TR1的栅极连接于锁存电路SDL内的节点INV。晶体管TR2的一端连接于晶体管TR1，晶体管TR2的另一端连接于节点COM。晶体管TR2的栅极被输入信号BLX。晶体管TR3的一端连接于节点COM，晶体管TR3的另一端连接于晶体管TR4。晶体管TR3的栅极被输入信号BLC。晶体管TR4是高耐压的MOS晶体管。晶体管TR4的一端连接于晶体管TR3。晶体管TR4的另一端连接于对应的位线BL。晶体管TR4的栅极被输入信号BLS。
晶体管TR5的一端连接于节点COM，晶体管TR5的另一端连接于节点SRC。晶体管TR5的栅极连接于节点INV。晶体管TR6的一端连接于晶体管TR1与晶体管TR2之间，晶体管TR6的另一端连接于节点SEN。晶体管TR6的栅极被输入信号HLL。晶体管TR7的一端连接于节点SEN，晶体管TR7的另一端连接于节点COM。晶体管TR7的栅极被输入信号XXL。
晶体管TR8的一端接地，晶体管TR8的另一端连接于晶体管TR9。晶体管TR8的栅极连接于节点SEN。晶体管TR9的一端连接于晶体管TR8，晶体管TR9的另一端连接于总线LBUS。晶体管TR9的栅极被输入信号STB。电容器C10的一端连接于节点SEN。电容器C10的另一端被输入时钟CLK。
信号BLX、BLC、BLS、HLL、XXL及STB例如由定序器41产生。另外，对连接于晶体管TR1的一端的电源线施加例如作为半导体存储装置2的内部电源电压的电压Vdd，对节点SRC施加例如作为半导体存储装置2的接地电压的电压Vss。
锁存电路SDL、ADL、BDL、CDL、XDL暂时保存读出数据。锁存电路XDL连接于输入输出电路21，用于感测放大单元SAU与输入输出电路21之间的数据的输入输出。读出数据通过保存于锁存电路XDL，而成为可从输入输出电路21向存储器控制器1输出的状态。例如，通过感测放大单元SAU而读出的数据储存至锁存电路ADL、BDL、CDL任一者后，传输至锁存电路XDL，再从锁存电路XDL输出至输入输出电路21。另外，例如从存储器控制器1输入至输入输出电路21的数据从输入输出电路21传输至锁存电路XDL，再从锁存电路XDL传输至锁存电路ADL、BDL、CDL任一者。
锁存电路SDL例如包含反相器IV11、IV12、为n通道MOS晶体管的晶体管TR13、TR14。反相器IV11的输入节点连接于节点LAT。反相器IV11的输出节点连接于节点INV。反相器IV12的输入节点连接于节点INV。反相器IV12的输出节点连接于节点LAT。晶体管TR13的一端连接于节点INV，晶体管TR13的另一端连接于总线LBUS。晶体管TR13的栅极被输入信号STI。晶体管TR13的一端连接于节点LAT，晶体管TR14的另一端连接于总线LBUS。晶体管TR14的栅极被输入信号STL。例如，节点LAT中保存的数据相当于锁存电路SDL中保存的数据。另外，节点INV中保存的数据相当于节点LAT中保存的数据的反相数据。锁存电路ADL、BDL、CDL、XDL的电路构成例如与锁存电路SDL的电路构成相同，因此省略说明。
图6是示意性表示存储单元晶体管MT的阈值分布等的图。位于图6中段的图表示存储单元晶体管MT的阈值电压(横轴)与存储单元晶体管MT的个数(纵轴)的对应关系。
如本实施方式所示，采用了TLC方式的情况下，多个存储单元晶体管MT如图6的中段所示，形成8个阈值分布。将这8个阈值分布(写入电平)按照阈值电压由低到高的顺序依次称作“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平。
位于图6上段的表中与阈值电压的所述各电平分别对应地表示出了被分配的数据的例子。如该表所示，“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平例如被分配了如下所示的各不相同的3比特数据。
“ER”电平：“111”(“下位比特/中位比特/上位比特”)
“A”电平：“011”
“B”电平：“001”
“C”电平：“000”
“D”电平：“010”
“E”电平：“110”
“F”电平：“100”
“G”电平：“101”
彼此相邻的一对阈值分布之间分别被设定写入动作中所使用的验证电压。具体来说，与“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平分别对应地，设定验证电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG。
验证电压VfyA设定为“ER”电平的最大阈值电压与“A”电平的最小阈值电压之间。若对字线WL施加验证电压VfyA，则与该字线WL相连的存储单元晶体管MT中，阈值电压包含于“ER”电平的存储单元晶体管MT成为接通状态，阈值电压包含于“A”电平以上的阈值分布的存储单元晶体管MT成为断开状态。
其他验证电压VfyB、VfyC、VfyD、VfyE、VfyF及VfyG也与所述验证电压VfyA同样地设定。验证电压VfyB设定为“A”电平与“B”电平之间，验证电压VfyC设定为“B”电平与“C”电平之间，验证电压VfyD设定为“C”电平与“D”电平之间，验证电压VfyE设定为“D”电平与“E”电平之间，验证电压VfyF设定为“E”电平与“F”电平之间，验证电压VfyG设定为“F”电平与“G”电平之间。
例如，也可分别将验证电压VfyA设定为0.8V，将验证电压VfyB设定为1.6V，将验证电压VfyC设定为2.4V，将验证电压VfyD设定为3.1V，将验证电压VfyE设定为3.8V，将验证电压VfyF设定为4.6V，将验证电压VfyG设定为5.6V。但并不限定于此，验证电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如也可在0V～7.0V的范围内，适当分阶段地加以设定。
另外，相邻的阈值分布之间分别被设定读出动作中所使用的读出电压。所谓“读出电压”是指，读出动作时对与作为读出对象的存储单元晶体管MT相连的字线WL即选择字线施加的电压。在读出动作中，基于作为读出对象的存储单元晶体管MT的阈值电压是否比所施加的读出电压高的判定结果而决定数据。
如图6下段的图中示意性所示，具体来说，判定存储单元晶体管MT的阈值电压是包含于“ER”电平还是包含于“A”电平以上的读出电压VrA设定为“ER”电平的最大阈值电压与“A”电平的最小阈值电压之间。
其他读出电压VrB、VrC、VrD、VrE、VrF及VrG也与所述读出电压VrA同样地设定。读出电压VrB设定为“A”电平与“B”电平之间，读出电压VrC设定为“B”电平与“C”电平之间，读出电压VrD设定为“C”电平与“D”电平之间，读出电压VrE设定为“D”电平与“E”电平之间，读出电压VrF设定为“E”电平与“F”电平之间，读出电压VrG设定为“F”电平与“G”电平之间。
而且，读出通过电压VPASS_READ设定为比最高的阈值分布(例如“G”电平)的最大阈值电压高的电压。栅极被施加了读出通过电压VPASS_READ的存储单元晶体管MT无论所存储的数据如何，均成为接通状态。
此外，验证电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如设定为分别比读出电压VrA、VrB、VrC、VrD、VrE、VrF及VrG高的电压。也就是说，验证电压VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG分别设定为“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平的阈值分布的下缘附近。
应用了如以上所说明的数据分配的情况下，在读出动作中，下位比特的1页数据(下位页数据)可通过使用读出电压VrA及VrE的读出结果而确定。中位比特的1页数据(中位页数据)可通过使用读出电压VrB、VrD及VrF的读出结果而确定。上位比特的1页数据(上位页数据)可通过使用读出电压VrC及VrG的读出结果而确定。如此，下位页数据、中位页数据及上位页数据分别通过2次、3次及2次读出动作而确定，因此如上所述的数据分配称作“2-3-2码”。
此外，如上所说明的数据分配终归只是一个例子，实际的数据分配并不限定于此。例如，也可将2比特或4比特以上的数据存储于1个存储单元晶体管MT。另外，被分配数据的阈值分布的数量也可为7以下，还可为9以上。例如，也可使用“1-3-3码”或“1-2-4码”来取代“2-3-2码”。另外，例如也可变更下位比特/中位比特/上位比特的分配。更具体来说，例如在“2-3-2码”中，也可按照通过使用读出电压VrC及VrB的读出结果而使下位页数据确定，通过使用读出电压VrB、VrD及VrF的读出结果而使中位页数据确定，通过使用读出电压VrA及VrE的读出结果而使上位页数据确定的方式来分配数据。也就是说，例如也可将下位比特与上位比特的分配互换。该情况下，与阈值电压的各电平分别对应地，按照以下所述分配数据。
“ER”电平：“111”(“下位比特/中位比特/上位比特”)
“A”电平：“110”
“B”电平：“100”
“C”电平：“000”
“D”电平：“010”
“E”电平：“011”
“F”电平：“001”
“G”电平：“101”
对在半导体存储装置2中进行的写入动作进行说明。在写入动作中，进行编程动作及验证动作。所谓“编程动作”是指，通过向存储单元晶体管MT的电荷储存层336注入电子，而使该存储单元晶体管MT的阈值电压上升的动作。此外，编程动作中还包含通过禁止向存储单元晶体管MT的电荷储存层336注入电子，而维持该存储单元晶体管MT的阈值电压的动作。
所谓“验证动作”是指，在写入动作中，所述编程动作之后读出数据，由此判定存储单元晶体管MT的阈值电压是否已达目标电平的动作。阈值电压已达目标电平的存储单元晶体管MT之后将被禁止写入。阈值电压未达目标电平的存储单元晶体管MT之后将被再次执行写入。
在写入动作中，重复以上所述的编程动作与验证动作的组合。由此，存储单元晶体管MT的阈值电压上升至目标电平。
图7表示编程动作时各配线的电位变化。以下，对在面PL1中进行编程动作时的例子进行说明，但其实面PL2中的编程动作也是与如下所述的面PL1的情况同样地进行。
在编程动作中，感测放大器120使各位线BL的电位对应于编程数据而变化。对与作为编程对象(应使阈值电压上升)的存储单元晶体管MT相连的位线BL施加接地电压Vss(例如0V)作为“L”电平。对与非编程对象(应维持阈值电压)的存储单元晶体管MT相连的位线BL施加例如2.5V作为“H”电平。前者所述的位线BL在图7中标记为“BL(0)”。后者所述的位线BL在图7中标记为“BL(1)”。
行解码器130选择任一块BLK作为写入动作对象，进而选择任一串单元SU。更具体来说，从电压产生电路43经由行解码器130对所选择的串单元SU中的可选栅极线SGD(选择可选栅极线SGDsel)施加例如5V。由此，选择晶体管ST1成为接通状态。另一方面，从电压产生电路43经由行解码器130对可选栅极线SGS施加例如电压Vss。由此，选择晶体管ST2成为断开状态。
另外，从电压产生电路43经由行解码器130对选择块BLK中的非选择串单元SU的可选栅极线SGD(非选择可选栅极线SGDusel)施加例如电压5V。由此，选择晶体管ST1成为接通状态。此外，在各块BLK所包含的串单元SU中，可选栅极线SGS共通连接。因此，在非选择串单元SU中，选择晶体管ST2也成为断开状态。
进而，从电压产生电路43经由行解码器130对非选择块BLK中的可选栅极线SGD及可选栅极线SGS施加例如电压Vss。由此，选择晶体管ST1及选择晶体管ST2成为断开状态。
源极线SL成为比可选栅极线SGS的电位高的电位。该电位例如为1V。
然后，使选择块BLK中的选择可选栅极线SGDsel的电位为例如2.5V。该电位是使与在所述例子中被赋予了0V的位线BL(0)对应的选择晶体管ST1接通，使与被赋予了2.5V的位线BL(1)对应的选择晶体管ST1关断的电压。由此，在选择串单元SU中，与位线BL(0)对应的选择晶体管ST1接通，与被赋予了2.5V的位线BL(1)对应的选择晶体管ST1关断。另一方面，使非选择可选栅极线SGDusel的电位例如为电压Vss。由此，在非选择串单元SU中，无论位线BL(0)及位线BL(1)的电位如何，选择晶体管ST1均关断。
然后，行解码器130在选择块BLK中，选择任一字线WL作为写入动作对象。从电压产生电路43经由行解码器130对成为写入动作对象的字线WL(选择字线WLsel)施加例如电压VPGM。另一方面，从电压产生电路43经由行解码器130对其他字线WL(非选择字线WLusel)施加例如电压VPASS_PGM。电压VPGM是用来通过穿隧现象将电子注入至电荷储存层336的高电压。电压VPASS_PGM是使与字线WL相连的存储单元晶体管MT接通，但不使阈定电压发生变化的程度的电压。VPGM是比VPASS_PGM高的电压。
在与作为编程对象的位线BL(0)对应的NAND串NS中，选择晶体管ST1成为接通状态。因此，连接于选择字线WLsel的存储单元晶体管MT的通道电位成为0V。控制栅极与通道之间的电位差变大，结果电子注入至电荷储存层336，因此存储单元晶体管MT的阈值电压上升。
在与非编程对象的位线BL(1)对应的NAND串NS中，选择晶体管ST1成为关断状态。因此，连接于选择字线WLsel的存储单元晶体管MT的通道电浮动，通过与字线WL等的电容耦合，通道电位上升至电压VPGM附近。控制栅极与通道之间的电位差变小，结果电子不向电荷储存层336注入，因此存储单元晶体管MT的阈值电压维持不变。准确来说，阈值电压不会像阈值分布电平向更高的分布迁移那样地变动。
在写入动作中，重复编程动作与验证动作直至确认数据已被正确写入为止。图8中例示了通过重复19次编程动作与验证动作的组合而写入数据的情况。如此重复的各动作以下也称作“循环”。
图8中示出了各循环中进行的验证动作的目标电平。如图所示，在第1次及第2次循环中，仅将“A”电平作为对象而进行验证动作。也就是说，在验证动作时对选择字线WLsel施加电压VfyA，但不施加电压VfyB～VfyG。在接下来的第3次及第4次循环中，将“A”电平与“B”电平作为对象而进行验证动作。也就是说，在验证动作时对选择字线WLsel依次施加验证电压VfyA及VfyB，但不施加验证电压VfyC～VfyG。
在第5次及第6次循环中，将“A”电平、“B”电平及“C”电平作为对象而进行验证动作。也就是说，在验证动作时对选择字线WLsel依次施加验证电压VfyA、VfyB及VfyC，但不施加验证电压VfyD～VfyG。然后，在第6次循环中完成以“A”电平为对象的验证动作。这是因为，从经验上可知，例如以6次的循环次数即可大致完成针对“A”电平的编程。
另外，在第7次及第8次循环中，将“B”电平、“C”电平及“D”电平作为对象而进行验证动作。也就是说，在验证动作时对选择字线WLsel依次施加验证电压VfyB、VfyC及VfyD。然后，在第8次写入动作中完成以“B”电平为对象的验证动作。进而，在第9次及第10次循环中，将“C”电平、“D”电平及“E”电平作为对象而进行验证动作。也就是说，在验证动作时对选择字线WLsel依次施加验证电压VfyC、VfyD及VfyE。然后，在第10次循环中完成以“C”电平为对象的验证动作。
以后，同样地进行至“G”电平的写入为止的步骤，循环最多重复19次。
图9中示出了如上所述的写入动作时各配线的电位的情况。图9表示在第1次到第6次循环中，选择字线WLsel的电位、与应维持“Er”电平的存储单元晶体管MT对应的位线BL(在图9中标记为BL(“Er”))的电位、及与应使阈值上升至“A”～“G”电平内的值的存储单元晶体管MT对应的位线BL(在图9中分别标记为BL(“A”)、BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)及BL(“G”))的电位的时间变化。
如图所示，在第1次循环中，将与位线BL(“A”)～BL(“G”)分别相连的存储单元晶体管MT作为对象而进行编程动作。具体来说，对选择字线WLsel施加电压VPGM，对位线BL(“Er”)施加例如2.5V，对位线BL(“A”)～BL(“G”)施加例如电压VSS(＝0V)。由此，与位线BL(“A”)～BL(“G”)分别相连的选择存储单元晶体管MT的阈值电压上升。
继此种编程动作之后，进行有关“A”电平的验证动作。具体来说，将位线BL(“A”)预充电为例如0.7V，对选择字线WLsel施加验证电压VfyA。将其他位线BL(“Er”)、BL(“B”)～BL(“G”)固定为例如0V等，并从验证对象中排除。结果，如上文参照图8所述，在第1次循环中，仅将“A”电平作为对象而进行验证动作。
在第2次循环中，将与第1次有关“A”电平的验证动作失败的位线BL(“A”)及位线BL(“B”)～BL(“G”)分别相连的存储单元晶体管MT作为对象，而进行编程动作。这时，对选择字线WLsel施加的电压VPGM以比第1次循环中的电压VPGM略大的方式升高。然后，与第1次同样地，执行有关“A”电平的验证动作。也就是说，在第2次循环中，也仅将“A”电平作为对象而进行验证动作。
在第3次循环中，与第2次同样地，将与有关“A”电平的验证动作失败的位线BL(“A”)及位线BL(“B”)～BL(“G”)分别相连的存储单元晶体管MT作为对象，而进行编程动作。这时，对选择字线WLsel施加的电压VPGM以比第2次循环中的电压VPGM略大的方式进一步升高。然后，与第1次及第2次同样地，首先执行有关“A”电平的验证动作。
继而，执行有关“B”电平的验证动作。具体来说，将位线BL(“A”)及BL(“B”)预充电为例如0.7V，对选择字线WLsel依次施加验证电压VfyA及VfyB。将其他位线BL(“Er”)及BL(“C”)～BL(“G”)固定为例如0V等，并从验证对象中排除。结果，如上文参照图8所述，在第3次循环中，将“A”电平与“B”电平作为对象而进行验证动作。
在第4次循环中，电压VPGM进一步升高，而进行与第3次循环相同的动作。
在第5次循环中，将与位线BL(“A”)、BL(“B”)及BL(“C”)分别相连的存储单元晶体管MT作为对象，而进行编程动作。继而，进行有关“A”电平、“B”电平及“C”电平的验证动作。在第6次循环中，电压VPGM升高，而进行与第5次循环相同的动作。
在第7次及其以后的循环中，也重复进行与上文所述相同的编程动作及验证动作。结果，对选择字线WLsel交替地重复进行电压VPGM的施加、及验证电压VfyA等的施加。
如图9所示，在各个循环中，重复进行1次或多次继施加电压VPGM后所进行的验证电压VfyA等的施加。各个循环内重复的验证电压VfyA等的施加次数在图9的例子中处于1次至3次的范围内，但其实也可为与该例不同的次数。图10的曲线图中示意性地示出了重复进行对选择字线WLsel的电压VPGM的施加及验证电压VfyA等的施加的情况。
对读出动作(验证动作)的概要进行说明。图11表示读出动作时各配线的电位变化。以下，对在面PL1中进行读出动作时的例子进行说明，但其实面PL2中的读出动作也是与如下所述的面PL1的情况同样地进行。
在读出动作中，选择包含成为读出动作对象的存储单元晶体管MT的NAND串NS。或选择包含成为读出动作对象的页的串单元SU。
首先，从电压产生电路43经由行解码器130对选择可选栅极线SGDsel、非选择可选栅极线SGDusel及可选栅极线SGS施加例如5V。由此，选择块BLK中包含的选择晶体管ST1及选择晶体管ST2成为接通状态。另外，从电压产生电路43经由行解码器130对选择字线WLsel及非选择字线施加例如读出通过电压VPASS_READ。读出通过电压VPASS_READ是无论存储单元晶体管MT的阈值电压如何，均能使存储单元晶体管MT接通，且不使阈定电压发生变化的程度的电压。由此，无论是选择串单元SU还是非选择串单元SU，在选择块BLK所包含的全部NAND串NS中，电流均导通。
接着，从电压产生电路43经由行解码器130对与成为读出动作对象的存储单元晶体管MT相连的字线WL(选择字线WLsel)施加例如VrA等读出电压Vr。对除此以外的字线WL(非选择字线WLusel)施加读出通过电压VPASS_READ。
另外，一边维持对选择可选栅极线SGDsel及可选栅极线SGS施加的电压，一边从电压产生电路43经由行解码器130对非选择可选栅极线SGDusel施加例如电压Vss。由此，选择串单元SU中包含的选择晶体管ST1维持接通状态，而非选择串单元SU中包含的选择晶体管ST1成为断开状态。此外，无论是选择串单元SU还是非选择串单元SU，选择块BLK中包含的选择晶体管ST2均成为接通状态。
由此，于非选择串单元SU所包含的NAND串NS中，至少选择晶体管ST1成为断开状态，因此并不形成电流路径。另一方面，选择串单元SU中包含的NAND串NS根据对选择字线WLsel施加的读出电压Vr与存储单元晶体管MT的阈值电压的关系，形成或不形成电流路径。
感测放大器120对与所选择的NAND串NS相连的位线BL施加电压。该状态下，感测放大器120基于流经该位线BL的电流的值而进行数据的读出。具体来说，对成为读出动作对象的存储单元晶体管MT的阈值电压是否高于对该存储单元晶体管MT施加的读出电压进行判定。此外，数据的读出也可基于位线BL中的电位的时间变化来进行，而非基于流经位线BL的电流的值。后者的情况下，位线BL会以成为预先指定的电位的方式被预充电。
上文所述的验证动作也是与如上所述的读出动作同样地进行。在验证动作中，从电压产生电路43经由行解码器130对与成为验证对象的存储单元晶体管MT相连的字线WL施加例如VfyA等验证电压。
为了容易理解，以上所说明的图11的例子是施加了单个电压作为读出电压Vr时的例子。在实际的读出动作中，会分阶段地施加多个电压作为读出电压Vr。也就是说，读出电压Vr是以历经多个值的方式进行切换的。
本实施方式中，如上文所述，下位比特的1页数据(下位页数据)可通过使用读出电压VrA及VrE的读出结果而确定。因此，在以下位页数据为对象的读出动作中，读出电压Vr会以赋取VrA及VrE这2个值的方式依次进行切换。
图12中示出了在下位页的读出动作中对选择字线WLsel施加的电压与感测放大单元SAU的信号STB的关系的一个例子。信号STB是用来基于流经与感测放大单元SAU对应的位线BL的电流的值而进行数据读出的控制信号。
如图11的例子中所说明般，首先对选择字线WLsel施加读出通过电压VPASS_READ。继而，将对选择字线WLsel施加的电压依次切换为读出电压VrA及VrE。在选择字线WLsel的电压为读出电压VrA、VrE的期间，分别在输入了信号STB的时序进行数据的读出，并确认存储单元晶体管MT是否已接通。选择字线WLsel的电压最终会恢复为0V(接地电压Vss)。
如此，对选择字线WLsel施加的电压在最初的期间T1，为读出通过电压VPASS_READ，在接下来的期间T2，为读出电压VrA、VrE，在进而接下来的期间T3，为0V。在期间T1施加读出通过电压VPASS_READ是为了通过使NAND串NS中包含的存储单元晶体管MT全部接通，而将半导体柱338内的电位不均预先去除才进行的。由此，能抑制各存储单元晶体管MT中的阈值电压的误判定。
中位页及上位页的读出动作也是与上文所述同样地进行。中位页的读出动作中，在图12的期间T2，选择字线WLsel的电压依次切换为读出电压VrB、VrD、VrF。另外，上位页的读出动作中，在图12的期间T2，选择字线WLsel的电压依次切换为读出电压VrC、VrG。
如图12所示的例子般，读出动作可从一群存储单元晶体管MT所存储的多页中，仅选取特定页(例如下位页)作为对象而进行。
作为半导体存储装置2进行读出动作的方法，已准备了各种方法。如图12的例子般，作为指定特定页而仅从该页读出数据的读出方法，已准备了接下来所要说明的被称作“正常读取”的方法、及被称作“高速缓冲读取”的方法。另外，作为从多页连续地读出数据的读出方法，还准备了后文所要说明的被称作“顺序读取”的方法。
参照图13，对正常读取进行说明。图13(A)表示从半导体存储装置2的逻辑控制用焊垫群32向存储器控制器1发送的就绪-忙碌信号R/B的时间变化的例子。就绪-忙碌信号R/B在半导体存储装置2处于就绪状态时成为“H(High，高)”，在半导体存储装置2变得忙碌时成为“L(Low，低)”。图13(A)中进而还示出了从存储器控制器1向半导体存储装置2输入“RD1”或“DO1”等指令的时序。
图13(B)表示对选择字线WLsel施加的电压的时间变化的例子。图13(B)中示出了在读出动作中选择字线WLsel的电压切换为例如读出电压VrA、VrE的情况。此外，虽然选择字线WLsel的电压例如像图12的例子中的期间T1般，在读出动作时会预先成为读出通过电压VPASS_READ，但图13(B)中省略了此种电压的变化的图示。
图13(C)表示感测放大单元SAU的锁存电路XDL中保存的数据的时间变化的例子。该图的“L”表示锁存电路XDL中保存有下位页数据的期间，“M”表示锁存电路XDL中保存有中位页数据的期间，“U”表示锁存电路XDL中保存有上位页数据的期间。
在图13所示的例子中，首先从存储器控制器1向输入输出电路21输入指令RD1。指令RD1是指示下位页的读出动作的指令。例如，指令RD1是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。此外，除了地址信号以外，也可使用前置(pre-fix)指令。
向输入输出电路21输入指令RD1后，半导体存储装置2使就绪-忙碌信号R/B从H变成L，并且开始下位页的读出动作。如图13(B)所示，定序器41将选择字线WLsel的电压依次切换为读出电压VrA、VrE，由此使下位页数据确定。
此外，在图13(B)中被标注了“R”的期间是选择字线WLsel的电压为读出通过电压VPASS_READ(未图示)，继而为最初的读出电压(例如VrA)的期间。该期间以下也称作“设置期间R”。在图13(B)中被标注了“RWL”的期间是选择字线WLsel的电压为下一个读出电压(例如VrE)的期间。该期间以下也称作“读出期间RWL”。读出期间RWL由于选择字线WLsel的电压不会预先成为读出通过电压VPASS_READ，因此基本上会成为比设置期间R短的期间。在图13(B)中被标注了“RR”的期间是选择字线WLsel的电压恢复为0V(电压Vss)的期间。该期间以下也称作“恢复期间RR”。
如图13(C)所示，在对选择字线WLsel施加读出电压VrE而进行读出动作的时间点，下位页数据确定。确定后的数据例如储存于锁存电路XDL。由此，成为可从输入输出电路21输出下位页数据的状态。
向锁存电路XDL传输下位页数据的动作完成，且恢复期间RR结束后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。此外，半导体存储装置2使就绪-忙碌信号R/B从L变成H的时序未必与向锁存电路XDL传输下位页数据的动作完成的时序、及/或恢复期间RR结束的时序严格一致。例如，半导体存储装置2也可在比向锁存电路XDL传输下位页数据的动作完成稍早的时序、或比恢复期间RR结束稍早的时序，使就绪-忙碌信号R/B从L变成H。
通过就绪-忙碌信号R/B从L变成H，存储器控制器1认识到可从半导体存储装置2输出下位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO1。例如，指令DO1是包含指示半导体存储装置2执行数据输出动作的指令信号、及表示成为数据输出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令DO1后，半导体存储装置2进行将锁存电路XDL中保存的下位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。
通过存储器控制器1取得下位页数据的动作完成后，从存储器控制器1向输入输出电路21输入指令RD2。指令RD2是指示中位页的读出动作的指令。例如，指令RD2是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令RD2后，半导体存储装置2使就绪-忙碌信号R/B从H变成L，并且开始中位页的读出动作。如图13(B)所示，定序器41将选择字线WLsel的电压依次切换为读出电压VrB、VrD、VrF，由此使中位页数据确定。
与读出下位页数据时同样地，对选择字线WLsel施加最初的读出电压VrB的期间为设置期间R的一部分。另外，对选择字线WLsel施加读出电压VrD、VrF的期间均为读出期间RWL，在最后的读出期间RWL之后接着是恢复期间RR。
如图13(C)所示，在对选择字线WLsel施加读出电压VrF而进行读出动作的时间点，中位页数据确定。确定后的数据例如储存于锁存电路XDL。由此，成为可从输入输出电路21输出中位页数据的状态。此外，图13的例子中，在向输入输出电路21输入了指令RD2的时间点，锁存电路XDL中的下位页数据的保存被解除。也可采用在截至向锁存电路XDL传输中位页数据之前的期间，使下位页数据继续保存于锁存电路XDL的态样，以此取代上文所述的态样。
向锁存电路XDL传输中位页数据的动作完成，且恢复期间RR结束后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。由此，存储器控制器1认识到可从半导体存储装置2输出中位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO2。例如，指令DO2是包含指示半导体存储装置2执行数据输出动作的指令信号、及表示成为数据输出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令DO2后，半导体存储装置2进行将锁存电路XDL中保存的中位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。
通过存储器控制器1取得中位页数据的动作完成后，从存储器控制器1向输入输出电路21输入指令RD3。指令RD3是指示上位页的读出动作的指令。例如，指令RD3是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令RD3后，半导体存储装置2使就绪-忙碌信号R/B从H变成L，并且开始上位页的读出动作。如图13(B)所示，定序器41将选择字线WLsel的电压依次切换为读出电压VrC、VrG，由此使上位页数据确定。
与读出下位页数据时同样地，对选择字线WLsel施加最初的读出电压VrC的期间为设置期间R的一部分。另外，对选择字线WLsel施加读出电压VrG的期间为读出期间RWL，在最后的读出期间RWL之后接着是恢复期间RR。
如图13(C)所示，在对选择字线WLsel施加读出电压VrG而进行读出动作的时间点，上位页数据确定。确定后的数据例如储存于锁存电路XDL。由此，成为可从输入输出电路21输出上位页数据的状态。
向锁存电路XDL传输上位页数据的动作完成，且恢复期间RR结束后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。由此，存储器控制器1认识到可从半导体存储装置2输出上位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO3。例如，指令DO1是包含指示半导体存储装置2执行数据输出动作的指令信号、及表示成为数据输出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令DO3后，半导体存储装置2进行将锁存电路XDL中保存的上位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。
如上所述，在以正常读取方式进行的读出动作中，一边切换选择字线WLsel的电压，一边先进行使与指令集中包含的地址信号对应的特定的页数据确定的动作。继而，进行将该数据从输入输出电路21输出至存储器控制器1的动作。前者所述的动作以下也称作“Core动作”，后者所述的动作以下也称作“Dout动作”。
在以正常读取方式进行的读出动作中，对由指令集所指定的页分别依次执行Core动作及Dout动作。另外，为了从多页读出数据，即使被输入多个正常读取的指令集，在从1页读出数据的动作完全完成之前，也不会开始从下一页读出数据的动作。因此，如图13的例子般，通过正常读取从下位页、中位页、上位页分别连续地读出数据的情况下，截至存储器控制器1取得全部数据为止所需的期间会变得相对较长。
与此相对地，在高速缓冲读取中，通过同时即并行地执行一部分Core动作与Dout动作，能以较正常读取短的时间读出多页数据。参照图14，对高速缓冲读取进行说明。
图14(A)中以与图13(A)相同的方法示出了从半导体存储装置2的逻辑控制用焊垫群32向存储器控制器1发送的就绪-忙碌信号R/B的时间变化的例子。图14(B)中以与图13(B)相同的方法示出了对选择字线WLsel施加的电压的时间变化的例子。图14(C)中以与图13(C)相同的方法示出了感测放大单元SAU的锁存电路XDL中保存的数据的时间变化的例子。图14(D)中以与图14(C)相同的方法示出了感测放大单元SAU的锁存电路ADL中保存的数据的时间变化的例子。
在图14所示的例子中，也与图13的例子同样地，首先从存储器控制器1向输入输出电路21输入指令RD1。定序器41根据指令RD1，将选择字线WLsel的电压依次切换为读出电压VrA、VrE，由此使下位页数据确定。确定后的下位页数据例如储存于锁存电路ADL，然后传输至锁存电路XDL。向锁存电路XDL传输下位页数据的动作完成，且恢复期间RR结束后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。到此为止都与图13所示的正常读取的情况相同。
在图14的例子中，就绪-忙碌信号R/B变成H后，从存储器控制器1向输入输出电路21输入指令RD2'。指令RD2'虽然与指令RD2同样地是指示中位页的读出动作的指令，但却为指示以高速缓冲读取方式进行读出动作的指令。例如，指令RD2'是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令RD2'后，半导体存储装置2开始用来读出中位页数据的Core动作。具体来说，定序器41将选择字线WLsel的电压依次切换为读出电压VrB、VrD、VrF，由此使中位页数据确定。
在向输入输出电路21输入了指令RD2'的时序，半导体存储装置2使就绪-忙碌信号R/B从H变成L。但在这个时间点，可从输入输出电路21输出下位页数据，因此半导体存储装置2在此之后会立即使就绪-忙碌信号R/B再次从L变成H。
就绪-忙碌信号R/B变成H后，存储器控制器1向输入输出电路21输入指令DO1。
向输入输出电路21输入指令DO1后，半导体存储装置2进行将锁存电路XDL中保存的下位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。这时，半导体存储装置2中正进行用来读出中位页数据的Core动作。也就是说，在图14的高速缓冲读取中，用来输出下位页数据的Dout动作与用来读出中位页数据的Core动作是并行地进行的。
通过存储器控制器1取得下位页数据的动作完成后，从存储器控制器1向输入输出电路21输入指令RD3'。指令RD3'虽然与指令RD3同样地是指示上位页的读出动作的指令，但却为指示以高速缓冲读取方式进行读出动作的指令。例如，指令RD3'是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。
在向输入输出电路21输入了指令RD3'的时序，半导体存储装置2使就绪-忙碌信号R/B从H变成L。在这个时间点，半导体存储装置2中正进行用来读出中位页数据的Core动作。因此，定序器41继续进行该Core动作，但在这个时间点并不开始用来读出上位页数据的Core动作。
在对选择字线WLsel施加读出电压VrF而进行读出动作的时间点，中位页数据确定。确定后的中位页数据传输至锁存电路ADL加以保存。
在用来读出中位页数据的Core动作完成的时间点，即选择字线WLsel的电压从读出电压VrF恢复为0V的时间点，图14的例子中，根据指令DO1而进行的下位页数据的输出完成。因此，半导体存储装置2将中位页数据从锁存电路ADL传输至锁存电路XDL。成为中位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出中位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。
由此，存储器控制器1认识到可从半导体存储装置2输出中位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO2。
向输入输出电路21输入指令DO2后，半导体存储装置2进行将锁存电路XDL中保存的中位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。
用来读出中位页数据的Core动作完成后，定序器41根据预先输入的指令RD3'，开始用来读出上位页数据的Core动作。如图14(B)所示，定序器41将选择字线WLsel的电压依次切换为读出电压VrC、VrG，由此使上位页数据确定。如此，在图14的高速缓冲读取中，并行地进行用来输出中位页数据的Dout动作与用来读出上位页数据的Core动作。
通过存储器控制器1取得中位页数据的动作完成后，从存储器控制器1向输入输出电路21输入指令TR。指令TR是指示将通过最后的读出指令(在该例中为指令RD3')而读出的数据传输至锁存电路XDL的指令。
向输入输出电路21输入指令TR后，半导体存储装置2使就绪-忙碌信号R/B从H变成L。在这个时间点，半导体存储装置2中正进行用来读出上位页数据的Core动作。因此，定序器41继续进行该Core动作，在这个时间点并不开始与指令TR对应的处理(将上位页数据传输至锁存电路XDL的处理)。
在对选择字线WLsel施加读出电压VrG而进行读出动作的时间点，上位页数据确定。确定后的上位页数据传输至锁存电路ADL加以保存。
在用来读出上位页数据的Core动作完成的时间点，即选择字线WLsel的电压从读出电压VrG恢复为0V的时间点，图14的例子中，根据指令DO2而进行的中位页数据的输出完成。因此，半导体存储装置2将上位页数据从锁存电路ADL传输至锁存电路XDL。成为上位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出上位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。
由此，存储器控制器1认识到可从半导体存储装置2输出上位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO3。
向输入输出电路21输入指令DO3后，半导体存储装置2进行将锁存电路XDL中保存的上位页数据从输入输出电路21输出至存储器控制器1的处理。在此期间，就绪-忙碌信号R/B始终为H。
如上所述，以高速缓冲读取方式进行的读出动作中，Core动作与Dout动作在一部分期间是并行地进行的。因此，在从下位页、中位页、上位页分别连续地读出数据的情况下，截至存储器控制器1取得全部数据为止所需的期间相比正常读取的情况时短。
无论是在正常读取中还是在高速缓冲读取中，Core动作都是分成从下位页读出数据、从中位页读出数据及从上位页读出数据而进行的。因此，各个Core动作之间会出现空闲时间，从而整个读出动作所需的时间延长。进而，在与各页对应的各Core动作中，最初都需要设置期间R，因此整个读出动作所需的时间进一步延长。
因此，在本实施方式的半导体存储装置2中，作为用来从多页一次性读出数据的方法，还准备了被称作顺序读取的方法。在说明本实施方式的顺序读取前，先参照图15，对与以往相同的比较例的顺序读取的态样进行说明。图15中以与图14相同的方法示出了进行比较例的顺序读取的情况下各部的电压等的时间变化。
在图15所示的例子中，首先从存储器控制器1向输入输出电路21输入指令RD。指令RD是指示通过顺序读取从下位页、中位页及上位页读出数据的指令。例如，指令RD是包含指示半导体存储装置2执行读出动作的指令信号、及表示成为读出动作对象的地址的地址信号的指令集。
向输入输出电路21输入指令RD后，半导体存储装置2使就绪-忙碌信号R/B从H变成L，并且开始以顺序读取方式进行读出动作。如图15(B)所示，定序器41将选择字线WLsel的电压以历经图6所示的7个读出电压VrA等全体的方式，按照由低到高的顺序依次切换为读出电压VrA、VrB、…、VrF、VrG。另外，定序器41在对选择字线WLsel施加了各读出电压的各个情况下，通过进行读出动作而从选择存储单元晶体管MT取得数据。
在顺序读取中，对选择字线WLsel施加最初的读出电压VrA的期间为设置期间R的一部分。然后，对选择字线WLsel施加读出电压VrB、VrC、…、VrG的期间均为读出期间RWL，在最后的读出期间RWL之后接着是恢复期间RR。如此，在顺序读取中，设置期间R只有1个，恢复期间RR也只有1个。
如上文所述，下位页数据可通过使用读出电压VrA及VrE的读出结果而确定。因此，图15的比较例中，在对选择字线WLsel施加读出电压VrE而进行读出动作的时间点，下位页数据确定。确定后的数据例如储存于锁存电路ADL，然后该数据传输至锁存电路XDL。由此，成为可从输入输出电路21输出下位页数据的状态。
成为可从输入输出电路21输出下位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。由此，存储器控制器1认识到可从半导体存储装置2输出下位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO1。
向输入输出电路21输入指令DO1后，半导体存储装置2进行将锁存电路XDL中保存的下位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。在图15(A)中，将如上所述进行下位页数据的Dout动作的期间标记为“DoutL”。
在如上所述进行Dout动作的期间，也继续在进行切换选择字线WLsel的电压的动作。如上文所述，中位页数据可通过使用读出电压VrB、VrD及VrF的读出结果而确定。因此，图15的比较例中，在对选择字线WLsel施加读出电压VrF而进行读出动作的时间点，中位页数据确定。确定后的中位页数据传输至锁存电路ADL加以保存。
另外，上位页数据可通过使用读出电压VrC及VrG的读出结果而确定。因此，图15的比较例中，在对选择字线WLsel施加读出电压VrG而进行读出动作的时间点，上位页数据确定。确定后的上位页数据传输至锁存电路ADL加以保存。
此外，如下文针对图15的例子所说明般，在向锁存电路ADL传输上位页数据的时间点之前，会预先从锁存电路ADL向锁存电路XDL传输中位页数据。因此，即便向锁存电路ADL传输上位页数据，中位页数据也不会消失。此外，也可将确定后的上位页数据传输至锁存电路BDL或锁存电路CDL而非锁存电路ADL，以使各页的Dout动作可在任意时序进行。
通过存储器控制器1取得下位页数据的动作(图15的DoutL)完成后，从存储器控制器1向输入输出电路21输入指令TR。指令TR作为指示半导体存储装置2将下一页(在该例中为中位页)的数据传输至锁存电路XDL的指令而使用。
向输入输出电路21输入指令TR后，半导体存储装置2使就绪-忙碌信号R/B从H变成L。图15的例子中，在这个时间点，中位页数据已确定，且该数据已保存于锁存电路ADL。定序器41将中位页数据从锁存电路ADL传输至锁存电路XDL。成为中位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出中位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。
由此，存储器控制器1认识到可从半导体存储装置2输出中位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO2。
向输入输出电路21输入指令DO2后，半导体存储装置2进行将锁存电路XDL中保存的中位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。在图15(A)中，将如上所述进行中位页数据的Dout动作的期间标记为“DoutM”。图15的例子中，在该期间完成之前Core动作已完成。
通过存储器控制器1取得中位页数据的动作(图15的DoutL)完成后，从存储器控制器1向输入输出电路21输入指令TR。如上文所述，指令TR作为指示半导体存储装置2将下一页(在该例中为上位页)的数据传输至锁存电路XDL的指令而使用。
向输入输出电路21输入指令TR后，半导体存储装置2使就绪-忙碌信号R/B从H变成L。图15的例子中，在这个时间点，上位页数据已确定，且该数据已保存于锁存电路ADL。定序器41将上位页数据从锁存电路ADL传输至锁存电路XDL。成为上位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出上位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。
由此，存储器控制器1认识到可从半导体存储装置2输出上位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO3。
向输入输出电路21输入指令DO3后，半导体存储装置2进行将锁存电路XDL中保存的上位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。在图15(A)中，将如上所述进行上位页数据的Dout动作的期间标记为“DoutU”。该期间完成后，以顺序读取方式进行的读出动作完成。
如上所述，在比较例的顺序读取中，定序器41将选择字线WLsel的电压按照由低到高的顺序依次切换为读出电压VrA、VrB、…、VrF、VrG。用来从各页读出数据的Core动作是在一个连续的期间内执行的，因此Core动作之间不会出现空闲时间。另外，当将多页数据读出时，设置期间R可为1次，恢复期间RR也可为1次。因此，在顺序读取中，尤其能缩短Core动作所需的时间。
进而，顺序读取中，Core动作与Dout动作在一部分期间是并行地执行的。换言之，进行Dout动作的期间的一部分隐含于进行Core动作的期间内。因此，与高速缓冲读取同样地，能使读出动作所需的整个期间比正常读取短。
然而，在图15的例子所示的顺序读取中，可从输入输出电路21输出最初的页数据(下位页数据)的时序，即使用读出电压VrE读出数据的动作完成的时序是Core动作即将结束的时序。因此，并行地执行Core动作与Dout动作的期间相对较短，要在Core动作结束并经过相对较长的期间TM后，最后的Dout动作才会结束。
另外，例如若从下位页输出数据的Dout动作的期间(DoutL)比图15的例子更长，则要在Core动作结束后，才会开始从中位页输出数据的Dout动作。该情况下，截至整个读出动作完成为止所需的期间进一步延长。
图16中以与图15相同的方法示出了进行另一个比较例的顺序读取的情况下各部的电压等的时间变化。该比较例是定序器41将选择字线WLsel的电压以历经图6所示的7个读出电压VrA等全体的方式，按照由高到低的顺序依次切换为读出电压VrG、VrF、…、VrB、VrA的例子。
该情况下，首先，在使用读出电压VrC读出数据的动作完成的时序，上位页数据确定。然后，在使用读出电压VrB读出数据的动作完成的时序，中位页数据确定，在使用读出电压VrA读出数据的动作完成的时序，下位页数据确定。在该例中，同样地可从输入输出电路21输出最初的页数据(上位页数据)的时序是Core动作即将结束的时序。因此，从Core动作结束起到最后的Dout动作结束为止的期间TM与图15的例子同样地，变得相对较长。
因此，在本实施方式中所执行的顺序读取中，将对选择字线WLsel施加的电压的顺序变更成与如上所述的比较例的情况不同的顺序，由此缩短了所述期间TM，从而缩短了读出动作所需的整个期间。
参照图17，对本实施方式中所执行的顺序读取的态样进行说明。图17(A)中以与图15(A)相同的方法示出了从半导体存储装置2的逻辑控制用焊垫群32向存储器控制器1发送的就绪-忙碌信号R/B的时间变化的例子。图17(B)中以与图15(B)相同的方法示出了对选择字线WLsel施加的电压的时间变化的例子。图17(C)中以与图15(C)相同的方法示出了感测放大单元SAU的锁存电路XDL中保存的数据的时间变化的例子。图17(D)中以与图15(D)相同的方法示出了感测放大单元SAU的锁存电路ADL中保存的数据的时间变化的例子。图17(E)中以与图17(D)相同的方法示出了感测放大单元SAU的锁存电路BDL中保存的数据的时间变化的例子。图17(F)中以与图17(D)相同的方法示出了感测放大单元SAU的锁存电路CDL中保存的数据的时间变化的例子。
在图17的例子中，与图15的例子同样地，首先从存储器控制器1向输入输出电路21输入指令RD。输入指令RD后，半导体存储装置2使就绪-忙碌信号R/B从H变成L，并且开始以顺序读取方式进行读出动作。如图17(B)所示，定序器41将选择字线WLsel的电压按照读出电压VrA、VrE、VrB、VrD、VrF、VrC、VrG的顺序，以最终历经图6所示的7个读出电压VrA等全体的方式进行切换。另外，定序器41在对选择字线WLsel施加了各读出电压的各个情况下，通过进行读出动作而从选择存储单元晶体管MT取得数据。
如图17(B)所示，进行Core动作的期间，即切换选择字线WLsel的电压的期间可分成3个小期间TML、TMM、TMU。在最初的小期间TML，选择字线WLsel的电压按照读出电压VrA、VrE的顺序依次切换。在下一个小期间TMM，选择字线WLsel的电压按照读出电压VrB、VrD、VrF的顺序依次切换。在最后的小期间TMU，选择字线WLsel的电压按照读出电压VrC、VrG的顺序依次切换。
在小期间TML对选择字线WLsel施加的读出电压VrA、VrE均为使下位页数据确定所需的电压。在小期间TML，对选择字线WLsel施加使下位页数据确定所需的全部读出电压VrA等，但不对选择字线WLsel施加使下位页数据以外的数据确定所需的读出电压VrB等。因此，在小期间TML结束的时序，下位页数据会提前确定。如上所述，小期间TML为对选择字线WLsel施加读出下位页数据所需的电压的期间，可称作“对应于下位页的小期间”。
在小期间TMM对选择字线WLsel施加的读出电压VrB、VrD、VrF均为使中位页数据确定所需的电压。在小期间TMM，对选择字线WLsel施加使中位页数据确定所需的全部读出电压VrB等，但不对选择字线WLsel施加使中位页数据以外的数据确定所需的读出电压VrA等。因此，在小期间TMM结束的时序，继下位页数据之后，中位页数据确定。如上所述，小期间TMM为对选择字线WLsel施加读出中位页数据所需的电压的期间，可称作“对应于中位页的小期间”。
在小期间TMU对选择字线WLsel施加的读出电压VrC、VrG均为使上位页数据确定所需的电压。在小期间TMU，对选择字线WLsel施加使上位页数据确定所需的全部读出电压VrC等，但不对选择字线WLsel施加使上位页数据以外的数据确定所需的读出电压VrA等。因此，在小期间TMU结束的时序，继下位页数据及中位页数据之后，上位页数据确定。如上所述，小期间TMU为对选择字线WLsel施加读出上位页数据所需的电压的期间，可称作“对应于上位页的小期间”。
小期间TML结束从而下位页数据确定后，确定后的下位页数据储存于锁存电路ADL。锁存电路ADL中储存的下位页数据传输至锁存电路XDL后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。由此，存储器控制器1认识到可从半导体存储装置2输出下位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO1。此外，虽然图17(D)中示出了从锁存电路ADL向锁存电路XDL传输下位页数据后，将锁存电路ADL的数据删除的情况，但其实也可为从锁存电路ADL向锁存电路XDL传输下位页数据后，依然使下位页数据保存于锁存电路ADL。
向输入输出电路21输入指令DO1后，半导体存储装置2进行将锁存电路XDL中保存的下位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。这时，半导体存储装置2中在继续进行小期间TMM的Core动作。在图17(A)中，与图15(A)的情况同样地将如上所述进行下位页数据的Dout动作的期间标记为“DoutL”。
通过存储器控制器1取得下位页数据的动作(DoutL)完成后，从存储器控制器1向输入输出电路21输入指令TR。该指令TR作为指示半导体存储装置2将下一页(在该例中为中位页)的数据传输至锁存电路XDL的指令而使用。
向输入输出电路21输入指令TR后，半导体存储装置2使就绪-忙碌信号R/B从H变成L。图17的例子中，在这个时间点，中位页数据尚未确定，正处于小期间TMM的中途。因此，在这个时间点不向锁存电路XDL传输中位页数据。
然后，小期间TMM结束从而中位页数据确定后，确定后的中位页数据保存于锁存电路BDL。在该时序，如本实施方式般已从存储体控制器1输入了指令TR的情况下，半导体存储装置2将中位页数据从锁存电路BDL传输至锁存电路XDL。成为中位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出中位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。此外，虽然图17(E)中示出了从锁存电路BDL向锁存电路XDL传输中位页数据后，将锁存电路BDL的数据删除的情况，但其实也可为从锁存电路BDL向锁存电路XDL传输中位页数据后，依然使中位页数据保存于锁存电路BDL。
由此，存储器控制器1认识到可从半导体存储装置2输出中位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO2。
向输入输出电路21输入指令DO2后，半导体存储装置2进行将锁存电路XDL中保存的中位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。这时，半导体存储装置2中在继续进行小期间TMU的Core动作。在图17(A)中，与图15(A)的情况同样地将如上所述进行中位页数据的Dout动作的期间标记为“DoutM”。
通过存储器控制器1取得中位页数据的动作(DoutM)完成后，从存储器控制器1向输入输出电路21输入指令TR。该指令TR作为指示半导体存储装置2将下一页(在该例中为上位页)的数据传输至锁存电路XDL的指令而使用。
向输入输出电路21输入指令TR后，半导体存储装置2使就绪-忙碌信号R/B从H变成L。图17的例子中，在这个时间点，上位页数据尚未确定，正处于小期间TMU的中途。因此，在这个时间点不向锁存电路XDL传输上位页数据。
然后，小期间TMU结束从而上位页数据确定后，确定后的上位页数据保存于锁存电路CDL。在该时序，如本实施方式般已从存储体控制器1输入了指令TR的情况下，半导体存储装置2将上位页数据从锁存电路CDL传输至锁存电路XDL。成为上位页数据已保存于锁存电路XDL的状态，即可从输入输出电路21输出上位页数据的状态后，半导体存储装置2使就绪-忙碌信号R/B从L变成H。此外，虽然图17(F)中示出了从锁存电路CDL向锁存电路XDL传输上位页数据后，将锁存电路CDL的数据删除的情况，但其实也可为从锁存电路CDL向锁存电路XDL传输上位页数据后，依然使上位页数据保存于锁存电路CDL。
由此，存储器控制器1认识到可从半导体存储装置2输出上位页数据。因此，就绪-忙碌信号R/B变成H后，立即从存储器控制器1向输入输出电路21输入指令DO3。
向输入输出电路21输入指令DO3后，半导体存储装置2进行将锁存电路XDL中保存的上位页数据从输入输出电路21输出至存储器控制器1的处理，即Dout动作。在此期间，就绪-忙碌信号R/B始终为H。在图17(A)中，与图15(A)的情况同样地将如上所述进行上位页数据的Dout动作的期间标记为“DoutU”。
小期间TMU结束后，定序器41使选择字线WLsel的电压从读出电压VrG恢复为0V(电压Vss)。也就是说，在小期间TMU之后接着是恢复期间RR。恢复期间RR结束后，通过存储器控制器1取得上位页数据的动作(DoutU)完成。
如上所述，在本实施方式的半导体存储装置2中，输入输出电路21接收到指令RD后，定序器41进行如下处理：在与作为读出对象的各页对应的小期间TML、TMM、TMU，分别切换选择字线WLsel的电压，由此使对应于该小期间的页的数据确定。在各个小期间TML、TMM、TMU，定序器41将选择字线WLsel的电压以历经使对应于该小期间的页的数据确定所需的全部电压的方式进行切换，但不将选择字线WLsel的电压切换为使与对应于该小期间的所述页不同的页的数据确定所需的电压。
另外，本实施方式中，每当下位页、中位页、上位页中一部分页的数据确定，定序器41便会将该数据保存至锁存电路XDL，由此使之形成可从输入输出电路21输出的状态。结果，定序器41能使从输入输出电路21输出数据的处理(即Dout动作)的至少一部分与切换选择字线WLsel的电压的处理(即Core动作)并行地进行。
采用此种方法而进行的顺序读取中，能在开始Core动作后相对较早的时序，成为可从输入输出电路21输出最初的页数据(下位页数据)的状态。
因为是在较比较例早的时序开始Dout动作的，所以本实施方式中，从下位页输出数据的Dout动作的期间(DoutL)、及从中位页输出数据的Dout动作的期间(DoutM)这两者隐含于进行Core动作的期间。结果，从Core动作结束起到最后的Dout动作结束为止的期间TM较比较例短，因此整个读出动作所需的时间得以缩短。
参照图18，对连续地读出下位页数据、中位页数据及上位页数据所需的时间进行说明。图18(A)中示出了图13的正常读取所需的时间的例子。该图所示的“Core动作”是正常读取中所执行的Core动作的合计时间。如图13所示，进行正常读取的Core动作的期间中包含3个设置期间R、4个读出期间RWL、3个恢复期间RR。进行正常读取时的Core动作的合计时间如图18(A)所示，为这些期间的和。
图18(A)所示的“Dout动作”是正常读取中所执行的Dout动作中，在不与Core动作重合的期间执行的部分的合计时间。正常读取中，整个Dout动作是在不与Core动作重合的期间执行的。因此，图18(A)所示的“Dout动作”等于正常读取中所执行的Dout动作的合计时间。
图18(B)中示出了图14的高速缓冲读取所需的时间的例子。该图所示的“Core动作”及“Dout动作”的定义与上文所述相同。进行高速缓冲读取的Core动作的期间也与正常读取的情况同样地，包含3个设置期间R、4个读出期间RWL、1个恢复期间RR。因此，进行高速缓冲读取时的Core动作的合计时间如图18(B)所示，为这些期间的和。它与图18(A)所示的正常读取中的Core动作的时间等同。
另一方面，高速缓冲读取中所执行的Dout动作的一部分与Core动作并行地执行。因此，如图18(B)所示，高速缓冲读取所需的时间比图18(A)的正常读取所需的时间短。
图18(C)中示出了图15的比较例的顺序读取所需的时间的例子。如图15所示，进行比较例的顺序读取的Core动作的期间中包含1个设置期间R、6个读出期间RWL、1个恢复期间RR。因此，进行比较例的顺序读取时的Core动作的合计时间如图18(C)所示，比图18(A)所示的正常读取中的Core动作的时间短。
比较例的顺序读取中所执行的Dout动作的一部分与Core动作并行地执行。虽然并行地执行两个动作的期间的长度会根据条件而变化，但在不与Core动作重合的期间执行的部分的合计时间如图18(C)所示，比图18(A)所示的正常读取中的Dout动作的时间短。
图18(D)中示出了图17的本实施方式的顺序读取所需的时间的例子。如图17所示，进行本实施方式的顺序读取的Core动作的期间也与比较例的情况同样地，包含1个设置期间R、6个读出期间RWL、1个恢复期间RR。因此，进行本实施方式的顺序读取时的Core动作的合计时间如图18(D)所示，比图18(A)所示的正常读取中的Core动作的时间短。
在本实施方式的顺序读取中，3次中的2次Dout动作是与Core动作并行地执行的。结果，Dout动作中，在不与Core动作重合的期间执行的部分的合计时间如图18(D)所示，比图18(C)所示的比较例的顺序读取中的Dout动作的时间短。
如上所述，在本实施方式的顺序读取中，与其他方法相比，能使整个读出动作所需的时间最短。此外，以上所说明的各时间终归只是一个例子，会根据条件而变化。但在使Dout动作所需的时间等条件一致的基础上比较各个读出方法后发现，如图18的例子所示，本实施方式的顺序读取的所需时间最短。
本实施方式中，输入输出电路21接收到来自存储器控制器1的指令RD后，定序器41便会执行图17的顺序读取。如上文所述，指令RD是将存储单元晶体管MT中存储的全部页，即下位页、中位页及上位页的数据连续地读出的指令。也可为输入输出电路21接收到并非将下位页、中位页及上位页全体，而是将作为其中一部分的多页连续地读出的指令的情况下，也执行与本实施方式相同的顺序读取，以此取代上文所述的态样。
例如，在输入输出电路21接收到仅连续地执行下位页及中位页的指令的情况下，定序器41只要一边对选择字线WLsel依次施加读出电压VrA、VrE、VrB、VrD、VrF，一边使下位数据及中位数据依次确定即可。另外，例如在输入输出电路21接收到仅连续地执行中位页及上位页的指令的情况下，定序器41只要一边对选择字线WLsel依次施加读出电压VrB、VrD、VrF、VrC、VrG，一边使中位数据及上位数据依次确定即可。无论是哪种情况，只要由存储器控制器1指示顺序读取的指令是指示从存储单元晶体管MT连续地读出多页数据的动作的指令即可。由此，能在开始Core动作后比以往早的时序，开始有关最初的页数据的Dout动作。
对第2实施方式进行说明。以下，主要说明与第1实施方式不同的点，对于与第1实施方式共通的点则适当省略说明。
图19中以与图17相同的方法示出了进行本实施方式的顺序读取的情况下各部的电压等的时间变化。对比图19与图17后发现，本实施方式在顺序读取时对选择字线WLsel施加各读出电压VrA等的顺序上，与第1实施方式不同。
在最初的小期间TML，定序器41将对选择字线WLsel施加的电压以按照读出电压VrE、VrA的顺序依次变化的方式进行切换，由此使下位页数据确定。在继小期间TML之后的小期间TMM，定序器41将对选择字线WLsel施加的电压以按照读出电压VrF、VrD、VrB的顺序依次变化的方式进行切换，由此使中位页数据确定。在继小期间TMM之后的小期间TMU，定序器41将对选择字线WLsel施加的电压以按照读出电压VrG、VrC的顺序依次变化的方式进行切换，由此使上位页数据确定。
如此，无论是在小期间TML、TMM、TMU的哪个期间，定序器41均将选择字线WLsel的电压以分阶段地变小的方式进行切换。
虽然图19(B)中省略了图示，但在小期间TML中的施加最初的读出电压VrE的设置期间R，是对选择字线WLsel先施加读出通过电压VPASS_READ后，再接着施加读出电压VrE的。
读出通过电压VPASS_READ是比读出电压VrA～VrG都大的电压。因此，若如本实施方式般继读出通过电压VPASS_READ之后施加读出电压VrE，则与如第1实施方式般继读出通过电压VPASS_READ之后施加读出电压VrA的情况相比，能使读出电压的值提前达到目标值。也就是说，能使设置期间R的长度比第1实施方式短。
如此，本实施方式中构成为：在输入输出电路21接收到指令RD后最初的小期间TML，定序器41使选择字线WLsel的电压分阶段地缩小。由此，设置期间R变短，因此能以更短的时间完成整个读出动作。
对第3实施方式进行说明。以下，主要说明与所述第2实施方式不同的点，对于与第2实施方式共通的点则适当省略说明。
图20中以与图19相同的方法示出了进行本实施方式的顺序读取的情况下各部的电压等的时间变化。本实施方式也与第2实施方式同样地，在顺序读取时对选择字线WLsel施加各读出电压VrA等的顺序上，与第1实施方式不同。
在最初的小期间TML，对选择字线WLsel施加的读出电压的顺序与第2实施方式相同。另外，在小期间TMM、TMU，对选择字线WLsel施加的读出电压的顺序与第1实施方式相同。
如此，本实施方式中构成为：仅在包含设置期间R的最初的小期间TML，定序器41使选择字线WLsel的电压分阶段地缩小。使选择字线WLsel的电压分阶段地缩小的小期间可如本实施方式般仅为一部分小期间TML，也可如第2实施方式般为全部小期间TML、TMM、TMU。但为了获得设置期间R变短的效果，优选至少在最初的小期间，使选择字线WLsel的电压分阶段地缩小。
对第4实施方式进行说明。以下，主要说明与第1实施方式不同的点，对于与第1实施方式共通的点则适当省略说明。
图21中以与图17相同的方法示出了进行本实施方式的顺序读取的情况下各部的电压等的时间变化。本实施方式也是在顺序读取时对选择字线WLsel施加各读出电压VrA等的顺序上，与第1实施方式不同。
在最初的小期间TML，对选择字线WLsel施加的读出电压的顺序与第2实施方式相同。另外，在小期间TMM，对选择字线WLsel施加的读出电压的顺序与第1实施方式相同。在小期间TMU，对选择字线WLsel施加的读出电压的顺序与第2实施方式相同。因此，对选择字线WLsel施加的电压按照读出电压VrE、VrA、VrB、VrD、VrF、VrG、VrC的顺序依次切换。
本实施方式也与第2实施方式同样地，在最初的小期间TML，使选择字线WLsel的电压分阶段地缩小。由此，能获得设置期间R变短的效果。
另外，本实施方式中，既获得了设置期间R变短的所述效果，又确保了读出电压逐渐地变大的期间，即读出电压按照VrA、VrB、VrD、VrF、VrG的顺序依次切换的期间尽可能地长。结果，能使读出电压在VrB、VrD、VrF、VrG各值下提前稳定下来，因此能以更短的时间完成整个读出动作。
对第5实施方式进行说明。以下，主要说明与第1实施方式不同的点，对于与第1实施方式共通的点则适当省略说明。
图22中以与图17相同的方法示出了进行本实施方式的顺序读取的情况下各部的电压等的时间变化。本实施方式也是在顺序读取时对选择字线WLsel施加各读出电压VrA等的顺序上，与第1实施方式不同。
本实施方式中，对选择字线WLsel施加的电压按照读出电压VrG、VrC、VrB、VrD、VrF、VrE、VrA的顺序依次切换。本实施方式中为如下构成：定序器41以最初的小期间成为用来使上位数据确定的小期间TMU，接下来的小期间成为用来使中位数据确定的小期间TMM，最后的小期间成为用来使上位数据确定的小期间TMU的方式，切换对选择字线WLsel施加的电压。
本实施方式中，在Core动作时，数据是按照上位页、中位页、下位页的顺序依次确定的，因此通过Dout动作而实施的数据输出也按照该顺序进行。如此，按照怎样的顺序读出各页的数据也可适当变更。
以上，参照具体例对本实施方式进行了说明。但本发明并不限定于这些具体例。业者对这些具体例适当施加设计变更后所得产物只要具备本发明的特征，同样也包含于本发明的范围内。所述各具体例所具备的各要素及其配置、条件、形状等并不限定于例示者，而可适当加以变更。所述各具体例所具备的各要素只要不发生技术矛盾，即可适当改变组合。例如，如图23所示，也可连续地进行2次以上图17所示的顺序读取的动作。该情况下，相对于指示第1次顺序读取动作的指令RD1，也可如图14的比较例所示，将指示第2次顺序读取动作的指令RD2'作为指示以高速缓冲读取方式进行读出动作的指令。
[符号的说明]
2 半导体存储装置
21 输入输出电路
41 定序器
110,210 存储单元阵列
MT 存储单元晶体管
WL 字线。

Claims (5)

1.一种半导体存储装置，包含：
存储单元阵列，具备多个存储单元晶体管；
字线，与所述存储单元晶体管的栅极相连；
控制电路，控制所述存储单元阵列的动作；及
输入电路，接收指令；且
所述输入电路接收到指示从所述存储单元晶体管连续地读出多页数据的动作的指令后，
所述控制电路在对应于作为读出对象的所述页的小期间，分别切换所述字线的电压，由此使对应于该小期间的所述页的数据确定，
在各个所述小期间，
所述控制电路将所述字线的电压以历经使对应于该小期间的所述页的数据确定所需的全部电压的方式进行切换，但不将所述字线的电压切换为使与对应于该小期间的所述页不同的所述页的数据确定所需的电压。
2.根据权利要求1所述的半导体存储装置，其中
还具备输出数据的输出电路，且
一部分所述页的数据确定后，所述控制电路使该数据成为可从所述输出电路输出的状态。
3.根据权利要求2所述的半导体存储装置，其中
所述控制电路使从输出电路输出数据的处理的至少一部分与切换所述字线的电压的处理并行地进行。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中
在至少一部分所述小期间，所述字线的电压被分阶段地缩小。
5.根据权利要求4所述的半导体存储装置，其中
在所述输入电路接收到所述指令后的最初的所述小期间，所述字线的电压被分阶段地缩小。
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