TWI786733B - 半導體記憶裝置 - Google Patents

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Abstract

一實施方式提供一種能夠削減寫入動作時之峰值電流之半導體記憶裝置。  一實施方式之半導體記憶裝置2具有複數個記憶胞MT、連接於記憶胞MT之閘極之字元線WL、及產生供給至字元線WL之電壓之電壓產生電路281。又，該半導體記憶裝置2亦具有定序器27，該定序器27執行寫入序列，對記憶胞MT寫入特定資料，該寫入序列係反覆進行由對記憶胞MT寫入資料之編程動作、及檢驗寫入至上述記憶胞MT之上述資料之驗證動作之集合所構成的複數個循環。定序器27對電壓產生電路281指示供給至字元線WL之電壓之設定值，根據循環之位置來變更驗證動作開始時之設定值即最初之中間設定值。

Description

半導體記憶裝置
本實施方式係關於一種半導體記憶裝置。
關於半導體記憶裝置，已知有NAND(Not And，反及)快閃記憶體。
一實施方式之目的在於提供一種能夠削減寫入動作時之峰值電流之半導體記憶裝置。
一實施方式之半導體記憶裝置具有：複數個記憶胞；字元線，其連接於上述複數個記憶胞之閘極；及位元線，其經由分別連接於上述複數個記憶胞之一端之複數個選擇閘極電晶體而電性連接於上述複數個記憶胞之一端。又，上述半導體記憶裝置亦具有：電壓產生電路，其產生供給至上述字元線之電壓；及控制部，其執行寫入序列，對上述記憶胞寫入特定資料，該寫入序列係反覆進行由對上述記憶胞寫入資料之編程動作、及檢驗寫入至上述記憶胞之上述資料之驗證動作之集合所構成的複數個循環。上述控制部對上述電壓產生電路指示供給至上述字元線之電壓之設定值，根據上述循環之位置來變更上述驗證動作開始時之上述設定值即第1設定值。
以下，參照附圖對實施方式進行說明。
(第1實施方式)  (1.構成)  (1-1.記憶體系統之構成)  圖1係表示實施方式之記憶體系統之構成例之方塊圖。實施方式之記憶體系統具備記憶體控制器1、及作為半導體記憶裝置之非揮發性記憶體2。記憶體系統可與主機連接。主機例如為個人電腦、移動終端等電子設備。
非揮發性記憶體2係非揮發地記憶資料之記憶體，例如具備NAND記憶體(NAND快閃記憶體)。非揮發性記憶體2例如係具有每個記憶胞能夠記憶3位元之記憶胞之NAND記憶體，即3位元/胞(TLC：Triple Level Cell，三層單元)之NAND記憶體。再者，非揮發性記憶體2亦可為1位元/胞、2位元/胞、或4位元/胞之NAND記憶體。
記憶體控制器1按照來自主機之寫入請求而控制對非揮發性記憶體2之資料寫入。又，記憶體控制器1按照來自主機之讀出請求而控制從非揮發性記憶體2讀出資料。於記憶體控制器1與非揮發性記憶體2之間收發各信號，例如晶片賦能信號/CE、就緒/忙碌信號/RB、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、寫入保護信號/WP、作為資料之信號DQ＜7：0＞、資料選通信號DQS、/DQS。
例如，非揮發性記憶體2與記憶體控制器1分別形成為半導體晶片(以下亦簡稱為“晶片”)。
晶片賦能信號/CE係用以賦能非揮發性記憶體2之信號。就緒/忙碌信號/RB係用以表示非揮發性記憶體2為就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(未受理來自外部之命令之狀態)之信號。指令鎖存賦能信號CLE係表示信號DQ＜7：0＞為指令之信號。位址鎖存賦能信號ALE係表示信號DQ＜7：0＞為位址之信號。寫入賦能信號/WE係用以將所接收之信號存入非揮發性記憶體2之信號，每次藉由記憶體控制器1接收指令、位址及資料時被生效。於信號/WE為“L(Low，低)”位準之期間指示非揮發性記憶體2存入信號DQ＜7：0＞。
讀取賦能信號RE、/RE係用以使記憶體控制器1從非揮發性記憶體2讀出資料之信號。例如，用於控制輸出信號DQ＜7：0＞時之非揮發性記憶體2之動作時點。寫入保護信號/WP係用以指示非揮發性記憶體2禁止寫入資料及抹除資料之信號。信號DQ＜7：0＞係於非揮發性記憶體2與記憶體控制器1之間收發之資料實體，包含指令、位址及資料。資料選通信號DQS、/DQS係用以控制信號DQ＜7：0＞之輸入輸出時點之信號。
記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct，錯誤檢查與校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15相互之間由內部匯流排16連接。
主機介面13將從主機接收到之請求、用戶資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將從非揮發性記憶體2讀出之用戶資料、來自處理器12之響應等發送至主機。
記憶體介面15基於處理器12之指示，控制將用戶資料等寫入非揮發性記憶體2之處理及從非揮發性記憶體2讀出用戶資料之處理。
處理器12總括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)、MPU(Micro Processing Unit，微處理器)等。處理器12當從主機經由主機介面13接收到請求時，執行按照該請求之控制。例如，處理器12按照來自主機之請求，指示記憶體介面15向非揮發性記憶體2寫入用戶資料及奇偶校驗。又，處理器12按照來自主機之請求，指示記憶體介面15從非揮發性記憶體2讀出用戶資料及奇偶校驗。
處理器12針對積存於RAM11中之用戶資料，決定非揮發性記憶體2上之儲存區域(記憶區域)。用戶資料經由內部匯流排16儲存至RAM11中。處理器12針對作為寫入單位之頁單位之資料(頁資料)實施記憶體區域之決定。於本說明書中，將非揮發性記憶體2之1頁中儲存之用戶資料定義為單元資料。單元資料通常由ECC電路14編碼後作為碼字儲存於非揮發性記憶體2中。於本實施方式中，並非必須進行編碼。記憶體控制器1亦可不編碼而將單元資料儲存至非揮發性記憶體2中，但圖1中，示出了進行編碼之構成作為一個構成例。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，可基於1個單元資料產生1個碼字，亦可基於將單元資料分割而成之分割資料產生1個碼字。又，亦可使用複數個單元資料產生1個碼字。
處理器12以單元資料為單位決定寫入目標之非揮發性記憶體2之記憶體區域。對非揮發性記憶體2之記憶體區域分配物理位址。處理器12使用物理位址來管理單元資料之寫入目標之記憶體區域。處理器12指定所決定之記憶體區域(物理位址)並指示記憶體介面15將用戶資料寫入非揮發性記憶體2。處理器12管理用戶資料之邏輯位址(由主機管理之邏輯位址)與物理位址之對應關係。處理器12於接收到來自主機之包含邏輯位址之讀出請求時，特定出與邏輯位址對應之物理位址，指定物理位址並指示記憶體介面15讀出用戶資料。
ECC電路14對儲存在RAM11中之用戶資料進行編碼，產生碼字。又，ECC電路14對從非揮發性記憶體2讀出之碼字進行解碼。
RAM11於將從主機接收之用戶資料記憶至非揮發性記憶體2之前暫時儲存，或將從非揮發性記憶體2讀出之資料發送至主機之前暫時儲存。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中，示出了記憶體控制器1分別具備ECC電路14及記憶體介面15之構成例。但是，ECC電路14亦可內置於記憶體介面15中。又，ECC電路14亦可內置於非揮發性記憶體2中。
當從主機接收到寫入請求時，記憶體系統以如下方式動作。處理器12使成為寫入對象之資料暫時記憶於RAM11中。處理器12讀出儲存在RAM11中之資料，並將其輸入至ECC電路14中。ECC電路14對所輸入之資料進行編碼，並將碼字輸入至記憶體介面15。記憶體介面15將所輸入之碼字寫入至非揮發性記憶體2中。
當從主機接收到讀出請求時，記憶體系統以如下方式動作。記憶體介面15將從非揮發性記憶體2讀出之碼字輸入至ECC電路14。ECC電路14對所輸入之碼字進行解碼，並將解碼後之資料儲存至RAM11中。處理器12將儲存在RAM11中之資料經由主機介面13發送至主機。
(1-2.非揮發性記憶體之構成)  圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、記憶胞陣列23、感測放大器24、列解碼器25、暫存器26、定序器27、電壓供給電路28、輸入輸出用墊群32、邏輯控制用墊群34、及電源輸入用端子群35。
記憶胞陣列23具備複數個塊。複數個塊BLK分別具備記憶胞電晶體(記憶胞)。記憶胞陣列23中配設複數個位元線、複數個字元線、及源極線等，以便控制對記憶胞電晶體施加之電壓。塊BLK之具體構成將於下文中進行敍述。
輸入輸出用墊群32具備複數個端子(墊)，該等複數個端子(墊)與信號DQ＜7：0＞及資料選通信號DQS、/DQS相對應，用以在與記憶體控制器1之間收發包含資料之各信號。
邏輯控制用墊群34具備複數個端子(墊)，該等複數個端子(墊)與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫入保護信號/WP相對應，用以在與記憶體控制器1之間收發各信號。
信號/CE使得能夠選擇非揮發性記憶體2。信號CLE使得能夠將作為信號DQ發送之指令鎖存於指令暫存器中。信號ALE使得能夠將作為信號DQ發送之位址鎖存於位址暫存器中。信號WE使得能夠進行寫入。信號RE使得能夠進行讀出。信號WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2處於就緒狀態(能夠受理來自外部之命令之狀態)還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1可藉由接收信號R/B而獲知非揮發性記憶體2之狀態。
電源輸入用端子群35具備複數個端子，該等複數個端子被輸入電源電壓Vcc、VccQ、Vpp、及接地電壓Vss，用以從外部向非揮發性記憶體2供給各種動作電源。電源電壓Vcc係通常作為動作電源從外部賦予之電路電源電壓，例如被輸入3.3 V左右之電壓。電源電壓VccQ例如被輸入1.2 V之電壓。於記憶體控制器1與非揮發性記憶體2之間收發信號時使用電源電壓VccQ。
電源電壓Vpp係高於電源電壓Vcc之電源電壓，例如被輸入12 V之電壓。當向記憶胞陣列23寫入資料或抹除資料時，必需20 V左右之高電壓。此時，相比利用電壓供給電路28之升壓電路使約3.3 V之電源電壓Vcc升壓，使約12 V之電源電壓Vpp升壓能夠高速且低消耗電力地產生所需電壓。另一方面，例如，於無法供給高電壓之環境下使用非揮發性記憶體2時，亦可不對電源電壓Vpp供給電壓。即便不供給電源電壓Vpp，非揮發性記憶體2只要被供給電源電壓Vcc則亦可執行各種動作。即，電源電壓Vcc係標準地供給至非揮發性記憶體2之電源，電源電壓Vpp係例如根據使用環境追加、任意供給之電源。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排連接於記憶體控制器1。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21從記憶體控制器1經由NAND匯流排接收外部控制信號(例如，晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫入保護信號/WP)。信號名中標註之“/”表示低位準有效。又，邏輯控制電路21經由NAND匯流排將就緒/忙碌信號/RB發送至記憶體控制器1。
輸入輸出電路22於與記憶體控制器1之間收發信號DQ＜7：0＞及資料選通信號DQS、/DQS。輸入輸出電路22將信號DQ＜7：0＞內之指令及位址傳送至暫存器26。又，輸入輸出電路22於與感測放大器24之間收發寫入資料及讀出資料。
暫存器26具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保存指令。位址暫存器暫時保存位址。狀態暫存器暫時保存非揮發性記憶體2之動作所需之資料。暫存器26例如包含SRAM。
作為控制部之定序器27從暫存器26接收指令，並按照基於該指令之序列來控制非揮發性記憶體2。
電壓供給電路28從非揮發性記憶體2之外部接收電源電壓，使用該電源電壓，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓供給電路28將所產生之電壓供給至記憶胞陣列23、感測放大器24及列解碼器25等。
列解碼器25從暫存器26接收列位址，並對該列位址進行解碼。列解碼器25基於解碼後之列位址，進行字元線之選擇動作。然後，列解碼器25將寫入動作、讀出動作、及抹除動作所需之複數個電壓傳送至所選擇之塊。
感測放大器24從暫存器26接收行位址，並對該行位址進行解碼。感測放大器24具有感測放大器單元群24A及資料暫存器24B。感測放大器單元群24A連接於各位元線，基於解碼後之行位址，選擇任一個位元線。又，感測放大器單元群24A於資料讀出時，檢測及放大從記憶胞電晶體讀出至位元線之資料。又，感測放大器單元群24A於資料寫入時，將寫入資料傳送至位元線。
資料暫存器24B於資料讀出時，暫時保存由感測放大器單元群24A檢測出之資料，並將其串行傳送至輸入輸出電路22中。又，資料暫存器24B於資料寫入時，暫時保存從輸入輸出電路22串行傳送之資料，並將其傳送至感測放大器單元群24A。資料暫存器24B包含SRAM等。
(1-3.記憶胞陣列之塊構成)  圖3係表示三維構造之記憶胞陣列23之塊之構成例的圖。圖3示出了構成記憶胞陣列23之複數個塊中之1個塊BLK。記憶胞陣列之其他塊亦具有與圖3相同之構成。再者，本實施方式亦適用於二維構造之記憶胞陣列。
如圖所示，塊BLK例如包含4個串單元(SU0～SU3)。又，各串單元SU包含複數個NAND串NS。此處，NAND串NS分別包含8個記憶胞電晶體MT(MT0～MT7)及選擇閘極電晶體ST1、ST2。記憶胞電晶體MT具備閘極及電荷存儲層，將資料非揮發地保存。再者，NAND串NS中所含之記憶胞電晶體MT之個數於此處為8個，但並不限定於8個，例如亦可為32個、48個、64個、96個等。
選擇閘極電晶體ST1、ST2於電路上示為1個電晶體，但於構造上亦可與記憶胞電晶體相同。又，例如為了提高截止特性，亦可分別使用複數個選擇閘極電晶體作為選擇閘極電晶體ST1、ST2。進而，於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間亦可設置虛設單元電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2之間以串聯連接之方式配置。一端側之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0～SU3各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3(以下，無須將其等區分時稱作選擇閘極線SGD)。另一方面，選擇閘極電晶體ST2之閘極在處於同一塊BLK內之複數個串單元SU之間共通連接於同一個選擇閘極線SGS。又，處於同一塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS於同一塊BLK內之複數個串單元SU0～SU4之間共通地連接，而選擇閘極線SGD即便於同一塊BLK內仍與串單元SU0～SU3之各者獨立設置。
於構成NAND串NS之記憶胞電晶體MT0～MT7之閘極分別連接有字元線WL0～WL7。塊BLK內位於同一列之記憶胞電晶體MTi之閘極連接於同一個字元線WLi。再者，於以下說明中，有時將NAND串NS簡稱為「串」。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS中所含之選擇閘極電晶體ST或其他記憶胞電晶體MT連接於位元線。如上所述，位於同一塊BLK內之記憶胞電晶體MT之資料被一次抹除。另一方面，以記憶胞群組MG為單位(或以頁為單位)進行資料讀出及寫入。於本說明書中，將連接於1個字元線WLi且屬於1個串單元SU之複數個記憶胞電晶體MT定義為記憶胞群組MG。於讀出動作及寫入動作時，根據物理位址，選擇1條字元線WLi及1條選擇閘極線SGD，並選擇記憶胞群組MG。
(1-4.非揮發性記憶體之剖面構造)  圖4係實施方式之半導體記憶裝置之部分區域之剖視圖。圖4示出了於半導體基板71上設置與感測放大器24或列解碼器25等周邊電路對應之周邊電路區域，於周邊電路區域之上層設置記憶體區域之例。再者，於以下說明中，將與半導體基板71之表面水平之相互正交之兩個方向設為x方向(第1方向)及y方向(第2方向)，將與半導體基板71表面垂直之方向設為z方向。
如圖4所示，於記憶體區域MR中，非揮發性記憶體係包含半導體基板71、導電體641～657、記憶體柱634、以及接觸插塞C0、C1、C2及CP。再者，於以下說明之附圖中，分別省略了形成於半導體基板71之上表面部分之p型或n型井區域、形成於各井區域內之雜質擴散區域、及將井區域間絕緣之閘極絕緣膜和元件分離區域之圖示。
於記憶體區域MR中，在半導體基板71上隔著閘極絕緣膜(未圖示)設置有導電體GC。又，於半導體基板71上隔著導電體GC設置之複數個雜質擴散區域(未圖示)，例如分別設置有複數個接點C0。於半導體基板71上，隔著配線層區域WR配置有記憶胞陣列23。
於各接點C0上，設置有形成配線圖案之導電體641。例如，導電體GC係作為電晶體之閘極電極發揮功能，導電體641係作為電晶體之源極電極或汲極電極發揮功能。
於各導電體641上，例如設置有接點C1。於各接點C1上，例如設置有導電體642。於導電體642上，例如設置有接點C2。於接點C2上，例如設置有導電體643。
導電體641、642、643之各配線圖案，配設於未圖示之感測放大器電路與記憶胞陣列之間的配線層區域WR。以下，將供導電體641、642、643設置之配線層，分別稱作配線層D0、D1、D2。配線層D0、D1、D2係設置於非揮發性記憶體2之下層部分。再者，此處，配線層區域WR中設置有3個配線層，但配線層區域WR中亦可設置2個以下之配線層、或4個以上之配線層。
於導電體643之上方，例如隔著層間絕緣膜設置有導電體644。導電體644例如形成為與xy平面平行之板狀，作為源極線SL發揮功能。於導電體644之上方，對應於各NAND串NS，例如依序積層有導電體645～654。該等導電體中在z方向上相鄰之導電體之間，設置有未圖示之層間絕緣膜。
導電體645～654例如分別形成為與xy平面平行之板狀。例如，導電體645作為選擇閘極線SGS發揮功能，導電體646～653分別作為字元線WL0～WL7發揮功能，導電體654作為選擇閘極線SGD發揮功能。
各記憶體柱634為柱狀，分別貫通導電體645～654且與導電體644接觸。記憶體柱634例如包含中心側之導電體柱638、形成在導電體柱638外側之隧道絕緣膜637、形成於隧道絕緣膜637外側之電荷存儲膜636、及形成於電荷存儲膜636外側之阻擋絕緣膜635。
例如，記憶體柱634與導電體645交叉之部分，作為選擇電晶體ST2發揮功能。記憶體柱634與導電體646～653各自交叉之部分，作為記憶胞電晶體(記憶胞)MT發揮功能。記憶體柱634與導電體654交叉之部分，作為選擇電晶體ST1發揮功能。
於較記憶體柱634之上表面更靠上層，隔著層間絕緣膜設置有導電體655。導電體655形成為沿著x方向延伸之線狀，與位元線BL對應。複數個導電體655於y方向上隔開間隔地排列(未圖示)。導電體655與對應於每一個串單元SU之1個記憶體柱634內之導電體柱638電性連接。
具體而言，於各串單元SU中，例如於各記憶體柱634內之導電體柱638上設置接觸插塞CP，於接觸插塞CP上設置1個導電體645。再者，並不限定於此種構成，記憶體柱634內之導電體柱638與導電體655之間亦可經由複數個接點或配線等連接。
於設置有導電體655之層之上層，隔著層間絕緣膜設置有導電體656。於設置有導電體656之層之上層，隔著層間絕緣膜設置有導電體657。
導電體656及657例如對應於用以將設置於記憶胞陣列中之配線與設置於記憶胞陣列下之周邊電路連接之配線。導電體656與657之間亦可利用未圖示之柱狀接點來連接。此處，將設置有導電體655之層稱作配線層M0，將設置有導電體656之層稱作配線層M1，將設置有導電體657之層稱作配線層M2。
如圖4所示，實施方式之半導體記憶裝置於串單元SU之下層形成有配線層D0、D1、D2。又，於串單元SU之上層形成有配線層M0、M1、M2。配線層D0、D1、D2例如係由金屬鑲嵌法形成之鎢配線。
配線層M2例如係利用反應性離子蝕刻(RIE：Reactive Ion Etching)等各向異性蝕刻形成之鋁配線。配線層M2之膜厚較厚，電阻較低，因此被分配基礎電源配線(Vcc、Vss)。配線層M1例如係利用金屬鑲嵌法形成之銅(Cu)配線。Cu配線之EM(electromigration，電遷移)耐性等配線可靠性較高，因此，配線層M1被分配確實需要傳輸資料之信號線。配線層M0例如係利用金屬鑲嵌法形成之Cu配線。除了用作位元線BL以外，還被分配一部分基礎電源配線，目的在於強化電源。再者，關於信號線等基礎電源配線以外之配線，較佳為使電阻儘可能低，儘量使用上層之配線層(例如配線層M2)形成。
(1-5.記憶胞電晶體之閾值電壓分佈)  圖5係表示本發明之實施方式之閾值電壓分佈之一例之圖。圖5中，示出了3位元/胞之非揮發性記憶體2之閾值電壓分佈例。非揮發性記憶體2中，根據記憶胞之電荷存儲層中蓄積之電荷量來記憶資訊。各記憶胞具有與電荷量相應之閾值電壓。而且，使記憶胞中記憶之複數個資料值分別對應於閾值電壓之複數個區域(閾值電壓分佈區域)。
圖5中記載為Er、A、B、C、D、E、F、G之8個分佈(山型)表示8個閾值電壓分佈區域。如此，各記憶胞具有由7個邊界分隔之閾值電壓分佈。圖5之橫軸表示閾值電壓，縱軸表示記憶胞數(胞數)之分佈。
於本實施方式中，將閾值電壓為VrA以下之區域稱作區域Er，將閾值電壓大於VrA且為VrB以下之區域稱作區域A，將閾值電壓大於VrB且為VrC以下之區域稱作區域B，將閾值電壓大於VrC且為VrD以下之區域稱作區域C。又，於本實施方式中，將閾值電壓大於VrD且為VrE以下之區域稱作區域D，將閾值電壓大於VrE且為VrF以下之區域稱作區域E，將閾值電壓大於VrF且為VrG以下之區域稱作區域F，將閾值電壓大於VrG之區域稱作區域G。
又，將對應於區域Er、A、B、C、D、E、F、G之閾值電壓分佈分別稱作分佈Er、A、B、C、D、E、F、G(第1～第8分佈)。VrA～VrG係成為各區域之邊界之閾值電壓。
非揮發性記憶體2中，使複數個資料值分別對應於記憶胞之複數個閾值電壓分佈區域。將該對應稱作資料編碼。預先規定該資料編碼，於資料寫入(編程)時，以成為與按照資料編碼記憶之資料值相對應之閾值電壓分佈區域內之方式對記憶胞注入電荷。並且，於資料讀出時，對記憶胞施加讀出電壓，根據記憶胞之閾值電壓係低於讀出電壓還是高於讀出電壓來決定資料。
圖6係表示實施方式之資料編碼之圖。於本實施方式中，使圖5所示之8個閾值電壓分佈區域分別對應於3位元之8個資料值。閾值電壓與Upper(上位)、Middle(中位)、Lower(下位)頁所對應之位元資料值之關係如下。  ・閾值電壓處於Er區域內之記憶胞為記憶有“111”之狀態。  ・閾值電壓處於A區域內之記憶胞為記憶有“101”之狀態。  ・閾值電壓處於B區域內之記憶胞為記憶有“001”之狀態。  ・閾值電壓處於C區域內之記憶胞為記憶有“011”之狀態。  ・閾值電壓處於D區域內之記憶胞為記憶有“010”之狀態。  ・閾值電壓處於E區域內之記憶胞為記憶有“110”之狀態。  ・閾值電壓處於F區域內之記憶胞為記憶有“100”之狀態。  ・閾值電壓處於G區域內之記憶胞為記憶有“000”之狀態。
如此，可於閾值電壓之每個區域表現出各記憶胞之3位元資料之狀態。再者，於記憶胞為未寫入狀態(「抹除」狀態)下，記憶胞之閾值電壓處於Er區域內。又，此處所示之碼中，Er(抹除)狀態下記憶“111”資料，A狀態下記憶“101”資料，如此一來，於任意2個相鄰之狀態間資料僅變化1位元。如此，圖6所示之編碼係於任意2個相鄰之區域間資料僅變化1位元之格雷碼。
再者，圖5中以8個位準離散分佈之情況為例進行了說明，此種情況例如係資料剛寫入後之理想狀態。因此，現實中可能會產生相鄰位準重疊之情況。例如，有因資料寫入後發生擾亂等而使得分佈Er之上端與分佈A之下端重疊之情況。此種情形時，例如使用ECC技術等來訂正資料。
(2.動作)  接下來，對本實施方式之資料寫入動作進行說明。
(2-1.寫入動作之概念)  首先，對本實施方式之寫入動作簡單地進行說明。首先，寫入動作大致包含編程動作及驗證動作。於將多值資料寫入至記憶胞電晶體MT之情形時，使記憶胞電晶體MT之閾值電壓為與資料值對應之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓Vbl，則電子被注入至記憶胞電晶體MT之電荷存儲膜中而閾值電壓上升。可藉由增大編程電壓VPGM而增加電子注入量，從而提高記憶胞電晶體MT之閾值電壓。但是，由於記憶胞電晶體MT存在差異，因此，即便施加相同之編程電壓VPGM，各記憶胞電晶體MT中之電子注入量亦會不同。保存暫時注入之電子直至進行抹除動作為止。因此，一面使編程電壓VPGM逐漸上升，一面進行複數次編程動作及驗證動作(循環)，以使閾值電壓處於能夠允許作為應該對各記憶胞電晶體MT設定之閾值電壓之範圍內。
編程動作係藉由將電子注入電荷存儲層而使閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。以下，將使閾值電壓上升之動作稱作「“0”編程」或「“0”寫入」，對成為“0”編程對象之位元線BL賦予“0”資料。另一方面，將維持閾值電壓之動作稱作「“1”編程」、「“1”寫入」、或「寫入禁止」，對成為“1”編程對象之位元線BL賦予“1”資料。
驗證動作係作為寫入動作之一環進行之讀出動作。驗證動作係於編程動作之後，藉由讀出資料判定記憶胞電晶體MT之閾值電壓是否已達到目標位準之動作。閾值電壓已達到目標位準之記憶胞電晶體MT之後被禁止寫入。藉由反覆進行上述編程動作與驗證動作之組合，記憶胞電晶體MT之閾值電壓上升至目標位準。
圖7A係表示寫入動作(編程動作)中之各配線之電位變化之圖。再者，圖7A所示之各電壓亦由被定序器27控制之電壓供給電路28產生。
編程動作根據施加至字元線及位元線之編程電壓及位元線電壓而進行。針對寫入對象之塊BLK(選擇BLK)之寫入對象之串單元SU(選擇SU)，於施加編程電壓VPGM之前，預先將選擇閘極線SGD(SGD_sel)設為例如5 V，使選擇閘極電晶體ST1導通。又，於編程動作時，選擇閘極線SGS例如為0 V。因此，選擇閘極電晶體ST2成為斷開狀態。然後，於施加編程電壓VPGM時，選擇閘極線SGD(SGD_sel)例如為2.5 V。由此，根據連接於選擇閘極電晶體ST1之位元線BL之位元線電壓來決定選擇閘極電晶體ST1之導通、非導通之狀態。
又，針對寫入對象之塊BLK(選擇BLK)之非寫入對象之串單元SU(非選擇SU))，同樣地，於施加編程電壓VPGM之前，預先將選擇閘極線SGD(SGD_usel)設為例如5 V，使選擇閘極電晶體ST1導通。然後，於施加編程電壓VPGM時，使選擇閘極線SGD(SGD_usel)為例如0 V。由此，選擇閘極電晶體ST1與位元線BL電切斷，而成為非導通。
再者，於非寫入對象之塊BLK(非選擇BLK)中，對選擇閘極線SGD及選擇閘極線SGS施加0。由此，選擇電晶體ST1及選擇電晶體ST2成為斷開狀態。
如上所述，感測放大器24將資料傳送至各位元線BL。對被賦予“0”資料之位元線BL施加例如0 V之接地電壓Vss作為位元線電壓Vbl_L。對被賦予“1”資料之位元線BL施加寫入禁止電壓Vinhibit(例如2.5 V)作為位元線電壓Vbl_H。因此，於施加編程電壓VPGM時，連接於被賦予“0”資料之位元線BL之選擇閘極電晶體ST1導通，連接於被賦予“1”資料之位元線BL之選擇閘極電晶體ST1截止。連接於已截止之選擇閘極電晶體ST1之記憶胞電晶體MT被禁止寫入。
連接於成為導通狀態之選擇閘極電晶體ST1之記憶胞電晶體MT根據施加至字元線WL之電壓而向電荷存儲膜注入電子。連接於被賦予電壓VPASS作為字元線電壓之字元線WL之記憶胞電晶體MT無論閾值電壓如何均成為導通狀態，但未向電荷存儲膜注入電子。另一方面，連接於被賦予編程電壓VPGM作為字元線電壓之字元線WL之記憶胞電晶體MT根據編程電壓VPGM而向電荷存儲膜注入電子。
即，列解碼器25於選擇塊BLK中選擇任一個字元線WL，對選擇字元線施加編程電壓VPGM，對其他字元線(非選擇字元線)WL施加電壓VPASS。編程電壓VPGM係用以根據隧道現象將電子注入至電荷存儲膜之高電壓，VPGM＞VPASS。圖8中示出此時之串單元SU之情況。
圖8係表示編程動作時之串之情況之電路圖。圖8中，示出了與“0”寫入對象之位元線BL、及“1”寫入對象之位元線BL對應之2個NAND串。又，示出了選擇了字元線WL3時之情況。
如圖所示，對選擇字元線WL3施加電壓VPGM，對非選擇字元線WL0～WL2及WL4～WL7施加電壓VPASS。
而且，於與“0”寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為接通狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電位Vch成為0 V。即，控制閘極與通道之間之電位差變大，其結果為，電子被注入至電荷存儲層，記憶胞電晶體MT3之閾值電壓得以上升。
於與“1”寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為截止狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電氣浮動，藉由與字元線WL等之電容耦合使通道電位Vch上升直至接近電壓VPGM。即，控制閘極與通道之間之電位差變小，其結果為，電子未被注入電荷存儲層，記憶胞電晶體MT3之閾值電壓得以維持(閾值電壓分佈位準轉變為越高之分佈，閾值電壓越不會變動)。
如此，利用列解碼器25控制字元線WL之電壓，同時利用感測放大器24對各位元線BL供給資料，由此對記憶胞陣列23之各記憶胞電晶體MT進行寫入動作(編程動作)。
圖7B係表示讀出動作(驗證動作)中之各配線之電位變化之圖。再者，圖7B所示之各電壓亦由被定序器27控制之電壓供給電路28產生。
利用列解碼器25對選擇字元線WL(以下亦示為WL_sel)施加讀出電壓，同時利用感測放大器24感測讀出至位元線BL之資料，判定讀出資料為“0”還是“1”，由此進行驗證動作，即從多值化後之記憶胞電晶體讀出資料。再者，為使連接於非選擇字元線WL(以下亦示為WL_usel)之記憶胞電晶體導通，列解碼器25對非選擇字元線WL_usel賦予使各記憶胞電晶體接通所需之足夠高之電壓VREAD。再者，亦可對相鄰字元線賦予稍高於電壓VREAD之電壓VREADK，以使連接於相鄰字元線之記憶胞電晶體容易導通。
又，列解碼器25對構成串單元SU中之讀出對象之串單元(選擇串單元)之選擇閘極線SGD(以下亦示為SGD_sel)施加用以使選擇閘極電晶體ST1接通之電壓VSG，對構成非讀出對象之串單元(非選擇串單元)之選擇閘極線SGD(以下亦示為非選擇閘極線SGD_usel)施加用以使選擇閘極電晶體ST1斷開之電壓Vss(例如0 V)。再者，亦可於對非選擇閘極線SGD_usel施加用以使選擇閘極電晶體ST1接通之電壓VSG之後，施加用以使選擇閘極電晶體ST1斷開之電壓Vss。
列解碼器25對選擇字元線WL_sel施加讀出電壓，對非選擇字元線WL_usel施加電壓VREAD或VEREDK。於讀出動作時，感測放大器24將位元線BL穩定為固定電壓(例如1 V)，同時將感測放大器單元群24A內部之未圖示之感測節點SEN充電至高於位元線BL電壓之特定之預充電電壓Vpre。於此狀態下，邏輯控制電路21將感測節點SEN連接於位元線BL。如此，電流從感測節點SEN流向位元線BL，感測節點SEN之電壓逐漸降低。
感測節點SEN之電壓根據連接於對應之位元線BL之記憶胞電晶體之閾值電壓之狀態而變化。即，當記憶胞電晶體之閾值電壓低於讀出電壓時，記憶胞電晶體為接通狀態，記憶胞電晶體中流通較大之胞電流，感測節點SEN之電壓下降之速度變快。又，當記憶胞電晶體之閾值電壓高於讀出電壓時，記憶胞電晶體為斷開狀態，記憶胞電晶體中流通之胞電流較小，或記憶胞電晶體中未流通胞電流，感測節點SEN之電壓下降之速度變慢。
利用此種感測節點SEN之電壓下降之速度差，來判定記憶胞電晶體之寫入狀態，並將結果記憶至資料鎖存電路中。例如，在從開始釋放感測節點SEN之電荷之放電開始時經過特定之第1期間之第1時點，判定感測節點SEN之電壓為低位準(以下亦示為“L”)還是高位準(以下亦示為“H”)。例如，與記憶胞電晶體之閾值電壓低於讀出電壓之情形時，記憶胞電晶體為完全接通狀態，記憶胞電晶體中流通較大之胞電流。因此，感測節點SEN之電壓迅速下降，電壓下降量相對較大，於第1時點，感測節點SEN成為“L”。
又，於記憶胞電晶體之閾值電壓高於讀出電壓之情形時，記憶胞電晶體為斷開狀態，記憶胞電晶體中流通之胞電流非常小，或記憶胞電晶體中未流通胞電流。因此，感測節點SEN之電壓非常緩慢地下降，電壓下降量相對較小，於第1時點，感測節點SEN仍保持“H”狀態。
如此，藉由利用列解碼器25對選擇字元線WL_sel施加讀出電壓，並由感測放大器電路監視感測節點SEN之狀態，來判定記憶胞電晶體之閾值電壓高於或低於讀出電壓。因此，藉由將各位準相互間之電壓作為讀出電壓施加至選擇字元線WL_sel，可判定各記憶胞電晶體之位準，讀出分配給各位準之資料。
例如，通過對TLC之8個山型閾值電壓分佈分別分配資料，於TLC中，每1個記憶胞電晶體能夠記憶3位元之資料。對各記憶胞電晶體，以分別對應於8個閾值電壓分佈之Er、A、B、……、G位準之任一位準進行寫入，於讀出時，藉由施加電壓VrA～VrG，可判定各記憶胞電晶體之資料值。再者，於以下說明中，將驗證動作中施加至至選擇字元線WL_sel之讀出電壓示為電壓VfyA～VfyG。
(2-2.關於寫入動作之具體例)  於說明本實施方式之寫入動作時，首先使用圖9對標準寫入序列具體地進行說明。圖9中，示出了藉由反覆進行19次編程動作與驗證動作之組合來寫入資料之情況為例。將該反覆動作稱作「循環」。
圖9中示出了各循環中進行之驗證動作之目標位準。如圖所示，於第1次及第2次循環中，驗證動作僅以“A”位準為對象進行。即，於驗證動作時對選擇字元線WL_sel施加電壓VfyA，而未施加電壓VfyB～VfyG。於接下來之第3次及第4次循環中，驗證動作以“A”位準及“B”位準為對象進行。即，於驗證動作時對選擇字元線WL_sel依次施加電壓VfyA及VfyB，而未施加電壓VfyC～VfyG。
於第5次及第6次循環中，驗證動作以“A”位準、“B”位準及“C”位準為對象進行。即，於驗證動作時對選擇字元線WL_sel依次施加電壓VfyA、VfyB及VfyC，而未施加電壓VfyD～VfyG。而且，以“A”位準為對象之驗證動作，於第6次循環時完成。此乃由於根據經驗可知，例如6次循環次數可以大致完成對“A”位準之編程。
又，於第7次及第8次循環中，驗證動作以“B”位準、“C”位準及“D”位準為對象進行。即，於驗證動作時對選擇字元線WL_sel依次施加電壓VfyB、VfyC及VfyD。而且，以“B”位準為對象之驗證動作於第8次寫入動作時完成。進而，於第9次及第10次循環中，驗證動作以“C”位準、“D”位準及“E”位準為對象進行。即，於驗證動作時對選擇字元線WL_sel依次施加電壓VfyC、VfyD及VfyE。而且，以“C”位準為對象之驗證動作於第10次循環時完成。以下，以相同之方式進行至“G”位準之寫入，循環最多反覆進行19次。
圖10係表示基於上述標準寫入序列之寫入動作時之編程動作與驗證動作之時點的圖。如圖10所示，於第1次及第2次循環中，驗證動作僅以“A”位準為對象進行。即，對於1次編程動作，進行1次驗證動作。於第3次及第4次循環中，驗證動作以“A”位準及“B”位準為對象進行。即，對於1次編程動作，進行2次驗證動作。於從第5次至以“D”位準為對象之驗證動作完成之第12次循環中，對於1次編程動作，進行3次驗證動作。以後亦同樣地，對於1次編程動作，進行所設定之特定位準之驗證動作。最終，於19次循環中，進行19次編程動作，42次驗證動作。
再者，於以上說明中，假定了實施驗證動作之次數達到上限之情況。如圖9所示，以“A”位準為對象之驗證動作從第1次循環至第6次循環最多可以執行6次。又，以“B”位準為對象之驗證動作從第3次循環至第8次循環最多可以執行6次。其他位準亦相同。此處，例如寫入“A”位準之記憶胞電晶體MT存在複數個，連接於該記憶胞電晶體MT之線BL(“A”)亦存在複數個。因此，嚴格而言，例如亦存在如下情況：於寫入“A”位準之記憶胞電晶體MT全部在第5次循環中通過以“A”位準為對象之驗證動作之情形時，位元線BL(“A”)於第6次循環中不執行驗證動作。此情況於以下說明中亦相同。
關於第1次編程動作中施加至選擇字元線WL_sel之電壓VPGM、第2次以後之編程動作中之電壓VPGM之增加量、及各位準之驗證動作開始之循環，係假定了寫入較快之最壞情況來設定，充分確保了邊限，以避免進行超出目標位準之寫入。
上文所述之寫入動作中之循環次數、各循環中之選擇字元線WL_sel之電壓(電壓VPGM)、各循環中之驗證動作對象位準，係作為標準寫入序列而儲存於定序器27中。在基於標準寫入序列對記憶胞陣列23執行寫入動作時，基於標準寫入序列之控制信號，從定序器27被輸出至感測放大器24及列解碼器25。
接下來，對寫入動作(編程動作＋驗證動作)時之各配線之電位變化進行說明。圖11係表示寫入動作時之各配線之電位變化之圖。圖11以第3次循環為一例來表示各配線之電位變化。又，圖11中示出了與“1”寫入對象之位元線BL對應之NAND串之通道電位(與實線對應，以下亦示為禁止通道電位)、及與“0”寫入對象之位元線BL對應之NAND串之通道電位(與單點鏈線對應，以下亦示為編程通道電位)。圖11中，於時刻t1至時刻t5之期間進行寫入動作。編程動作於時刻t1至時刻t3之期間進行。驗證動作於時刻t3至時刻t5之期間進行。
編程動作具有實際之編程期間(時刻t1至時刻t2，以下示為實際編程期間)、及向驗證動作轉變之期間(時刻t2至時刻t3，以下示為VPASS2VREAD期間)。實際編程期間係進行使記憶胞電晶體MT之閾值電壓上升之動作(或藉由禁止注入而維持閾值電壓)之期間。即，根據圖7A所示之電位變化來設定、變更各配線之電位。非選擇字元線WL_usel被施加電壓VPASS(例如10 V)，選擇字元線WL_sel被施加第3循環之編程電壓VPGM3(例如13 V)。又，對選擇閘極線SGD_sel施加電壓VSGD(例如2.5 V)，對非選擇閘極線SGD_usel、SGS施加電壓Vss。再者，圖11中，省略了圖7A所示之電位變化之前半部分之電位變化，僅示出了後半部分。
於實際編程期間中，與“1”寫入對象之位元線BL對應之NAND串與選擇閘極電晶體ST1、ST2一起被截止。因此，該NAND串之通道電位即禁止通道電位因選擇字元線WL_sel與禁止通道之電容耦合、及非選擇字元線WL_usel與禁止通道之電容耦合而升壓。再者，升壓位準依據以下(1)式。  禁止通道電位  ＝Vint＋α(VPGM＋(VPASS×非選擇字元線WL_usel之條數)  －(Vtcell×字元線WL之條數))                   (1)
其中，(1)式中，Vint係最先施加至通道之電壓，Vtcell係胞之閾值電壓。
VPASS2VREAD期間係於驗證動作之前將選擇字元線WL_sel及非選擇字元線WL_usel之電壓放電之期間。先前，於VPASS2VREAD期間，將選擇字元線WL_sel及非選擇字元線WL_usel之電壓放電，使其降低至接地電壓Vss(例如0 V)。與此相對，於圖11所示之一例中，只是將選擇字元線WL_sel及非選擇字元線WL_usel之電壓放電至電壓VPASS2VREAD。電壓VPASS2VREAD設定為高於接地電壓Vss且低於驗證動作中最先充電至字元線WL之電壓(圖11所示之一例中為電壓VREAD)之電壓。電壓VPASS2VREAD例如設定為3～6 V左右。藉由只是將選擇字元線WL_sel及非選擇字元線WL_usel之電壓放電至電壓VPASS2VREAD，可削減從字元線WL流出之電流量，提高動作效率。隨著選擇字元線WL_sel之電壓降低，禁止通道電位亦降低至低於電壓VPASS2VREAD之值(Vinh)。
再者，圖11中，VPASS2VREAD期間之選擇閘極線SGD_sel、SGD_usel、SGS之電壓VSS2VSG設為高於電壓Vss且低於電壓VSGD(編程期間對選擇閘極線SGD_sel施加之電壓，例如2.5 V)之電壓(例如1 V)左右，但電壓位準並不限定於此。電壓VSS2VSG例如可為電壓Vss，亦可為其他特定之電壓位準。
驗證動作具有抗干擾期間(時刻t3至時刻t4，以下示為USTRDIS期間)、及實際之驗證期間(時刻t4至時刻t5，以下示為實際驗證期間)。USTRDIS期間係為了防止干擾(閾值電壓意外上升)而於實際驗證動作開始時使通道全部導通之期間。即，於非選擇串中屬於選擇字元線WL_sel之胞未接通之情形時，汲極側之電位升壓，源極側之電位成為VCELSRC，此處會出現較大之電位差。此情形時，產生HCI(Hot carrier injection，熱載流子注入)，而引起其附近之胞閾值發生變化之現象。為了應對此種現象，使非選擇串之汲極側之非選擇閘極線SGD_usel接通，去除掉升壓電位，由此使汲極側-源極側間不會出現電位差。由此，防止閾值電壓意外上升。對選擇閘極線SGD_sel、SGD_usel、SGS施加用以使選擇閘極電晶體ST1、ST2接通之電壓VSG(例如5 V)。對選擇字元線WL_sel及非選擇字元線WL_usel分別施加使各記憶胞電晶體接通所需之足夠高之電壓VREAD(例如8 V)。
於實際驗證期間，選擇閘極線SGD_sel、SGS被維持為電壓VSG(例如5 V)。另一方面，非選擇閘極線SGD_usel降低至用以使選擇閘極電晶體ST1斷開之電壓Vss(例如0 V)。又，於實際驗證期間，非選擇字元線WL_usel被維持為電壓VREAD。另一方面，選擇字元線WL_sel變化為用以讀出A位準及B位準之電壓VfyA、VfyB。經過驗證動作之所有期間，所有NAND串之選擇閘極電晶體ST2均接通。因此，禁止通道電位成為0 V。
(2-3.寫入動作中之各配線之電壓控制)  接下來，使用圖12～圖17對寫入動作中施加至各配線之電壓產生、控制進行說明。圖12係表示電壓供給電路28及列解碼器25之構成之一例之方塊圖。再者，圖12中僅示出了電壓供給電路28之一部分構成。
圖12中，電壓供給電路28產生包含針對記憶胞電晶體MT之編程動作及讀出動作等所需之電壓之各種電壓。電壓供給電路28包含對信號線SG0～SG4供給電壓之SG驅動器28A、及對信號線CG0～CG7分別供給電壓之複數個CG驅動器28B。該等信號線SG0～SG4、CG0～CG7由列解碼器25分支，且連接於各塊BLK之配線。即，信號線SG0～SG3作為全域汲極側選擇閘極線發揮功能，經由列解碼器25連接於各塊BLK中作為局域選擇閘極線之選擇閘極線SGD0～SGD3。信號線CG0～CG7作為全域字元線發揮功能，經由列解碼器25連接於各塊BLK中作為局域字元線之字元線WL0～WL7。信號線SG4作為全域源極側選擇閘極線發揮功能，經由列解碼器25連接於各塊BLK中作為局域選擇閘極線之選擇閘極線SGS。
電壓供給電路28由定序器27控制，產生各種電壓。SG驅動器(選擇閘極線驅動器)28A及CG驅動器(字元線驅動器)28B將所產生之各種電壓分別供給至對應之信號線SG0～SG4及信號線CG0～CG7。
列解碼器25具有與各塊分別對應之複數個開關電路群25A、及與複數個開關電路群25A分別對應設置之複數個塊解碼器25B。各開關電路群25A包含將信號線SG0～SG4與選擇閘極線SGD0～SGD4分別連接之複數個電晶體TR_SG0～TR_SG4、將信號線CG0～CG7與字元線WL0～WL7分別連接之複數個電晶體TR_CG0～TR_CG7。電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7分別為高耐壓電晶體。
各塊解碼器25B於根據列位址而自身被指定之情形時，對電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7之閘極供給塊選擇信號BLKSEL。由此，於從根據列位址指定之塊解碼器25B供給塊選擇信號BLKSEL之開關電路群25A中，電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7成為接通狀態而導通，因此，從電源產生電路28供給至信號線SG0～SG4及信號線CG0～CG7之電壓被供給至成為動作對象之塊BLK中所含之選擇閘極線SGD0～SGD3、SGS及字元線WL0～WL7。
即，藉由電壓供給電路28及列解碼器25，對選擇字元線WL供給電壓VPGM或電壓VCGRV等，對非選擇字元線WL供給電壓VREAD或VREADK等。又，例如，對屬於成為動作對象之串單元SU之選擇閘極電晶體ST1所連接之選擇閘極線SGD(SGD_sel)供給電壓VSGD等，對不屬於成為動作對象之串單元SU之選擇閘極電晶體ST1所連接之選擇閘極線SGD(SGD_usel)供給電壓Vss等，該電壓Vss為0 V等。
圖13係表示電壓供給電路28之具體構成之一例之方塊圖。電壓供給電路28具有電壓產生電路281、調節器電路282、SG驅動器28A及CG驅動器28B。以下，對產生字元線WL之動作所需之各種電壓之電路詳細地進行說明。
電壓產生電路281使用從電源輸入用端子群35輸入之電壓，對非揮發性記憶體2產生各部位之動作所需之各種電壓。電壓產生電路281具有第1泵281A、第2泵281B及第3泵281C。第1泵281A中產生作為編程電壓之電壓VPGM。第2泵281B中產生電壓VPASS、VREAD及VPASS2VREAD。第3泵281C中產生作為驗證電壓之電壓VCGRV。
調節電路282使用從電壓產生電路281輸入之電壓而產生電壓，此種電壓即便於輸入電壓或輸出電流之值發生變動之情形時仍為固定值。調節電路282具有3個調節器282A～282C。調節器282A使用從第1泵281A輸入之電壓而產生電壓VPGM。調節器2828B使用從第2泵281B輸入之電壓而產生電壓VPASS、VREAD、或VPASS2VREAD中之任一個電壓。調節器282C使用從第3泵281C輸入之電壓而產生電壓VCGRV。調節器282A～282C中產生之電壓被輸入至CG驅動器28B。
CG驅動器28B具有複數個輸入端，該等輸入端均被輸入複數種輸入電壓，經由該等輸入端能夠從調節器電路282輸入複數種電壓。CG驅動器28B之各輸入端經由配置於複數種電壓各自之供給路徑上之開關T1、T2、T3而連接於1個輸出端。藉由選擇開關T1、T2、T3中之任一個開關並使其接通，而於輸出端出現賦予至與所選擇之開關連接之供給路徑之電壓。
即，從調節器282A輸入之電壓經由開關T1被供給至輸出端。從調節器282B輸入之電壓經由開關T2被供給至輸出端。從調節器282C輸入之電壓經由開關T3被供給至輸出端。
再者，SG驅動器28A與CG驅動器28B同樣地，具有複數個輸入端，該等輸入端均被輸入複數種輸入電壓，經由該等輸入端能夠從調節器電路282輸入複數種電壓。SG驅動器28A之各輸入端經由配置於複數種電壓各自之供給路徑上之開關T1、T2、……連接於1個輸出端。藉由選擇開關T1、T2、……中之任一個開關並使其接通，而於輸出端出現被賦予至與所選擇之開關連接之供給路徑之電壓。
電壓供給電路28之各部位之動作由定序器27控制。例如，由定序器27控制開關T1、T2、T3中成為接通狀態之開關之選擇、電壓產生電路281之各泵281A～281C中產生之電壓、調節器電路282之各調節器282A～282C中產生之電壓值等。
圖14A係表示第2泵281B之具體構成之一例之方塊圖。第2泵281B例如包含4個泵單元PU1～PU4、及9個開關電路SW1～SW9。泵單元PU1～PU4分別包含如圖15所示之電荷泵電路等。
圖15係表示電荷泵電路之一例之圖。構成泵單元PU之電荷泵電路包含n＋1個NMOS電晶體NM1～NM(n＋1)、及n個電容器C1～Cn。NMOS電晶體NM1～NM(n＋1)分別進行二極體連接，作為二極體發揮功能。NMOS電晶體NM1～NM(n＋1)之電流路徑被依次串聯連接。
電容器C1～Cn之一端分別各電性連接於NMOS電晶體NM1～NMn之一端。對連接於NMOS電晶體NM1、NM3、……等配置於第奇數個之NMOS電晶體NM(2m－1)(其中，m＝1、2、……)之電容器C1、C3、……、C(2m－1)之另一端供給時脈信號CLK。對連接於NMOS電晶體NM2、NM4、……等配置於第偶數個之NMOS電晶體NM(2m)之電容器C2、C4、……、C(2m)之另一端供給時脈信號/CLK。對NMOS電晶體NM1之另一端輸入電壓Vsup(例如，電源電壓Vcc)。而且，根據時脈信號CLK、/CLK，電容器C1～Cn反覆進行充放電。其結果為，產生大於電壓Vsup之輸出電壓Vout，從NMOS電晶體NM(n＋1)之一端傳送(輸出)輸出電壓Vout。
構成第2泵281B之4個泵單元PU1～PU4可藉由切換開關電路SW1～SW9之接通/斷開而實現以下3個電路構成。圖14B～14D係表示構成第2泵281B之各單元之具體連接狀態之一例之方塊圖。第1個電路構成(第1狀態)係於輸入輸出端子之間將4個泵單元PU1～PU4並聯連接之構成。圖14B係對第1狀態之構成進行說明之方塊圖。如圖14B所示，使開關電路SW1～3、SW7～9接通，使開關電路SW4～6斷開，由此於輸入輸出端子之間將4個泵單元PU1～PU4並聯連接。
第2個電路構成(第2狀態)係將泵單元PU1、PU2串聯連接而構成泵單元群PUG1，將泵單元PU3、PU4串聯連接而構成泵單元群PUG2，將泵單元群PUG1與泵單元群PUG2並聯連接之構成。圖14C係對第2狀態之構成進行說明之方塊圖。如圖14C所示，於第2狀態下，使開關電路SW2、4、6、8接通，使開關電路SW1、3、5、7、9斷開。藉由使開關電路SW4接通，泵單元PU1、PU2被串聯連接，從而構成泵單元群PUG1。又，接喲使開關電路SW6接通，泵單元PU3、PU4被串聯連接，從而構成泵單元群PUG2。藉由使SW2、8接通，泵單元群PUG1、PUG2於輸入輸出端子之間並聯連接。
第3個電路構成係將泵單元PU1～PU4串聯連接之構成。圖14D係對第3狀態之構成進行說明之方塊圖。如圖14D所示，藉由使開關電路SW4～6接通，使開關電路SW1～3、SW7～9斷開，而於輸入輸出端子之間將4個泵單元PU1～PU4串聯連接。
圖16係對第2泵281B中相對於輸出電壓而言之電流效率特性進行說明之圖。圖16中，虛線表示第1狀態之特性，單點鏈線表示第2狀態之特性，雙點鏈線表示第3狀態之特性。又，實線表示第2泵中實現高效率地供給電流時之特性。如圖16所示，第2泵281B之電流效率特性根據電路構成而不同。於第1狀態(圖14B)下，即於輸入輸出端子之間將泵單元PU1～PU4並聯連接之電路構成之情形時，在輸出電壓Vout較低之區域(例如，5 V以下之區域)，相比其他狀態而言，能高效率地供給電流。但是，隨著輸出電壓Vout變高，電流效率會降低，當超過某一輸出電壓Vout(例如，8 V)時會變得無法供給電流。
另一方面，於第2狀態(圖14C)下，即於將在輸入輸出端子之間2個泵單元PU串聯連接而構成之泵單元群PUG並聯連接2個而成之電路構成之情形時，在輸出電壓Vout較低之區域，電流效率較第1狀態低但較第3狀態高。電流效率隨著輸出電壓Vout變高而降低，但相對於輸出電壓Vout上升而言之電流效率之降低程度(特性斜率)較第1狀態小，因此，若輸出電壓Vout超過某一電壓(例如，5 V)，則能夠較第1狀態更高效率地供給電流。但是，由於電流效率之降低程度(特性斜率)較第3狀態大，因此，於輸出電壓Vout較高之區域(例如，8 V以上之區域)，電流效率較第3狀態低。即，第2狀態下，於輸出電壓Vout處於中間之區域(例如，輸出電壓Vout為5 V至8 V之區域)，相比其他狀態而言，能夠高效率地供給電流。
進而，於第3狀態(圖14D)下，即於輸入輸出端子之間將泵單元PU1～PU4串聯連接之電路構成之情形時，在輸出電壓Vout較低之區域，電流效率較第1狀態及第2狀態低。但是，電流效率之降低程度(特性斜率)較第1狀態及第2狀態小。因此，於輸出電壓Vout較高之區域(例如，8 V以上之區域)，電流效率較第1狀態、第2狀態高。即，第3狀態下，於輸出電壓Vout較高之區域(例如，輸出電壓Vout為8 V以上之區域)，相比其他狀態而言，能夠高效率地供給電流。
如此，於輸出電壓較低之區域(例如，5 V以下之區域)，第1狀態之電路構成能最高效率地供給電流，於輸出電壓處於中間之區域(例如，5 V至8 V之間之區域)，第2狀態之電路構成能最高效率地供給電流。並且，於輸出電壓較高之區域(例如，8 V以上之區域)，第3狀態之電路構成能最高效率地供給電流。因此，第2泵281B根據輸出電壓切換至能高效率地供給電流之狀態而使用。即，第2泵281B中實現之電流特性成為圖16中實線所示之特性。再者，利用定序器27來控制第2泵281B之狀態切換。定序器27根據輸出電壓Vout之設定值來指示第2泵281B切換電路構成。
再者，非揮發性記憶體2中，若電流消耗量瞬間變大，則有可能對動作造成不良影響。因此，當從電壓供給電路28對信號線SG0～SG4、CG0～CG7充電時，不進行急遽充電，而需逐步(Step by Step)地分段充電。圖17係對驗證動作時之泵之升壓動作控制進行說明之圖。以下，以USTRDIS期間之第2泵281B之動作控制為一例，對驗證動作時之泵之升壓動作控制進行說明。
非選擇字元線WL_usel之電壓於時刻t3為電壓VPASS2VREAD(例如，6 V)。於USTRDIS期間，必須使非選擇字元線WL_usel之電壓升壓至電壓VREAD(例如，8 V)。於時刻t3，使第2泵281B之輸出電壓Vout之設定值為8 V進行充電動作，此情形時，第2泵281B連續驅動泵單元PU1～PU4，直至輸出電壓Vout達到8 V。即，泵單元PU1～PU4按照所要輸入之時脈信號CLK之週期，連續執行升壓動作直至輸出電壓Vout到達8 V。例如，於利用1次泵抽(pumping)動作使Vout升壓0.2 V之情形時，為使輸出電壓Vout從6 V升壓至8 V而必須進行10次泵抽動作。於連續執行10次泵抽動作之情形時，用於充電之電流消耗會集中在時脈信號CLK之10週期量之間。換言之，每單位時間之消耗電流即峰值電流量於時刻t3變得非常大。
為防止電流消耗短時間內集中而降低峰值電流量，為此，定序器27使第2泵281B之輸出電壓Vout之設定值以步進電壓Vstp(例如，0.4 V)為單位設置複數個中間設定值，而非從最初之值上升為8 V，從而使輸出電壓Vout階段性地上升。定序器27於第2泵281B之輸出電壓Vout達到中間設定值時，在經過特定之期間(暫停期間)之後，使設定值上升至下一個中間設定值，執行升壓動作。
圖17中，BINVM表示由定序器27設定之第2泵281B之輸出電壓Vout設定值。於時刻t3，定序器27將第2泵281B之輸出電壓Vout設定為從電壓VPASS2VREAD(例如，6 V)增加了步進電壓Vstp(例如，0.4 V)所得之值(例如，6.4 V)。第2泵281B例如進行2次泵抽動作，使輸出電壓Vout升壓0.4 V。定序器27於第2泵281B之升壓動作結束後經過暫停期間之後，將第2泵281B之輸出電壓Vout設定為又增加了0.4 V後之值(例如，6.8 V)。定序器27使設定值逐次上升步進電壓Vstp(例如，0.4 V)，直至第2泵281B之輸出電壓Vout達到電壓VREAD(例如，8 V)。如此，藉由設置暫停期間並且使第2泵281B之輸出電壓Vout之設定值階段性地上升，可分散泵抽動作，因此可防止電流之消耗於短時間內集中，從而削減峰值電流量。
(2-4.USTRDIS期間之非選擇字元線之電位變化)  圖18係表示USTRDIS期間之非選擇字元線之電位變化之圖。如上所述，於USTRDIS期間，為防止閾值電壓意外上升，使通道全部導通。即，對選擇閘極線SGD_sel、SGD_usel、SGS施加用以使選擇閘極電晶體ST1、ST2接通之電壓VSG(例如，5 V)。對非選擇字元線WL_usel施加使各記憶胞電晶體接通所需之足夠高之電壓VREAD(例如，8 V)。
於USTRDIS期間之前之VPASS2VREAD期間(時刻t2至時刻t3之期間)，禁止通道電位(與“1”寫入對象之位元線BL對應之NAND串之通道電位)因選擇字元線WL_sel及非選擇字元線WL_usel與禁止通道之電容耦合而升壓至特定之位準。
於時刻t3，當選擇閘極電晶體ST1、ST2接通時，通道全部被導通，因此，禁止通道電位降低至接地電壓Vss。隨著禁止通道電位降低，非選擇字元線WL_usel之電壓亦會因非選擇字元線WL_usel與禁止通道之電容耦合而降低。以下，將非選擇字元線WL_usel中從電壓VPASS2VREAD開始之電壓降低量設為電壓Vdwn。
另一方面，於時刻t3，定序器27將第2泵281B之輸出電壓Vout之最初之中間設定值設定為從電壓VPASS2VREAD(例如，6 V)增高了步進電壓Vstp(例如，0.4 V)所得之值。第2泵281B連續驅動泵單元PU1～PU4，執行泵抽動作，以使輸出電壓Vout升壓至最初之中間設定值。隨著非選擇字元線WL_usel之電壓降低，第2泵281B必須使輸出電壓Vout升壓相當於步進電壓Vstp＋電壓Vdwn之量。因此，於輸出電壓Vout被升壓至最初之中間設定值之期間，連續地進行泵抽動作，因此，電流消耗於短時間內集中而導致峰值電流增大。
又，於將最初之中間設定值設為6.4 V之情形時，第2泵設定為第2狀態。非選擇字元線WL_usel之電壓從電壓VPASS2VREAD降低了相當於電壓Vdwn之量，因此，原本應該設定為第1狀態。但是，根據上述控制，第2泵被設定為電流效率較第1狀態差之第2狀態，因此，升壓所需之泵抽動作增大。
(2-5.實施方式中之電壓產生電路之動作)  接下來，參照圖19、20對本實施方式中之第2泵281B之動作控制進行說明。圖19係對寫入序列之前半循環中之泵之升壓動作控制進行說明之圖。圖20係對寫入序列之後半循環中之泵之升壓動作控制進行說明之圖。
USTRDIS期間之非選擇字元線WL_usel之電壓降低係因與禁止通道之電容耦合而起。因此，於寫入序列之循環之前一半、且“1”寫入對象之位元線BL之條數較少而“0”寫入對象之位元線BL之條數較多之狀態下，與“1”寫入對象之位元線BL對應之NAND串之條數較少，與“0”寫入對象之位元線BL對應之NAND串之條數較多。因此，禁止通道與非選擇字元線WL_usel之有效對向面積較小，編程通道與非選擇字元線WL_usel之有效對向面積較大，因此，USTRDIS期間剛開始後伴隨禁止通道電位降低之非選擇字元線WL_usel之電壓降低量(電壓Vdwn)亦較小。
另一方面，隨著寫入序列之循環進展，“1”寫入對象之位元線BL之條數增加，“0”寫入對象之位元線BL之條數減少。因此，與“1”寫入對象之位元線BL對應之NAND串之條數增加，與“0”寫入對象之位元線BL對應之NAND串之條數減少。因此，禁止通道與非選擇字元線WL_usel之有效對向面積增加，編程通道與非選擇字元線WL_usel之有效對向面積減少，因此，USTRDIS期間剛開始後隨著禁止通道電位降低之非選擇字元線WL_usel之電壓降低量(電壓Vdwn)變大。因此，本實施方式中，將寫入序列之循環分割成2個部分，於前半循環與後半循環中，利用不同之方法來控制第2泵281B之動作。
如圖19所示，前半循環之第2泵281B之動作控制係利用與使用圖17進行說明之方法相同之方法來進行。即，於時刻t3，定序器27將第2泵281B之輸出電壓Vout之最初之中間設定值設定為從電壓VPASS2VREAD(例如，6 V)增加了步進電壓Vstp(例如，0.4 V)所得之值(例如，6.4 V)。又，將第2泵281B之狀態設定為與輸出電壓Vout之設定值相應之狀態。例如，於輸出電壓Vout之設定值為6.4 V、第2泵281B之電流效率之特性為圖16所示之特性之情形時，定序器27將第2泵281B之狀態設定為第2狀態。第2泵281B按照定序器27之控制，使輸出電壓Vout升壓至最初之中間設定值(例如，6.4 V)。於USTRDIS期間之最初之升壓動作中，第2泵281B必須使輸出電壓Vout升壓相當於步進電壓Vstp＋電壓Vdwn之量。但是，於前半循環中，由於非選擇字元線WL_usel之電壓降低量(電壓Vdwn)較小，因此，泵抽動作之增量亦較少。因此，峰值電流雖增加，但其增加量較小。
當第2泵281B之輸出電壓Vout已升壓至最初之中間設定值時，定序器27於經過特定之暫停期間之後，將第2泵281B之輸出電壓Vout之下一個中間設定值設定為增加了步進電壓Vstp後之值。又，定序器27將第2泵281B之狀態設定為與下一個中間設定值相應之狀態。以後，定序器27使第2泵281B之輸出電壓Vout之中間設定值階段性地上升，同時算上暫停期間，直至第2泵281B之輸出電壓Vout達到電壓VREAD。
另一方面，後半循環之第2泵281B之動作控制與最初之中間設定值之位準為前半循環之控制不同。如圖20所示，於時刻t3，定序器27將第2泵281B之輸出電壓Vout之最初之中間設定值設定為較電壓VPASS2VREAD(例如，6 V)低之值(例如，4.8 V)。考慮非選擇字元線WL_usel之電壓降低量(電壓Vdwn)來決定從電壓VPASS2VREAD之降低量。又，將第2泵281B之狀態設定為與輸出電壓Vout之設定值相應之狀態。例如，於輸出電壓Vout之設定值為4.8 V、第2泵281B之電流效率之特性為圖16所示之特性之情形時，定序器27將第2泵281B之狀態設定為第1狀態。第2泵281B按照定序器27之控制，使輸出電壓Vout升壓至最初之中間設定值(例如，4.8 V)。輸出電壓Vout升壓至最初之中間設定值之後的動作控制與圖19所示之前半循環中之動作控制相同。
於圖18所示之比較例之控制中，將輸出電壓Vout之最初之中間設定值設為電壓VPASS2VREAD＋步進電壓Vstp(例如，6.4 V)，與此相對，於圖20所示之本實施方式之控制中，設定為較電壓VPASS2VREAD(例如，6 V)低之值(例如，4.8 V)。即，本實施方式中，於循環後半之第2泵281B之升壓動作控制中，將輸出電壓Vout之最初之中間設定值設定為與考慮了非選擇字元線WL_usel之電壓降低量(電壓Vdwn)之升壓前之非選擇字元線WL_usel之電位相近的值。又，藉由如此控制最初之中間設定值，能夠將第2泵281B之狀態設定為在考慮了非選擇字元線WL_usel之電壓降低量(電壓Vdwn)之升壓前之非選擇字元線WL_usel之電位附近可最高效率地供給電流的狀態。因此，於將輸出電壓Vout升壓至最初之中間設定值之期間，能夠削減連續執行之泵抽動作次數。因此，能夠抑制電流消耗於短時間內集中，從而能夠削減峰值電流。
又，藉由將最初之中間設定值設定得較低，使得輸出電壓Vout達到目標值(電壓VREAD)所需之升壓時間變長。但是，於實施方式中，將標準序列分割成前半循環與後半循環，在非選擇字元線WL_usel之電壓降低量(電壓Vdwn)較小之前半循環中，將中間設定值設為通常值(電壓VPASS2VREAD＋步進電壓Vstp)，由此可抑制整個標準序列之執行時間變長。
再者，前半循環與後半循環之分界線可任意設定。例如，於成為寫入對象之頁中，將從上數第2個位準(F位準)之胞全部通過驗證之時點、或該位準之驗證完成了特定次數之時點作為分界線。例如，於圖9所示之標準寫入序列之情形時，在第12次～第17次循環之間的任一循環中設定分界線，分界線之前的前半循環進行圖19所示之控制，分界線之後的後半循環進行圖20所示之控制。
又，例如，於成為寫入動作對象之頁中，將從上數第3個位準(E位準)之胞全部通過驗證之時點、或該位準之驗證完成了特定次數之時點作為分界線。並不限定於該等，亦可基於寫入動作之進展程度，良好地設定前半循環與後半循環之分界線。
進而，於上文所述中，將標準序列分割成2個部分，變更前半循環與後半循環之最初之中間設定值之設定，但亦可將標準序列分割成3個以上之部分，在每個分割範圍中一面考慮非選擇字元線WL_usel之電壓降低量(電壓Vdwn)一面調整最初之中間設定值。
(第2實施方式)  接下來，對第2實施方式之半導體記憶裝置進行說明。實施方式之半導體記憶裝置中，供給至非選擇字元線WL_usel之電壓之控制方法與上述第1實施方式之半導體記憶裝置不同。裝置構成或其他動作與第1實施方式相同，因此省略說明。以下，僅對與第1實施方式之不同點進行說明。
圖21係對第2實施方式之寫入序列之後半循環中之泵之升壓動作控制進行說明之圖。寫入序列之前半循環中之泵之升壓動作控制與使用圖19進行說明之第1實施方式相同。
如圖21所示，於後半循環中，定序器27將VPASS2VREAD期間之非選擇字元線WL_usel之放電後之電壓VPASS2VREAD控制為較前半循環中之電壓值低的值。例如，於前半循環中之電壓VPASS2VREAD為6.0 V之情形時，定序器27將後半循環中之電壓VPASS2VREAD變更為4.8 V。再者，後半循環中之電壓VPASS2VREAD之值係考慮到伴隨禁止通道電位降低之非選擇字元線WL_usel之電壓降低量而決定。
如圖21所示，定序器27將第2泵281B之輸出電壓Vout之最初之中間設定值設定為從電壓VPASS2VREAD(例如，4.4 V)增加了步進電壓Vstp(例如，0.4 V)所得的值(例如，4.8 V)。又，將第2泵281B之狀態設定為與輸出電壓Vout之設定值相應之狀態。例如，於輸出電壓Vout之設定值為4.4 V、第2泵281B之電流效率之特性為圖16所示之特性之情形時，定序器27將第2泵281B之狀態設定為第1狀態。第2泵281B按照定序器27之控制，使輸出電壓Vout升壓至最初之中間設定值(例如，4.8 V)。輸出電壓Vout升壓至最初之中間設定值之後的動作控制與圖19所示之前半循環中之動作控制相同。
如此，於本實施方式中，將循環後半中之電壓VPASS2VREAD之值設定得較前半循環中之值低，因此，伴隨禁止通道電位降低之非選擇字元線WL_usel之電壓降低量(電壓Vdwn)變小。於USTRDIS期間之最初之升壓動作中，第2泵281B必須使輸出電壓Vout升壓相當於步進電壓Vstp＋電壓Vdwn之量。但是，電壓Vdwn較圖18所示之比較例小，因此，能夠削減達到最初之中間設定值為止之升壓動作中之泵抽動作的次數。因此，能夠抑制電流消耗於短時間內集中，因此，能夠削減峰值電流。又，藉由將電壓VPASS2VREAD之值設定得較低，VPASS2VREAD期間之禁止通道電位(Vinh)亦降低，因此，使非選擇閘極線SGD_usel接通時之非選擇字元線WL_usel之電壓降低之影響亦變小。
再者，於後半循環中，藉由將電壓VPASS2VREAD之值設定得較前半循環低，輸出電壓Vout達到目標值(電壓VREAD)所需之升壓時間變長。又，VPASS2VREAD期間之電流削減效果亦降低。但是，於實施方式中，將標準序列分割成前半循環與後半循環，於非選擇字元線WL_usel之電壓降低量(電壓Vdwn)較小之前半循環中，不變更電壓VPASS2VREAD之值而將其設定為較高之值，因此，可防止電流削減效果降低，並且可抑制整個標準序列之執行時間變長。
又，於本實施方式中，與第1實施方式同樣地，可基於寫入動作之進展程度，良好地設定前半循環與後半循環之分界線。又，亦可將標準序列分割成3個以上之部分，在每個分割範圍內個別地設置電壓VPASS2VREAD之值。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為一例而示出，並不意圖限定發明之範圍。該等新穎之實施方式能以其他各種方式加以實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明與其均等之範圍內。
相關申請案  本申請案享有以日本專利申請案2021-45249號(申請日：2021年3月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:資料暫存器 24B:感測放大器單元群 25:列解碼器 25A:開關電路群 25B:塊解碼器 26:暫存器 27:定序器 28:電壓供給電路 28A:SG驅動器 28B:CG驅動器 32:輸入輸出用墊群 33:墊 34:邏輯控制用墊群 35:電源輸入用端子群 71:半導體基板 281:電壓產生電路 281A:第1泵 281B:第2泵 281C:第3泵 282:調節器電路 282A:調節器 282B:調節器 282C:調節器 634:記憶體柱 635:阻擋絕緣膜 636:電荷存儲膜 637:隧道絕緣膜 638:導電體柱 941:導電體 642:導電體 643:導電體 644:導電體 645:導電體 646:導電體 647:導電體 648:導電體 649:導電體 650:導電體 651:導電體 652:導電體 653:導電體 654:導電體 655:導電體 656:導電體 657:導電體 ALE:位址鎖存賦能信號 BL:位元線 BLK:塊 BLKSEL:塊選擇信號 C0:接點 C1:接點 C2:接點 /CE:晶片賦能信號 CLE:指令鎖存賦能信號 CP:接觸插塞 C1～Cn:電容器 D0、D1、D2:配線層 DQ＜7：0＞:信號 DQS:資料選通信號 /DQS:資料選通信號 GC:導電體 M0:配線層 M1:配線層 M2:配線層 MG:記憶胞群組 MR:記憶體區域 MT(MT0～MT7):記憶胞電晶體 NM1～NM(n＋1):NMOS電晶體 NS:NAND串 PU1～PU4:泵單元 PUG1:泵單元群 PUG2:泵單元群 /RB:就緒/忙碌信號 RE:讀取賦能信號 /RE:讀取賦能信號 SGD0～SGD3:選擇閘極線 SGD_sel:選擇閘極線 SGD_usel:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SW1～SW9:開關電路 T1、T2、T3:開關 TR_CG0～TR_CG7:電晶體 TR_SG0～TR_SG4:電晶體 Vbl:位元線電壓 Vcc:電源電壓 Vinhibit:寫入禁止電壓 Vout:輸出電壓 VPGM:編程電壓 VPASS:電壓 VREAD:電壓 VSG:電壓 VSGD:電壓 VSS2VSG:電壓 Vsup:輸入電壓 WL0～WL7:字元線 WL_usel:非選擇字元線 WL_sel:選擇字元線 /WE:寫入賦能信號 /WP:寫入保護信號 WR:配線層區域
圖1係表示實施方式之記憶裝置之構成例之方塊圖。  圖2係表示實施方式之非揮發性記憶體之構成例之方塊圖。  圖3係表示三維構造之NAND記憶胞陣列之塊之構成例的圖。  圖4係實施方式之半導體記憶裝置之部分區域之剖視圖。  圖5係表示實施方式之閾值電壓分佈之一例之圖。  圖6係表示實施方式之資料編碼之圖。  圖7A係表示編程動作時之各配線之電位變化之圖。  圖7B係表示驗證動作時之各配線之電位變化之圖。  圖8係表示編程動作時之串情況之電路圖。  圖9係表示基於標準寫入序列之寫入動作時之循環次數與編程動作及驗證動作之關係的圖表。  圖10係表示基於標準寫入序列之寫入動作時之編程動作與驗證動作之時點的圖。  圖11係寫入動作時之各配線之電位變化之圖。  圖12係表示電壓供給電路28及列解碼器25之構成之一例之方塊圖。  圖13係表示電壓供給電路28之具體構成之一例之方塊圖。  圖14A係表示泵單元之具體構成之一例之方塊圖。  圖14B係說明第1狀態之構成之方塊圖。  圖14C係說明第2狀態之構成之方塊圖。  圖14D係說明第3狀態之構成之方塊圖。  圖15係表示電荷泵電路之一例之圖。  圖16係對第2泵281B中相對於輸出電壓而言之電流效率特性進行說明之圖。  圖17係說明驗證動作時之泵之升壓動作控制之圖。  圖18係表示USTRDIS期間之非選擇字元線之電位變化之圖。  圖19係說明寫入序列之前半循環中之泵之升壓動作控制之圖。  圖20係說明寫入序列之後半循環中之泵之升壓動作控制之圖。  圖21係說明第2實施方式之寫入序列之後半循環中之泵之升壓動作控制的圖。
SGD:選擇閘極線 SGS:選擇閘極線 VREAD:電壓 VSG:電壓 Vss:電壓 VSS2VSG:電壓 WL_usel:非選擇字元線

Claims (5)

  1. 一種半導體記憶裝置，其包含：複數個記憶胞；字元線，其連接於上述複數個記憶胞之閘極；位元線，其經由分別連接於上述複數個記憶胞之一端之複數個選擇閘極電晶體，而電性連接於上述複數個記憶胞之一端；電壓產生電路，其產生供給至上述字元線之電壓；及控制部，其執行寫入序列，對上述記憶胞寫入特定資料，該寫入序列係反覆進行由對上述記憶胞寫入資料之編程動作、及檢驗寫入至上述記憶胞之上述資料之驗證動作之集合所構成的複數個循環；且上述控制部對上述電壓產生電路指示供給至上述字元線之電壓之設定值，根據循環之於上述複數個循環中之位置，來變更包含於上述循環之上述驗證動作開始時之上述設定值即第1設定值。
  2. 如請求項1之半導體記憶裝置，其中上述控制部於以上述寫入序列執行之複數個上述循環中，將經設定之邊界循環之後執行的上述循環中之上述第1設定值，設定為較上述邊界循環之前執行的上述循環中之上述第1設定值低。
  3. 如請求項1之半導體記憶裝置，其中上述編程動作包括對上述記憶胞寫入資料之實際編程動作、及調整上述字元線之電壓以移行至上述驗證動作之移行調整動作，上述控制部根據上述循環之於上述複數個循環中之位 置，來變更上述移行調整動作時之上述設定值即第2設定值。
  4. 如請求項3之半導體記憶裝置，其中上述控制部於以上述寫入序列執行之複數個上述循環中，將邊界循環之後執行的上述循環中之上述第2設定值，設定為較上述邊界循環之前執行的上述循環中之上述第2設定值低。
  5. 如請求項1之半導體記憶裝置，其中上述複數個記憶胞被區分為作為資料寫入對象之選擇記憶胞及除此以外之非選擇記憶胞，上述控制部根據上述循環之於上述複數個循環中之位置，來變更對連接於上述非選擇記憶胞之閘極之上述字元線供給之電壓的上述第1設定值。
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