CN115116498A - 半导体存储装置 - Google Patents

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Abstract

一实施方式提供一种能够削减写入动作时的峰值电流的半导体存储装置。一实施方式的半导体存储装置(2)具有多个存储单元(MT)、连接于存储单元(MT)的栅极的字线(WL)、及产生供给到字线(WL)的电压的电压产生电路(281)。另外，所述半导体存储装置(2)还具有定序器(27)，所述定序器(27)执行写入序列，对存储单元(MT)写入特定数据，所述写入序列是反复进行多个循环，所述多个循环由对存储单元(MT)写入数据的编程动作与检验写入到所述存储单元(MT)的所述数据的验证动作的集合而构成。定序器(27)对电压产生电路(281)指示供给到字线(WL)的电压的设定值，根据循环的位置来变更验证动作开始时的设定值也就是最初的中间设定值。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2021-45249号(申请日：2021年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
半导体存储装置已知有NAND(Not And，与非)闪速存储器。
发明内容
一实施方式的目的在于提供一种能够削减写入动作时的峰值电流的半导体存储装置。
一实施方式的半导体存储装置具有：多个存储单元；字线，连接于所述多个存储单元的栅极；及位线，经由分别连接在所述多个存储单元一端的多个选择栅极晶体管而电连接于所述多个存储单元的一端。另外，所述半导体存储装置还具有：电压产生电路，产生供给到所述字线的电压；及控制部，执行写入序列，对所述存储单元写入特定数据，所述写入序列是反复进行多个循环，所述多个循环由对所述存储单元写入数据的编程动作与检验写入到所述存储单元的所述数据的验证动作的集合而构成。所述控制部对所述电压产生电路指示供给到所述字线的电压的设定值，根据所述循环的位置来变更所述验证动作开始时的所述设定值也就是第1设定值。
附图说明
图1是表示实施方式的存储装置的构成例的框图。
图2是表示实施方式的非易失性存储器的构成例的框图。
图3是表示三维构造的NAND存储单元阵列的块的构成例的图。
图4是实施方式的半导体存储装置的部分区域的剖视图。
图5是表示实施方式的阈值电压分布的一例的图。
图6是表示实施方式的数据编码的图。
图7A是表示编程动作时的各配线的电位变化的图。
图7B是表示验证动作时的各配线的电位变化的图。
图8是表示编程动作时的串的情况的电路图。
图9是表示基于标准写入序列的写入动作时的循环次数与编程动作及验证动作的关系的图表。
图10是表示基于标准写入序列的写入动作时的编程动作与验证动作的时点的图。
图11是写入动作时的各配线的电位变化的图。
图12是表示电压供给电路28及行解码器25的构成的一例的框图。
图13是表示电压供给电路28的具体构成的一例的框图。
图14A是表示泵组件的具体构成的一例的框图。
图14B是说明第1状态的构成的框图。
图14C是说明第2状态的构成的框图。
图14D是说明第3状态的构成的框图。
图15是表示电荷泵电路的一例的图。
图16是对第2泵281B中相对于输出电压而言的电流效率特性进行说明的图。
图17是说明验证动作时的泵的升压动作控制的图。
图18是表示USTRDIS期间的非选择字线的电位变化的图。
图19是说明写入序列的前半循环中的泵的升压动作控制的图。
图20是说明写入序列的后半循环中的泵的升压动作控制的图。
图21是说明第2实施方式的写入序列的后半循环中的泵的升压动作控制的图。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
(1.构成)
(1-1.存储器系统的构成)
图1是表示实施方式的存储器系统的构成例的框图。实施方式的存储器系统具备存储器控制器1、及作为半导体存储装置的非易失性存储器2。存储器系统可以与主机连接。主机例如为个人计算机、移动终端等电子设备。
非易失性存储器2是非易失地存储数据的存储器，例如具备NAND存储器(NAND闪速存储器)。非易失性存储器2例如是具有每个存储单元能够存储3比特的存储单元的NAND存储器，也就是3比特/单元(TLC：Triple Level Cell，三层单元)的NAND存储器。此外，非易失性存储器2也可以是1比特/单元、2比特/单元、或4比特/单元的NAND存储器。
存储器控制器1按照来自主机的写入请求而控制对非易失性存储器2的数据写入。另外，存储器控制器1按照来自主机的读出请求而控制从非易失性存储器2读出数据。在存储器控制器1与非易失性存储器2之间收发各信号，例如芯片使能信号/CE、就绪/忙碌信号/RB、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号RE、/RE、写入保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS。
例如，非易失性存储器2与存储器控制器1分别形成为半导体芯片(以下也会简称为“芯片”)。
芯片使能信号/CE是用来使能非易失性存储器2的信号。就绪/忙碌信号/RB是用来表示非易失性存储器2为就绪状态(受理来自外部的命令的状态)还是忙碌状态(未受理来自外部的命令的状态)的信号。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写入使能信号/WE是用来将所接收的信号存入非易失性存储器2的信号，每次通过存储器控制器1接收指令、地址及数据时被生效。在信号/WE为“L(Low，低)”电平的期间指示非易失性存储器2存入信号DQ＜7：0＞。
读取使能信号RE、/RE是用来使存储器控制器1从非易失性存储器2读出数据的信号。例如，用于控制输出信号DQ＜7：0＞时的非易失性存储器2的动作时点。写入保护信号/WP是用来指示非易失性存储器2禁止写入数据及抹除数据的信号。信号DQ＜7：0＞是在非易失性存储器2与存储器控制器1之间收发的数据实体，包含指令、地址及数据。数据选通信号DQS、/DQS是用来控制信号DQ＜7：0＞的输入输出时点的信号。
存储器控制器1具备RAM(Random Access Memory，随机存取存储器)11、处理器12、主机接口13、ECC(Error Check and Correct，错误检查与校正)电路14及存储器接口15。RAM11、处理器12、主机接口13、ECC电路14及存储器接口15相互之间由内部总线16连接。
主机接口13将从主机接收到的请求、用户数据(写入数据)等输出到内部总线16。另外，主机接口13将从非易失性存储器2读出的用户数据、来自处理器12的响应等发送到主机。
存储器接口15基于处理器12的指示，控制将用户数据等写入非易失性存储器2的处理及从非易失性存储器2读出用户数据的处理。
处理器12总括地控制存储器控制器1。处理器12例如为CPU(Central ProcessingUnit，中央处理器)、MPU(Micro Processing Unit，微处理器)等。处理器12在从主机经由主机接口13接收到请求时，执行按照该请求的控制。例如，处理器12按照来自主机的请求，指示存储器接口15向非易失性存储器2写入用户数据及奇偶校验。另外，处理器12按照来自主机的请求，指示存储器接口15从非易失性存储器2读出用户数据及奇偶校验。
处理器12针对积存在RAM11中的用户数据，决定非易失性存储器2上的储存区域(存储区域)。用户数据经由内部总线16储存到RAM11中。处理器12针对作为写入单位的页单位的数据(页数据)实施存储器区域的决定。在本说明书中，将非易失性存储器2的1页中储存的用户数据定义为组数据。组数据通常由ECC电路14编码后作为码字储存在非易失性存储器2中。在本实施方式中，并非必须进行编码。存储器控制器1也可以不编码而将组数据储存到非易失性存储器2中，但图1中，示出了进行编码的构成作为一个构成例。在存储器控制器1不进行编码的情况下，页数据与组数据一致。另外，可以基于1个组数据产生1个码字，也可以基于将组数据分割而成的分割数据产生1个码字。另外，也可以使用多个组数据产生1个码字。
处理器12以组数据为单位决定写入目标的非易失性存储器2的存储器区域。对非易失性存储器2的存储器区域分配物理地址。处理器12使用物理地址来管理组数据的写入目标的存储器区域。处理器12指定所决定的存储器区域(物理地址)并指示存储器接口15将用户数据写入非易失性存储器2。处理器12管理用户数据的逻辑地址(由主机管理的逻辑地址)与物理地址的对应关系。处理器12在接收到来自主机的包含逻辑地址的读出请求时，特定出与逻辑地址对应的物理地址，指定物理地址并指示存储器接口15读出用户数据。
ECC电路14对储存在RAM11中的用户数据进行编码，产生码字。另外，ECC电路14对从非易失性存储器2读出的码字进行解码。
RAM11在将从主机接收的用户数据存储到非易失性存储器2之前暂时储存，或将从非易失性存储器2读出的数据发送到主机之前暂时储存。RAM11例如为SRAM(Static RandomAccess Memory，静态随机存取存储器)或DRAM(Dynamic Random Access Memory，动态随机存取存储器)等通用存储器。
图1中，示出了存储器控制器1分别具备ECC电路14及存储器接口15的构成例。但是，ECC电路14也可以内置在存储器接口15中。另外，ECC电路14也可以内置在非易失性存储器2中。
当从主机接收到写入请求时，存储器系统以如下方式动作。处理器12使成为写入对象的数据暂时存储在RAM11中。处理器12读出储存在RAM11中的数据，并将它输入到ECC电路14中。ECC电路14对所输入的数据进行编码，并将码字输入到存储器接口15。存储器接口15将所输入的码字写入到非易失性存储器2中。
当从主机接收到读出请求时，存储器系统以如下方式动作。存储器接口15将从非易失性存储器2读出的码字输入到ECC电路14。ECC电路14对所输入的码字进行解码，并将解码后的数据储存到RAM11中。处理器12将储存在RAM11中的数据经由主机接口13发送到主机。
(1-2.非易失性存储器的构成)
图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压供给电路28、输入输出用垫群32、逻辑控制用垫群34、及电源输入用端子群35。
存储单元阵列23具备多个块。多个块BLK分别具备存储单元晶体管(存储单元)。存储单元阵列23中配设多个位线、多个字线、及源极线等，以便控制对存储单元晶体管施加的电压。块BLK的具体构成将在下文中进行叙述。
输入输出用垫群32具备多个端子(垫)，所述多个端子(垫)与信号DQ＜7：0＞及数据选通信号DQS、/DQS相对应，用来在与存储器控制器1之间收发包含数据的各信号。
逻辑控制用垫群34具备多个端子(垫)，所述多个端子(垫)与芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读取使能信号RE、/RE、及写入保护信号/WP相对应，用来在与存储器控制器1之间收发各信号。
信号/CE使得能够选择非易失性存储器2。信号CLE使得能够将作为信号DQ发送的指令锁存在指令寄存器中。信号ALE使得能够将作为信号DQ发送的地址锁存在地址寄存器中。信号WE使得能够进行写入。信号RE使得能够进行读出。信号WP禁止写入及抹除。信号R/B表示非易失性存储器2处于就绪状态(能够受理来自外部的命令的状态)还是忙碌状态(无法受理来自外部的命令的状态)。存储器控制器1可以通过接收信号R/B而获知非易失性存储器2的状态。
电源输入用端子群35具备多个端子，所述多个端子被输入电源电压Vcc、VccQ、Vpp、及接地电压Vss，用来从外部向非易失性存储器2供给各种动作电源。电源电压Vcc是通常作为动作电源从外部赋予的电路电源电压，例如被输入3.3V左右的电压。电源电压VccQ例如被输入1.2V的电压。在存储器控制器1与非易失性存储器2之间收发信号时使用电源电压VccQ。
电源电压Vpp是高于电源电压Vcc的电源电压，例如被输入12V的电压。在向存储单元阵列23写入数据或抹除数据时，必需20V左右的高电压。这时，相比利用电压供给电路28的升压电路使约3.3V的电源电压Vcc升压，使约12V的电源电压Vpp升压能够高速且低消耗电力地产生所需电压。另一方面，例如，在无法供给高电压的环境下使用非易失性存储器2时，也可以不对电源电压Vpp供给电压。即便不供给电源电压Vpp，非易失性存储器2只要被供给电源电压Vcc便也能够执行各种动作。也就是说，电源电压Vcc是标准地供给到非易失性存储器2的电源，电源电压Vpp是例如根据使用环境追加、任意供给的电源。
逻辑控制电路21及输入输出电路22经由NAND总线连接于存储器控制器1。输入输出电路22在与存储器控制器1之间经由NAND总线收发信号DQ(例如DQ0～DQ7)。
逻辑控制电路21从存储器控制器1经由NAND总线接收外部控制信号(例如，芯片使能信号/CE、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号/WE、读出使能信号RE、/RE、及写入保护信号/WP)。信号名中标注的“/”表示低电平有效。另外，逻辑控制电路21经由NAND总线将就绪/忙碌信号/RB发送到存储器控制器1。
输入输出电路22在与存储器控制器1之间收发信号DQ＜7：0＞及数据选通信号DQS、/DQS。输入输出电路22将信号DQ＜7：0＞内的指令及地址传送到寄存器26。另外，输入输出电路22在与感测放大器24之间收发写入数据及读出数据。
寄存器26具备指令寄存器、地址寄存器及状态寄存器等。指令寄存器暂时保存指令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2的动作所需的数据。寄存器26例如包含SRAM。
作为控制部的定序器27从寄存器26接收指令，并按照基于该指令的序列来控制非易失性存储器2。
电压供给电路28从非易失性存储器2的外部接收电源电压，使用该电源电压，产生写入动作、读出动作及抹除动作所需的多个电压。电压供给电路28将所产生的电压供给到存储单元阵列23、感测放大器24及行解码器25等。
行解码器25从寄存器26接收行地址，并对该行地址进行解码。行解码器25基于解码后的行地址，进行字线的选择动作。然后，行解码器25将写入动作、读出动作、及抹除动作所需的多个电压传送到所选择的块。
感测放大器24从寄存器26接收列地址，并对该列地址进行解码。感测放大器24具有感测放大器组件群24A及数据寄存器24B。感测放大器组件群24A连接于各位线，基于解码后的列地址，选择任一个位线。另外，感测放大器组件群24A在数据读出时，检测及放大从存储单元晶体管读出到位线的数据。另外，感测放大器组件群24A在数据写入时，将写入数据传送到位线。
数据寄存器24B在数据读出时，暂时保存由感测放大器组件群24A检测出的数据，并将它串行传送到输入输出电路22中。另外，数据寄存器24B在数据写入时，暂时保存从输入输出电路22串行传送的数据，并将它传送到感测放大器组件群24A。数据寄存器24B包含SRAM等。
(1-3.存储单元阵列的块构成)
图3是表示三维构造的存储单元阵列23的块的构成例的图。图3示出了构成存储单元阵列23的多个块中的1个块BLK。存储单元阵列的其它块也具有与图3相同的构成。此外，本实施方式也适用于二维构造的存储单元阵列。
如图所示，块BLK例如包含4个串组件(SU0～SU3)。另外，各串组件SU包含多个NAND串NS。此处，NAND串NS分别包含8个存储单元晶体管MT(MT0～MT7)及选择栅极晶体管ST1、ST2。存储单元晶体管MT具备栅极及电荷蓄积层，将数据非易失地保存。此外，NAND串NS中所含的存储单元晶体管MT的个数在这里为8个，但并不限定于8个，例如也可以是32个、48个、64个、96个等。
选择栅极晶体管ST1、ST2在电路上示为1个晶体管，但在构造上也可以与存储单元晶体管相同。另外，例如为了提高截止特性，也可以分别使用多个选择栅极晶体管作为选择栅极晶体管ST1、ST2。进而，在存储单元晶体管MT与选择栅极晶体管ST1、ST2之间也可以设置虚设单元晶体管。
存储单元晶体管MT在选择栅极晶体管ST1、ST2之间以串联连接的方式配置。一端侧的存储单元晶体管MT7连接于选择栅极晶体管ST1，另一端侧的存储单元晶体管MT0连接于选择栅极晶体管ST2。
串组件SU0～SU3各自的选择栅极晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3(以下，无须将它们区分时称作选择栅极线SGD)。另一方面，选择栅极晶体管ST2的栅极在处于同一块BLK内的多个串组件SU之间共通连接于同一个选择栅极线SGS。另外，处于同一块BLK内的存储单元晶体管MT0～MT7的栅极分别共通连接于字线WL0～WL7。也就是说，字线WL0～WL7及选择栅极线SGS在同一块BLK内的多个串组件SU0～SU4之间共通地连接，而选择栅极线SGD即便是在同一块BLK内也是与串组件SU0～SU3中的每一个串组件独立设置。
在构成NAND串NS的存储单元晶体管MT0～MT7的栅极分别连接着字线WL0～WL7。块BLK内位于同一行的存储单元晶体管MTi的栅极连接于同一个字线WLi。此外，在以下说明中，有时将NAND串NS简称为“串”。
各NAND串NS连接于对应的位线。因此，各存储单元晶体管MT经由NAND串NS中所含的选择栅极晶体管ST或其它存储单元晶体管MT连接于位线。如上所述，位于同一块BLK内的存储单元晶体管MT的数据被一次抹除。另一方面，以存储单元群组MG为单位(或以页为单位)进行数据读出及写入。在本说明书中，将连接于1个字线WLi且属于1个串组件SU的多个存储单元晶体管MT定义为存储单元群组MG。在读出动作及写入动作时，根据物理地址，选择1条字线WLi及1条选择栅极线SGD，并选择存储单元群组MG。
(1-4.非易失性存储器的截面构造)
图4是实施方式的半导体存储装置的部分区域的剖视图。图4示出了在半导体基板71上设置与感测放大器24或行解码器25等周边电路对应的周边电路区域，在周边电路区域的上层设置存储器区域的例子。此外，在以下说明中，将与半导体基板71的表面水平的相互正交的两个方向设为x方向(第1方向)及y方向(第2方向)，将与半导体基板71表面垂直的方向设为z方向。
如图4所示，在存储器区域MR中，非易失性存储器包含半导体基板71、导电体641～657、存储器柱634、以及接触插塞C0、C1、C2及CP。此外，在以下说明的附图中，分别省略了形成在半导体基板71的上表面部分的p型或n型阱区域、形成在各阱区域内的杂质扩散区域、及将阱区域间绝缘的栅极绝缘膜及元件分离区域的图示。
在存储器区域MR中，在半导体基板71上隔着栅极绝缘膜(未图示)设置着导电体GC。另外，在半导体基板71上隔着导电体GC设置的多个杂质扩散区域(未图示)，例如分别设置着多个接点C0。在半导体基板71上隔着配线层区域WR配置着存储单元阵列23。
在各接点C0上设置着形成配线图案的导电体641。例如，导电体GC作为晶体管的栅极电极发挥功能，导电体641作为晶体管的源极电极或漏极电极发挥功能。
在各导电体641上，例如设置着接点C1。在各接点C1上，例如设置着导电体642。在导电体642上，例如设置着接点C2。在接点C2上，例如设置着导电体643。
导电体641、642、643的各配线图案配设在未图示的感测放大器电路与存储单元阵列之间的配线层区域WR。以下，将配设导电体641、642、643的配线层分别称作配线层D0、D1、D2。配线层D0、D1、D2设置在非易失性存储器2的下层部分。此外，此处，配线层区域WR中设置着3个配线层，但配线层区域WR中也可以设置2个以下的配线层、或4个以上的配线层。
在导电体643的上方，例如隔着层间绝缘膜设置着导电体644。导电体644例如形成为与xy平面平行的板状，作为源极线SL发挥功能。在导电体644的上方，对应于各NAND串NS，例如依次积层着导电体645～654。这些导电体中在z方向上相邻的导电体之间设置着未图示的层间绝缘膜。
导电体645～654例如分别形成为与xy平面平行的板状。例如，导电体645作为选择栅极线SGS发挥功能，导电体646～653分别作为字线WL0～WL7发挥功能，导电体654作为选择栅极线SGD发挥功能。
各存储器柱634为柱状，分别贯通导电体645～654且与导电体644接触。存储器柱634例如包含中心侧的导电体柱638、形成在导电体柱638外侧的隧道绝缘膜637、形成在隧道绝缘膜637外侧的电荷蓄积膜636、及形成在电荷蓄积膜636外侧的阻挡绝缘膜635。
例如，存储器柱634与导电体645交叉的部分作为选择晶体管ST2发挥功能。存储器柱634与导电体646～653各自交叉的部分作为存储单元晶体管(存储单元)MT发挥功能。存储器柱634与导电体654交叉的部分作为选择晶体管ST1发挥功能。
在比存储器柱634的上表面更靠上层，隔着层间绝缘膜设置着导电体655。导电体655形成为沿着x方向延伸的线状，与位线BL对应。多个导电体655在y方向上隔开间隔地排列(未图示)。导电体655与对应于每一个串组件SU的1个存储器柱634内的导电体柱638电连接。
具体来说，在各串组件SU中，例如在各存储器柱634内的导电体柱638上设置接触插塞CP，在接触插塞CP上设置1个导电体645。此外，并不限定于这种构成，存储器柱634内的导电体柱638与导电体655之间也可以经由多个接点或配线等连接。
在设置着导电体655的层的上层，隔着层间绝缘膜设置着导电体656。在设置着导电体656的层的上层，隔着层间绝缘膜设置着导电体657。
导电体656及657例如对应于用来将设置在存储单元阵列中的配线与设置在存储单元阵列下的周边电路连接的配线。导电体656与657之间也可以利用未图示的柱状接点来连接。此处，将设置着导电体655的层称作配线层M0，将设置着导电体656的层称作配线层M1，将设置着导电体657的层称作配线层M2。
如图4所示，实施方式的半导体存储装置在串组件SU的下层形成着配线层D0、D1、D2。另外，在串组件SU的上层形成着配线层M0、M1、M2。配线层D0、D1、D2例如是由金属镶嵌法形成的钨配线。
配线层M2例如是利用反应性离子蚀刻(RIE：Reactive Ion Etching)等各向异性蚀刻形成的铝配线。配线层M2的膜厚较厚，电阻较低，因此被分配基础电源配线(Vcc、Vss)。配线层M1例如是利用金属镶嵌法形成的铜(Cu)配线。Cu配线的EM(electromigration，电迁移)耐性等配线可靠性较高，因此，配线层M1被分配确实需要传输数据的信号线。配线层M0例如是利用金属镶嵌法形成的Cu配线。除了用作位线BL以外，还被分配一部分基础电源配线，目的在于强化电源。此外，关于信号线等基础电源配线以外的配线，优选使电阻尽可能低，尽量使用上层的配线层(例如配线层M2)形成。
(1-5.存储单元晶体管的阈值电压分布)
图5是表示本发明的实施方式的阈值电压分布的一例的图。图5中，示出了3比特/单元的非易失性存储器2的阈值电压分布例。非易失性存储器2中，根据存储单元的电荷蓄积层中蓄积的电荷量来存储信息。各存储单元具有与电荷量相应的阈值电压。而且，使存储单元中存储的多个数据值分别对应于阈值电压的多个区域(阈值电压分布区域)。
图5中记载为Er、A、B、C、D、E、F、G的8个分布(山型)表示8个阈值电压分布区域。这样一来，各存储单元具有由7个边界分隔的阈值电压分布。图5的横轴表示阈值电压，纵轴表示存储单元数(单元数)的分布。
在本实施方式中，将阈值电压为VrA以下的区域称作区域Er，将阈值电压大于VrA且为VrB以下的区域称作区域A，将阈值电压大于VrB且为VrC以下的区域称作区域B，将阈值电压大于VrC且为VrD以下的区域称作区域C。另外，在本实施方式中，将阈值电压大于VrD且为VrE以下的区域称作区域D，将阈值电压大于VrE且为VrF以下的区域称作区域E，将阈值电压大于VrF且为VrG以下的区域称作区域F，将阈值电压大于VrG的区域称作区域G。
另外，将对应于区域Er、A、B、C、D、E、F、G的阈值电压分布分别称作分布Er、A、B、C、D、E、F、G(第1～第8分布)。VrA～VrG是成为各区域的边界的阈值电压。
非易失性存储器2中，使多个数据值分别对应于存储单元的多个阈值电压分布区域。将该对应称作数据编码。预先规定该数据编码，在数据写入(编程)时，以成为与按照数据编码存储的数据值相对应的阈值电压分布区域内的方式对存储单元注入电荷。并且，在数据读出时，对存储单元施加读出电压，根据存储单元的阈值电压是低于读出电压还是高于读出电压来决定数据。
图6是表示实施方式的数据编码的图。在本实施方式中，使图5所示的8个阈值电压分布区域分别对应于3比特的8个数据值。阈值电压与Upper(上位)、Middle(中位)、Lower(下位)页所对应的比特数据值的关系如下。
·阈值电压处于Er区域内的存储单元为存储着“111”的状态。
·阈值电压处于A区域内的存储单元为存储着“101”的状态。
·阈值电压处于B区域内的存储单元为存储着“001”的状态。
·阈值电压处于C区域内的存储单元为存储着“011”的状态。
·阈值电压处于D区域内的存储单元为存储着“010”的状态。
·阈值电压处于E区域内的存储单元为存储着“110”的状态。
·阈值电压处于F区域内的存储单元为存储着“100”的状态。
·阈值电压处于G区域内的存储单元为存储着“000”的状态。
这样一来，可以在阈值电压的每个区域表现出各存储单元的3比特数据的状态。此外，在存储单元为未写入状态(“抹除”状态)下，存储单元的阈值电压处于Er区域内。另外，此处所示的码中，Er(抹除)状态下存储“111”数据，A状态下存储“101”数据，像这样，在任意2个相邻的状态间数据仅变化1比特。这样一来，图6所示的编码是在任意2个相邻的区域间数据仅变化1比特的格雷码。
此外，图5中以8个电平离散分布的情况为例进行了说明，这种情况例如是数据刚写入后的理想状态。因此，现实中可能会产生相邻电平重叠的情况。例如，有因数据写入后发生扰乱等而使得分布Er的上端与分布A的下端重叠的情况。这种情况下，例如使用ECC技术等来订正数据。
(2.动作)
接下来，对本实施方式的数据写入动作进行说明。
(2-1.写入动作的概念)
首先，对本实施方式的写入动作简单地进行说明。首先，写入动作大致包含编程动作及验证动作。在将多值数据写入到存储单元晶体管MT的情况下，使存储单元晶体管MT的阈值电压为与数据值对应的值。如果对存储单元晶体管MT施加编程电压VPGM及位线电压Vbl，那么电子被注入到存储单元晶体管MT的电荷蓄积膜中而阈值电压上升。可以通过增大编程电压VPGM而增加电子注入量，从而提高存储单元晶体管MT的阈值电压。但是，由于存储单元晶体管MT存在差异，因此，即便施加相同的编程电压VPGM，各存储单元晶体管MT中的电子注入量也会不同。保存暂时注入的电子直到进行抹除动作为止。因此，一边使编程电压VPGM逐渐上升，一边进行多次编程动作及验证动作(循环)，以使阈值电压处于能够允许作为应该对各存储单元晶体管MT设定的阈值电压的范围内。
编程动作是通过将电子注入电荷蓄积层而使阈值电压上升(或通过禁止注入而维持阈值电压)的动作。以下，将使阈值电压上升的动作称作“'0'编程”或“'0'写入”，对成为“0”编程对象的位线BL赋予“0”数据。另一方面，将维持阈值电压的动作称作“'1'编程”、“'1'写入”、或“写入禁止”，对成为“1”编程对象的位线BL赋予“1”数据。
验证动作是作为写入动作的一环进行的读出动作。验证动作是在编程动作之后，通过读出数据判定存储单元晶体管MT的阈值电压是否已达到目标电平的动作。阈值电压已达到目标电平的存储单元晶体管MT之后被禁止写入。通过反复进行所述编程动作与验证动作的组合，存储单元晶体管MT的阈值电压上升到目标电平。
图7A是表示写入动作(编程动作)中的各配线的电位变化的图。此外，图7A所示的各电压也是由被定序器27控制的电压供给电路28产生。
编程动作根据施加到字线及位线的编程电压及位线电压而进行。针对写入对象的块BLK(选择BLK)的写入对象的串组件SU(选择SU)，在施加编程电压VPGM之前，预先将选择栅极线SGD(SGD_sel)设为例如5V，使选择栅极晶体管ST1导通。另外，在编程动作时，选择栅极线SGS例如为0V。因此，选择栅极晶体管ST2成为断开状态。然后，在施加编程电压VPGM时，选择栅极线SGD(SGD_sel)例如为2.5V。由此，根据连接于选择栅极晶体管ST1的位线BL的位线电压来决定选择栅极晶体管ST1的导通、非导通的状态。
另外，针对写入对象的块BLK(选择BLK)的非写入对象的串组件SU(非选择SU))，同样地，在施加编程电压VPGM之前，预先将选择栅极线SGD(SGD_usel)设为例如5V，使选择栅极晶体管ST1导通。然后，在施加编程电压VPGM时，使选择栅极线SGD(SGD_usel)为例如0V。由此，选择栅极晶体管ST1与位线BL电切断，而成为非导通。
此外，在非写入对象的块BLK(非选择BLK)中，对选择栅极线SGD及选择栅极线SGS施加0。由此，选择晶体管ST1及选择晶体管ST2成为断开状态。
如上所述，感测放大器24将数据传送到各位线BL。对被赋予“0”数据的位线BL施加例如0V的接地电压Vss作为位线电压Vbl_L。对被赋予“1”数据的位线BL施加写入禁止电压Vinhibit(例如2.5V)作为位线电压Vbl_H。因此，在施加编程电压VPGM时，连接于被赋予“0”数据的位线BL的选择栅极晶体管ST1导通，连接于被赋予“1”数据的位线BL的选择栅极晶体管ST1截止。连接于已截止的选择栅极晶体管ST1的存储单元晶体管MT被禁止写入。
连接于成为导通状态的选择栅极晶体管ST1的存储单元晶体管MT根据施加到字线WL的电压而向电荷蓄积膜注入电子。连接于被赋予电压VPASS作为字线电压的字线WL的存储单元晶体管MT无论阈值电压如何均成为导通状态，但未向电荷蓄积膜注入电子。另一方面，连接于被赋予编程电压VPGM作为字线电压的字线WL的存储单元晶体管MT根据编程电压VPGM而向电荷蓄积膜注入电子。
也就是说，行解码器25在选择块BLK中选择任一个字线WL，对选择字线施加编程电压VPGM，对其它字线(非选择字线)WL施加电压VPASS。编程电压VPGM是用来根据隧道现象将电子注入到电荷蓄积膜的高电压，VPGM＞VPASS。图8中示出此时的串组件SU的情况。
图8是表示编程动作时的串的情况的电路图。图8中，示出了与“0”写入对象的位线BL、及“1”写入对象的位线BL对应的2个NAND串。另外，示出了选择了字线WL3时的情况。
如图所示，对选择字线WL3施加电压VPGM，对非选择字线WL0～WL2及WL4～WL7施加电压VPASS。
而且，在与“0”写入对象的位线BL对应的NAND串中，选择晶体管ST1成为接通状态。因此，连接于选择字线WL3的存储单元晶体管MT3的通道电位Vch成为0V。也就是说，控制栅极与通道之间的电位差变大，其结果为，电子被注入到电荷蓄积层，存储单元晶体管MT3的阈值电压得以上升。
在与“1”写入对象的位线BL对应的NAND串中，选择晶体管ST1成为截止状态。因此，连接于选择字线WL3的存储单元晶体管MT3的通道电气浮动，通过与字线WL等的电容耦合使通道电位Vch上升直到接近电压VPGM。也就是说，控制栅极与通道之间的电位差变小，其结果为，电子未被注入电荷蓄积层，存储单元晶体管MT3的阈值电压得以维持(阈值电压分布电平转变为越高的分布，阈值电压越不会变动)。
这样一来，利用行解码器25控制字线WL的电压，同时利用感测放大器24对各位线BL供给数据，由此对存储单元阵列23的各存储单元晶体管MT进行写入动作(编程动作)。
图7B是表示读出动作(验证动作)中的各配线的电位变化的图。此外，图7B所示的各电压也是由被定序器27控制的电压供给电路28产生。
利用行解码器25对选择字线WL(以下也会示为WL_sel)施加读出电压，同时利用感测放大器24感测读出到位线BL的数据，判定读出数据为“0”还是“1”，由此进行验证动作，即从多值化后的存储单元晶体管读出数据。此外，为使连接于非选择字线WL(以下也会示为WL_usel)的存储单元晶体管导通，行解码器25对非选择字线WL_usel赋予使各存储单元晶体管接通所需的足够高的电压VREAD。此外，也可以对相邻字线赋予稍高于电压VREAD的电压VREADK，以使连接于相邻字线的存储单元晶体管容易导通。
另外，行解码器25对构成串组件SU中的读出对象的串组件(选择串组件)的选择栅极线SGD(以下也会示为SGD_sel)施加用来使选择栅极晶体管ST1接通的电压VSG，对构成非读出对象的串组件(非选择串组件)的选择栅极线SGD(以下也会示为非选择栅极线SGD_usel)施加用来使选择栅极晶体管ST1断开的电压Vss(例如0V)。此外，也可以在对非选择栅极线SGD_usel施加用来使选择栅极晶体管ST1接通的电压VSG之后，施加用来使选择栅极晶体管ST1断开的电压Vss。
行解码器25对选择字线WL_sel施加读出电压，对非选择字线WL_usel施加电压VREAD或VEREDK。在读出动作时，感测放大器24将位线BL稳定为固定电压(例如1V)，同时将感测放大器组件群24A内部的未图示的感测节点SEN充电至高于位线BL电压的特定的预充电电压Vpre。在此状态下，逻辑控制电路21将感测节点SEN连接于位线BL。这样一来，电流从感测节点SEN流向位线BL，感测节点SEN的电压逐渐降低。
感测节点SEN的电压根据连接于对应的位线BL的存储单元晶体管的阈值电压的状态而变化。也就是说，当存储单元晶体管的阈值电压低于读出电压时，存储单元晶体管为接通状态，存储单元晶体管中流通较大的单元电流，感测节点SEN的电压下降的速度变快。另外，当存储单元晶体管的阈值电压高于读出电压时，存储单元晶体管为断开状态，存储单元晶体管中流通的单元电流较小，或存储单元晶体管中未流通单元电流，感测节点SEN的电压下降的速度变慢。
利用这种感测节点SEN的电压下降的速度差，来判定存储单元晶体管的写入状态，并将结果存储到数据锁存电路中。例如，在从开始释放感测节点SEN的电荷的放电开始时经过特定的第1期间的第1时点，判定感测节点SEN的电压为低电平(以下也会示为“L”)还是高电平(以下也会示为“H”)。例如，在存储单元晶体管的阈值电压低于读出电压的情况下，存储单元晶体管为完全接通状态，存储单元晶体管中流通较大的单元电流。因此，感测节点SEN的电压迅速下降，电压下降量相对较大，在第1时点，感测节点SEN成为“L”。
另外，在存储单元晶体管的阈值电压高于读出电压的情况下，存储单元晶体管为断开状态，存储单元晶体管中流通的单元电流非常小，或存储单元晶体管中未流通单元电流。因此，感测节点SEN的电压非常缓慢地下降，电压下降量相对较小，在第1时点，感测节点SEN仍保持“H”状态。
这样一来，通过利用行解码器25对选择字线WL_sel施加读出电压，并由感测放大器电路监视感测节点SEN的状态，来判定存储单元晶体管的阈值电压比读出电压高还是低。因此，通过将各电平相互间的电压作为读出电压施加到选择字线WL_sel，可判定各存储单元晶体管的电平，读出分配给各电平的数据。
例如，通过对TLC的8个山型阈值电压分布分别分配数据，在TLC中，每1个存储单元晶体管能够存储3比特的数据。对各存储单元晶体管，以分别对应于8个阈值电压分布的Er、A、B、……、G电平的任一电平进行写入，在读出时，通过施加电压VrA～VrG，可判定各存储单元晶体管的数据值。此外，在以下说明中，将验证动作中施加到选择字线WL_sel的读出电压示为电压VfyA～VfyG。
(2-2.关于写入动作的具体例)
在说明本实施方式的写入动作时，首先使用图9对标准写入序列具体地进行说明。图9中，示出了通过反复进行19次编程动作与验证动作的组合来写入数据的情况为例。将该反复动作称作“循环”。
图9中示出了各循环中进行的验证动作的目标电平。如图所示，在第1次及第2次循环中，验证动作仅以“A”电平为对象进行。也就是说，在验证动作时对选择字线WL_sel施加电压VfyA，而未施加电压VfyB～VfyG。在接下来的第3次及第4次循环中，验证动作以“A”电平及“B”电平为对象进行。也就是说，在验证动作时对选择字线WL_sel依次施加电压VfyA及VfyB，而未施加电压VfyC～VfyG。
在第5次及第6次循环中，验证动作以“A”电平、“B”电平及“C”电平为对象进行。也就是说，在验证动作时对选择字线WL_sel依次施加电压VfyA、VfyB及VfyC，而未施加电压VfyD～VfyG。而且，以“A”电平为对象的验证动作在第6次循环时完成。这是因为根据经验可知，例如6次循环次数可以大致完成对“A”电平的编程。
另外，在第7次及第8次循环中，验证动作以“B”电平、“C”电平及"D"电平为对象进行。也就是说，在验证动作时对选择字线WL_sel依次施加电压VfyB、VfyC及VfyD。而且，以“B”电平为对象的验证动作在第8次写入动作时完成。进而，在第9次及第10次循环中，验证动作以“C”电平、“D”电平及“E”电平为对象进行。也就是说，在验证动作时对选择字线WL_sel依次施加电压VfyC、VfyD及VfyE。而且，以“C”电平为对象的验证动作在第10次循环时完成。以下，以相同的方式进行到“G”电平的写入，最多反复进行19次循环。
图10是表示基于所述标准写入序列的写入动作时的编程动作与验证动作的时点的图。如图10所示，在第1次及第2次循环中，验证动作仅以“A”电平为对象进行。也就是说，对于1次编程动作，进行1次验证动作。在第3次及第4次循环中，验证动作以“A”电平及“B”电平为对象进行。也就是说，对于1次编程动作，进行2次验证动作。在从第5次到以“D”电平为对象的验证动作完成的第12次循环中，对于1次编程动作，进行3次验证动作。以后也是同样地，对于1次编程动作，进行所设定的特定电平的验证动作。最终，在19次循环中，进行了19次编程动作，42次验证动作。
此外，在以上说明中，假定了实施验证动作的次数达到上限的情况。如图9所示，以“A”电平为对象的验证动作从第1次循环到第6次循环最多可以执行6次。另外，以“B”电平为对象的验证动作从第3次循环到第8次循环最多可以执行6次。其它电平也一样。此处，例如写入“A”电平的存储单元晶体管MT存在多个，连接于该存储单元晶体管MT的线BL(“A”)也存在多个。因此，严格来说，例如也会存在如下情况，即，在写入“A”电平的存储单元晶体管MT全部在第5次循环中通过以“A”电平为对象的验证动作的情况下，位线BL(“A”)在第6次循环中不执行验证动作。此情况在以下说明中也一样。
关于第1次编程动作中施加到选择字线WL_sel的电压VPGM、第2次以后的编程动作中的电压VPGM的增加量、以及各电平的验证动作开始的循环，是假定了写入较快的最坏情况来设定的，要充分确保其设定范围，以避免进行超出目标电平的写入。
上文所述的写入动作中的循环次数、各循环中的选择字线WL_sel的电压(电压VPGM)、各循环中的验证动作对象电平作为标准写入序列储存在定序器27中。在基于标准写入序列对存储单元阵列23执行写入动作时，基于标准写入序列的控制信号从定序器27被输出到感测放大器24及行解码器25。
接下来，对写入动作(编程动作+验证动作)时的各配线的电位变化进行说明。图11是表示写入动作时的各配线的电位变化的图。图11以第3次循环为一例来表示各配线的电位变化。另外，图11中示出了与“1”写入对象的位线BL对应的NAND串的通道电位(与实线对应，以下也会示为禁止通道电位)、及与“0”写入对象的位线BL对应的NAND串的通道电位(与单点链线对应，以下也会示为编程通道电位)。图11中，在时刻t1到时刻t5的期间进行写入动作。编程动作在时刻t1到时刻t3的期间进行。验证动作在时刻t3到时刻t5的期间进行。
编程动作具有实际的编程期间(时刻t1到时刻t2，以下示为实际编程期间)、及向验证动作转变的期间(时刻t2到时刻t3，以下示为VPASS2VREAD期间)。实际编程期间是进行使存储单元晶体管MT的阈值电压上升的动作(或通过禁止注入而维持阈值电压)的期间。也就是说，根据图7A所示的电位变化来设定、变更各配线的电位。非选择字线WL_usel被施加电压VPASS(例如10V)，选择字线WL_sel被施加第3循环的编程电压VPGM3(例如13V)。另外，对选择栅极线SGD_sel施加电压VSGD(例如2.5V)，对非选择栅极线SGD_usel、SGS施加电压Vss。此外，图11中，省略了图7A所示的电位变化的前半部分的电位变化，仅示出了后半部分。
在实际编程期间中，与“1”写入对象的位线BL对应的NAND串与选择栅极晶体管ST1、ST2一起被截止。因此，该NAND串的通道电位也就是禁止通道电位因选择字线WL_sel与禁止通道的电容耦合、及非选择字线WL_usel与禁止通道的电容耦合而升压。此外，升压电平依据以下(1)式。
禁止通道电位
＝Vint+α(VPGM+(VPASS×非选择字线WL_usel的条数)
－(Vtcell×字线WL的条数))(1)
其中，(1)式中，Vint是最先施加到通道的电压，Vtcell是单元的阈值电压。
VPASS2VREAD期间是在验证动作之前将选择字线WL_sel及非选择字线WL_usel的电压放电的期间。以往，在VPASS2VREAD期间，将选择字线WL_sel及非选择字线WL_usel的电压放电，使其降低到接地电压Vss(例如0V)。与此相对，在图11所示的一例中，只是将选择字线WL_sel及非选择字线WL_usel的电压放电到电压VPASS2VREAD。电压VPASS2VREAD设定为高于接地电压Vss且低于验证动作中最先充电到字线WL的电压(图11所示的一例中为电压VREAD)的电压。电压VPASS2VREAD例如设定为3～6V左右。通过只是将选择字线WL_sel及非选择字线WL_usel的电压放电到电压VPASS2VREAD，可以削减从字线WL流出的电流量，提高动作效率。随着选择字线WL_sel的电压降低，禁止通道电位也降低到低于电压VPASS2VREAD的值(Vinh)。
此外，图11中，VPASS2VREAD期间的选择栅极线SGD_sel、SGD_usel、SGS的电压VSS2VSG设为高于电压Vss且低于电压VSGD(编程期间对选择栅极线SGD_sel施加的电压，例如2.5V)的电压(例如1V)左右，但电压电平并不限定于此。电压VSS2VSG例如可以是电压Vss，也可以是其它特定的电压电平。
验证动作具有抗干扰期间(时刻t3到时刻t4，以下示为USTRDIS期间)、及实际的验证期间(时刻t4到时刻t5，以下示为实际验证期间)。USTRDIS期间是为了防止干扰(阈值电压意外上升)而在实际验证动作开始时使通道全部导通的期间。也就是说，在非选择串中属于选择字线WL_sel的单元未接通的情况下，漏极侧的电位升压，源极侧的电位成为VCELSRC，此处会出现较大的电位差。此情况下，产生HCI(Hot carrier injection，热载流子注入)，而引起其附近的单元阈值发生变化的现象。为了应对这种现象，使非选择串的漏极侧的非选择栅极线SGD_usel接通，去除掉升压电位，由此使漏极侧-源极侧间不会出现电位差。由此，防止阈值电压意外上升。对选择栅极线SGD_sel、SGD_usel、SGS施加用来使选择栅极晶体管ST1、ST2接通的电压VSG(例如5V)。对选择字线WL_sel及非选择字线WL_usel分别施加使各存储单元晶体管接通所需的足够高的电压VREAD(例如8V)。
在实际验证期间，选择栅极线SGD_sel、SGS被维持为电压VSG(例如5V)。另一方面，非选择栅极线SGD_usel降低到用来使选择栅极晶体管ST1断开的电压Vss(例如0V)。另外，在实际验证期间，非选择字线WL_usel被维持为电压VREAD。另一方面，选择字线WL_sel变化为用来读出A电平及B电平的电压VfyA、VfyB。经过验证动作的所有期间，所有NAND串的选择栅极晶体管ST2均接通。因此，禁止通道电位成为0V。
(2-3.写入动作中的各配线的电压控制)
接下来，使用图12～图17对写入动作中施加到各配线的电压产生、控制进行说明。图12是表示电压供给电路28及行解码器25的构成的一例的框图。此外，图12中仅示出了电压供给电路28的一部分构成。
图12中，电压供给电路28产生包含针对存储单元晶体管MT的编程动作及读出动作等所需的电压的各种电压。电压供给电路28包含对信号线SG0～SG4供给电压的SG驱动器28A、及对信号线CG0～CG7分别供给电压的多个CG驱动器28B。这些信号线SG0～SG4、CG0～CG7由行解码器25分支，且连接于各块BLK的配线。也就是说，信号线SG0～SG3作为全域漏极侧选择栅极线发挥功能，经由行解码器25连接于各块BLK中作为局域选择栅极线的选择栅极线SGD0～SGD3。信号线CG0～CG7作为全域字线发挥功能，经由行解码器25连接于各块BLK中作为局域字线的字线WL0～WL7。信号线SG4作为全域源极侧选择栅极线发挥功能，经由行解码器25连接于各块BLK中作为局域选择栅极线的选择栅极线SGS。
电压供给电路28由定序器27控制，产生各种电压。SG驱动器(选择栅极线驱动器)28A及CG驱动器(字线驱动器)28B将所产生的各种电压分别供给到对应的信号线SG0～SG4及信号线CG0～CG7。
行解码器25具有与各块分别对应的多个开关电路群25A、及与多个开关电路群25A分别对应设置的多个块解码器25B。各开关电路群25A包含将信号线SG0～SG4与选择栅极线SGD0～SGD4分别连接的多个晶体管TR_SG0～TR_SG4、将信号线CG0～CG7与字线WL0～WL7分别连接的多个晶体管TR_CG0～TR_CG7。晶体管TR_SG0～TR_SG4及晶体管TR_CG0～TR_CG7分别为高耐压晶体管。
各块解码器25B在根据行地址而自身被指定的情况下，对晶体管TR_SG0～TR_SG4及晶体管TR_CG0～TR_CG7的栅极供给块选择信号BLKSEL。由此，在从根据行地址指定的块解码器25B供给块选择信号BLKSEL的开关电路群25A中，晶体管TR_SG0～TR_SG4及晶体管TR_CG0～TR_CG7成为接通状态而导通，因此，从电源产生电路28供给到信号线SG0～SG4及信号线CG0～CG7的电压被供给到成为动作对象的块BLK中所含的选择栅极线SGD0～SGD3、SGS及字线WL0～WL7。
也就是说，通过电压供给电路28及行解码器25，对选择字线WL供给电压VPGM或电压VCGRV等，对非选择字线WL供给电压VREAD或VREADK等。另外，例如，对属于成为动作对象的串组件SU的选择栅极晶体管ST1所连接的选择栅极线SGD(SGD_sel)供给电压VSGD等，对不属于成为动作对象的串组件SU的选择栅极晶体管ST1所连接的选择栅极线SGD(SGD_usel)供给电压Vss等，该电压Vss为0V等。
图13是表示电压供给电路28的具体构成的一例的框图。电压供给电路28具有电压产生电路281、调节器电路282、SG驱动器28A及CG驱动器28B。以下，对产生字线WL的动作所需的各种电压的电路详细地进行说明。
电压产生电路281使用从电源输入用端子群35输入的电压，对非易失性存储器2产生各部位的动作所需的各种电压。电压产生电路281具有第1泵281A、第2泵281B及第3泵281C。第1泵281A中产生作为编程电压的电压VPGM。第2泵281B中产生电压VPASS、VREAD及VPASS2VREAD。第3泵281C中产生作为验证电压的电压VCGRV。
调节电路282使用从电压产生电路281输入的电压而产生电压，这种电压即便在输入电压或输出电流的值发生变动的情况下仍为固定值。调节电路282具有3个调节器282A～282C。调节器282A使用从第1泵281A输入的电压而产生电压VPGM。调节器2828B使用从第2泵281B输入的电压而产生电压VPASS、VREAD、或VPASS2VREAD中的任一个电压。调节器282C使用从第3泵281C输入的电压而产生电压VCGRV。调节器282A～282C中产生的电压被输入到CG驱动器28B。
CG驱动器28B具有多个输入端，所述输入端均被输入多种输入电压，经由这些输入端能够从调节器电路282输入多种电压。CG驱动器28B的各输入端经由配置在多种电压各自的供给路径上的开关T1、T2、T3而连接于1个输出端。通过选择开关T1、T2、T3中的任一个开关并使其接通，而在输出端出现赋予到与所选择的开关连接的供给路径的电压。
也就是说，从调节器282A输入的电压经由开关T1被供给到输出端。从调节器282B输入的电压经由开关T2被供给到输出端。从调节器282C输入的电压经由开关T3被供给到输出端。
此外，SG驱动器28A与CG驱动器28B同样地，具有多个输入端，所述输入端均被输入多种输入电压，经由这些输入端能够从调节器电路282输入多种电压。SG驱动器28A的各输入端经由配置在多种电压各自的供给路径上的开关T1、T2、……连接于1个输出端。通过选择开关T1、T2、……中的任一个开关并使其接通，而在输出端出现被赋予到与所选择的开关连接的供给路径的电压。
电压供给电路28的各部位的动作由定序器27控制。例如，由定序器27控制开关T1、T2、T3中成为接通状态的开关的选择、电压产生电路281的各泵281A～281C中产生的电压、调节器电路282的各调节器282A～282C中产生的电压值等。
图14A是表示第2泵281B的具体构成的一例的框图。第2泵281B例如包含4个泵组件PU1～PU4、及9个开关电路SW1～SW9。泵组件PU1～PU4分别包含如图15所示的电荷泵电路等。
图15是表示电荷泵电路的一例的图。构成泵组件PU的电荷泵电路包含n+1个NMOS晶体管NM1～NM(n+1)、及n个电容器C1～Cn。NMOS晶体管NM1～NM(n+1)分别进行二极管连接，作为二极管发挥功能。NMOS晶体管NM1～NM(n+1)的电流路径被依次串联连接。
电容器C1～Cn的一端分别各电连接于NMOS晶体管NM1～NMn的一端。对连接于NMOS晶体管NM1、NM3、……等配置在第奇数个的NMOS晶体管NM(2m－1)(其中，m＝1、2、……)的电容器C1、C3、……、C(2m－1)的另一端供给时钟信号CLK。对连接于NMOS晶体管NM2、NM4、……等配置在第偶数个的NMOS晶体管NM(2m)的电容器C2、C4、……、C(2m)的另一端供给时钟信号/CLK。对NMOS晶体管NM1的另一端输入电压Vsup(例如，电源电压Vcc)。而且，根据时钟信号CLK、/CLK，电容器C1～Cn反复进行充放电。其结果为，产生大于电压Vsup的输出电压Vout，从NMOS晶体管NM(n+1)的一端传送(输出)输出电压Vout。
构成第2泵281B的4个泵组件PU1～PU4可以通过切换开关电路SW1～SW9的接通/断开而实现以下3个电路构成。图14B～14D是表示构成第2泵281B的各单元的具体连接状态的一例的框图。第1个电路构成(第1状态)是在输入输出端子之间将4个泵组件PU1～PU4并联连接的构成。图14B是对第1状态的构成进行说明的框图。如图14B所示，使开关电路SW1～3、SW7～9接通，使开关电路SW4～6断开，由此在输入输出端子之间将4个泵组件PU1～PU4并联连接。
第2个电路构成(第2状态)是将泵组件PU1、PU2串联连接而构成泵组件群PUG1，将泵组件PU3、PU4串联连接而构成泵组件群PUG2，将泵组件群PUG1与泵组件群PUG2并联连接的构成。图14C是对第2状态的构成进行说明的框图。如图14C所示，在第2状态下，使开关电路SW2、4、6、8接通，使开关电路SW1、3、5、7、9断开。通过使开关电路SW4接通，泵组件PU1、PU2被串联连接，从而构成泵组件群PUG1。另外，通过使开关电路SW6接通，泵组件PU3、PU4被串联连接，从而构成泵组件群PUG2。通过使SW2、8接通，泵组件群PUG1、PUG2在输入输出端子之间并联连接。
第3个电路构成是将泵组件PU1～PU4串联连接的构成。图14D是对第3状态的构成进行说明的框图。如图14D所示，通过使开关电路SW4～6接通，使开关电路SW1～3、SW7～9断开，而在输入输出端子之间将4个泵组件PU1～PU4串联连接。
图16是对第2泵281B中相对于输出电压而言的电流效率特性进行说明的图。图16中，虚线表示第1状态的特性，单点链线表示第2状态的特性，双点链线表示第3状态的特性。另外，实线表示第2泵中实现高效率地供给电流时的特性。如图16所示，第2泵281B的电流效率特性根据电路构成而不同。在第1状态(图14B)下，也就是在输入输出端子之间将泵组件PU1～PU4并联连接的电路构成的情况下，在输出电压Vout较低的区域(例如，5V以下的区域)，相比其它状态来说，能高效率地供给电流。但是，随着输出电压Vout变高，电流效率会降低，当超过某一输出电压Vout(例如，8V)时会变得无法供给电流。
另一方面，在第2状态(图14C)下，也就是在将在输入输出端子之间2个泵组件PU串联连接而构成的泵组件群PUG并联连接2个而成的电路构成的情况下，在输出电压Vout较低的区域，电流效率比第1状态低但比第3状态高。电流效率随着输出电压Vout变高而降低，但相对于输出电压Vout上升而言的电流效率的降低程度(特性斜率)比第1状态小，因此，如果输出电压Vout超过某一电压(例如，5V)，那么能够比第1状态更高效率地供给电流。但是，由于电流效率的降低程度(特性斜率)比第3状态大，因此，在输出电压Vout较高的区域(例如，8V以上的区域)，电流效率比第3状态低。也就是说，第2状态下，在输出电压Vout处于中间的区域(例如，输出电压Vout为5V到8V的区域)，相比其它状态来说，能够高效率地供给电流。
进而，在第3状态(图14D)下，也就是在输入输出端子之间将泵组件PU1～PU4串联连接的电路构成的情况下，在输出电压Vout较低的区域，电流效率比第1状态及第2状态低。但是，电流效率的降低程度(特性斜率)比第1状态及第2状态小。因此，在输出电压Vout较高的区域(例如，8V以上的区域)，电流效率比第1状态、第2状态高。也就是说，第3状态下，在输出电压Vout较高的区域(例如，输出电压Vout为8V以上的区域)，相比其它状态来说，能够高效率地供给电流。
这样一来，在输出电压较低的区域(例如，5V以下的区域)，第1状态的电路构成能最高效率地供给电流，在输出电压处于中间的区域(例如，5V到8V之间的区域)，第2状态的电路构成能最高效率地供给电流。并且，在输出电压较高的区域(例如，8V以上的区域)，第3状态的电路构成能最高效率地供给电流。因此，第2泵281B根据输出电压切换到能高效率地供给电流的状态而使用。也就是说，第2泵281B中实现的电流特性成为图16中实线所示的特性。此外，利用定序器27来控制第2泵281B的状态切换。定序器27根据输出电压Vout的设定值来指示第2泵281B切换电路构成。
此外，非易失性存储器2中，如果电流消耗量瞬间变大，那么有可能对动作造成不良影响。因此，当从电压供给电路28对信号线SG0～SG4、CG0～CG7充电时，不要进行急剧充电，而需逐步(Step by Step)地分段充电。图17是对验证动作时的泵的升压动作控制进行说明的图。以下，以USTRDIS期间的第2泵281B的动作控制为一例，对验证动作时的泵的升压动作控制进行说明。
非选择字线WL_usel的电压在时刻t3为电压VPASS2VREAD(例如，6V)。在USTRDIS期间，必须使非选择字线WL_usel的电压升压到电压VREAD(例如，8V)。在时刻t3，使第2泵281B的输出电压Vout的设定值为8V进行充电动作，此情况下，第2泵281B连续驱动泵组件PU1～PU4，直到输出电压Vout达到8V。也就是说，泵组件PU1～PU4按照所要输入的时钟信号CLK的周期，连续执行升压动作直到输出电压Vout到达8V。例如，在利用1次泵抽(pumping)动作使Vout升压0.2V的情况下，为使输出电压Vout从6V升压到8V而必须进行10次泵抽动作。在连续执行10次泵抽动作的情况下，用于充电的电流消耗会集中在时钟信号CLK的10周期量之间。换句话说，每单位时间的消耗电流也就是峰值电流量在时刻t3变得非常大。
为防止电流消耗短时间内集中而降低峰值电流量，为此，定序器27使第2泵281B的输出电压Vout的设定值以步进电压Vstp(例如，0.4V)为单位设置多个中间设定值，而不是从最初的值上升为8V，从而使输出电压Vout阶段性地上升。定序器27在第2泵281B的输出电压Vout达到中间设定值时，在经过特定的期间(暂停期间)之后，使设定值上升到下一个中间设定值，执行升压动作。
图17中，BINVM表示由定序器27设定的第2泵281B的输出电压Vout设定值。在时刻t3，定序器27将第2泵281B的输出电压Vout设定为从电压VPASS2VREAD(例如，6V)增加了步进电压Vstp(例如，0.4V)所得的值(例如，6.4V)。第2泵281B例如进行2次泵抽动作，使输出电压Vout升压0.4V。定序器27在第2泵281B的升压动作结束后经过暂停期间之后，将第2泵281B的输出电压Vout设定为又增加了0.4V后的值(例如，6.8V)。定序器27使设定值逐次上升步进电压Vstp(例如，0.4V)，直到第2泵281B的输出电压Vout达到电压VREAD(例如，8V)。这样一来，通过设置暂停期间并且使第2泵281B的输出电压Vout的设定值阶段性地上升，可分散泵抽动作，因此可防止电流的消耗在短时间内集中，从而削减峰值电流量。
(2-4.USTRDIS期间的非选择字线的电位变化)
图18是表示USTRDIS期间的非选择字线的电位变化的图。如上所述，在USTRDIS期间，为防止阈值电压意外上升，使通道全部导通。也就是说，对选择栅极线SGD_sel、SGD_usel、SGS施加用来使选择栅极晶体管ST1、ST2接通的电压VSG(例如，5V)。对非选择字线WL_usel施加使各存储单元晶体管接通所需的足够高的电压VREAD(例如，8V)。
在USTRDIS期间之前的VPASS2VREAD期间(时刻t2到时刻t3的期间)，禁止通道电位(与“1”写入对象的位线BL对应的NAND串的通道电位)因选择字线WL_sel及非选择字线WL_usel与禁止通道的电容耦合而升压到特定的电平。
在时刻t3，当选择栅极晶体管ST1、ST2接通时，通道全部被导通，因此，禁止通道电位降低到接地电压Vss。随着禁止通道电位降低，非选择字线WL_usel的电压也会因非选择字线WL_usel与禁止通道的电容耦合而降低。以下，将非选择字线WL_usel中从电压VPASS2VREAD开始的电压降低量设为电压Vdwn。
另一方面，在时刻t3，定序器27将第2泵281B的输出电压Vout的最初的中间设定值设定为从电压VPASS2VREAD(例如，6V)增高了步进电压Vstp(例如，0.4V)所得的值。第2泵281B连续驱动泵组件PU1～PU4，执行泵抽动作，以使输出电压Vout升压到最初的中间设定值。随着非选择字线WL_usel的电压降低，第2泵281B必须使输出电压Vout升压相当于步进电压Vstp+电压Vdwn的量。因此，在输出电压Vout被升压到最初的中间设定值的期间，连续地进行泵抽动作，因此，电流消耗在短时间内集中而导致峰值电流增大。
另外，在将最初的中间设定值设为6.4V的情况下，第2泵设定为第2状态。非选择字线WL_usel的电压从电压VPASS2VREAD降低了相当于电压Vdwn的量，因此，原本应该设定为第1状态。但是，根据所述控制，第2泵被设定为电流效率比第1状态差的第2状态，因此，升压所需的泵抽动作增大。
(2-5.实施方式中的电压产生电路的动作)
接下来，参照图19、20对本实施方式中的第2泵281B的动作控制进行说明。图19是对写入序列的前半循环中的泵的升压动作控制进行说明的图。图20是对写入序列的后半循环中的泵的升压动作控制进行说明的图。
USTRDIS期间的非选择字线WL_usel的电压降低是因与禁止通道的电容耦合而起。因此，在写入序列的循环的前一半、且“1”写入对象的位线BL的条数较少而“0”写入对象的位线BL的条数较多的状态下，与“1”写入对象的位线BL对应的NAND串的条数较少，与“0”写入对象的位线BL对应的NAND串的条数较多。因此，禁止通道与非选择字线WL_usel的有效对向面积较小，编程通道与非选择字线WL_usel的有效对向面积较大，所以，USTRDIS期间刚开始后伴随禁止通道电位降低的非选择字线WL_usel的电压降低量(电压Vdwn)也较小。
另一方面，随着写入序列的循环进展，“1”写入对象的位线BL的条数增加，“0”写入对象的位线BL的条数减少。因此，与“1”写入对象的位线BL对应的NAND串的条数增加，与“0”写入对象的位线BL对应的NAND串的条数减少。因此，禁止通道与非选择字线WL_usel的有效对向面积增加，编程通道与非选择字线WL_usel的有效对向面积减少，所以，USTRDIS期间刚开始后随着禁止通道电位降低的非选择字线WL_usel的电压降低量(电压Vdwn)变大。因此，本实施方式中，将写入序列的循环分割成2个部分，在前半循环与后半循环中，利用不同的方法来控制第2泵281B的动作。
如图19所示，前半循环的第2泵281B的动作控制是利用与使用图17进行说明的方法相同的方法来进行。也就是说，在时刻t3，定序器27将第2泵281B的输出电压Vout的最初的中间设定值设定为从电压VPASS2VREAD(例如，6V)增加了步进电压Vstp(例如，0.4V)所得的值(例如，6.4V)。另外，将第2泵281B的状态设定为与输出电压Vout的设定值相应的状态。例如，在输出电压Vout的设定值为6.4V、第2泵281B的电流效率的特性为图16所示的特性的情况下，定序器27将第2泵281B的状态设定为第2状态。第2泵281B按照定序器27的控制，使输出电压Vout升压到最初的中间设定值(例如，6.4V)。在USTRDIS期间的最初的升压动作中，第2泵281B必须使输出电压Vout升压相当于步进电压Vstp+电压Vdwn的量。但是，在前半循环中，由于非选择字线WL_usel的电压降低量(电压Vdwn)较小，因此，泵抽动作的增量也较少。因此，峰值电流虽增加，但其增加量较小。
当第2泵281B的输出电压Vout已升压到最初的中间设定值时，定序器27在经过特定的暂停期间之后，将第2泵281B的输出电压Vout的下一个中间设定值设定为增加了步进电压Vstp后的值。另外，定序器27将第2泵281B的状态设定为与下一个中间设定值相应的状态。以后，定序器27使第2泵281B的输出电压Vout的中间设定值阶段性地上升，同时算上暂停期间，直到第2泵281B的输出电压Vout达到电压VREAD。
另一方面，后半循环的第2泵281B的动作控制与最初的中间设定值的电平为前半循环的控制不同。如图20所示，在时刻t3，定序器27将第2泵281B的输出电压Vout的最初的中间设定值设定为比电压VPASS2VREAD(例如，6V)低的值(例如，4.8V)。考虑非选择字线WL_usel的电压降低量(电压Vdwn)来决定从电压VPASS2VREAD的降低量。另外，将第2泵281B的状态设定为与输出电压Vout的设定值相应的状态。例如，在输出电压Vout的设定值为4.8V、第2泵281B的电流效率的特性为图16所示的特性的情况下，定序器27将第2泵281B的状态设定为第1状态。第2泵281B按照定序器27的控制，使输出电压Vout升压到最初的中间设定值(例如，4.8V)。输出电压Vout升压到最初的中间设定值之后的动作控制与图19所示的前半循环中的动作控制相同。
在图18所示的比较例的控制中，将输出电压Vout的最初的中间设定值设为电压VPASS2VREAD+步进电压Vstp(例如，6.4V)，与此相对，在图20所示的本实施方式的控制中，设定为比电压VPASS2VREAD(例如，6V)低的值(例如，4.8V)。也就是说，本实施方式中，在循环后半的第2泵281B的升压动作控制中，将输出电压Vout的最初的中间设定值设定为与考虑了非选择字线WL_usel的电压降低量(电压Vdwn)的升压前的非选择字线WL_usel的电位相近的值。另外，通过像这样控制最初的中间设定值，能够将第2泵281B的状态设定为在考虑了非选择字线WL_usel的电压降低量(电压Vdwn)的升压前的非选择字线WL_usel的电位附近可最高效率地供给电流的状态。因此，在将输出电压Vout升压到最初的中间设定值的期间，能够削减连续执行的泵抽动作次数。因此，能够抑制电流消耗在短时间内集中，从而能够削减峰值电流。
另外，通过将最初的中间设定值设定得较低，使得输出电压Vout达到目标值(电压VREAD)所需的升压时间变长。但是，在实施方式中，将标准序列分割成前半循环与后半循环，在非选择字线WL_usel的电压降低量(电压Vdwn)较小的前半循环中，将中间设定值设为通常值(电压VPASS2VREAD+步进电压Vstp)，由此可抑制整个标准序列的执行时间变长。
此外，前半循环与后半循环的分界线可任意设定。例如，在成为写入对象的页中，将从上数第2个电平(F电平)的单元全部通过验证的时点、或该电平的验证完成了特定次数的时点作为分界线。例如，在图9所示的标准写入序列的情况下，在第12次～第17次循环之间的任一循环中设定分界线，分界线之前的前半循环进行图19所示的控制，分界线之后的后半循环进行图20所示的控制。
另外，例如，在成为写入动作对象的页中，将从上数第3个电平(E电平)的单元全部通过验证的时点、或该电平的验证完成了特定次数的时点作为分界线。并不限定于这些，也可以基于写入动作的进展程度，良好地设定前半循环与后半循环的分界线。
进而，在上文所述中，将标准序列分割成2个部分，变更前半循环与后半循环的最初的中间设定值的设定，但也可以将标准序列分割成3个以上的部分，在每个分割范围中一边考虑非选择字线WL_usel的电压降低量(电压Vdwn)一边调整最初的中间设定值。
(第2实施方式)
接下来，对第2实施方式的半导体存储装置进行说明。实施方式的半导体存储装置中，供给到非选择字线WL_usel的电压的控制方法与所述第1实施方式的半导体存储装置不同。装置构成或其它动作与第1实施方式相同，因此省略说明。以下，仅对与第1实施方式的不同点进行说明。
图21是对第2实施方式的写入序列的后半循环中的泵的升压动作控制进行说明的图。写入序列的前半循环中的泵的升压动作控制与使用图19进行说明的第1实施方式相同。
如图21所示，在后半循环中，定序器27将VPASS2VREAD期间的非选择字线WL_usel的放电后的电压VPASS2VREAD控制为比前半循环中的电压值低的值。例如，在前半循环中的电压VPASS2VREAD为6.0V的情况下，定序器27将后半循环中的电压VPASS2VREAD变更为4.8V。此外，后半循环中的电压VPASS2VREAD的值是考虑到伴随禁止通道电位降低的非选择字线WL_usel的电压降低量来决定的。
如图21所示，定序器27将第2泵281B的输出电压Vout的最初的中间设定值设定为从电压VPASS2VREAD(例如，4.4V)增加了步进电压Vstp(例如，0.4V)所得的值(例如，4.8V)。另外，将第2泵281B的状态设定为与输出电压Vout的设定值相应的状态。例如，在输出电压Vout的设定值为4.4V、第2泵281B的电流效率的特性为图16所示的特性的情况下，定序器27将第2泵281B的状态设定为第1状态。第2泵281B按照定序器27的控制，使输出电压Vout升压到最初的中间设定值(例如，4.8V)。输出电压Vout升压到最初的中间设定值之后的动作控制与图19所示的前半循环中的动作控制相同。
这样一来，在本实施方式中，将循环后半中的电压VPASS2VREAD的值设定得比前半循环中的值低，因此，伴随禁止通道电位降低的非选择字线WL_usel的电压降低量(电压Vdwn)变小。在USTRDIS期间的最初的升压动作中，第2泵281B必须使输出电压Vout升压相当于步进电压Vstp+电压Vdwn的量。但是，电压Vdwn比图18所示的比较例小，因此，能够削减达到最初的中间设定值为止的升压动作中的泵抽动作的次数。因此，能够抑制电流消耗在短时间内集中，所以，能够削减峰值电流。另外，通过将电压VPASS2VREAD的值设定得较低，VPASS2VREAD期间的禁止通道电位(Vinh)也降低，因此，使非选择栅极线SGD_usel接通时的非选择字线WL_usel的电压降低的影响也变小。
此外，在后半循环中，通过将电压VPASS2VREAD的值设定得比前半循环低，输出电压Vout达到目标值(电压VREAD)所需的升压时间变长。另外，VPASS2VREAD期间的电流削减效果也降低。但是，在实施方式中，将标准序列分割成前半循环与后半循环，在非选择字线WL_usel的电压降低量(电压Vdwn)较小的前半循环中，不变更电压VPASS2VREAD的值而将它设定为较高的值，因此，可防止电流削减效果降低，并且可抑制整个标准序列的执行时间变长。
另外，在本实施方式中，与第1实施方式同样地，可基于写入动作的进展程度，良好地设定前半循环与后半循环的分界线。另外，也可以将标准序列分割成3个以上的部分，在每个分割范围内个别地设置电压VPASS2VREAD的值。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为一例示出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式加以实施，且可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1 存储器控制器
2 非易失性存储器
12 处理器
13 主机接口
14 ECC电路
15 存储器接口
16 内部总线
21 逻辑控制电路
22 输入输出电路
23 存储单元阵列
24 感测放大器
24A 数据寄存器
24B 感测放大器组件群
25 行解码器
25A 开关电路群
25B 块解码器
26 寄存器
27 定序器
28 电压供给电路
28A SG驱动器
28B CG驱动器
32 输入输出用垫群
33 垫
34 逻辑控制用垫群
35 电源输入用端子群
281 电压产生电路
281A 第1泵
281B 第2泵
281C 第3泵
282 调节器电路。

Claims (5)

1.一种半导体存储装置，具备：
多个存储单元；
字线，连接于所述多个存储单元的栅极；
位线，经由分别连接在所述多个存储单元一端的多个选择栅极晶体管而电连接于所述多个存储单元的一端；
电压产生电路，产生供给到所述字线的电压；及
控制部，执行写入序列，对所述存储单元写入特定数据，所述写入序列是反复进行多个循环，所述多个循环由对所述存储单元写入数据的编程动作与检验写入到所述存储单元的所述数据的验证动作的集合所构成；且
所述控制部对所述电压产生电路指示供给到所述字线的电压的设定值，根据所述循环的位置来变更所述验证动作开始时的所述设定值也就是第1设定值。
2.根据权利要求1所述的半导体存储装置，其中所述控制部在由所述写入序列执行的多个所述循环中，将设定的边界循环之后执行的所述循环中的所述第1设定值，设定为比所述边界循环之前执行的所述循环中的所述第1设定值低。
3.根据权利要求1所述的半导体存储装置，其中所述编程动作包括对所述存储单元写入数据的实际编程动作、及调整所述字线的电压以移行到所述验证动作的移行调整动作，所述控制部根据所述循环的位置来变更所述移行调整动作时的所述设定值也就是第2设定值。
4.根据权利要求3所述的半导体存储装置，其中所述控制部在由所述写入序列执行的多个所述循环中，将所述边界循环之后执行的所述循环中的所述第2设定值，设定为比所述边界循环之前执行的所述循环中的所述第2设定值低。
5.根据权利要求1所述的半导体存储装置，其中所述多个存储单元被区分为作为数据写入对象的选择存储单元及除此以外的非选择存储单元，所述控制部根据所述循环的位置来变更供给到连接于所述非选择存储单元的栅极的所述字线的电压的所述第1设定值。
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