TWI833305B - 半導體記憶裝置 - Google Patents

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Abstract

本發明提供一種抑制電路面積增大且同時産生適當之電壓之半導體記憶裝置。 本發明之實施形態之半導體記憶裝置具有：連接電晶體，其將第1配線與字元線電性連接；區塊譯碼器，其對上述連接電晶體之閘極供給信號；及電壓産生電路，其具有第1節點，其對上述區塊譯碼器供給用以産生上述信號之第1電壓；第2節點，其對上述第1配線供給第2電壓；及電壓差産生電路，其連接於上述第1節點與上述第2節點之間；且上述電壓差産生電路具有：二極體連接之第1及第2電晶體，其等於上述第1節點與上述第2節點間連接有電流路徑；及第3電晶體，其具有：連接於上述第1節點之第1端、連接於上述第2電晶體之上述閘極之閘極、及連接於上述第2節點之第2端。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，於NAND(Not and：與非)型非揮發性記憶體等半導體記憶裝置中，藉由3維構造化，謀求細微化、大容量化。於此種半導體記憶裝置中，有時採用於記憶體晶片內配置實體互相獨立之複數個平面之構成。
當對複數個平面同時進行寫入動作時，自電壓産生電路供給至各平面之電流量增大，結果，有需要增大電壓産生電路之電晶體尺寸之情形。
本實施形態提供一種可抑制電路面積增大且同時産生適當之電壓之半導體記憶裝置。
實施形態之半導體記憶裝置具備：區塊，其具有複數個記憶胞；字元線，其連接於上述複數個記憶胞之閘極；複數個位元線，其等分別連接於上述複數個記憶胞之一端；第1配線；連接電晶體，其基於供給至閘極之信號，將上述第1配線與上述字元線電性連接；區塊譯碼器，其對上述連接電晶體之閘極供給上述信號；及電壓産生電路，其具有：第1節點，其對上述區塊譯碼器供給用以産生上述信號之第1電壓；第2節點，其對上述第1配線供給第2電壓；及電壓差産生電路，其連接於上述第1節點與上述第2節點之間；且上述電壓差産生電路具有第1電晶體、第2電晶體及第3電晶體，上述第1電晶體具有：連接於上述第1節點之第1端、連接於上述第1節點之閘極、及第2端；上述第2電晶體具有：連接於上述第1電晶體之上述第2端之第1端、連接於上述第1電晶體之上述第2端之閘極、及連接於上述第2節點之第2端；上述第3電晶體具有：連接於上述第1節點之第1端、連接於上述第2電晶體之上述閘極之閘極、及連接於上述第2節點之第2端。
以下，參考圖式，針對本發明之實施形態詳細說明。
(第1實施形態) 本實施形態之電壓産生電路除由二極體連接之電晶體之電流路徑構成，於兩端産生具有電壓差之2個電壓之電壓差産生用電流路徑外，還設置旁路電流路徑，於該旁路電流路徑配置旁路電流源，藉此可使大致特定比率之電流流過電壓差産生用電流路徑與旁路電流路徑。藉此，可抑制電晶體之電路面積增大，且防止差電壓變得過大。
(記憶體系統之構成) 圖1係顯示實施形態相關之記憶體系統之構成例之方塊圖。本實施形態之記憶體系統具備記憶體控制器1與非揮發性記憶體2。記憶體系統可與主機連接。主機例如為個人電腦、便携式終端等電子機器。
非揮發性記憶體2為非揮發地記憶資料之半導體記憶裝置，例如由NAND型記憶體構成。本實施形態中，以非揮發性記憶體2為具有每個記憶胞電晶體可記憶3位元之記憶胞電晶體之NAND記憶體，即，3位元/胞(TLC：Triple Level Cell：三層單元)之NAND記憶體進行說明，但不限定於此。將非揮發性記憶體2 3維化。
記憶體控制器1依照來自主機之寫入請求，控制對非揮發性記憶體2寫入資料。又，記憶體控制器1依照來自主機之讀出請求，控制自非揮發性記憶體2讀出資料。記憶體控制器1具備RAM(Random Access Memory：隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct：錯誤檢查與訂正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15藉由內部匯流排16互相連接。
主機介面13將自主機接收到之請求、使用者資料即寫入資料等輸出至內部匯流排16。又，主機介面13將自非揮發性記憶體2讀出之使用者資料、來自處理器12之應答等發送至主機。
記憶體介面15基於處理器12之指示，控制將使用者資料等寫入至非揮發性記憶體2之處理、及自非揮發性記憶體2讀出之處理。
處理器12統括性控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit：中央處理單元)或MPU(Micro Processing Unit：微處理單元)等。處理器12自主機經由主機介面13接收到請求之情形時，進行依照該請求之控制。例如，處理器12依照來自主機之請求，指示記憶體介面15向非揮發性記憶體2寫入使用者資料及同位位元。又，處理器12依照來自主機之請求，指示記憶體介面15自非揮發性記憶體2讀出使用者資料及同位位元。
處理器12對RAM11中累積之使用者資料，決定非揮發性記憶體2上之存儲區域(以下，稱為記憶體區域)。使用者資料經由內部匯流排16存儲於RAM11。處理器12對寫入單位即頁面單位之資料，即頁面資料實施記憶體區域之決定。本說明書中，將存儲於非揮發性記憶體2之1個頁面之使用者資料定義為單元資料。單元資料例如被編碼並作為碼字存儲於非揮發性記憶體2。
另，並非必須進行編碼。記憶體控制器1亦可不編碼而將單元資料存儲於非揮發性記憶體2，但圖1中，作為一構成例，顯示出進行編碼之構成。於記憶體控制器1不進行編碼之情形時，頁面資料與單元資料一致。又，可基於1個單元資料産生1個碼字，亦可基於將單元資料分割之分割資料産生1個碼字。又，亦可使用複數個單元資料産生1個碼字。
處理器12按照每個單元資料決定寫入端之非揮發性記憶體2之記憶體區域。對非揮發性記憶體2之記憶體區域分配物理位址。處理器12使用物理位址管理單元資料之寫入端之記憶體區域。處理器12指定決定之記憶體區域之物理位址，指示記憶體介面15將使用者資料寫入至非揮發性記憶體2。處理器12管理使用者資料之邏輯位址(主機所管理之邏輯位址)與物理位址之對應關係。處理器12於接收到來自主機之包含邏輯位址之讀出請求之情形時，特定對應於邏輯位址之物理位址，指定物理位址，指示記憶體介面15讀出使用者資料。
ECC電路14將存儲於RAM11之使用者資料進行編碼，産生碼字。又，ECC電路14將自非揮發性記憶體2讀出之碼字進行解碼。
RAM11暫時記憶自主機接收到之使用者資料，直至將其記憶至非揮發性記憶體2為止，或暫時記憶自非揮發性記憶體2讀出之資料，直至將其發送至主機為止。RAM11例如為SRAM(Static Random Access Memory：靜態隨機存取記憶體)、或DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等通用記憶體。
圖1中，顯示記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，亦可將ECC電路14內置於記憶體介面15中。又，亦可將ECC電路14內置於非揮發性記憶體2中。
於自主機接收到寫入請求之情形時，記憶體控制器1如以下般進行動作。處理器12將寫入資料暫時記憶於RAM11。處理器12讀出存儲於RAM11之資料，並輸入至ECC電路14。ECC電路14將輸入之資料進行編碼，並將碼字賦予至記憶體介面15。記憶體介面15將輸入之碼字寫入至非揮發性記憶體2。
於自主機接收到讀出請求之情形時，記憶體控制器1如以下般動作。記憶體介面15將自非揮發性記憶體2讀出之碼字提供給ECC電路14。ECC電路14將輸入之碼字進行解碼，將解碼後之資料存儲於RAM11。處理器12將存儲於RAM11之資料經由主機介面13發送至主機。
(非揮發性記憶體之概略構成) 圖2係顯示本實施形態之非揮發性記憶體之構成例之方塊圖。又，圖3係顯示圖2中之複數個平面之具體構成之一例之方塊圖。
非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、暫存器26、序列發生器27、電壓産生電路28、MUX開關29、輸入輸出用焊墊群32、邏輯控制用焊墊群34、電源輸入用端子群35及複數個平面PB0、PB1、……(以下，於無須區分該等平面PB0、PB1、……之情形時，稱為平面PB)。另，圖2中，顯示出平面PB之平面數量為4個之例，但非揮發性記憶體2具備之平面數量並非限於此。例如，非揮發性記憶體2具備之平面數量亦可為2、3、8、16等。
為了與記憶體控制器1之間進行包含資料之各信號之收發，輸入輸出用焊墊群32具備對應於信號DQ＜7:0＞、及資料選通信號DQS、/DQS之複數個端子(焊墊)。
為了與記憶體控制器1之間進行各信號之收發，邏輯控制用焊墊群34具備複數個端子(焊墊)，上述端子對應於晶片啟動信號/CE、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號/WE、讀取啟動信號RE、/RE、寫入保護信號/WP、及就緒/忙碌信號R/B。
開頭標注有記號「/」之信號表示低位準有效或負邏輯。即，開頭未標注記號「/」之信號於「H」位準時有效，相對於此，開頭標注有記號「/」之信號於「L」位準時有效。
信號/CE可選擇非揮發性記憶體2。信號CLE可將作為信號DQ發送之指令鎖存至指令暫存器。信號ALE可將作為信號DQ發送之位址鎖存至位址暫存器。信號/WE使可寫入。信號RE、/RE使可讀出。信號/WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2是就緒狀態(可受理來自外部之命令之狀態)，還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1藉由接收信號R/B，可知曉非揮發性記憶體2之狀態。
為了自外部對非揮發性記憶體2供給各種動作電源，電源輸入用端子群35具備輸入電源電壓Vcc、VccQ、Vpp及接地電壓Vss之複數個端子。電源電壓Vcc為作為動作電源一般自外部提供之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。電源電壓VccQ於在記憶體控制器1與非揮發性記憶體2之間收發信號時使用。電源電壓Vpp為較電源電壓Vcc更高壓之電源電壓，例如為12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排，連接於記憶體控制器1。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排，收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排，接收外部控制信號(例如，鎖存啟動信號/CE、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號/WE、讀取啟動信號RE、/RE及寫入保護信號/WP)。又，邏輯控制電路21經由NAND匯流排，對記憶體控制器1發送就緒/忙碌信號R/B。
暫存器26具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2之動作所需要之資料。暫存器26由例如SRAM構成。
作為控制電路之序列發生器27自暫存器26接收指令，依照基於該指令之順序控制非揮發性記憶體2。
電壓産生電路28自非揮發性記憶體2之外部接收電源電壓，使用該電源電壓，産生寫入動作、讀出動作及抹除動作所需要之複數個電壓。電壓産生電路28將産生之電壓經由MUX開關29，供給至平面PB內之記憶胞陣列23、感測放大器24及列譯碼器25等。
於各平面PB，分別設置有記憶胞陣列23。記憶胞陣列23具備複數個區塊。複數個區塊BLK各自具備複數個記憶胞電晶體(記憶胞)。為了控制施加於記憶胞電晶體之電壓，於記憶胞陣列23中配設複數個位元線、複數個字元線及源極線等。
圖3所示之平面PB0～PB3為彼此相同之構成，各平面PB具備記憶胞陣列23、感測放大器24及列譯碼器25。
列譯碼器25自暫存器26接收列位址，將該列位址進行譯碼。列譯碼器25基於經譯碼之列位址，進行字元線之選擇動作。且，列譯碼器25對選擇之區塊傳輸寫入動作、讀出動作及抹除動作所需要之複數個電壓。
感測放大器24自暫存器26接收行位址，將該行位址進行譯碼。感測放大器24具有連接於各位元線之感測放大器單元群24A，感測放大器單元群24A基於經譯碼之行位址，選擇任一位元線。又，感測放大器單元群24A於讀出資料時，檢測自記憶胞電晶體讀出至位元線之資料並將其放大。又，感測放大器單元群24A於寫入資料時，將寫入資料傳輸至位元線。
感測放大器24具有資料暫存器24B，資料暫存器24B於讀出資料時，暫時保持由感測放大器單元群24A檢測出之資料，將其串行傳輸至輸入輸出電路22。又，資料暫存器24B於寫入資料時，暫時保持自輸入輸出電路22串行傳輸之資料，將其傳輸至感測放大器單元群24A。資料暫存器24B以SRAM等構成。
記憶胞陣列23、感測放大器24、列譯碼器25於寫入及讀出時使用之電壓於電壓産生電路28中産生。即，電壓産生電路28産生寫入時需要之各種電壓、讀出所需之各種電壓及抹除所需之各種電壓，將其輸出至MUX開關29。MUX開關29依照寫入及讀出之順序，切換將電壓産生電路28産生之各種電壓供給至哪個配線。
(記憶胞陣列之區塊構成) 圖4係顯示本實施形態之非揮發性記憶體2之3維構造之NAND記憶胞陣列23之區塊BLK之等效電路之圖。圖4顯示出構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖4相同之構成。另，本實施形態亦可應用於2維構造之記憶胞陣列。
如圖所示，區塊BLK包含例如4個串單元SU0～SU3(以下，將該等代表性稱為串單元SU)。又，各串單元SU具有NAND串NS，上述NAND串NS包含複數個記憶胞電晶體MT(MT0～MT7)、與選擇閘極電晶體ST1、ST2。另，NAND串NS中包含之記憶胞電晶體MT之個數於圖4中為8個，但亦可為更多個。選擇閘極電晶體ST1、ST2於電路上顯示為1個電晶體，但構造上亦可與記憶胞電晶體相同。又，亦可分別使用複數個選擇閘極電晶體，作為選擇閘極電晶體ST1、ST2。再者，亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間，設置有虛設單元電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2之間，以串聯連接之方式配置。一端側(位元線側)之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側(源極線側)之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0～SU3各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3(以下，將該等代表性稱為選擇閘極線SGD)。又，串單元SU0～SU3各自之選擇閘極電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3(以下，將該等代表性稱為選擇閘極線SGS)。另，各區塊BLK內之複數個選擇閘極電晶體ST2之閘極亦可連接於共通之選擇閘極線SGS。
同一區塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7於同一區塊BLK內之複數個串單元SU0～SU3間共通連接，相對於此，選擇閘極線SGD於同一區塊BLK內亦按照每個串單元SU0～SU3獨立。於區塊BLK內，同一行之記憶胞電晶體MTi之閘極連接於同一字元線WLi。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS中包含之選擇閘極電晶體ST1、ST2或其他記憶胞電晶體MT，連接於位元線。一般而言，將同一區塊BLK內之記憶胞電晶體MT之資料一起抹除。另一方面，典型而言，對共通連接於配設於1個串單元SU之1條字元線WL之複數個記憶胞電晶體MT一起進行資料之讀出及寫入。將此種於1個串單元SU內共用字元線WL之記憶胞電晶體MT之組稱為記憶胞組MG。
對記憶胞組MG之寫入動作及讀出動作以頁面為單位執行。例如，於各單元為可保存3位元(8值)資料之TLC(Triple Level Cell)之情形時，1個記憶胞組MG可保存3頁量之資料。可由各記憶胞電晶體MT保存之3位元分別與該3個頁面對應。
圖5係顯示本實施形態之非揮發性記憶體2中之3維構造之NAND記憶胞陣列23之區塊BLK之構成例之圖。圖5顯示出構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖5相同之構成。
更具體而言，圖5係本實施形態之非揮發性記憶體2中之NAND記憶胞陣列23之區塊BLK之局部剖視圖。如圖5所示，於半導體基板601上，形成例如感測放大器24或列譯碼器25等包含於周邊電路中之電晶體，於其上層，形成記憶胞陣列23中包含之記憶胞電晶體。於以下之說明中，將與半導體基板601之表面水平正交之2個方向設為x方向及y方向，將與半導體基板601表面垂直之方向設為z方向。
於圖5中，省略形成於半導體基板601之上表面部分之p型或n型井區域、形成於各井區域內之雜質擴散區域、及將井區域之間絕緣之元件分離區域各自之圖示。於半導體基板601上，介隔閘極絕緣膜(未圖示)設置有導電體GC。又，於以夾著導電體GC之方式設置於半導體基板601之複數個雜質擴散區域(未圖示)，設置有複數個接點661。於複數個接點661，分別連接有作為配線圖案之複數個導電體641。例如，導電體GC作為電晶體之閘極電極發揮功能，導電體641作為電晶體之源極電極或汲極電極發揮功能。
例如，於導電體641上設置接點662，於接點662連接作為配線圖案之導電體642，於導電體642上設置接點663，於接點663連接有作為配線圖案之導電體643。將設置有導電體641、642、643之配線層分別稱為配線層D0、D1、D2。配線層D0、D1、D2設置於非揮發性記憶體2之下層部分。另，設置於非揮發性記憶體2之下層部分之配線層不限於3層。亦可由2層以下之配線層構成，或亦可設置有4層以上之配線層。
於導電體643之上方，介隔例如層間絕緣膜(未圖示)設置有導電體644。導電體644形成為例如與xy平面平行之板狀，作為源極線SL發揮功能。於導電體644之上方，例如介隔層間絕緣膜(未圖示)於z方向上依序積層有導電體645～654。
導電體645～654各自形成為例如與xy平面平行之板狀。例如，導電體645作為選擇閘極線SGS發揮功能，導電體646～653分別作為字元線WL0～WL7發揮功能，導電體654作為選擇閘極線SGD發揮功能。
以貫通導電體645～654各者與導電體644接觸之方式，設置有柱狀之記憶體柱634。記憶體柱634例如包含：中心側之半導體層638；隧道絕緣膜637，其形成於半導體層638之外側；電荷累積膜636，其形成於隧道絕緣膜637之外側；及阻擋絕緣膜635，其形成於電荷累積膜636之外側。記憶體柱634與導電體646～654各者交叉之部分作為記憶胞電晶體(記憶胞)MT發揮功能。又，記憶體柱634與導電體645、654各者交叉之部分作為選擇電晶體ST發揮功能。
於較記憶體柱634之上表面更上層，介隔層間絕緣膜(未圖示)設置有導電體655。導電體655形成為於x方向延伸之線狀，作為位元線BL發揮功能。複數個導電體655於y方向上空開間隔排列。導電體655經由接點插塞CP，與對應於每個串單元SU之1個記憶體柱634內之半導體層638電性連接。
具體而言，於各串單元SU中，例如於各記憶體孔634內之半導體層638上設置接點插塞CP，於接點插塞CP上設置1個導電體645。另，不限定於此種構成，例如半導體層638與導電體655亦可進一步經由複數個接點或配線等連接。
於較設置有導電體655之層更上層，介隔層間絕緣膜(未圖示)設置有導電體656。於較設置有導電體656之層更上層，介隔層間絕緣膜(未圖示)設置有導電體657。
導電體656及657作為例如用以連接設置於記憶胞陣列23之配線，與設置於記憶胞陣列23之下層之周邊電路之配線發揮功能。將設置有導電體655、656、657之層分別稱為配線層M0、M1、M2。
(寫入動作) 對記憶胞MT寫入資料之動作大致包含編程動作與驗證動作。編程動作為藉由對電荷累積膜注入電子而使記憶胞MT之閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。
圖6係顯示寫入動作(編程動作)中之各配線之電位變化之圖。電壓産生電路28産生圖6所示之各種電壓，MUX開關29由序列發生器27控制，將圖6所示之各種電壓分配給各配線。
編程動作依照施加至字元線及位元線之編程電壓及位元線電壓而進行。如圖6所示，未對字元線(圖6之選擇WL、非選擇WL)施加編程電壓VPGM之區塊BLK為非寫入對象之非選擇BLK(圖6下段)。又，由於位元線電壓藉由使連接於位元線BL之選擇閘極電晶體ST1導通，而施加至記憶胞電晶體MT，故寫入對象之區塊BLK(選擇BLK)中，未對選擇閘極線SGD施加使選擇閘極電晶體ST1導通之電壓之串單元SU為非寫入對象之非選擇SU(圖6中段)。另，關於選擇BLK之非選擇SU(圖6中段)，亦可於施加編程電壓VPGM前，將選擇閘極線SGD設為例如5 V，而使選擇閘極電晶體ST1導通。
關於寫入對象之區塊BLK(選擇BLK)之寫入對象之串單元SU(選擇SU)(圖6上段)，於施加編程電壓VPGM前，如圖6上段之左側所示，將選擇閘極線SGD設為例如5 V，使選擇閘極電晶體ST1導通。又，於編程動作時，選擇閘極線SGS例如為0 V。因此，選擇閘極電晶體ST2為斷開狀態。另一方面，施加圖6上段之右側所示之編程電壓VPGM時，將選擇閘極線SGD設為例如2.5 V。藉此，選擇閘極電晶體ST1之導通、非導通狀態由連接於選擇閘極電晶體ST1之位元線BL之位元線電壓決定。
如上所述，感測放大器24對各位元線BL傳輸資料。對被提供「0」資料之位元線BL，施加例如0 V之接地電壓Vss作為位元線電壓Vbl_L。對被提供「1」資料之位元線BL，施加禁止寫入電壓Vinhibit(例如2.5 V)作為位元線電壓Vbl_H。因此，於施加編程電壓VPGM時，連接於被提供「0」資料之位元線BL之選擇閘極電晶體ST1導通，連接於被提供「0」資料之位元線BL之選擇閘極電晶體ST1切斷。連接於切斷之選擇閘極電晶體ST1之記憶胞電晶體MT禁止寫入。
連接於成為導通狀態之選擇閘極電晶體ST1之記憶胞電晶體MT依照施加於字元線WL之電壓，對電荷累積膜進行電子注入。連接於被賦予電壓VPASS作為字元線電壓之字元線WL(非選擇WL)之記憶胞電晶體MT不論閾值電壓如何，皆成為導通狀態，但不對電荷累積膜進行電子注入。另一方面，連接於被施加編程電壓VPGM作為字元線電壓之字元線WL(選擇WL)之記憶胞電晶體MT根據編程電壓VPGM，對電荷累積膜進行電子注入。
即，列譯碼器25於選擇區塊BLK中選擇任一字元線WL，對選擇字元線(選擇WL)施加編程電壓VPGM，對其他字元線(非選擇字元線)WL(非選擇WL)施加電壓VPASS。編程電壓VPGM為藉由穿隧現象用以將電子注入至電荷累積膜之高電壓，VPGM＞VPASS。由列譯碼器25控制字元線WL之電壓，同時由感測放大器24對各位元線BL供給資料，藉此進行記憶胞陣列23之各記憶胞電晶體MT之寫入動作(編程動作)。另，對於選擇區塊BLK，將電壓VPGMH之區塊選擇信號BLKSEL供給至列譯碼器25。
圖7係顯示編程動作時之串之狀況之電路圖。圖7中，圖示出與「0」寫入對象之位元線BL，及「1」寫入對象之位元線BL對應之2個NAND串。又，顯示出選擇字元線WL3時之狀況。
如圖所示，對選擇字元線WL3施加電壓VPGM，對非選擇字元線WL0～WL2及WL4～WL7施加電壓VPASS。且，於與「0」寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為接通狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電位Vch成為0 V。即，控制閘極與通道之間之電位差變大，其結果，電子注入至電荷累積層，記憶胞電晶體MT3之閾值電壓上升。
於與「1」寫入對象之位元線BL對應之NAND串中，選擇電晶體ST1成為切斷狀態。因此，連接於選擇字元線WL3之記憶胞電晶體MT3之通道電性浮動，因與字元線WL等之電容耦合，通道電位Vch上升至電壓VPGM附近。即，控制閘極與通道之間之電位差變小，其結果，電子不注入至電荷累積層，維持記憶胞電晶體MT3之閾值電壓(閾值電壓未變動至閾值電壓分佈位準轉變為更高分佈之程度)。
(閾值電壓分佈) 於將多值資料寫入至記憶胞電晶體MT之情形時，將記憶胞電晶體MT之閾值電壓設為對應於資料值之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓Vbl，則電子被注入至記憶胞電晶體MT之電荷累積膜，閾值電壓上升。藉由增大編程電壓VPGM，可增加電子之注入量，提高記憶胞電晶體MT之閾值電壓。但，因記憶胞電晶體MT之偏差，即使施加相同之編程電壓VPGM，電子注入量亦因每個記憶胞電晶體MT而異。保持暫時注入之電子直至進行抹除動作為止。因此，如後所述，以落於可作為應對各記憶胞電晶體MT設定之閾值電壓之允許之閾值電壓之範圍內之方式，使編程電壓VPGM逐漸上升，且進行複數次編程動作與驗證動作(循環)。驗證動作係作為寫入動作中之一環進行之讀出動作。
圖8係橫軸取閾值電壓，縱軸取記憶胞電晶體數(胞數)，顯示記憶胞陣列之閾值分佈之圖。圖8中，顯示出3bit(位元)/Cell(胞)之非揮發性記憶體2之閾值分佈例。於非揮發性記憶體2中，根據記憶於記憶胞電晶體MT之多值資料之各資料值，設定記憶胞電晶體MT之閾值電壓。由於對電荷累積膜(電荷保持區域)之電荷注入量為概率性，故如圖8所示，各記憶胞電晶體MT之閾值電壓亦統計性分佈。
圖8係將閾值分佈分成Er位準、A位準、B位準、C位準、……、G位準之8個山型區域而顯示，該等各區域之閾值電壓之寬度與各目標區域對應。於圖8之例中，藉由於8個目標區域內之任一者設定記憶胞電晶體MT之閾值電壓，可使記憶胞電晶體MT記憶8值之資料(3位元資料)。
本實施形態中，將閾值電壓Vth為圖8之電壓VrA以下之目標區域稱為Er位準，將閾值電壓大於電壓VrA且為電壓VrB以下之目標區域稱為A位準，將閾值電壓大於電壓VrB且為電壓VrC以下之目標區域稱為B位準，將閾值電壓大於電壓VrC且為電壓VrD以下之目標區域稱為C位準。以下同樣，如圖8所示，根據各電壓設定D位準至G位準。
即，位準係顯示與記憶於各記憶胞電晶體MT之資料值對應之哪一個目標區域者，於3位元8值之情形時，目標區域分成Er、A～G位準之8個位準。電壓VrA～VrG為成為各目標區域之邊界之基準電壓。另，於驗證動作中，可將電壓VrA～VrG作為驗證位準(電壓)，施加至字元線WL並進行讀出，藉由對象之記憶胞電晶體MT斷開而判定達到與位準對應之閾值電壓。
作為使資料值與記憶胞電晶體之各位準(即閾值分佈)對應之編碼方法，可採用各種方法。圖9係作為編碼之一例，顯示2-3-2編碼之說明圖。圖9顯示出相對於各閾值分佈之資料之UPPER(上級)位元、MIDDLE(中級)位元及LOWER(下級)位元之值。
於圖9之例中，顯示出Er位準之記憶胞電晶體記憶資料(1、1、1)，A位準之記憶胞電晶體記憶資料(1、1、0)，B位準之記憶胞電晶體記憶資料(1、0、0)，C位準之記憶胞電晶體記憶資料(0、0、0)，D位準之記憶胞電晶體記憶資料(0、1、0)，E位準之記憶胞電晶體記憶資料(0、1、1)，F位準之記憶胞電晶體記憶資料(0、0、1)，G位準之記憶胞電晶體記憶資料(1、0、1)。
將各記憶胞電晶體之上級位元之資料群、中級位元之資料群、下級位元之資料群分別稱為UPPER頁面、MIDDLE頁面或LOWER頁面。一般而言，讀出係以該等頁面單位進行。
假設於進行判定記憶於各記憶胞電晶體之資料為3位元中之哪一個值之讀出而非頁面單位讀出之情形時，要使施加於選擇字元線WL之讀出電壓自電壓VrA至電壓VrG，最多需變化7次。相對於此，於進行頁面單位之讀出之情形時，藉由使電壓變化2次或3次即可讀出。
例如，於讀出各記憶胞電晶體之UPPER頁面之值之情形時，只要將讀出電壓最多2次變化為電壓VrC與電壓VrG即可。例如，於將讀出電壓VrC施加至選擇字元線WL之讀出中，由感測放大器24判定為讀出對象之記憶胞電晶體為導通狀態之情形時，可將該讀出對象之記憶胞電晶體之UPPER頁面判定為「1」。
又，例如於將讀出電壓VrC施加至選擇字元線WL之讀出中，於由感測放大器24判定為讀出對象之記憶胞電晶體為非導通狀態之情形時，接著對讀出電壓VrG進行讀出。其結果，於由感測放大器24判定為讀出對象之記憶胞電晶體為導通狀態之情形時，可判定該讀出對象之記憶胞電晶體之UPPER頁面為「0」，於判定為非導通狀態之情形時，可判定該讀出對象之記憶胞電晶體之UPPER頁面為「1」。
如此，於圖9之2-3-2編碼中，使讀出電壓於UPPER頁面中最多變化2次，於MIDDLE頁面中最多變化3次，於LOWER頁面中最多變化2次，藉此可進行讀出。另，圖10所示之編碼為於任意2個相鄰之區域之間僅1位元資料變化之格雷碼。
圖10係用以說明標準寫入順序之一例之圖。圖10中，以藉由將編程動作與驗證(編程驗證)動作之組合重複19次，而寫入資料之情形為例而顯示。將該重複動作稱為「循環」。將第1次循環之編程電壓VPGM設定為最低電壓值，隨著循環進行第2次、第3次……，逐漸將編程電壓VPGM設定為較大電壓值。又，圖10中之圓形標記顯示可進行編程驗證動作之循環。又，於各A～G位準中，編程動作自第1次循環起最多進行至各自包含圓形標記之循環為止。以下，將第1次至第19次循環中之第n次循環稱為第n次循環。
例如，對於設定為B位準之記憶胞MT，可能自第1循環最多至第8循環，一面使編程電壓VPGM逐漸增加，一面進行編程動作。編程驗證動作僅於圓形標記之循環進行，關於藉由編程驗證動作，判定為閾值電壓達到設定之目標區域之記憶胞MT，後續禁止寫入。
圖11係顯示寫入動作中之標準寫入順序之說明圖。圖11係橫軸取時間，縱軸取電壓，顯示基於標準寫入順序之寫入動作時，編程電壓VPGM之變化與編程動作及驗證動作之時點。即，圖11顯示出使編程電壓VPGM變化19次進行寫入之19個循環之寫入順序之例子。各平面PB之寫入順序互相同步實施。
如圖11所示，於標準寫入順序中，使施加至選擇字元線WL之編程電壓VPGM按照每個循環依序增加。又，於各循環中，為了判定寫入結果之各記憶胞MT之閾值電壓Vth是否達到高於驗證電壓之值，而以1個以上之狀態為對象，進行驗證動作。於圖11之例中，最終以最多19次循環，進行19次編程動作(VPGM1～VPGM19)與42次驗證動作(VrA～VrG)。
(MUX開關) 圖12係顯示圖2中之電壓産生電路28及MUX開關29之一部分構成之方塊圖。圖12僅顯示出構成電壓産生電路28之各電路中之VPGM産生電路40、VPASS産生電路46，及構成MUX開關29之各電路中與圖12所示之電壓産生電路28對應之電路部分。
電壓産生電路28之VPGM産生電路40自輸出節點N産生電壓VPGM，VPASS産生電路46産生電壓VPASS。MUX開關29具有由電晶體構成之複數個開關T01～T02、開關T11～T12、……、開關T71～T72及開關T00。將來自VPGM産生電路40之編程電壓VPGM供給至開關T01、T11、……、T71，將來自VPASS産生電路46之電壓VPASS供給至開關T02、T12、……、T72。開關T01～T02、開關T11～T12、……及開關T71～T72分別連接於後述之信號線CG0、CG1、……、CG7。開關T01～T02與對信號線CG0供給電壓之切換開關29B對應。開關T11～T12與對信號線CG1供給電壓之切換開關29B對應。開關T71～T72與對信號線CG7供給電壓之切換開關29B對應。
VPGM産生電路40自輸出節點P産生電壓VPGMH，將該電壓VPGMH經由開關T00供給至後述之區塊譯碼器25B。
開關T01～T02、開關T11～T12、……及開關T71～T72由序列發生器27控制，對信號線CG0～CG7供給編程電壓VPGM、VPASS。
(列譯碼器) 圖13係顯示圖2中之列譯碼器25之構成之一例之方塊圖。
於圖13中，MUX開關29包含切換開關29A、29B、29C。切換開關29A對信號線SG0～SG4分別供給來自電壓産生電路28之電壓。又，複數個切換開關29B相當於圖12之開關T01～T71、T02～T72，對信號線CG0～CG7分別供給來自電壓産生電路28之電壓。又，切換開關29C相當於圖12之開關T00，將來自電壓産生電路28之電壓VPGMH供給至區塊譯碼器25B。
信號線SG0～SG4、CG0～CG7藉由列譯碼器25分支，連接於各區塊BLK之配線。即，信號線SG0～SG3作為全域汲極側選擇閘極線發揮功能，經由列譯碼器25，連接於各區塊BLK中作為局域選擇閘極線之選擇閘極線SGD0～SGD3。信號線CG0～CG7作為全域字元線發揮功能，經由列譯碼器25，連接於各區塊BLK中作為局域字元線之字元線WL0～WL7。信號線SG4作為全域源極側選擇閘極線發揮功能，經由列譯碼器25，連接於各區塊BLK中作為局域選擇閘極線之選擇閘極線SGS。
電壓産生電路28由序列發生器27控制，産生各種電壓。切換開關29A、29B將各種産生之電壓分別供給至對應之信號線SG0～SG4及信號線CG0～CG7。例如，各切換開關29B根據讀出動作中之動作對象(行位址)，對對應之字元線WL選擇並供給電壓VCGRV、電壓VREAD、電壓VCG_RE等電壓。
列譯碼器25具有分別與各區塊對應之複數個開關電路群25A、及分別與複數個開關電路群25A對應設置之複數個區塊譯碼器25B。各開關電路群25A包含：分別連接信號線SG0～SG3與選擇閘極線SGD0～SGD3之複數個電晶體TR_SG0～TR_SG3；分別連接信號線CG0～CG7與字元線WL0～WL7之複數個電晶體TR_CG0～TR_CG7；及連接信號線SG4與選擇閘極線SGS之電晶體TR_SG4。電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7各自為高耐壓電晶體。
各區塊譯碼器25B於由列位址指定自身之情形時，對電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7之閘極供給區塊選擇信號BLKSEL。藉此，自由列譯碼器指定之區塊譯碼器25B供給區塊選擇信號BLKSEL之開關電路群25A中，由於電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7為接通狀態而導通，故自電源産生電路28供給至信號線SG0～SG4及信號線CG0～CG7之電壓被供給至成為動作對象之區塊BLK中包含之選擇閘極線SGD0～SGD3、SGS及字元線WL0～WL7。
即，藉由電壓産生電路28、MUX開關29及列譯碼器25，對各字元線WL供給動作所需之各種電壓。又，例如對連接於屬於成為動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGDsel)供給電壓VSGD，對連接於不屬於成為動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGDusel)供給電壓Vss，對以各區塊BLK統一連接於選擇閘極電晶體ST2之選擇閘極選擇閘極線SGS供給電壓VSGS。
然而，區塊譯碼器25B為了使開關電路群25A之各電晶體導通，需要産生高於電壓VPGM之電壓之區塊選擇信號BLKSEL。區塊譯碼器25B使用自MUX開關29供給之電壓VPGMH，産生此種高電壓之區塊選擇信號BLKSEL。該電壓VPGMH及電壓VPGM由電壓産生電路28中之VPGM産生電路40産生。
(電壓産生電路) 圖14係顯示構成圖12中之電壓産生電路28之VPGM産生電路40之具體構成之一例之方塊圖，圖15係顯示圖14中之電荷泵電路41之具體構成之一例之電路圖。
區塊控制電路42産生時脈信號CLK及時脈信號CLK之反轉信號即時脈信號/CLK。時脈控制電路42將互補之時脈CLK、/CLK供給至電荷泵電路41。電荷泵電路41使用自時脈控制電路42供給之時脈CLK、/CLK，産生特定電壓VOUT。
如圖15所示，電荷泵電路41包含n+1個NMOS電晶體NT1、NT2、……、NTn、NTn+1及n個電容器C1～Cn。另，電荷泵電路41中之NMOS電晶體及電容器之數量n可適當設定。
NMOS電晶體NT1～NTn+1分別為二極體連接，作為二極體發揮功能。NMOS電晶體NT1～NTn+1之電流路徑依序串聯連接。電容器C1～Cn之一端分別電性連接於NMOS電晶體NT1～NTn之電流路徑輸出側之一端。對電容器C1、C3、C5、……之另一端供給時脈信號CLK，對電容器C2、C4、C6、……之另一端供給時脈信號/CLK。
對NMOS電晶體NT1之電流路徑輸入側之一端供給電壓VSUP(例如電源電壓VDD)。且，藉由例如具有電源電壓VDD之振幅之時脈信號CLK、/CLK，將電容器C1～Cn反復充放電，將輸入電壓VSUP升壓並依序傳輸至後段。其結果，於電晶體NTn+1之電流路徑輸出側，産生大於電壓VSUP之輸出電壓VOUT。
電荷泵電路41可於二極體連接之NMOS電晶體之各段中産生不同位準之電壓。電壓産生電路28自電荷泵電路41之輸出産生上述之寫入及讀出等所需之複數種電壓。
於圖14中，顯示出電壓産生電路28中構成之各電路中，使用電荷泵電路41之輸出，産生編程電壓VPGM之VPGM産生電路40。將電荷泵電路41之輸出VOUT作為電壓VPGMH供給至輸出電路43。輸出電路43於被供給電壓VPGMH之電源線與輸出節點N之間之電壓差産生用電流路徑上，連接電壓差産生電路45。電壓差産生電路45於電荷泵電路41之輸出端與輸出節點N之間産生電壓差△V。另，作為産生電壓差之電路，例如可採用電流路徑串聯連接之二極體連接之2個NMOS電晶體。
於輸出節點N與基準電位點之間，NMOS電晶體NM13之電流路徑、電阻R1、可變電阻R2及NMOS電晶體NM14之電流路徑串聯連接。電阻R1、R2之連接點連接於比較器44之一輸入端。對比較器44之另一輸入端施加基準電壓VREF。比較器44於電阻R1、R2之連接點之電壓高於基準電壓VREF之期間，對時脈控制電路42輸出停止信號。時脈控制電路42於自比較器44輸出停止信號之期間，停止産生時脈信號CLK、/CLK。由電晶體NM13、NM14、電阻R1、R2及比較器44構成限制電路。
電晶體NM13、NM14於自序列發生器27被供給控制信號(省略圖示)，於使限制電路發揮功能之期間接通。於電晶體NM13、NM14接通之期間，出現於輸出節點N之電壓由電阻R1、R2分壓。電阻R1、R2之連接點之電壓於比較器44中與基準電壓VREF進行比較。基準電壓VREF設定為出現於輸出節點N之電壓為規定之編程電壓VPGM時之電阻R1、R2之連接點之電壓。
因此，若出現於輸出節點N之電壓超出規定之編程電壓VPGM，則電阻R1、R2之連接點之電壓高於基準電壓VREF，而自比較器44産生停止信號。根據該停止信號，時脈控制電路42停止産生時脈信號CLK、/CLK。其結果，電荷泵電路41之輸出電壓降低，抑制輸出節點N之電壓上升，輸出節點N之電壓維持於規定之編程電壓VPGM。又，於出現於輸出節點N之電壓低於規定之編程電壓VPGM之情形時，亦藉由相同之動作，輸出節點N之電壓上升，輸出節點N之電壓維持於規定之編程電壓VPGM。
即，由電荷泵電路41、電壓差産生電路45、電晶體NM13、NM14、電阻R1、R2、比較器44及時脈控制電路42構成反饋迴路，可藉由電阻R1、R2之電阻分壓之控制，決定電壓VPGM。為了可獲得該電壓VPGM，電荷泵電路41之輸出電壓變化，而可獲得較電壓VPGM高出△V之電壓VPGMH。
將自電荷泵電路41之輸出端(以下，稱為節點P)産生之電壓VPGMH供給至區塊譯碼器25B。電壓VPGMH較電壓VPGM越高，即電壓差産生電路45産生之差電壓△V越大，越可降低開關電路群25A之電晶體之接通電阻。另一方面，於考慮到開關電路群25A之電晶體之耐壓之情形時，於電壓差産生電路45産生之差電壓△V有其上限。
圖16係顯示電壓差産生電路45之比較例即電壓差産生電路45A之電路圖。
圖16所示之電壓差産生電路45A由2段二極體連接電晶體構成。於出現電壓VPGMH之節點P與輸出節點N之間，串聯連接NMOS電晶體NM11之電流路徑與NMOS電晶體NM12之電流路徑。電晶體NM11之汲極及閘極連接於節點P。電晶體NM12之汲極及閘極連接於電晶體NM11之源極，源極連接於輸出節點N。即，電晶體NM11、NM12為二極體連接，於節點P與輸出節點N之間，産生基於電晶體NM11、NM12之順向電壓之差電壓△V。另，為了充分降低開關電路群25A之各電晶體之接通電阻，需要將差電壓△V設定為充分大之值，例如將二極體連接電晶體2段連接，以獲得差電壓△V。
然而，差電壓△V由二極體連接電晶體NM11、NM12之Vgs(閘極、源極間電壓)-Id(汲極電流)特性、與流過二極體連接電晶體NM11、NM12之電流決定，汲極電壓Id越大，差電壓△V亦越大。於記憶胞陣列23側之負荷較大之情形時，自電荷泵電路41供給之電流亦變大，其結果導致△V暫時變大。例如，於由電壓差産生電路45A驅動複數個平面之情形時，自電荷泵電路41供給之電流亦變大，其結果導致△V暫時變大。於是，節點P之電壓VPGMH相對於節點N之電壓VPGMH變大至所需以上，而有對開關電路群25A之電晶體之閘極施加超出耐壓之相對較大之電壓之虞。
為了防止上述問題，有增大二極體連接電晶體NM11、NM12之電晶體尺寸之方法。若採用該方法，則即使汲極電流Id變大，亦可使差電壓△V相對較小，故可抑制節點P之電壓VPGMH相對於節點N之電壓VPGMH變大至所需以上。然而，於該方法中，由於二極體連接電晶體NM11、NM12之面積變大，故電壓産生電路28之電路面積增大，進而用以構成非揮發性記憶體2之晶片面積增大。
(電壓差産生電路) 因此，於本實施形態中，於電壓差産生電路45中，採用如下構成：除由二極體連接之電晶體之電流路徑構成，於兩端産生具有電壓差之2個電壓之電壓差産生用電流路徑外，還設置旁路電流路徑，於該旁路電流路徑配置旁路電流源。
另，於本說明書中，「電晶體」不僅顯示實體上1個之電晶體，亦包含由並聯連接之複數個電晶體構成之電晶體。
圖17係顯示電壓差産生電路45之具體構成之一例之電路圖。
於電荷泵電路41之輸出端(節點P)，出現電荷泵電路41之輸出電壓VPGMH。於節點P與輸出節點N之間，串聯連接NMOS電晶體NM21之電流路徑與NMOS電晶體NM22之電流路徑。電晶體NM21之汲極及閘極連接於節點P。電晶體NM22之汲極及閘極連接於電晶體NM21之源極，源極連接於輸出節點N。
由二極體連接之該等電晶體NM21、NM22之電流路徑構成電壓差産生用電流路徑。於電壓差産生用電流路徑之兩端，産生基於電晶體NM21、NM22之順向電壓之差電壓△V。另，已說明於電壓差産生用電流路徑，設置2個電晶體NM21、NM22之例，但個數只要根據應産生之差電壓△V決定即可，可為1個亦可為3個以上。另，差電壓△V設定為考慮到開關電路群25A之各電晶體之耐壓之值。
於本實施形態中，於節點P與輸出節點N之間，與電壓差産生用電流路徑並聯設置旁路電流路徑。旁路電流路徑由汲極連接於節點P，源極連接於輸出節點N，閘極共通連接於電晶體NM22之閘極之NMOS電晶體NM23之電流路徑構成。
電晶體NM23之閘極、源極間電壓與電晶體NM22之閘極、源極間電壓互相一致，藉由使電晶體NM23於飽和區域動作，流過電晶體NM23之電流路徑之電流與流過電晶體NM22之電流路徑之電流之電流比，與電晶體NM23、NM22之電晶體尺寸比大體一致。即，電晶體NM23作為旁路電流源發揮功能，將流過旁路電流路徑之電流與流過電壓差産生用電流路徑之電流之比設為特定之固定值。
於圖17之例中，顯示出將電晶體NM23之電晶體尺寸設為電晶體NM22之電晶體尺寸之3倍之例。如後所述，電晶體NM21、NM22、NM23之電晶體尺寸比可適當設定。於圖17之例中，若將流過輸出節點N之電流設為I，則流過旁路電流路徑之電流為3×I/4，流過電壓差産生用電流路徑之電流為1×I/4。即，於圖17之例中，電晶體NM23之電流驅動能力為電晶體NM22之電流驅動能力之3倍，可將流過電壓差産生用電流路徑之電流設為流過旁路電流路徑之電流之1/3。
差電壓△V隨著流過電壓差産生用電流路徑之電流量而增減。但，於本實施形態中，即使流過輸出節點N之電流I增加，亦可抑制流過電壓差産生用電流路徑之電流量增加，可防止差電壓△V增大至所需以上。藉此，即使流過輸出節點N之電流I增大，亦可防止電壓VPGMH增大，而超出開關電路群25A之電晶體之耐壓。
又，可使電壓差産生電路45之面積較圖16之電壓差産生電路45A小。電壓差産生電路45A之電晶體NM11、NM12之電晶體尺寸，即電晶體NM11、NM12之閘極寬度為1 W。於該情形時，流過輸出節點N之電流為I，於節點P與輸出節點N之間産生差電壓△V。
另一方面，於本實施形態之電壓差産生電路45中，電晶體NM21、NM22之特性與電晶體NM11、NM12之特性相同。由於在電晶體NM21、NM22之電流路徑流動I/4之電流，故於電晶體NM21、NM22之閘極寬度為W/4之情形時，於節點P與輸出節點N之間産生差電壓△V。由於電晶體NM23之閘極寬度為3W/4，故構成電壓差産生電路45之電晶體NM21～NM23之閘極寬度之合計為{(1/4)+(1/4)+(3/4)}W=5W/4。
因此，本實施形態之電壓差産生電路45之電晶體NM21、NM22、NM23之閘極寬度之合計，與電壓差産生電路45A之電晶體NM11、NM12之閘極寬度之合計之比(尺寸比)為(5W/4):(2W)=5/8=0.625。如此，藉由採用圖17之電壓差産生電路45，不變更差電壓△V，不降低電流驅動能力，與電壓差産生電路45A相比，可將面積削減為62.5%。
另，電晶體NM22之汲極電壓與電晶體NM23之汲極電壓稍有不同，準確而言，流過電壓差産生用電流路徑之電流與流過旁路電流路徑之電流之比，與電晶體NM22之閘極寬度與電晶體NM23之閘極寬度之比不一致。為了使流過旁路電流路徑之電流與電晶體NM22之閘極寬度及電晶體NM23之閘極寬度之比準確一致，只要於節點P與電晶體NM23之汲極之間之旁路電流路徑上以與電晶體NM23相同構成設置二極體連接之電晶體(以下，稱為共源共柵電晶體)即可。
但，流過旁路電流路徑之電流之汲極電壓依存性相對較小，即使為圖17之電壓差産生電路45之構成，流過電壓差産生用電流路徑之電流與流過旁路電流路徑之電流之比亦與電晶體NM22、NM23之尺寸比大體一致。又，即使流過電壓差産生用電流路徑之電流，與流過旁路電流路徑之電流之比與電晶體NM22、NM23之尺寸比不嚴格一致，電壓差産生電路45亦可將電壓VPGMH相對於電壓VPGM設定為充分之大小，且防止電壓VPGMH過度上升。即，本實施形態著眼於非揮發性記憶體2中電壓差産生電路45發揮之功能，發現可省略共源共柵電晶體，相應地，削減電壓差産生電路45之面積，且抑制差電壓△V過大。
於可忽視電晶體製造偏差及旁路電流源之情形時，可將電晶體NM23之閘極寬度與電晶體NM21、NM22之閘極寬度之比設定為極大值。於該情形時，由於與電晶體NM23之面積相比，可忽視電晶體NM21、NM22之面積，故藉由採用本實施形態之電壓差産生電路45，與電壓差産生電路45A相比，可將面積削減為50%。
另，為了調整差電壓△V，有時採用與電晶體NM21之電流路徑並聯具有電流路徑之複數個二極體連接電晶體。於該情形時，關於並聯連接之複數個電晶體，亦可以與電晶體NM21相同之閘極寬度構成，面積削減效果極大。
(電晶體尺寸比) 又，圖17之例已說明將構成旁路電流源之電晶體NM23與産生差電壓△V之電晶體NM22之尺寸比設為3/4:1/4之例，但尺寸比只要為(構成旁路電流源之電晶體NM23之尺寸)＞(産生差電壓△V之電晶體NM22之尺寸)，則例如可採用7/8:1/8、15/16:1/16等各種尺寸比。例如，若電晶體NM21、NM22、NM23之電晶體尺寸比為1/8:1/8:7/8，則電晶體NM21～NM23之閘極寬度之合計為{(1/8)+(1/8)+(7/8)}W=9W/8。
又，電晶體NM21之電晶體尺寸與電晶體NM22之電晶體尺寸亦可不同。例如，可將電晶體NM21、NM22之電晶體尺寸之比設為2/4:1/4。只要可將差電壓△V設定為適當值，則電晶體NM22之電晶體尺寸與電晶體NM21之電晶體尺寸相比越小，越可增大電壓差産生用電流路徑與旁路電流路徑之電流比，面積削減效果較高。
例如，若電晶體NM21、NM22、NM23之電晶體尺寸比為1/8:1/4:3/4，則上述之旁路電流路徑中省略之共源共柵電晶體之尺寸為3/4。同樣，例如，若電晶體NM21、NM22、NM23之電晶體尺寸比為1/8:1/8:7/8，則上述之旁路電流路徑中省略之共源共柵電晶體之尺寸為7/8。且，例如，若電晶體NM21、NM22、NM23之電晶體尺寸比為4/8:1/8:7/8，則上述之旁路電流路徑上省略之共源共柵電晶體之尺寸為28/8。即，使電晶體NM22之電晶體尺寸與電晶體NM21之電晶體尺寸相比越小，越可於維持電壓差産生電路45整體之電流驅動能力之狀態下，增大電壓差産生用電流路徑與旁路電流路徑之電流比，藉由省略共源共柵電晶體，面積削減效果變高。
(作用) 接著，針對如此構成之實施形態之作用進行說明。
於編程期間，序列發生器27以對選擇字元線施加編程電壓VPGM，對非選擇字元線施加使各記憶胞導通之電壓VPASS之方式進行控制。序列發生器27藉由對電壓産生電路28中之VPGM産生電路40賦予基準電壓VREF，而將出現於輸出節點N之電壓VPGM設定為期望之電壓。即，基於比較器44之輸出控制時脈控制電路42之動作，電荷泵電路41之輸出電壓VPGMH變化。藉由電壓差産生電路45，自電壓VPGMH降低差電壓△V之電壓作為電壓VPGM，出現於輸出節點N。
當出現於輸出節點N之電壓VPGM自規定之編程電壓VPGM增大或減少時，電阻R1、R2之連接點之電壓較基準電壓VREF增大或減少，結果，電荷泵電路41之輸出電壓減少或增大，輸出節點N之電壓維持規定之編程電壓VPGM。於該電壓VPGM之反饋控制中，來自電荷泵電路41之電壓VPGMH藉由電壓差産生電路45，固定為電壓VPGM+差電壓△V。
如圖11所示，序列發生器27使電壓VPGM按照每個程式循環階段性增大。即使於該情形時，流過旁路電流路徑之電流與流過電壓差産生用電流路徑之電流之電流比亦不變化，電壓VPGMH始終維持相對於電壓VPGM高出差電壓△V之電壓。即，與流過輸出節點N之電流I相比，可降低流過電壓差産生用電流路徑之電流，防止差電壓△V過大，而不會將超出耐壓之電壓VPGMH施加至開關電路群25A之電晶體。
且，著眼於流過構成旁路電流源之電晶體NM23之電流之汲極電壓依存性相對較小，省略於旁路電流路徑配置與電晶體NM23相同之共源共柵電晶體，故電壓差産生電路45之面積可較使用2段之二極體連接之電晶體NM11、NM12之圖16之電壓差産生電路45A小。
如此，於本實施形態中，藉由設置用以降低流過電壓差産生用電流路徑之電流之旁路電流路徑，可抑制差電壓△V增大，且縮小電路面積。
(第2實施形態) 圖18係顯示本發明之第2實施形態中採用之電壓差産生電路50之電路圖。於圖18中，對與圖17相同之構成要件標注相同符號，省略說明。
電壓差産生電路50與圖17之電壓差産生電路45之不同點在於：設置NMOS電晶體NM23a、NM23b、NM23c而取代電晶體NM23，且採用NMOS電晶體NM24a、NM24b、NM24c。NM23a、NM23b、NM23c皆具有與電晶體NM23相同之特性，閘極寬度為電晶體NM23之1/3。因此，若自圖18去除電晶體NM24a～NM24c，則可獲得與圖17之電壓差産生電路45相同之電路。
於節點P與輸出節點N之間，電晶體NM24a之電流路徑與電晶體NM23a之電流路徑串聯連接。電晶體NM24a之汲極及閘極連接於節點P，源極連接於電晶體NM23a之汲極。電晶體NM23a之閘極共通連接於電晶體NM22之閘極，源極連接於輸出節點N。
同樣，於節點P與輸出節點N之間，電晶體NM24b之電流路徑與電晶體NM23b之電流路徑串聯連接。電晶體NM24b之汲極及閘極連接於節點P，源極連接於電晶體NM23b之汲極。電晶體NM23b之閘極共通連接於電晶體NM22之閘極，源極連接於輸出節點N。
又，於節點P與輸出節點N之間，電晶體NM24c之電流路徑與電晶體NM23c之電流路徑串聯連接。電晶體NM24c之汲極及閘極連接於節點P，源極連接於電晶體NM23c之汲極。電晶體NM23c之閘極共通連接於電晶體NM22之閘極，源極連接於輸出節點N。
圖18之電路為附加有正確維持電流比所需之小於電晶體尺寸之電晶體尺寸之電晶體NM24a～NM24c，作為圖17之電路中省略之共源共柵電晶體之電路者。於將圖16之比較例中之電晶體NM11、NM12之電晶體尺寸設為1，電晶體NM21、NM22、NM23a～NM23c之電晶體尺寸為1/4之情形時，例如將電晶體NM24a～NM24c之電晶體尺寸設為1/16。另，正確維持電流比所需之電晶體NM24a～NM24c之電晶體尺寸之比率為1/4。
於如此構成之實施形態中，由於NM23a～NM23c之汲極電壓與電晶體NM22之汲極電壓之差相對較小，故可更正確控制流過電壓差産生用電流路徑之電流與流過旁路電流路徑之電流之電流比。
又，由於構成旁路電流源之NM23a～NM23c之汲極電壓與省略NM24a～NM24c之情形相比降低，故有可緩和NM23a～NM23c之耐壓條件之優點。
另，電晶體NM23a～NM23c藉由於飽和區域動作而作為電流源發揮功能。因此，需要使電晶體NM23a～NM23c之汲極源極間電壓高於夾斷電壓，使電晶體NM23a～NM23c於飽和區域動作。即，旁路電流路徑上之共源共柵電晶體之電晶體尺寸之下限只要基於用以維持飽和區域內之動作之電晶體NM23a～NM23c之汲極電壓決定即可。
如此，於本實施形態中，於旁路電流路徑上設置共源共柵電晶體，且使構成旁路電流源之電晶體與共源共柵電晶體之尺寸比，小於電壓差産生用電流路徑上之2個電晶體NM22、NM21之尺寸比。藉此，具有以下效果：可抑制電壓差産生電路之面積增大，且更正確地控制電流比，正確産生差電壓△V，同時緩和構成旁路電流源之電晶體之耐壓條件。
(第3實施形態) 圖19及圖20係顯示本發明之第3實施形態中採用之電壓差産生電路51之電路圖。於圖19及圖20中，對與圖18相同之構成要件標注相同符號，省略說明。
序列發生器27可選擇同時寫入平面PB0～PB3中之4個平面之4平面程式，及同時寫入2個平面之2平面程式。於VPGM産生電路40中，4平面程式之負荷電容為2平面程式之負荷電容之2倍。因此，於圖18之電路中，4平面程式時與2平面程式時相比，自節點P流至輸出節點N之電流為2倍。如此，於圖18之電路中，4平面程式時與2平面程式時相比，差電壓△V成為2倍。
因此，本實施形態中，藉由根據自電壓差産生電路之輸出節點N輸出之電流量之變化調整旁路電流路徑之數量，可抑制流過電壓差産生用電流路徑之電流之變化，降低差電壓△V之偏差。
電壓差産生電路51與圖18之電壓差産生電路50之不同點在於，設置有開關SWa～SWc。開關SWa切換將節點P與電晶體NM24a之閘極連接(接通(ON)狀態)，還是將節點P與基準電位點連接(斷開(OFF)狀態)。又，開關SWb切換將節點P與電晶體NM24b之閘極連接(接通狀態)，還是將節點P與基準電位點連接(斷開狀態)。又，開關SWc切換將節點P與電晶體NM24c之閘極連接(接通狀態)，還是將節點P與基準電位點連接(斷開狀態)。另，開關SWa～SWc之接通狀態與斷開狀態之切換由序列發生器27控制。另，於圖19及圖20中，顯示出3個旁路電流路徑，但旁路電流路徑之數量不限定於3個。
接著，針對如此構成之實施形態之動作進行說明。
序列發生器27根據進行同時寫入之平面數，控制開關SWa～SWc。例如，於2平面程式時，如圖50所示，於開關SWa、SWb斷開之狀態下，將開關SWc控制為接通狀態。若電壓差産生電路51之各電晶體之尺寸比與圖18所示之電壓差産生電路50之各電晶體之尺寸比之例相同，則於圖50之狀態下，於電壓差産生用電流路徑及旁路電流路徑中流動同一電流I，於輸出節點N流動電流2I。
接著，序列發生器27實施4平面程式。於該情形時，序列發生器27如圖51所示，將開關SWa～SWc控制為接通狀態。如此，於該情形時，於輸出節點N流動電流4I，於各旁路電流路徑及電壓差産生用電流路徑分別流動電流I。如此，不論負荷電容是否變化，電壓差産生用電流路徑中皆流動電流I，可獲得恆定之差電壓△V。
藉此，於2平面程式時與4平面程式時，開關電路群25A之各電晶體之接通電阻一致，減輕接通電阻之平面數依存性。
如此，於本實施形態中，可根據輸出之電流量之變化，調整旁路電流路徑之數量，可獲得與第2實施形態相同之效果，且不論輸出電流量如何，皆可將差電壓△V固定化。
本發明並非限定於上述實施形態者，實施階段於不脫離其主旨之範圍內可進行各種變化。又，於上述實施形態中包含有各階段之發明，所揭示之複數個構成要件中藉由適當組合可擷取各種發明。例如，於即使自實施形態所示之所有構成要件刪除若干個構成要件，亦可解決發明所欲解決之問題欄位所述之問題，可獲得發明效果欄位上述之效果之情形時，亦可擷取刪除上述構成要件後之構成作為發明。 [相關申請案]
本申請享有以日本專利申請2021-211390號(申請日：2021年12月24日)為基礎申請之優先權。本申請藉由參考該基礎申請而包含基礎申請之全部內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 25:列譯碼器 25A:開關電路群 25B:區塊譯碼器 26:暫存器 27:序列發生器 28:電壓産生電路 29:MUX開關 29A～29C:切換開關 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 40:VPGM産生電路 41:電荷泵電路 42:時脈控制電路 43:輸出電路 44:比較器 45,45A,50,51:電壓差産生電路 46:VPASS産生電路 601:半導體基板 634:記憶體柱 635:阻擋絕緣膜 636:電荷累積膜 637:隧道絕緣膜 638:半導體層 641～657:導電體 661,662,663:接點 A～G:位準 ALE:位址鎖存啟動信號 BL:位元線 BL0～BL(m-1):位元線 BLK:區塊 BLKSEL:區塊選擇信號 C1～Cn:電容器 CG0,CG1～CG7:信號線 CLE:指令鎖存啟動信號 CLK:時脈信號 CP:接點插塞 D0,D1,D2:配線層 DQ＜7:0＞:信號 DQ＜0＞～DQ＜7＞:信號 DQS:資料選通信號 Er:位準 GC:導電體 I:電流 M0,M1,M2:配線層 MG:記憶胞組 MT0～MT7:記憶胞電晶體 N:輸出節點 NM11,NM12,NM13,NM14:NMOS電晶體 NM21～NM23,NM23a～NM23c,NM24a～NM24c:電晶體 NS:NAND串 NT1～NTn+1:NMOS電晶體 P:節點 PB0～PB3:平面 R1,R2:電阻 RE:讀取啟動信號 R/B:就緒/忙碌信號 SG0～SG4:信號線 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1,ST2:選擇閘極電晶體 SU:串單元 SU0～SU3:串單元 SWa～SWc:開關 T00:開關 T01,T02:開關 T11,T12:開關 T71,T72:開關 TR_CG0～TR_CG7:電晶體 TR_SG0～TR_SG4:電晶體 Vcc,VccQ,Vpp:電源電壓 Vch:通道電位 VOUT:電壓 VPASS,VPGM:編程電壓 VPGM1～VPGM19:編程動作 VPGMH:電壓 VrA～VrG:電壓 VREF:基準電壓 Vss:接地電壓 VSUP:電壓 WL:字元線 WL0～WL7:字元線 WLn:字元線 WL(n±1、2、3…):字元線 /CE:晶片啟動信號 /CLK:時脈信號 /DQS:資料選通信號 /RE:讀取啟動信號 /WE:寫入啟動信號 /WP:寫入保護信號 △V:差電壓
圖1係顯示實施形態相關之記憶體系統之構成例之方塊圖。 圖2係顯示本實施形態之非揮發性記憶體之構成例之方塊圖。 圖3係顯示圖2中之複數個平面之具體構成之一例之方塊圖。 圖4係顯示本實施形態之非揮發性記憶體2中之3維構造之NAND記憶胞陣列23之區塊BLK之等效電路之圖。 圖5係顯示本實施形態之非揮發性記憶體2中之3維構造之NAND記憶胞陣列23之區塊BLK之構成例之圖。 圖6係顯示寫入動作(編程動作)中之各配線之電位變化之圖。 圖7係顯示編程動作時之串之狀況之電路圖。 圖8係橫軸取閾值電壓，縱軸取記憶胞電晶體數(胞數)，顯示記憶胞陣列之閾值分佈之圖。 圖9係作為編碼之一例，顯示2-3-2編碼之說明圖。 圖10係用以說明標準寫入順序之一例之圖。 圖11係顯示寫入動作中之標準寫入順序之說明圖。 圖12係顯示電壓産生電路28及MUX開關29之一部分構成之方塊圖。 圖13係顯示圖2中之列譯碼器25之構成之一例之方塊圖。 圖14係顯示構成圖12中之電壓産生電路28之VPGM産生電路40之具體構成之一例之方塊圖。 圖15係顯示圖14中之電荷泵電路41之具體構成之一例之電路圖。 圖16係顯示電壓差産生電路45之比較例即電壓差産生電路45A之電路圖。 圖17係顯示電壓差産生電路45之具體構成之一例之電路圖。 圖18係顯示本發明之第2實施形態中採用之電壓差産生電路50之電路圖。 圖19係顯示本發明之第3實施形態中採用之電壓差産生電路51之電路圖。 圖20係顯示本發明之第3實施形態中採用之電壓差産生電路51之電路圖。
41:電荷泵電路
45:電壓差產生電路
I:電流
N:輸出節點
NM21~NM23:電晶體
P:節點
VPGM:編程電壓
VPGMH:電壓
△V:差電壓

Claims (7)

  1. 一種半導體記憶裝置，其具備：區塊，其具有複數個記憶胞；字元線，其連接於上述複數個記憶胞之閘極；複數個位元線，其等分別連接於上述複數個記憶胞之一端；第1配線；連接電晶體，其基於供給至閘極之信號，將上述第1配線與上述字元線電性連接；區塊譯碼器，其對上述連接電晶體之閘極供給上述信號；及電壓產生電路，其具有：第1節點，其對上述區塊譯碼器供給用以產生上述信號之第1電壓；第2節點，其對上述第1配線供給第2電壓；及電壓差產生電路，其連接於上述第1節點與上述第2節點之間；且上述電壓差產生電路具有：第1電晶體，其具有：第1端，其連接於上述第1節點；閘極，其連接於上述第1節點；及第2端；第2電晶體，其具有：第1端，其連接於上述第1電晶體之上述第2端；閘極，其連接於上述第1電晶體之上述第2端；及 第2端，其連接於上述第2節點；及第3電晶體，其具有：第1端，其連接於上述第1節點；閘極，其連接於上述第2電晶體之上述閘極；及第2端，其連接於上述第2節點。
  2. 如請求項1之半導體記憶裝置，其中上述第3電晶體之電流驅動能力大於上述第2電晶體之電流驅動能力。
  3. 如請求項1之半導體記憶裝置，其中上述第1電晶體之電流驅動能力為上述第2電晶體之電流驅動能力以上。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中上述第3電晶體由將上述第3電晶體之第1端與上述第2端並聯連接之複數個電晶體構成。
  5. 如請求項1至3中任一項之半導體記憶裝置，其具有：第4電晶體，其具有：第1端，其連接於上述第1節點；閘極，其連接於上述第1節點；及第2端；且 上述第3電晶體之第1端代替上述第1節點連接於上述第4電晶體之第2端；上述第4電晶體之電流驅動能力與上述第3電晶體之電流驅動能力之比，小於上述第1電晶體之電流驅動能力與上述第2電晶體之電流驅動能力之比。
  6. 如請求項5之半導體記憶裝置，其中上述第3電晶體由將上述第3電晶體之第1端與上述第2端並聯連接之複數個電晶體構成；上述第4電晶體由將上述第4電晶體之第1端與上述第2端並聯連接之複數個電晶體構成；由上述第3及第4電晶體，於上述第1節點與上述第2節點之間構成複數個電流路徑。
  7. 如請求項6之半導體記憶裝置，其具備：開關電路，其控制由上述第3及第4電晶體於上述第1節點與上述第2節點之間構成之複數個電流路徑各者之導通；且上述開關電路基於連接於上述第2節點之負荷電容，控制上述複數個電流路徑各者之導通。
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