TWI787911B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之一實施形態之半導體記憶裝置，藉由不論平面數多少，皆可將編程電壓均一化，而縮短寫入時間。 一實施形態之半導體記憶裝置具備：複數個平面，其包含由複數個記憶胞、字元線、及位元線構成之記憶胞陣列；電壓產生電路，其於編程期間對寫入對象之選擇字元線供給編程電壓，且對與上述選擇字元線相鄰之相鄰字元線，於上述編程期間之前半段賦予第1中間電壓，於後半段賦予高於上述第1中間電壓之第2中間電壓；放電電路，其設置於上述電壓產生電路與上述選擇字元線之間之路徑上，於與對上述相鄰字元線賦予上述第2中間電壓之期間對應之期間，自上述選擇字元線流動放電電流；及控制電路，其根據自上述電壓產生電路同時被供給上述編程電壓之上述平面之數量，設定上述放電電路之放電特性。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
近年來，NAND型記憶體等半導體記憶裝置中，由於細微化、大容量化之要求，而謀求3維構造化。不僅存在將記憶胞電晶體設為可保持1位元(2值)資料之SLC(Single Level Cell：單層胞)之情形，亦存在以將其設為可保持2位元(4值)資料之MLC(Multi Level Cell：多層胞)、可保持3位元(8值)資料之TLC(Triple Level Cell：三層胞)或可保持4位元(16值)資料之QLC(Quad Level Cell：四層胞)構成之情形。
此種半導體記憶裝置中，有時採用於記憶體晶片內配置實體上互相獨立之複數個平面之構成。
若對複數個平面同時進行寫入動作，則有依存於同時動作平面數，寫入速度產生差異之情形。
本發明之一實施形態提供一種不論同時動作平面數多少，皆可使編程電壓均一化，藉此縮短寫入時間之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：複數個平面，其包含記憶胞陣列，該記憶胞陣列係由複數個記憶胞、連接於上述複數個記憶胞之閘極之字元線、及經由分別連接於上述複數個記憶胞之一端之選擇閘極電晶體，電性連接於上述複數個記憶胞之一端之位元線構成；電壓產生電路，其可產生供給至上述複數個平面各自包含之上述記憶胞陣列中之1個以上之上述記憶胞陣列之電壓，於編程期間對寫入對象之選擇字元線供給編程電壓，且對與上述選擇字元線相鄰之相鄰字元線，於上述編程期間之前半段賦予第1中間電壓，於後半段賦予高於上述第1中間電壓之第2中間電壓；放電電路，其設置於上述電壓產生電路與上述選擇字元線之間之路徑上，於與對上述相鄰字元線賦予上述第2中間電壓之期間對應之期間，自上述選擇字元線流動放電電流；及控制電路，其根據自上述電壓產生電路同時被供給上述編程電壓之上述平面之數量，設定上述放電電路之放電特性。
以下，參照圖式，針對本發明之實施形態詳細地進行說明。
(第1實施形態) 本實施形態藉由與後述之VPASS_SHIFT之控制對應地控制供給至各平面之編程電壓，而不論同時動作平面數多少，皆謀求供給之編程電壓之均一化，藉此縮短寫入時間。
(記憶體系統之構成) 圖1係顯示實施形態相關之記憶體系統之構成例之方塊圖。本實施形態之記憶體系統具備記憶體控制器1與非揮發性記憶體2。記憶體系統可與主機連接。主機例如為個人電腦、可攜式終端等電子機器。
非揮發性記憶體2為非揮發地記憶資料之半導體記憶裝置，例如由NAND型記憶體構成。本實施形態中，以非揮發性記憶體2為具有每記憶胞電晶體可記憶4位元之記憶胞電晶體之NAND記憶體，即，4位元/胞(QLC：Quan Level Cell)之NAND記憶體進行說明，但並非限定於此者。非揮發性記憶體2被3維化。
記憶體控制器1依照來自主機之寫入請求，控制對非揮發性記憶體2之寫入。又，記憶體控制器1依照來自主機之讀出請求，控制自非揮發性記憶體2讀出資料。記憶體控制器1具備RAM(Random Access Memory：隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct：錯誤檢測與訂正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15藉由內部匯流排16互相連接。
主機介面13將自主機接收到之請求、使用者資料即寫入資料等輸出至內部匯流排16。又，主機介面13將自非揮發性記憶體2讀出之使用者資料、來自處理器12之應答等發送至主機。
記憶體介面15基於處理器12之指示，控制將使用者資料等寫入至非揮發性記憶體2之處理，及自非揮發性記憶體2讀出使用者資料等之處理。
處理器12總括性控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit：中央處理單元)或MPU(Micro Processing Unit：微處理單元)等。處理器12自主機經由主機介面13接收到請求之情形時，進行依照該請求之控制。例如，處理器12依照來自主機之請求，指示記憶體介面15向非揮發性記憶體2寫入使用者資料及同位位元。又，處理器12依照來自主機之請求，指示記憶體介面15自非揮發性記憶體2讀出使用者資料及同位位元。
處理器12對儲存於RAM11之使用者資料，決定非揮發性記憶體2上之存儲區域(以下稱為記憶體區域)。使用者資料經由內部匯流排16存儲於RAM11。處理器12對寫入單位即頁面單位之資料，即頁面資料實施記憶體區域之決定。本說明書中，將存儲於非揮發性記憶體2之1頁面之使用者資料定義為單元資料。單元資料例如被編碼並作為碼字存儲於非揮發性記憶體2。
另，編碼非必要。記憶體控制器1亦可不編碼而將單元資料存儲於非揮發性記憶體2，但圖1中，顯示出進行編碼之構成作為一構成例。記憶體控制器1不進行編碼之情形時，頁面資料與單元資料一致。又，可基於1個單元資料產生1個碼字，亦可基於分割單元資料之分割資料產生1個碼字。又，亦可使用複數個單元資料產生1個碼字。
處理器12按照每個單元資料決定寫入端之非揮發性記憶體2之記憶體區域。對非揮發性記憶體2之記憶體區域分配實體位址。處理器12使用實體位址管理單元資料之寫入端之記憶體區域。處理器12指定決定之記憶體區域之實體位址，並指示記憶體介面15將使用者資料寫入至非揮發性記憶體2。處理器12管理使用者資料之邏輯位址(由主機管理之邏輯位址)與實體位址之對應關係。處理器12接收到包含來自主機之邏輯位址之讀出請求之情形時，特定與邏輯位址對應之實體位址，指定實體位址，指示記憶體介面15讀出使用者資料。
ECC電路14將存儲於RAM11之使用者資料編碼，產生碼字。又，ECC電路14將自非揮發性記憶體2讀出之碼字進行解碼。
RAM11暫時存儲自主機接收到之使用者資料，直至將其記憶至非揮發性記憶體2為止，或暫時存儲自非揮發性記憶體2讀出之資料，直至將其發送至主機為止。RAM11例如為SRAM(Static Random Access Memory：靜態隨機存取記憶體)，或DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等通用記憶體。
圖1中，顯示記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，亦可將ECC電路14內置於記憶體介面15中。又，亦可將ECC電路14內置於非揮發性記憶體2中。
自主機接收到寫入請求之情形時，記憶體控制器1如下述般動作。處理器12使RAM11暫時記憶寫入資料。處理器12讀出存儲於RAM11之資料，並輸入至ECC電路14。ECC電路14將輸入之資料進行編碼，並對記憶體介面15賦予碼字。記憶體介面15將輸入之碼字寫入至非揮發性記憶體2。
接收到自主機讀出之請求之情形時，記憶體控制器1如下述般動作。記憶體介面15對ECC電路14賦予自非揮發性記憶體2讀出之碼字。ECC電路14將輸入之碼字解碼，將解碼後之資料存儲於RAM11。處理器12將存儲於RAM11之資料經由主機介面13發送至主機。
(非揮發性記憶體之概略構成) 圖2係顯示本實施形態之非揮發性記憶體之構成例之方塊圖。又，圖3係顯示圖2中之複數個平面之具體構成之一例之方塊圖。
非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、暫存器26、定序器定序器27、電壓產生電路28、MUX開關29、輸入輸出用焊墊群32、邏輯控制用焊墊群34、電源輸入用端子群35及複數個平面PB0、PB1、……(以下，無須區分該等平面PB0、PB1、……之情形時，稱為平面PB)。另，圖2中，顯示出平面PB之平面數量為4個之例，但非揮發性記憶體2具備之平面數量並非限定於此者。例如，非揮發性記憶體2具備之平面數量亦可為2、3、8、16等。
為了與記憶體控制器1之間進行包含資料之各信號之收發，輸入輸出用焊墊群32具備與信號DQ＜7:0＞、及資料選通信號DQS、/DQS對應之複數個端子(焊墊)。
為了與記憶體控制器1之間進行各信號之收發，邏輯控制用焊墊群34具備複數個端子(焊墊)，其等與晶片啟動信號/CE、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號/WE、讀取啟動信號RE、/RE、寫保護信號/WP及信號R/B對應。
信號/CE可選擇非揮發性記憶體2。信號CLE可將作為信號DQ發送之指令鎖存至指令暫存器。信號ALE可將作為信號DQ發送之位址鎖存至位址暫存器。信號/WE可寫入。信號RE、/RE可讀出。信號/WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2為就緒狀態(可接收來自外部之命令之狀態)，還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1藉由接收信號R/B，而知曉非揮發性記憶體2之狀態。
為了自外部對非揮發性記憶體2供給各種動作電源，電源輸入用端子群35具備輸入電源電壓Vcc、VccQ、Vpp與接地電壓Vss之複數個端子。電源電壓Vcc係作為動作電源一般自外部賦予之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。電源電壓VccQ於記憶體控制器1與非揮發性記憶體2之間收發信號時使用。電源電壓Vpp係較電源電壓Vcc更為高壓之電源電壓，例如為12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排，連接於記憶體控制器1。輸入輸出電路22與記憶體控制器1之間經由NAND匯流排，收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排，接收外部控制信號(例如，晶片啟動信號/CE、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號/WE、讀出啟動信號RE、/RE及寫保護信號/WP)。附記於信號名之“/”表示低位凖有效。又，邏輯控制電路21經由NAND匯流排，對記憶體控制器1發送就緒/忙碌信號R/B。
暫存器26具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2之動作所需之資料。暫存器26由例如SRAM構成。
作為控制電路之定序器定序器27自暫存器26接收指令，依照基於該指令之順序控制非揮發性記憶體2。
電壓產生電路28自非揮發性記憶體2之外部接收電源電壓，使用該電源電壓，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路28將產生之電壓經由MUX開關29，供給至平面PB內之記憶胞陣列23、感測放大器24及列解碼器25等。
於各平面PB，分別設置有記憶胞陣列23。記憶胞陣列23具備複數個區塊。複數個區塊BLK各者具備複數個記憶胞電晶體(記憶胞)。為了控制施加於記憶胞電晶體之電壓，於記憶胞陣列23配設複數個位元線、複數個字元線及源極線等。
(記憶胞陣列之區塊構成) 圖4A係顯示本實施形態之非揮發性記憶體2之3維構造之NAND記憶胞陣列23之區塊BLK的等效電路之圖。圖4A顯示出構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖4A相同之構成。另，本實施形態亦可應用於2維構造之記憶胞陣列。
如圖所示，區塊BLK包含例如4個串單元(SU0～SU3)。又，各個串單元SU包含複數個NAND串NS。此處，NAND串NS各自包含8個記憶胞電晶體MT(MT0～MT7)、與選擇閘極電晶體ST1、ST2。另，此處，NAND串NS所含之記憶胞電晶體MT之個數為8個，但不限於8個，亦可為例如32個、48個、64個、96個等。選擇閘極電晶體ST1、ST2於電路上顯示為1個電晶體，但構造上亦可與記憶胞電晶體相同。又，例如為了提高切斷特性，亦可分別使用複數個選擇閘極電晶體，作為選擇閘極電晶體ST1、ST2。再者，亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2間，設置虛設胞電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2間，以串聯連接之方式配置。一端側之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0～SU3各者之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3(以下，無須區分該等之情形時，稱為選擇閘極線SGD)。另一方面，選擇閘極電晶體ST2之閘極在位於相同區塊BLK內之複數個串單元SU間，共通連接於相同之選擇閘極線SGS。又，位於相同區塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS於相同區塊BLK內之複數個串單元SU0～SU3間共通連接，相對於此，選擇閘極線SGD即便於相同區塊BLK內亦於每個串單元SU0～SU3獨立。
於構成NAND串NS之記憶胞電晶體MT0～MT7之閘極，分別連接有字元線WL0～WL7。區塊BLK內位於相同列之記憶胞電晶體MTi之閘極連接於相同字元線WLi。另，以下之說明中，有將NAND串NS簡稱為「串」之情形。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS所含之選擇閘極電晶體ST或其他記憶胞電晶體MT，連接於位元線。如上所述，將位於相同區塊BLK內之記憶胞電晶體MT之資料一併抹除。另一方面，資料之讀出及寫入以記憶胞組MG單位(或頁面單位)進行。本說明書中，將連接於1條字元線WLi，且屬於1個串單元SU之複數個記憶胞電晶體MT定義為記憶胞組MG。本實施形態中，非揮發性記憶體2為可保持4位元(16值)資料之QLC之NAND記憶體。因此，1個記憶胞組MG可保持4頁量之資料。各記憶胞電晶體MT可保持之4位元分別與該等4頁對應。
圖4B係顯示本實施形態之非揮發性記憶體2之3維構造之NAND記憶胞陣列23之區塊BLK之構成例的圖。圖4B顯示出構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖4B相同之構成。
更具體而言，圖4B係本實施形態之非揮發性記憶體2之NAND記憶胞陣列23之區塊BLK之局部剖視圖。如圖4B所示，於半導體基板601上，形成例如感測放大器24或列解碼器25等包含於周邊電路之電晶體，於其上層，形成包含於記憶胞陣列23之記憶胞電晶體。以下之說明中，將與半導體基板601之表面平行之正交之2個方向設為x方向及y方向，將與半導體基板601表面垂直之方向設為z方向。
圖4B中，省略形成於半導體基板601之上表面部分之p型或n型井區域、形成於各井區域內之雜質擴散區域、及將井區域間絕緣之元件分離區域各者之圖示。於半導體基板601上，介隔閘極絕緣膜(未圖示)設置有導電體GC。又，於以隔著導電體GC之方式設置於半導體基板601之複數個雜質擴散區域(未圖示)，設置有複數個接點661。於複數個接點661，分別連接有作為配線圖案之複數個導電體641。例如，導電體GC作為電晶體之閘極電極發揮功能，導電體641作為電晶體之源極電極或汲極電極發揮功能。
例如，於導電體641上設置有接點662，於接點662連接有作為配線圖案之導電體642，於導電體642上設置有接點663，於接點663連接有作為配線圖案之導電體643。將設置導電體641、642、643之配線層分別稱為配線層D0、D1、D2。配線層D0、D1、D2設置於非揮發性記憶體2之下層部分。另，設置於非揮發性記憶體2之下層部分之配線層不限於3層。亦可以2個以下配線層構成，或亦可設置4個以上配線層。
於導電體643之上方，介隔例如層間絕緣膜(未圖示)設置有導電體644。導電體644形成為例如與xy平面平行之板狀，作為源極線SL發揮功能。於導電體644之上方，例如介隔層間絕緣膜(未圖示)於z方向依序積層有導電體645～654。
導電體645～654各者形成例如與xy平面平行之板狀。例如，導電體645作為選擇閘極線SGS發揮功能，導電體646～653分別作為字元線WL0～WL7發揮功能，導電體654作為選擇閘極線SGD發揮功能。
以貫通導電體645～654各者，與導電體644接觸之方式，設置有柱狀之記憶體柱634。記憶體柱634例如包含：中心側之導電體柱638；隧道絕緣膜637，其形成於導電體柱638之外側；電荷儲存膜636，其形成於隧道絕緣膜637之外側；及阻擋絕緣膜635，其形成於電荷儲存膜636之外側。記憶體柱634與導電體646～654各者交叉之部分作為記憶胞電晶體(記憶胞)MT發揮功能。又，記憶體柱634與導電體645、654各者交叉之部分作為選擇電晶體ST發揮功能。
於較記憶體柱634之上表面更上層，介隔層間絕緣膜(未圖示)設置有導電體655。導電體655形成為於x方向延伸之線狀，作為位元線BL發揮功能。複數個導電體655於y方向上空出間隔排列。導電體655經由接點插塞CP，與對應於每個串單元SU之1個記憶體柱634內之導電體柱638電性連接。
具體而言，各串單元SU中，例如於各記憶體孔634內之導電體柱638上設置接點插塞CP，於接點插塞CP上設置1個導電體645。另，不限定於此種構成，例如導電體柱638與導電體655亦可進而經由複數個接點或配線等連接。
於較設有導電體655之層更上層，介隔層間絕緣膜(未圖示)設置有導電體656。於較設置有導電體656之層更上層，介隔層間絕緣膜(未圖示)設置有導電體657。
導電體656及657作為例如用以連接設置於記憶胞陣列23之配線，與設置於記憶胞陣列23之下層之周邊電路之配線發揮功能。將設置有導電體655、656、657之層分別稱為配線層M0、M1、M2。
圖3所示之平面PB0～PB3互為相同之構成，各平面PB具備記憶胞陣列23、感測放大器24、列解碼器25及平面解碼器(以下稱為TS)30。
列解碼器25自暫存器26接收列位址，將該列位址解碼。列解碼器25基於經解碼之列位址，進行字元線之選擇動作。且，列解碼器25對選擇之區塊傳輸寫入動作、讀出動作及抹除動作所需之複數個電壓。
感測放大器24自暫存器26接收行位址，將該行位址解碼。感測放大器24具有連接於各位元線之感測放大器單元群24A，感測放大器單元群24A基於經解碼之行位址，選擇任一位元線。又，感測放大器單元群24A於資料讀出時，檢測自記憶胞電晶體讀出至位元線之資料並放大。又，感測放大器單元群24A於資料寫入時，將寫入資料傳輸至位元線。
感測放大器24具有資料暫存器24B，資料暫存器24B於資料讀出時，暫時保持由感測放大器單元群24A檢測出之資料，將其串列傳輸至輸入輸出電路22。又，資料暫存器24B於資料寫入時，暫時保持自輸入輸出電路22串列傳輸之資料，將其傳輸至感測放大器單元群24A。資料暫存器24B由SRAM等構成。
於電壓產生電路28中產生記憶胞陣列23、感測放大器24、列解碼器25於寫入及讀出時使用之電壓。即，電壓產生電路28產生寫入時需要之各種電壓、讀出需要之各種電壓及抹除需要之各種電壓，並將其輸出至MUX開關29。MUX開關29依照寫入及讀出順序切換將由電壓產生電路28產生之各種電壓供給至哪個配線。
(寫入動作) 對記憶胞MT寫入資料之動作大致包含編程動作與驗證動作。編程動作係藉由對電荷儲存膜注入電子而使記憶胞MT之閾值電壓上升(或藉由禁止注入而維持閾值電壓)之動作。
圖5係顯示寫入動作(編程動作)之各配線之電位變化之圖。電壓產生電路28產生圖5所示之各種電壓，MUX開關29受定序器定序器27控制，將圖5所示之各種電壓分配至各配線。
編程動作係依照施加於字元線及位元線之編程電壓及位元線電壓而進行。如圖5所示，未對字元線(圖5之選擇WL、非選擇WL)施加編程電壓VPGM之區塊BLK，為非寫入對象之非選擇BLK(圖5下段)。又，由於位元線電壓係藉由使連接於位元線BL之選擇閘極電晶體ST1導通，而施加於記憶胞電晶體MT，故寫入對象之區塊BLK(選擇區塊BLK)中，未被施加選擇閘極線SGD之串單元SU，為非寫入對象之非選擇SU(圖5中段)。另，關於選擇BLK之非選擇SU(圖5中段)，亦可於施加編程電壓VPGM前，將選擇閘極線SGD設為例如5 V，而使選擇閘極電晶體ST1先導通。
關於寫入對象之區塊BLK(選擇BLK)之寫入對象之串單元SU(選擇SU)(圖5上段)，於施加編程電壓VPGM前，如圖5上段之左側所示，將選擇閘極線SGD設為例如5 V，使選擇閘極電晶體ST1導通。又，於編程動作時，選擇閘極線SGS例如為0 V。因此，選擇閘極電晶體ST2為斷開狀態。另一方面，施加圖5上段之右側所示之編程電壓VPGM時，將選擇閘極線SGD設為例如2.5 V。藉此，選擇閘極電晶體ST1之導通、非導通狀態，係由連接於選擇閘極電晶體ST1之位元線BL之位元線電壓決定。
如上所述，感測放大器24對各位元線BL傳輸資料。對被賦予“0”資料之位元線BL，施加例如0 V之接地電壓Vss來作為位元線電壓Vbl_L。對被賦予“1”資料之位元線BL，施加寫入禁止電壓Vinhibit(例如2.5 V)來作為位元線電壓Vbl_H。因此，施加編程電壓VPGM時，連接於被賦予“0”資料之位元線BL之選擇閘極電晶體ST1導通，連接於被賦予“0”資料之位元線BL之選擇閘極電晶體ST1切斷。連接於切斷之選擇閘極電晶體ST1之記憶胞電晶體MT變成禁止寫入。
連接於成為導通狀態之選擇閘極電晶體ST1之記憶胞電晶體MT，係依照施加於字元線WL之電壓，進行對電荷儲存膜注入電子。連接於作為字元線電壓被賦予電壓VPASS之字元線WL(非選擇WL)之記憶胞電晶體MT，係不論閾值電壓如何，皆成為導通狀態，但不進行對電荷儲存膜注入電子。另一方面，連接於作為字元線電壓被賦予編程電壓VPGM之字元線WL(選擇WL)之記憶胞電晶體MT，係根據編程電壓VPGM，進行對電荷儲存膜注入電子。
即，列解碼器25於選擇區塊BLK選擇任一字元線WL，對選擇字元線(選擇WL)施加編程電壓VPGM，對其他字元線(非選擇字元線)WL(非選擇WL)施加第1中間電壓即電壓VPASS。編程電壓VPGM係用於藉由穿隧現象將電子注入至電荷儲存膜之高電壓，且VPGM＞VPASS。一面由列解碼器25控制字元線WL之電壓，一面由感測放大器24對各位元線BL供給資料，藉此進行對記憶胞陣列23之各記憶胞電晶體MT之寫入動作(編程動作)。
(VPASS_SHIFT) 然而，為了抑制施加於通道之編程電壓VPGM降低，有時於編程電壓施加期間之後半段，採用使施加於與選擇字元線相鄰之非選擇字元線(以下，稱為相鄰字元線)之電壓VPASS上升至第2中間電壓即電壓VPASS_SHIFT之VPASS_SHIFT。藉由使相鄰字元線之電壓自VPASS轉移至電壓VPASS_SHIFT，例如將選擇字元線之編程電壓VPGM升壓，提高編程效率，且使非寫入對象之記憶胞電晶體MT所屬之NAND串NS之通道電位上升，藉此抑制干擾。
又，非選擇SU之通道浮動。因此，對選擇字元線施加高電壓VPGM之情形時，非選擇SU之通道電位亦上升，故原本不對非選擇SU之記憶胞電晶體MT進行寫入。但，若因電荷洩漏致使非選擇SU之通道電壓降低，則有因施加編程電壓VPGM，亦對非選擇SU之記憶胞電晶體MT進行誤寫入之虞。因此，藉由將相鄰字元線之電壓自VPASS上升至電壓VPASS_SHIFT，而提高非選擇SU之通道電壓，防止對非選擇SU之記憶胞電晶體MT進行寫入。即，VPASS_SHIFT亦具有防止干擾(因非刻意之閾值電壓上升引起之誤寫入)之功能。
(閾值電壓分佈) 將多值資料寫入至記憶胞電晶體MT之情形時，將記憶胞電晶體MT之閾值電壓設為與資料值相應之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓Vbl，則電子被注入至記憶胞電晶體MT之電荷儲存膜，閾值電壓上升。藉由增大編程電壓VPGM，而可增加電子之注入量，提高記憶胞電晶體MT之閾值電壓。但，因記憶胞電晶體MT之偏差，即便施加相同編程電壓VPGM，電子注入量於每個記憶胞電晶體MT亦不同。暫時注入之電子保持至進行抹除動作為止。因此，以作為應對各記憶胞電晶體MT設定之閾值電壓落在可容許之閾值電壓之範圍內之方式，使編程電壓VPGM逐漸上升，且進行複數次編程動作與驗證動作(循環)。驗證動作係作為寫入動作之一環進行之讀出動作。
圖6係顯示記憶胞陣列之閾值電壓分佈之圖。圖6中，顯示4位元/胞之非揮發性記憶體2之閾值電壓分佈例。非揮發性記憶體2中，根據記憶於記憶胞MT之多值資料之各資料值，設定記憶胞MT之閾值電壓。由於對電荷儲存膜(電荷保持區域)注入之電荷量為隨機，故如圖6所示，各記憶胞MT之閾值電壓亦統計性分佈。
圖6係橫軸取閾值電壓，縱軸取記憶胞數(胞數)，顯示與對應於4位元16值之16個狀態(狀態Er、S1～S15)對應之16個山形之閾值電壓分佈。圖6之例中，藉由對與16個狀態對應之16個閾值分佈之任一者設定記憶胞MT之閾值電壓，可使記憶胞MT記憶16值資料(4位元資料)。
閾值電壓Vth為圖6之電壓Vr1以下之閾值電壓分佈與狀態Er對應，閾值電壓Vth大於電壓Vr1且為電壓Vr2以下之閾值電壓分佈與狀態S1對應，閾值電壓Vth大於電壓Vr2且為電壓Vr3以下之閾值電壓分佈與狀態S2對應，閾值電壓Vth大於電壓Vr3且為電壓Vr4以下之閾值電壓分佈與狀態S3對應。以下同樣地，如圖6所示，各閾值電壓分佈與狀態S4至S15對應。
即，狀態係表示各記憶胞MT之閾值電壓Vth者，於4位元16值之情形時，各記憶胞MT之閾值電壓Vth設定為與狀態Er、S1～S15之16個狀態對應之16個閾值電壓分佈之任一者。電壓Vr1～Vr15係成為16個閾值電壓分佈各者之邊界之基準電壓。另，驗證動作中，將電壓Vr1～Vr15作為驗證電壓施加於字元線WL並進行讀出，藉由對象記憶胞MT斷開，而判斷已達到與狀態對應之閾值電壓。
圖7係顯示寫入動作之標準寫入順序之說明圖。圖7之橫軸取時間，縱軸取電壓，顯示出基於標準寫入順序之寫入動作時，編程電壓VPGM之變化、編程動作及驗證動作之時序。
圖7顯示平面PB1～PB3之寫入順序。圖7之斜線顯示出寫入時之編程電壓VPGM之變化。即，圖7顯示出使編程電壓VPGM變化19次而進行寫入之19個循環之寫入順序例。各平面PB之寫入順序互相同步實施。
如圖7所示，標準寫入順序中，使施加於選擇字元線WL之編程電壓VPGM於每個循環依序增加。又，各循環中，為了判定寫入結果之各記憶胞MT之閾值電壓Vth是否達到高於驗證電壓之值，而以1個以上之狀態為對象，進行驗證動作。圖7之例中，最終以最多19次循環，進行19次編程動作與42次驗證動作。
(電壓產生電路) 圖8係顯示構成圖2或圖3中之電壓產生電路28之VPGM產生電路40之具體構成之一例的方塊圖，圖9係顯示圖8中之電荷泵電路41之具體構成之一例的電路圖。
區塊控制電路42產生時脈信號CLK及時脈信號CLK之反轉信號即時脈信號/CLK。時脈控制電路42將互補之時脈CLK、/CLK供給至電荷泵電路41。電荷泵電路41使用自時脈控制電路42供給之時脈CLK、/CLK，產生特定之電壓VOUT。
如圖9所示，電荷泵電路41包含n+1個NMOS電晶體NM1、NM2、……、NMn、NMn+1及n個電容器C1～Cn。另，電荷泵電路41之NMOS電晶體及電容器之數量n可適當設定。
NMOS電晶體NM1～NMn+1分別為二極體連接，作為二極體發揮功能。NMOS電晶體NM1～NMn+1之電流路徑依序串聯連接。電容器C1～Cn之一端分別電性連接於NMOS電晶體NM1～NMn之電流路徑輸出側之一端。對電容器C1、C3、C5……之另一端供給時脈信號CLK，對電容器C2、C4、C6……之另一端供給時脈信號/CLK。
對NMOS電晶體NM1之電流路徑輸入側之一端供給電壓VSUP(例如電源電壓VDD)。且，藉由例如具有電源電壓VDD之振幅之時脈信號CLK、/CLK，將電容器C1～Cn反複充放電，將輸入電壓VSUP升壓並依序傳輸至後段。其結果，於電晶體NMn+1之電流路徑輸出側，產生大於電壓VSUP之輸出電壓VOUT。
電荷泵電路41可於二極體連接之NMOS電晶體之各段產生不同位凖之電壓。電壓產生電路28自電荷泵電路41之輸出產生上述之寫入及讀出等所需之複數種電壓。
圖8中顯示出電壓產生電路28中構成之各電路中，使用電荷泵電路41之輸出，產生編程電壓VPGM之VPGM產生電路40。將電荷泵電路41之輸出VOUT作為電壓VPGMH供給至輸出電路43。輸出電路43於被供給電壓VPGMH之電源線與輸出節點N之間，連接電流路徑串聯連接之2個PMOS電晶體PM1、PM2。電晶體PM1之源極及閘極連接於電源線。I型電晶體PM2之源極及閘極連接於電晶體PM1之汲極，汲極連接於輸出節點N。
於輸出節點N與基準電位點之間，NMOS電晶體NM11之電流路徑、電阻R1、可變電阻R2及NMOS電晶體NM12之電流路徑串聯連接。電阻R1、R2之連接點連接於比較器44之一輸入端。對比較器44之另一輸入端施加基準電壓VREF。比較器44於電阻R1、R2之連接點之電壓高於基準電壓VREF之期間，對時脈控制電路42輸出停止信號。時脈控制電路42於自比較器44輸出停止信號之期間，停止產生時脈信號CLK、/CLK。由電晶體NM11、NM12、電阻R1、R2及比較器44構成限制電路。
電晶體PM1、PM2皆二極體連接，供給至輸出電路43之電壓VPGMH降低電晶體PM1、PM2之閾值電壓量，出現於輸出節點N。藉由設定較編程電壓VPGM高出電晶體PM1、PM2之閾值電壓量之電壓作為電壓VPGMH，可自輸出節點N產生編程電壓VPGM。
電晶體NM11、NM12於自定序器定序器27供給控制信號(省略圖示)，使限制電路發揮功能之期間接通。於電晶體NM11、NM12接通期間，出現於輸出節點N之電壓由電阻R1、R2分壓。將電阻R1、R2之連接點之電壓於比較器44中與基準電壓VREF進行比較。基準電壓VREF設定為出現於輸出節點N之電壓為規定之編程電壓VPGM時之電阻R1、R2之連接點之電壓。因此，若出現於輸出節點N之電壓超出規定之編程電壓VPGM，則電阻R1、R2之連接點之電壓高於基準電壓VREF，自比較器44產生停止信號。根據該停止信號，時脈控制電路42停止產生時脈信號CLK、/CLK。其結果，電荷泵電路41之輸出電壓降低，抑制輸出節點N之電壓上升，輸出節點N之電壓維持規定之編程電壓VPGM。
(浮動電位) 然而，為抑制消耗電力增加，電阻R1、R2之電阻值設定為充分大之電阻值，以減小自輸出節點N流動至基準電位點之電流。因此，進行以複數個平面為對象之多平面動作之情形時，編程電壓VPGM中產生浮動電位，結果有寫入時間變長之不良。
圖10係橫軸取時間，縱軸取電壓，用以說明編程電壓VPGM之浮動電位之標繪圖。圖10顯示出圖2所示之構成中，施加至進行以單平面為對象之編程動作時之選擇字元線(WLn)之電壓之波形(細實線)、及施加至進行以4個平面為對象之編程動作時之選擇字元線(WLn)之電壓之波形(粗實線)。另，細實線除由虛線框包圍之部分外，與粗實線大致重疊。又，施加至相鄰字元線(WLn±1)之電壓之波形(虛線)於進行以單平面為對象之編程動作之情形、以及進行以4個平面為對象之編程動作之情形時皆大致相同。
如圖10之虛線所示，相鄰字元線(WLn±1)中，VPASS轉換為VPASS_SHIFT。藉由電壓上升至該PVASS_SHIFT，如粗實線所示，選擇字元線之編程電壓VPGM增加。
藉由VPASS_SHIFT，使編程電壓VPGM超出期望電壓後，以單平面為對象之編程動作之情形時，VPGM產生電路40之限制電路進行動作，自1個平面之選擇字元線經由TS30、MUX開關29、電壓產生電路28中之VPGM產生電路40之輸出節點N，自限制電路對基準電位點進行略微放電，藉此選擇字元線(WLn)之電位穩定在編程電壓VPGM。
相對於此，多平面動作之情形時，選擇字元線(WLn)之編程電壓VPGM藉由相鄰字元線(WLn±1)中，VPASS上升至PVASS_SHIFT而升壓後，即便於編程電壓VPGM超出原本應設定之電壓值之狀態下，如上所述，VPGM產生電路40中之限制電路之放電量亦較小。因此，即便自4個平面PB0～PB3之各選擇字元線經由各個TS30，經由MUX開關29、電壓產生電路28中之VPGM產生電路40之輸出節點N，由限制電路進行放電，亦如圖10之細實線所示，無法將選擇字元線(WLn)之電壓充分降低至編程電壓VPGM。其結果，產生如圖10中由虛線框包圍之區域所示之浮動電位。又，該浮動電位之狀態根據同時動作平面數而不同。
即，根據同時動作平面數，編程電壓VPGM之變化產生偏差，對程式之循環數造成影響。如此，多平面動作之情形時，結果導致寫入時間變長。
(構成) 因此，本實施形態中，藉由設置用以減少編程電壓VPGM之放電電路，根據VPASS_SHIFT控制放電電路，不論同時動作平面數多少，皆謀求編程電壓VPGM之均一化。
圖11係顯示設置有放電電路50之電壓產生電路28及MUX開關29之具體構成之一例之電路圖。圖11顯示出構成電壓產生電路28之各電路中之VPGM產生電路40、VPASS產生電路45及VPASS2產生電路46、構成MUX開關29之各電路中與圖11所示之電壓產生電路28對應之電路部分。
電壓產生電路28中，除VPGM產生電路40外，亦構成有VPASS產生電路45及VPASS2產生電路46。VPASS產生電路45及VPASS2產生電路46係與VPGM產生電路40相同之構成，分別產生電壓VPASS、電壓VPASS_SHIFT。
MUX開關29具有由電晶體構成之複數個開關T01～T03、開關T11～T13、……、開關T71～T73。將來自VPGM產生電路40之編程電壓VPGM供給至開關T01、T11、……、T71，將來自VPASS產生電路45之電壓VPASS供給至開關T02、T12、……、T72，將來自VPASS2產生電路46之電壓VPSS_SHIFT供給至開關T03、T13、……、T73。開關T01～T03、開關T11～T13、……及開關T71～T73分別連接於信號線CG0、CG1、……、CG7。
開關T01～T03、開關T11～T13、……及開關T71～T73由時序發生器27控制，對信號線CG0～CG7供給編程電壓VPGM、VPASS、VPASS_SHIFT。
本實施形態中，於連接VPGM產生電路40與開關T01、T11、……、T71之配線，即連接於輸出節點N之配線，連接放電電路50。放電電路50由於輸出節點N與基準電位點之間串聯連接之可變電阻R3及NMOS電晶體NM13構成。電晶體NM13之汲極連接於可變電阻R3，源極連接於基準電位點，對閘極輸入來自時序發生器27之控制信號(省略圖示)。電晶體NM13由時序發生器27控制接通、斷開。例如，電晶體NM13亦可以於對相鄰字元線施加VPASS_SHIFT之期間(以下，稱為VPASS_SHIFT期間)成為接通之方式設定。
本實施形態中，可變電阻R3之電阻值亦由時序發生器27控制。時序發生器27根據例如同時動作平面數，變更可變電阻R3之電阻值。例如，時序發生器27於同時動作平面數愈多，使可變電阻R3之電阻值愈小，同時動作平面數愈少，使可變電阻R3之電阻值愈大。藉此，同時動作平面數較多之情形時，增加放電電路50之放電電流量，抑制編程電壓VPGM之浮動電位，同時動作平面數較少之情形時，減少放電電路50之放電電流量，抑制消耗電力。
另，圖11中，顯示由可變電阻R3及電晶體NM13構成放電電路50之例，但亦可構成為於輸出節點N與基準電位點之間，並聯設置複數個電阻與開關之串聯電路。將並聯配置之該等電阻之電阻值設定為與同時動作平面數相應之不同電阻值。該情形時，藉由時序發生器27選擇性接通開關，可將不同電阻值之電阻選擇性連接於輸出節點N與基準電位點之間。或者，時序發生器27亦可為使接通之開關數根據同時動作平面數變化，使連接於輸出節點N與基準電位點之間之相同或不同電阻值之電阻數變化的構成。
另，圖11中，顯示將放電電路50設置於電壓產生電路28內之例，但亦可自VPGM產生電路40之輸出節點N至TS30之輸入端之任一路徑上配置放電電路50。
圖12係顯示TS30及列解碼器25之具體構成之一例之方塊圖，且係說明自電壓產生電路28至字元線之配線路徑者。
如上所述，電壓產生電路28產生包含對記憶胞電晶體MT之編程動作及讀出動作等所需之電壓之各種電壓。即，電壓產生電路28包含對信號線SG0～SG4供給電壓之電路(省略圖示)、對信號線CG0～CG7分別供給電壓之上述之VPGM產生電路40、VPASS產生電路45及VPASS2產生電路46。將來自電壓產生電路28之各種電壓供給至MUX開關29。
圖12中，MUX開關29具有由圖11之開關T01～T03、開關T11～T13、……、開關T71～T73構成之複數個開關電路29B。開關電路29B自電壓產生電路28賦予供給至字元線WL0～WL7之電壓，依照定序器定序器27之控制將該等電壓輸出至信號線CG0～CG7。
又，MUX開關29具有與開關電路29B相同構成之開關電路29A、29C。開關電路29A自電壓產生電路28賦予供給至選擇閘極線SGS之電壓，依照定序器定序器27之控制將該電壓輸出至SGS信號線。開關電路29C自電壓產生電路28賦予供給至選擇閘極線SGD0～SGD3之電壓，依照定序器定序器27之控制將該等電壓輸出至信號線SG0～SG3。
該等信號線SG0～SG4、CG0～CG7藉由構成平面解碼器群31之各平面解碼器(TS)30，連接於各平面PB之信號線SG0～SG4、CG0～CG7。各TS30由傳輸控制電路30A及開關電路群30B構成。開關電路群30B具有分別與信號線SG0～SG4、CG0～CG7對應之開關TR_PSG0～TR_PSG4、TR_PCG0～TR_PCG7。各開關TR_PSG0～TR_PSG4、TR_PCG0～TR_PCG7將連接於MUX開關29之信號線SG0～SG4、CG0～CG7分別連接於各平面PB之信號線SG0～SG4、CG0～CG7。
平面解碼器群31之各TS30之傳輸控制電路30A受定序器定序器27控制，產生用以接通連接於平面PB0～PB3之各開關電路群30B中之1個開關電路群30B之各開關TR_PSG0～TR_PSG4、TR_PCG0～TR_PCG7之選擇信號PLNSEL。藉此，連接於MUX開關29之信號線SG0～SG4、CG0～CG7電性連接於平面PB0～PB3中之1個平面PB內之信號線SG0～SG4、CG0～CG7。
再者，各平面PB內之信號線SG0～SG4、CG0～CG7由列解碼器25分支，連接於各區塊BLK之配線。即，信號線SG0～SG4作為全域汲極側選擇閘極線發揮功能，經由列解碼器25，連接於各區塊BLK中作為區域選擇閘極線之選擇閘極線SGD0～SGD3。信號線CG0～CG7作為全域字元線發揮功能，經由列解碼器25，連接於各區塊BLK中作為區域字元線之字元線WL0～WL7。信號線SG4作為全域源極側選擇閘極線發揮功能，經由列解碼器25，連接於各區塊BLK中作為區域選擇閘極線之選擇閘極線SGS。
列解碼器25具有分別與各區塊對應之複數個開關電路群25A、及分別與複數個開關電路群25A對應設置之複數個區塊解碼器25B。各開關電路群25A包含：分別連接信號線SG0～SG3與選擇閘極線SGD0～SGD3之複數個電晶體TR_SG0～TR_SG3；分別連接信號線CG0～CG7與字元線WL0～WL7之複數個電晶體TR_CG0～TR_CG7；連接信號線SG4與選擇閘極線SGS之電晶體TR_SG4。電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7各者為高耐壓電晶體。
各區塊解碼器25B於由列位址指定自身之情形時，對電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7之閘極供給區塊選擇信號BLKSEL。藉此，自由列解碼器指定之區塊解碼器25B供給區塊選擇信號BLKSEL之開關電路群25A中，由於電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7成為接通狀態而導通，故自電源產生電路28供給至信號線SG0～SG4及信號線CG0～CG7之電壓被供給至動作對象之區塊BLK所含之選擇閘極線SGD0～SGD3、SGS及字元線WL0～WL7。
即，藉由電壓產生電路28、MUX開關29、TS30及列解碼器25，對選擇字元線WL供給編程電壓VPGM，對非選擇字元線WL供給電壓VPASS，對相鄰字元線WL供給電壓VPASS及電壓VPASS_SHIFT。
又，例如，對連接於屬於動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGD_sel)供給電壓VSG_sel，對連接於不屬於動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGD_usel)供給0 V等電壓VSG_usel。
(作用) 接著，針對如此構成之實施形態之動作，參照圖13進行說明。圖13係用以說明VPASS_SHIFT期間之放電動作之說明圖。
於編程期間，定序器定序器27以對選擇字元線(WLn)施加編程電壓VPGM，對非選擇字元線施加電壓VPASS之方式進行控制。又，定序器定序器27於施加特定編程電壓VPGM期間之後半段之VPASS_SHIFT期間，執行將相鄰字元線(WLn±1)之電壓VPASS提高至電壓VPASS_SHIFT之VPASS_SHIFT。
圖13中，顯示出進行針對平面PB0之編程，不進行其他平面PB1～PB3之編程。對平面PB0之選擇字元線(WLn)施加編程電壓VPGM，對相鄰字元線(WLn±1)，於施加特定編程電壓VPGM期間之前半段，施加電壓VPASS，於後半段之VPASS_SHIFT期間，施加電壓VPASS_SHIFT。因相鄰字元線(WLn±1)之影響，於施加電壓VPASS_SHIFT期間，易於編程電壓VPGM產生浮動電位(圖13之虛線波形)。
但，本實施形態中，時序發生器27於VPASS_SHIFT期間，輸出用以接通放電電路50之電晶體NM13之控制信號。藉此，於VPASS_SHIFT期間，放電電路50之可變電阻R3連接於基準電位點。於是，如圖13之虛線箭頭所示，電流自選擇字元線(WLn)經由列解碼器25、TS30、MUX開關29，經放電電路50之可變電阻R3流動至基準電位點。其結果，如圖13之波形所示，抑制浮動電位，編程電壓VPGM維持大致平坦之位凖。即，4平面動作之情形時，亦未於編程電壓VPGM產生浮動電位。
再者，本實施形態中，定序器定序器27使可變電阻R3之電阻值根據同時動作平面數變化。藉此，根據同時動作平面數，放電電路50之放電電流量發生變化，可適當抑制浮動電位。如此，不論同時動作平面數多少，於多平面動作之情形與單平面動作之情形時，皆可使編程電壓VPGM均一化，結果可縮短寫入時間。
又，由於實施形態之放電電路50與輸出電壓VPGMH之VPGM產生電路40之輸出電路43並行設置，故無須為抑制浮動電位而直接提高VPGM產生電路40之輸出電路43之放電能力。因此，可將VPGM產生電路40之輸出電路43所含之電阻R1、R2之電阻值設定得充分大，可抑制消耗電力增加。
圖17係用以說明第1實施形態之效果之說明圖。圖17係橫軸取時間，縱軸取電壓，將顯示信號線CG0～CG7之編程電壓VPGM之變化之標繪圖進行圖表化者。圖17中，前(Before)欄表示未採用放電電路50時之編程電壓VPGM波形，後(After)欄表示本實施形態之編程電壓VPGM波形。
圖17中，1P、2P、3P、4P顯示出同時動作平面數分別為1、2、3、4之例。自圖17之前欄與後欄之比較所明確，根據採用放電電路50之第1實施形態，可知於配線上之任何位置上，皆均一地抑制浮動電位，VPASS_SHIFT期間之編程電壓VPGM不論同時動作平面數之差異如何皆均一地變化。
如此，本實施形態中，於施加編程電壓VPGM期間中之VPASS_SHIFT期間，藉由經由設置於供給編程電壓VPGM之配線之放電電路來流動放電電流，即便為多平面動作，亦可抑制於編程電壓VPGM中產生之浮動電位。該情形時，藉由使放電電路之放電電流量根據同時動作平面數而變化，不論同時動作平面數多少，皆謀求編程電壓VPGM之均一化。藉此，結果可縮短寫入時間。
(變化例) 以上說明中，已說明定序器定序器27使放電電路50中之可變電阻R3之電阻值根據同時動作平面數而變化之例。再者，定序器定序器27亦可使放電電路50中之可變電阻R3之電阻值，根據編程電壓VPGM之位凖而變化。
由於編程電壓VPGM之位凖愈高，VPGM產生電路40中之限制電路中流動之電流愈大，故浮動電位之位凖較小。因此，定序器定序器27依以下方式進行控制：編程電壓VPGM之位凖愈高，使可變電阻R3之電阻值愈高而減小放電電流量，且編程電壓VPGM之位凖愈低，使可變電阻R3之電阻值愈小而增大放電電流量。
另，該情形時，亦可與第1實施形態同樣，於輸出節點N與基準電位點之間配置複數個電阻，藉由開關選擇連接於輸出節點N與基準電位點之間之電阻。
(第2實施形態) 圖14及圖15係關於本發明之第2實施形態，圖14係顯示第2實施形態之非揮發性記憶體之構成例之方塊圖。又，圖15係顯示圖14中之複數個平面之具體構成之一例之方塊圖。圖14及圖15中，對與圖2及圖3相同之構成要件標註相同符號，省略說明。
本實施形態藉由於每個平面PB10～PB13(以下，無須區分該等之情形時，稱為平面PB1)，設置構成於VPGM產生電路40之限制電路之放電路徑，而可與單平面構成之情形同樣地抑制浮動單位。即，本實施形態中，如圖14及圖15所示，於各平面PB1內構成電壓產生電路60及MUX開關29，且省略各平面PB1至TS30。
電壓產生電路60係將放電電路50自圖11之電壓產生電路28省略者，其他構成與電壓產生電路28相同。即，於電壓產生電路60內，構成有圖8所例示之VPGM產生電路40，於VPGM產生電路40，構成有限制電路之放電路徑。
另，由於將電壓產生電路60及MUX開關29設置於各平面PB1內，故省略用於選擇平面PB1供給電壓之TS30。
如此構成之實施形態中，於VPGM產生電路40之輸出節點N，連接單平面PB1之選擇字元線WLn。其結果，藉由VPGM產生電路40內之限制電路，進行與單平面構成時相同之放電，抑制浮動電位。各平面PB1中，藉由VPGM產生電路40內之限制電路進行相同之放電，可謀求各平面PB1間之編程電壓VPGM之均一化。
如此，本實施形態中，亦不論同時動作平面數多少，皆可謀求編程電壓VPGM之均一化，結果可縮短寫入時間。
另，本實施形態中，亦可構成為使VPGM產生電路40中之限制電路中流動之電流根據編程電壓VPGM之位凖而變化。即，定序器定序器27依以下方式進行控制：編程電壓VPGM之位凖愈高，使構成限制電路之可變電阻R2之電阻值愈高而減小放電電流量，編程電壓VPGM之位凖愈低，使可變電阻R2之電阻值愈小而增大放電電流量。
藉此，本實施形態中，不論編程電壓VPGM之位凖如何，皆可均一地抑制浮動電位。
(第3實施形態) 圖16係顯示本發明之第3實施形態之方塊圖。圖16中，對與圖2相同之構成要件標註相同符號，省略說明。本實施形態之硬體構成於採用電壓產生電路61取代電壓產生電路28之點與圖2不同。本實施形態藉由使電壓VPASS_SHIFT之位凖根據同時動作平面數變化，而謀求編程電壓VPGM之均一化。
電壓產生電路61將放電電路50自圖11之電壓產生電路28省略，其他構成與電壓產生電路28相同。又，電壓產生電路61具備圖8所例示之電荷泵電路41及時脈控制電路42、圖11所例示之VPASS產生電路45及VPASS2產生電路46。電壓產生電路61藉由基於來自定序器定序器27之控制信號，切換來自時脈控制電路42之時脈信號CLK、/CLK之時脈數、電荷泵電路41之級數等，而可變更來自VPASS2產生電路46之電壓VPASS_SHIFT之位凖。
本實施形態中，定序器定序器27控制電壓產生電路61，根據同時動作平面數，變更電壓VPASS_SHIFT之位凖。例如，定序器定序器27於同時動作平面數愈多，使電壓VPASS_SHIFT之位凖愈小，於同時動作平面數愈少，使電壓VPASS_SHIFT之位凖愈大。藉此，同時動作平面數較多之情形時，抑制編程電壓VPGM之升壓量，抑制浮動電位之產生，同時動作平面數較少之情形時，增大編程電壓VPGM之升壓量，抑制編程電壓VPGM之降低。
又，本實施形態中，定序器定序器27亦可使電壓VPASS_SHIFT之位凖根據編程電壓VPGM之位凖而變化。例如，定序器定序器27於編程電壓VPGM之位凖愈高，使電壓VPASS_SHIFT之位凖愈大，而抑制編程電壓VPGM之降低，於編程電壓VPGM之位凖愈低，使電壓VPASS_SHIFT之位凖愈小，而抑制編程電壓VPGM之浮動電位之產生。
如此，本實施形態中，與第1實施形態同樣，不論同時動作平面數多少，皆可抑制於編程電壓VPGM中產生之浮動電位，使編程電壓VPGM均一化。藉此，結果可縮短寫入時間。
本發明並非限定於上述實施形態者，於實施階段可在不脫離其主旨之範圍內進行各種變化。又，上述實施形態中包含各種階段之發明，藉由適當組合揭示之複數個構成要件，可擷取各種發明。例如，即便自實施形態所示之所有構成要件中刪除若干個構成要件，亦可解決發明所欲解決之問題欄所述之問題，且可獲得發明效果欄所述之效果之情形時，可擷取刪除該構成要件後之構成作為發明。
[相關申請案] 本申請案享有以日本專利申請案2021-45259號(申請日：2021年3月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 25:列解碼器 25A:開關電路群 25B:區塊解碼器 26:暫存器 27:定序器定序器 28:電壓產生電路 29:MUX開關 29A:開關電路 29B:開關電路 29C:開關電路 30:TS 30A:傳輸控制電路 30B:開關電路群 31:平面解碼器群 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 40:VPGM產生電路 41:電荷泵電路 42:時脈控制電路 43:輸出電路 44:比較器 45:VPASS產生電路 46:VPASS2產生電路 50:放電電路 60:電壓產生電路 61:電壓產生電路 601:半導體基板 634:記憶體柱 635:阻擋絕緣膜 636:電荷儲存膜 637:隧道絕緣膜 638:導電體柱 641～657:導電體 661:接點 662:接點 663:接點 ALE:位址鎖存啟動信號 BL:位元線 BLK:區塊 BLKSEL:區塊選擇信號 C1～Cn:電容器 /CE:晶片啟動信號 CG0～CG7:信號線 CLE:指令鎖存啟動信號 CP:接點插塞 D0:配線層 D1:配線層 D2:配線層 DQ:信號 DQ＜0＞～DQ＜7＞:信號 DQ＜7:0＞:信號 DQS:資料選通信號 /DQS:資料選通信號 Er:狀態 GC:導電體 M0:配線層 M1:配線層 M2:配線層 MG:記憶胞組 MT0～MT7:記憶胞電晶體 N:節點 NM1～NMn+1:電晶體 NS:NAND串 PB0～PB3:平面 PB10～PB13:平面 PLNSEL:選擇信號 PM1:電晶體 PM2:電晶體 R1:電阻 R2:電阻 R3:可變電阻 R/B:信號 RE:信號 /RE:信號 S1～S15:狀態 SG0～SG4:信號線 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 ST1:選擇閘極電晶體 ST2:選擇閘極電晶體 SU0～SU3:串單元 T01～T03:開關 T71～T73:開關 TR_PCG0～TR_PCG7:開關 TR_PSG0～TR_PSG4:開關 Vcc:電源電壓 VccQ:電源電壓 VOUT:電壓 VPASS:電壓 VPASS_SHIFT:電壓 VPGM:編程電壓 VPGMH:電壓 Vpp:電源電壓 Vr1～Vr15:電壓 VREF:基準電壓 Vss:接地電壓 VSUP:電壓 /WE:寫入啟動信號 WL:字元線 WL0～WL7:字元線 WLn:選擇字元線 WLn±1:相鄰字元線 /WP:讀取保護信號
圖1係顯示第1實施形態相關之記憶體系統之構成例之方塊圖。 圖2係顯示第1實施形態之非揮發性記憶體之構成例之方塊圖。 圖3係顯示圖2中之複數個平面之具體構成之一例之方塊圖。 圖4A係顯示3維構造之NAND記憶胞陣列23之區塊之等效電路之圖。 圖4B係顯示3維構造之NAND記憶胞陣列23之區塊之構成例之圖。 圖5係顯示寫入動作(編程動作)之各配線之電位變化之圖。 圖6係顯示記憶胞陣列之閾值電壓分佈之圖。 圖7係顯示寫入動作之標準寫入順序之說明圖。 圖8係顯示構成圖2或圖3中之電壓產生電路28之VPGM產生電路40之具體構成之一例的方塊圖。 圖9係顯示圖8中之電荷泵電路41之具體構成之一例之電路圖。 圖10係橫軸取時間，縱軸取電壓，用以說明編程電壓VPGM之浮動電位之標繪圖。 圖11係顯示設置有放電電路50之電壓產生電路28及MUX開關29之具體構成之一例之電路圖。 圖12係顯示TS30及列解碼器25之具體構成之一例之方塊圖。 圖13係用以說明VPASS_SHIFT期間之放電動作之說明圖。 圖14係顯示第2實施形態之非揮發性記憶體之構成例之方塊圖。 圖15係顯示圖14中之複數個平面之具體構成之一例之方塊圖。 圖16係顯示本發明之第3實施形態之方塊圖。 圖17係用以說明第1實施形態之效果之說明圖。
28:電壓產生電路 29:MUX開關 40:VPGM產生電路 45:VPASS產生電路 46:VPASS2產生電路 50:放電電路 CG0～CG7:信號線 N:節點 NM13:電晶體 R3:可變電阻 T01～T03:開關 T71～T73:開關

Claims (6)

  1. 一種半導體記憶裝置，其包含：複數個平面，該等複數個平面包含記憶胞陣列，該記憶胞陣列係由複數個記憶胞、連接於上述複數個記憶胞之閘極之字元線、及經由分別連接於上述複數個記憶胞之一端之選擇閘極電晶體，電性連接於上述複數個記憶胞之一端之位元線構成；電壓產生電路，其可產生供給至上述複數個平面各自包含之上述記憶胞陣列中之1個以上之上述記憶胞陣列之電壓，於編程期間對寫入對象之選擇字元線供給編程電壓，且對與上述選擇字元線相鄰之相鄰字元線，於上述編程期間之前半段賦予第1中間電壓，於後半段賦予高於上述第1中間電壓之第2中間電壓；放電電路，其設置於上述電壓產生電路與上述選擇字元線之間之路徑上，於與對上述相鄰字元線賦予上述第2中間電壓之期間對應之期間，自上述選擇字元線流動放電電流；及控制電路，其根據自上述電壓產生電路同時被供給上述編程電壓之上述平面之數量，設定上述放電電路之放電特性。
  2. 如請求項1之半導體記憶裝置，其中上述控制電路根據上述編程電壓之位凖，設定上述放電電路之放電特性。
  3. 如請求項1之半導體記憶裝置，其中上述電壓產生電路包含將供給至寫入對象之選擇字元線之編程電壓限制為規定值之限制電路。
  4. 如請求項3之半導體記憶裝置，其進而包含根據上述編程電壓之位凖，設定上述限制電路中流動之電流量的控制電路。
  5. 如請求項1之半導體記憶裝置，其中上述控制電路係根據自上述電壓產生電路同時被供給上述編程電壓之上述平面之數量，設定上述第2中間電壓之位凖。
  6. 如請求項5之半導體記憶裝置，其中上述控制電路根據上述編程電壓之位凖，設定上述第2中間電壓之位凖。
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