TWI765529B - 半導體記憶裝置 - Google Patents
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Abstract
實施方式提供一種能夠將選擇閘極線高速地設定為所期望之電壓的半導體記憶裝置。 實施方式之半導體記憶裝置具備:複數個記憶胞;字元線,其連接於上述複數個記憶胞之閘極;位元線,其經由分別連接於上述複數個記憶胞之一端之複數個選擇閘極電晶體電性地連接於上述複數個記憶胞之一端;2條外部選擇閘極線,其等分別連接於區塊兩端之2個上述選擇閘極電晶體之閘極;1條以上之內部選擇閘極線,其連接於上述區塊之兩端以外之1個以上之上述選擇閘極電晶體之閘極;以及電壓生成電路,其於讀出記錄於上述複數個記憶胞中之資料時,能夠個別地控制對上述外部選擇閘極線與內部選擇閘極線之電壓供給。
Description
本發明之實施方式係關於一種半導體記憶裝置。
近年來,NAND(Not And,反及)型快閃記憶體等半導體記憶裝置因微細化、大容量化之要求,而趨於實現三維結構化。又,於NAND型快閃記憶體中,有時使記憶胞電晶體為能夠保持1位元(2值)資料之SLC(Single Level Cell,單層胞),不僅如此,有時亦會使記憶胞電晶體構成為能夠保持2位元(4值)之資料之MLC(Multi Level Cell,多層胞)、能夠保持3位元(8值)之資料之TLC(Triple Level Cell,三層胞)或能夠保持4位元(16值)之資料之QLC(Quad Level Cell,四層胞)。
自此種記憶胞電晶體讀出資料時,必須準備複數種電壓,並切換供給至記憶胞電晶體之電壓。因此,為了提高讀出速度,必須使向所期望之目標電壓之轉變高速化。
本實施方式提供一種能夠將選擇閘極線高速地設定為所期望之電壓之半導體記憶裝置。
實施方式之半導體記憶裝置具備:複數個記憶胞;字元線,其連接於上述複數個記憶胞之閘極;位元線,其經由分別連接於上述複數個記憶胞之一端之複數個選擇閘極電晶體電性地連接於上述複數個記憶胞之一端;2條外部選擇閘極線,其等分別連接於區塊之兩端之2個上述選擇閘極電晶體之閘極;1條以上之內部選擇閘極線,其連接於上述區塊之兩端以外之1個以上之上述選擇閘極電晶體之閘極;以及電壓生成電路,其於讀出記錄於上述複數個記憶胞中之資料時,能夠個別地控制對於上述外部選擇閘極線與內部選擇閘極線之電壓供給。
以下,參照圖式對本發明之實施方式詳細地進行說明。 (第1實施方式)
本實施方式中,藉由能夠供給較於電壓產生電路中成為目標之目標電壓高之過驅動電壓,並且根據選擇閘極線之種類使過驅動電壓之供給電路之電阻值變化,無論選擇閘極線之種類如何均使施加至選擇閘極線之電壓之變化均勻化,能夠短時間地達到目標電壓。 (記憶體系統之構成)
圖1係表示實施方式之記憶體系統之構成例之方塊圖。本實施方式之記憶體系統具備記憶體控制器1及非揮發性記憶體2。記憶體系統能夠與主機連接。主機例如係個人電腦、移動終端等電子設備。
非揮發性記憶體2係非揮發地記憶資料之半導體記憶裝置,例如,具備NAND快閃記憶體。於本實施方式中,非揮發性記憶體2作為具有每個記憶胞電晶體能夠記憶3位元之記憶胞電晶體之NAND記憶體,即3 bit/Cell(TLC:Triple Level Cell)之NAND記憶體進行說明,但並不限定於此。非揮發性記憶體2被三維化。
記憶體控制器1根據來自主機之寫入請求控制資料向非揮發性記憶體2之寫入。又,記憶體控制器1根據來自主機之讀出請求控制資料自非揮發性記憶體2之讀出。記憶體控制器1具備RAM(Random Access Memory,隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct,錯誤檢查與校正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15相互利用內部匯流排16來連接。
主機介面13將自主機接收到之請求、作為用戶資料之寫入資料等輸出至內部匯流排16。又,主機介面13將自非揮發性記憶體2讀出之用戶資料、來自處理器12之應答等向主機發送。
記憶體介面15基於處理器12之指示控制將用戶資料等向非揮發性記憶體2寫入之處理及自非揮發性記憶體2讀出之處理。
處理器12統括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit,中央處理單元)、MPU(Micro Processing Unit,微處理器)等。處理器12於自主機經由主機介面13接收到請求之情形時,進行依據該請求之控制。例如,處理器12根據來自主機之請求,向記憶體介面15指示向非揮發性記憶體2之用戶資料及同位之寫入。又,處理器12根據來自主機之請求,向記憶體介面15指示來自非揮發性記憶體2之用戶資料及同位之讀出。
處理器12決定RAM11中所儲存之用戶資料於非揮發性記憶體2上之記憶區域(以下,稱為記憶體區域)。用戶資料經由內部匯流排16記憶於RAM11中。處理器12對作為寫入單位之以頁為單位之資料,即頁資料實施記憶體區域之決定。於本說明書中,將記憶於非揮發性記憶體2之1頁中之用戶資料定義為單位資料。單位資料例如被編碼作為碼字記憶於非揮發性記憶體2中。
再者,並非必須要編碼。記憶體控制器1亦可不進行編碼而將單位資料記憶於非揮發性記憶體2中,但於圖1中,作為一構成例,示出了進行編碼之構成。於記憶體控制器1不進行編碼之情形時,頁資料與單位資料一致。又,既可基於1個單位資料生成1個碼字,亦可基於將單位資料分割而成之分割資料生成1個碼字。又,亦可使用複數個單位資料生成1個碼字。
處理器12對每個單位資料決定作為寫入目標之非揮發性記憶體2之記憶體區域。於非揮發性記憶體2之記憶體區域分配有物理位址。處理器12使用物理位址來管理作為單位資料之寫入目標之記憶體區域。處理器12指定已決定之記憶體區域之物理位址並向記憶體介面15指示將用戶資料寫入至非揮發性記憶體2。處理器12管理用戶資料之邏輯位址(主機管理之邏輯位址)與物理位址之對應。處理器12於接收到包含來自主機之邏輯位址之讀出請求之情形時,特定出與邏輯位址對應之物理位址,指定物理位址並向記憶體介面15指示讀出用戶資料。
ECC電路14將記憶於RAM11中之用戶資料編碼而生成碼字。又,ECC電路14將自非揮發性記憶體2讀出之碼字解碼。
RAM11暫時記憶自主機接收到之用戶資料直至向非揮發性記憶體2記憶為止,或者暫時記憶自非揮發性記憶體2讀出之資料直至向主機發送為止。RAM11例如係SRAM(Static Random Access Memory,靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory,動態隨機存取記憶體)等通用記憶體。
於圖1中,表示了記憶體控制器1分別具備ECC電路14及記憶體介面15之構成例。然而,ECC電路14亦可內置於記憶體介面15中。又,ECC電路14亦可內置於非揮發性記憶體2中。
於自主機接收到寫入請求之情形時,記憶體控制器1以如下方式動作。處理器12將寫入資料暫時記憶於RAM11中。處理器12將記憶於RAM11中之資料讀出,輸入至ECC電路14。ECC電路14將已輸入之資料編碼,將碼字賦予記憶體介面15。記憶體介面15將已輸入之碼字寫入至非揮發性記憶體2。
於自主機接收到讀出請求之情形時,記憶體控制器1以如下方式動作。記憶體介面15將自非揮發性記憶體2讀出之碼字賦予ECC電路14。ECC電路14將已輸入之碼字解碼,將已解碼之資料記憶於RAM11中。處理器12將記憶於RAM11中之資料經由主機介面13發送到主機。 (非揮發性記憶體之構成)
圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、記憶胞陣列23、感測放大器24、列解碼器25、暫存器26、定序儀27、電壓生成電路28、輸入輸出用焊墊群32、邏輯控制用焊墊群34、及電源輸入用端子群35。
記憶胞陣列23具備複數個區塊。複數個區塊BLK分別具備複數個記憶胞電晶體(記憶胞)。於記憶胞陣列23,為了控制施加至記憶胞電晶體之電壓,配設有複數條位元線、複數條字元線、及源極線等。關於區塊BLK之具體構成將於下文敍述。
輸入輸出用焊墊群32為了於與記憶體控制器1之間進行包含資料之各信號之收發,具備與信號DQ<7:0>、及資料選通信號DQS、/DQS對應之複數個端子(焊墊)。
邏輯控制用焊墊群34為了於與記憶體控制器1之間進行各信號之收發,具備與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫入保護信號/WP對應之複數個端子(焊墊)。
信號/CE能夠實現非揮發性記憶體2之選擇。信號CLE能夠實現將以信號DQ之形式發送之指令鎖存於指令暫存器中。信號ALE能夠實現將以信號DQ之形式發送之位址鎖存於位址暫存器中。信號WE能夠實現寫入。信號RE能夠實現讀出。信號WP禁止寫入及抹除。信號R/B表示非揮發性記憶體2為就緒狀態(能夠受理來自外部之命令之狀態)還是忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1藉由接收信號R/B,能夠瞭解非揮發性記憶體2之狀態。
電源輸入用端子群35為了自外部對非揮發性記憶體2供給各種動作電源,具備輸入電源電壓Vcc、VccQ、Vpp、及接地電壓Vss之複數個端子。電源電壓Vcc係一般作為動作電源而自外部賦予之電路電源電壓,例如輸入3.3 V左右之電壓。電源電壓VccQ例如輸入1.2 V之電壓。電源電壓VccQ係於記憶體控制器1與非揮發性記憶體2之間收發信號時使用。電源電壓Vpp係較電源電壓Vcc高之電源電壓,例如輸入12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排,連接於記憶體控制器1。輸入輸出電路22於與記憶體控制器1之間經由NAND匯流排收發信號DQ(例如DQ0~DQ7)。
邏輯控制電路21自記憶體控制器1經由NAND匯流排,接收外部控制信號(例如,晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫入保護信號/WP)。附記於信號名之"/"表示低位準有效。又,邏輯控制電路21經由NAND匯流排,對記憶體控制器1發送就緒/忙碌信號/RB。
暫存器26具備指令暫存器、位址暫存器、及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2之動作所需要之資料。暫存器26例如由SRAM構成。
定序儀27自暫存器26接收指令,根據基於該指令之順序來控制非揮發性記憶體2。
電壓生成電路28自非揮發性記憶體2之外部接收電源電壓,使用該電源電壓,生成寫入動作、讀出動作、及抹除動作所需要之複數個電壓。電壓生成電路28將已生成之電壓供給至記憶胞陣列23、感測放大器24、及列解碼器25等。
列解碼器25自暫存器26接收列位址,將該列位址解碼。列解碼器25基於已解碼之列位址,進行字元線之選擇動作。而且,列解碼器25地已選擇之區塊傳送寫入動作、讀出動作、及抹除動作所需要之複數個電壓。
感測放大器24自暫存器26接收行位址,將該行位址解碼。感測放大器24具有連接於各位元線之感測放大器單元群24A,感測放大器單元群24A基於已解碼之行位址,選擇任一條位元線。又,感測放大器單元群24A於讀出資料時,偵測及放大自記憶胞電晶體讀出至位元線之資料。又,感測放大器單元群24A於寫入資料時,將寫入資料傳送至位元線。
感測放大器24具有資料暫存器24B,資料暫存器24B於讀出資料時,暫時保持由感測放大器單元群24A檢測之資料,並將其串列地向輸入輸出電路22傳送。又,資料暫存器24B於寫入資料時,暫時保持自輸入輸出電路22串列地傳送之資料,並將其向感測放大器單元群24A傳送。資料暫存器24B由SRAM等構成。 (記憶胞陣列之區塊構成)
圖3係表示三維結構之NAND記憶胞陣列23之區塊之構成例之圖。圖3表示了構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖3相同之構成。再者,本實施方式亦能夠應用於二維結構之記憶胞陣列。
如圖所示,區塊BLK例如包含5個串單元(SU0~SU4)。又,各串單元SU包含複數個NAND串NS。NAND串NS之各者於此處包含8個記憶胞電晶體MT(MT0~MT7)、及選擇閘極電晶體ST1、ST2。再者,NAND串NS中所包含之記憶胞電晶體MT之個數於此處為8個,但並不限定為8個,例如,亦可為32個、48個、64個、96個等。選擇閘極電晶體ST1、ST2於電性電路上表示為1個電晶體,但結構上亦可與記憶胞電晶體相同。又,例如,為了提高截止特性,亦可分別使用複數個選擇閘極電晶體,作為選擇閘極電晶體ST1、ST2。進而,亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間,設置虛設胞電晶體。
記憶胞電晶體MT於選擇閘極電晶體ST1、ST2間,以串聯連接之方式配置。一端側之記憶胞電晶體MT7連接於選擇閘極電晶體ST1,另一端側之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0~SU4各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0~SGD4(以下,於無須將該等加以區別之情形時稱為選擇閘極線SGD)。另一方面,選擇閘極電晶體ST2之閘極於處於同一區塊BLK內之複數個串單元SU間共通連接於同一選擇閘極線SGS。又,處於同一區塊BLK內之記憶胞電晶體MT0~MT7之閘極分別共通連接於字元線WL0~WL7。即,字元線WL0~WL7及選擇閘極線SGS於同一區塊BLK內之複數個串單元SU0~SU4間共通連接,相對於此,選擇閘極線SGD即使處於同一區塊BLK內,亦按每個串單元SU0~SU4而獨立。
於構成NAND串NS之記憶胞電晶體MT0~MT7之閘極分別連接有字元線WL0~WL7。於區塊BLK內處於同一列之記憶胞電晶體MTi之閘極連接於同一字元線WLi。再者,於以下之說明中,有時將NAND串NS簡稱為「串」。
各NAND串NS連接於對應之位元線。因此,各記憶胞電晶體MT經由NAND串NS中所包含之選擇閘極電晶體ST或其他記憶胞電晶體MT,而連接於位元線。如上所述,處於同一區塊BLK內之記憶胞電晶體MT之資料被一起抹除。另一方面,資料之讀出及寫入以記憶胞群組MG為單位(或以頁為單位)進行。於本說明書中,將連接於1條字元線WLi且屬於1個串單元SU之複數個記憶胞電晶體MT定義為記憶胞群組MG。於本實施方式中,非揮發性記憶體2係能夠保持3位元(8值)之資料之TLC之NAND記憶體。因此,1個記憶胞群組MG能夠保持3頁量之資料。各記憶胞電晶體MT所能保持之3位元,分別與該3頁對應。 (寫入動作)
於將多值資料寫入至記憶胞電晶體MT之情形時,將記憶胞電晶體MT之閾值電壓設為與資料值對應之值。若對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓Vbl,則電子注入至記憶胞電晶體MT之電荷儲存膜從而閾值電壓上升。藉由使編程電壓VPGM增大,可增加電子之注入量,從而增高記憶胞電晶體MT之閾值電壓。然而,因記憶胞電晶體MT之差異,即使施加同一編程電壓VPGM,電子之注入量仍因每個記憶胞電晶體MT而異。經注入之電子被保持至進行抹除動作為止。因此,以不超過應對各記憶胞電晶體MT設定之閾值電壓所能容許之閾值電壓範圍(以下,稱為目標區域)之方式,一面使編程電壓VPGM逐漸上升,一面進行複數次編程動作與驗證動作(循環(loop))。
驗證動作係作為寫入動作之一環而進行之讀出動作。圖4係表示寫入動作(編程動作)中之各配線之電位變化之圖。再者,關於圖4所示之各電壓,亦係由被定序儀27控制之電壓生成電路28產生。
編程動作係根據施加至字元線及位元線之編程電壓及位元線電壓而進行。未對字元線(圖4之選擇WL、非選擇WL)施加電壓之區塊BLK為並非寫入對象之非選擇BLK(圖4下段)。又,由於位元線電壓係藉由使連接於位元線BL之選擇閘極電晶體ST1導通而施加至記憶胞電晶體MT,故而作為寫入對象之區塊BLK(選擇BLK)中未施加選擇閘極線SGD之串單元SU為並非寫入對象之非選擇SU(圖4中段)。再者,關於選擇BLK之非選擇SU(圖4中段),亦可於施加編程電壓VPGM之前,使選擇閘極線SGD例如為5 V而使選擇閘極電晶體ST1導通。
關於作為寫入對象之區塊BLK(選擇BLK)之寫入對象之串單元SU(選擇SU)(圖4上段),於施加編程電壓VPGM之前,如圖4上段之左側所示,使選擇閘極線SGD例如為5 V,使選擇閘極電晶體ST1導通。又,於編程動作時,選擇閘極線SGS例如為0 V。因此,選擇閘極電晶體ST2成為斷開狀態。另一方面,如圖4上段之右側所示,於施加編程電壓VPGM時,使選擇閘極線SGD例如為2.5 V。藉此,選擇閘極電晶體ST1之導通、非導通之狀態由連接於選擇閘極電晶體ST1之位元線BL之位元線電壓來決定。
如上所述,感測放大器24對各位元線BL傳送資料。對賦予有"0"資料之位元線BL施加例如0 V之接地電壓Vss作為位元線電壓Vbl_L。對賦予有"1"資料之位元線施加寫入禁止電壓Vinhibit(例如2.5 V)作為BL位元線電壓Vbl_H。因此,於施加編程電壓VPGM時,連接於賦予有"0"資料之位元線BL之選擇閘極電晶體ST1導通,連接於賦予有"1"資料之位元線BL之選擇閘極電晶體ST1截止。連接於截止之選擇閘極電晶體ST1之記憶胞電晶體MT成為寫入禁止。
連接於成為導通狀態之選擇閘極電晶體ST1之記憶胞電晶體MT根據施加至字元線WL之電壓,進行電子向電荷儲存膜之注入。連接於賦予有電壓VPASS作為字元線電壓之字元線WL之記憶胞電晶體MT無論閾值電壓如何均成為導通狀態,但不進行電子向電荷儲存膜之注入。另一方面,連接於賦予有編程電壓VPGM作為字元線電壓之字元線WL之記憶胞電晶體MT根據編程電壓VPGM進行電子向電荷儲存膜之注入。
即,列解碼器25於選擇區塊BLK中選擇任一條字元線WL,對選擇字元線施加編程電壓VPGM,對其他字元線(非選擇字元線)WL施加電壓VPASS。編程電壓VPGM係用以藉由穿隧現象將電子注入至電荷儲存膜之高電壓,VPGM>VPASS。藉由一面利用列解碼器25控制字元線WL之電壓,一面利用感測放大器24對各位元線BL供給資料,來進行向記憶胞陣列23之各記憶胞電晶體MT之寫入動作(編程動作)。 (讀出動作)
來自多值化之記憶胞電晶體之資料之讀出藉由以下方式進行,即,利用列解碼器25對選擇字元線WL施加讀出電壓,並且利用感測放大器24,將讀出至位元線BL之資料感測,判定已讀出之資料是"0"還是"1"。再者,為了使連接於非選擇字元線WL之記憶胞電晶體導通,列解碼器25對非選擇字元線WL賦予用以使各記憶胞電晶體導通所需要之充分高之電壓VREAD。再者,關於鄰接字元線,為了使連接於鄰接字元線之記憶胞電晶體之導通容易,亦可賦予較電壓VREAD稍微高之電壓VREADK。
又,列解碼器25對構成串單元SU中之讀出對象之串單元(選擇串單元)之選擇閘極線SGD(以下,稱為SGD_sel)施加用以使選擇閘極電晶體ST1導通之電壓VSG_sel,對構成並非讀出對象之串單元(非選擇串單元)之選擇閘極線SGD(以下,稱為SGD_usel)施加用以使選擇閘極電晶體ST1斷開之電壓VSG_usel。
列解碼器25對選擇字元線施加讀出電壓,對非選擇字元線施加電壓VREAD或VEREDK。於讀出動作時,感測放大器24將位元線BL固定為固定之電壓(例如,0.5 V),並且將感測放大器單元群24A內部之未圖示之感測節點SEN充電為較位元線BL之電壓高之規定之預充電電壓Vpre。於該狀態下,邏輯控制電路21將感測節點SEN連接於位元線BL。於是,自感測節點SEN對位元線BL流通電流,感測節點SEN之電壓逐漸降低。
感測節點SEN之電壓根據連接於對應之位元線BL之記憶胞電晶體之閾值電壓之狀態而變化。即,於記憶胞電晶體之閾值電壓低於讀出電壓時,記憶胞電晶體為導通狀態,對記憶胞電晶體流通較大之胞電流,感測節點SEN之電壓降低之速度變快。又,於記憶胞電晶體之閾值電壓高於讀出電壓時,記憶胞電晶體為斷開狀態,流通至記憶胞電晶體之胞電流較小,或者不對記憶胞電晶體流通胞電流,感測節點SEN之電壓降低之速度變慢。
利用此種感測節點SEN之電壓降低之速度差,來判定記憶胞電晶體之寫入之狀態,將結果記憶於資料鎖存電路中。例如,於自將感測節點SEN之電荷開始放電之放電開始時經過規定之第1期間之第1時間點,判定感測節點SEN之電壓為低位準(以下,"L")還是為高位準(以下,"H")。例如,於記憶胞電晶體之閾值電壓低於讀出電壓之情形時,記憶胞電晶體完全為導通狀態,對記憶胞電晶體流通較大之胞電流。因此,感測節點SEN之電壓急速地降低,電壓降下量相對較大,於第1時間點,感測節點SEN成為"L"。
又,於記憶胞電晶體之閾值電壓高於讀出電壓之情形時,記憶胞電晶體為斷開狀態,流通至記憶胞電晶體之胞電流非常小,或不對記憶胞電晶體流通胞電流。因此,感測節點SEN之電壓非常緩慢地降低,電壓降下量相對較小,於第1時間點,感測節點SEN維持在"H"。
如此,藉由一面利用列解碼器25對選擇字元線施加讀出電壓,一面由感測放大器電路32監視感測節點SEN之狀態,來判定記憶胞電晶體之閾值電壓是高於讀出電壓還是低於讀出電壓。因此,藉由將各位準相互間之電壓設為讀出電壓施加至選擇字元線WL,能夠判定各記憶胞電晶體之位準,讀出分配至各位準之資料。
例如,藉由對TLC之8個目標區域分別分配資料,而於TLC中能夠每1個記憶胞電晶體記憶3位元之資料。對各記憶胞電晶體以表示8個目標區域之Er、A、B、…、G位準之任一個位準進行寫入,於讀出時,藉由施加電壓VrA~VrG,能夠判定各記憶胞電晶體之資料值。 (選擇閘極線SGD)
圖5係用以說明1個區塊BLK中之各選擇閘極線SGD之說明圖。圖5於紙面左側表示了區塊BLK之一部分之平面形狀,且將於A-A線切斷之剖面形狀表示於紙面右側。圖5之圓圈表示構成NAND串之記憶體孔334。絕緣層351將圖5所示之1個區塊BLK與其他區塊BLK分離。圖5之例子表示了於1個區塊BLK內構成有分別包含利用絕緣層352分離之5條選擇閘極線SGD0~SGD4之5個串單元SU0~SU4之例子。於圖5之右側之例子中,絕緣層352延設至3層之選擇閘極線SGD為止且將各選擇閘極線SGD0~SGD4相互分離。
於1個串單元配置有複數個構成NAND串之記憶體孔334。1個串單元中之NAND串數(記憶體孔數)極多(圖5中僅表示了16個),為了縮小尺寸,而將記憶體孔334鋸齒配置。1個串單元內之各記憶體孔334分別利用接觸插塞339連接於位元線BL0、BL1、…(以下,於無須將該等位元線加以區別之情形時稱為位元線BL)。再者,於圖5之左側中考慮容易觀察圖式,而僅表示了一部分之位元線BL及一部分之接觸插塞339。
如圖5所示,各位元線BL0、BL1、…分別經由接觸插塞339針對每個串連接於1個記憶體孔334。再者,為了將各位元線BL連接於各串之1個記憶體孔334,而接觸插塞339之位置於與位元線BL之延伸方向正交之方向上錯開。
於基板330上,形成有複數個NAND串NS。即,於基板330上,介隔絕緣膜積層有選擇閘極線SGS、複數條字元線WL、及複數條選擇閘極線SGD。而且,形成有貫通該等選擇閘極線SGS、字元線WL及選擇閘極線SGD達到基板330之記憶體孔334。於記憶體孔334之側面,依次形成有未圖示之阻擋絕緣膜、電荷儲存膜(電荷保持區域)、及閘極絕緣膜,進而於記憶體孔334內填埋有未圖示之導電體柱。導電體柱例如包括多晶矽,且作為NAND串NS中所包含之記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2之動作時形成通道之區域發揮功能。即,選擇閘極線SGD、導電體柱、及其等之間之絕緣膜分別作為選擇閘極電晶體ST1發揮功能,字元線WL、導電體柱、及其等之間之絕緣膜分別作為記憶胞電晶體MT發揮功能,選擇閘極線SGS、各導電體柱、及其等之間之絕緣膜作為選擇閘極電晶體ST2發揮功能。
再者,於圖5中,表示了記憶體孔334為同一直徑之圓柱形狀,但實際上具有朝向基板330成為細徑之錐形形狀。又,根據製造工序,記憶體孔334及導電體柱亦有時具有於錐形形狀之中途擴徑後於朝向基板330成為細徑之複數段之錐形形狀。
然而,於劃分各選擇閘極線SGD之絕緣層352之形成區域,無須形成記憶體孔334。然而,由於製造上之理由,記憶體孔334以配置位置均勻化之狀態形成。根據該理由,於絕緣層352之形成區域中亦形成記憶體孔334。因此,如圖5所示,各選擇閘極線SGD於與鄰接之選擇閘極線SGD之交界部分中,具有切開記憶體孔334之形成區域之量之切口部340。相對於此,各區塊BLK之兩端之選擇閘極線SGD於區塊BLK之端部不產生記憶體孔334之形成區域之切口部340。
各區塊BLK之兩端之2條選擇閘極線SGD0、SGD4(以下,亦稱為外部選擇閘極線SGD(outer))僅一端側具有切口部340,各區塊BLK之其餘3條選擇閘極線SGD1~SGD3(以下,亦稱為內部選擇閘極線SGD(inner))於兩端具有切口部340。因此,內部選擇閘極線SGD(inner)與外部選擇閘極線SGD(outer)相比為窄幅,相應地電阻值較外部選擇閘極線SGD(outer)大。
再者,於以下之說明中,將選擇串單元之外部選擇閘極線SGD(outer)稱為SGD_sel(outer),將非選擇串單元之外部選擇閘極線SGD(outer)稱為SGD_usel(outer)。又,將選擇串單元之內部選擇閘極線SGD(inner)稱為SGD_sel(inner),將非選擇串單元之內部選擇閘極線SGD(inner)稱為SGD_usel(inner)。 (USTRDIS(非選擇串放電))
圖6係橫軸取時間且縱軸取電壓用以說明USTRDIS之圖。圖6表示了選擇外部選擇閘極線SGD(outer),且未選擇內部選擇閘極線SGD(inner)時之例子。圖6之單點鏈線表示SGD_sel(outer)之電壓變化,虛線表示SGD_usel(inner)之電壓變化。
如上所述,於讀出時,對構成選擇串單元之SGD_sel施加用以使選擇閘極電晶體ST1導通之電壓VSG_sel,對構成非選擇串單元之SGD_usel施加用以使選擇閘極電晶體ST1斷開之電壓VSG_usel(例如,0 V)。於該讀出動作之前,SGD_sel及SGD_usel均由USTRDIS(非選擇串放電)執行。
USTRDIS為了防止干擾(由未意料之閾值電壓之上升所致之誤寫入),於動作前進行通道全導通。即,讀出動作具有USTRDIS期間與實際之讀出期間(以下,稱為實際讀出期間),於USTRDIS期間,SGD_sel及SGD_usel被設定為使選擇閘極電晶體ST1導通之電壓VSG_sel。
如圖6所示,於實際讀出期間之前,首先設定USTRDIS期間。對SGD_sel(outer)及SGD_usel(inner)施加電壓VSG_sel。SGD_sel(outer)於讀出期間中,維持為電壓VSG_sel。SGD_usel(inner)降低至用以使選擇閘極電晶體ST1斷開之電壓VSG_usel(例如0 V)。
再者,於圖6中,表示了非選擇字元線WL_usel被設定為電壓Vread,選擇字元線WL_sel於實際讀出期間中變化為用於讀出A位準及F位準之電壓之例子。
圖7及圖8係用於利用與圖6相同之表述,來說明USTRDIS期間中之問題之圖。於圖7及圖8中,由單點鏈線表示SGD_sel(outer)之電壓變化,由實線表示SGD_usel(outer)之電壓變化,由虛線表示SGD_usel(inner)之電壓變化。
於USTRDIS中,SGD_sel及SGD_usel自0 V轉變成目標電壓VSG_sel需要相對較長之時間。因此,為了縮短該時間,電壓生成電路28於轉變時序產生超過目標電壓即電壓VSG_sel之位準之過驅動電壓。
過驅動電壓係於正方向較目標電壓VSG_sel為大之電壓。施加該過驅動電壓之結果,SGD_sel及SGD_usel於相對較短之時間內達到目標電壓VSG_sel。
然而,如上所述,內部選擇閘極線SGD(inner)與外部選擇閘極線SGD(outer)相比電阻值較高。因此,即使對內部選擇閘極線SGD(inner)施加過驅動電壓,內部選擇閘極線SGD(inner)達到目標電壓VSG為止之時間,仍較外部選擇閘極線SGD(outer)達到目標電壓VSG為止之時間為長(圖7之傾斜變小)。其結果,如圖7所示,若想要使內部選擇閘極線SGD(inner)達到目標電壓,則作為外部選擇閘極線SGD(outer)之SGD_sel(outer)及SGD_usel(outer)會超過目標電壓VSG_sel而導致過衝。
圖8表示了為了抑制此種過衝而縮短過驅動時間、或者減小突跳量(減小過驅動電壓)之情形之例子。於該情形時,SGD_sel(outer)及SGD_usel(outer)雖不會產生過衝,但SGD_usel(inner)於USTRDIS期間則不會達到目標電壓VSG_sel。其結果,認為未充分地進行電子之釋出。圖7及圖8之任一者之情形,均有結果產生干擾之可能性。 (過驅動控制)
因此,於本實施方式中,乃根據用以獲得目標電壓VGS_sel之過驅動電壓之供給目標為外部選擇閘極線SGD(outer)或是內部選擇閘極線SGD(inner),而變更供給過驅動電壓之供給電路的電阻值。
圖9係表示電壓生成電路28之局部構成之方塊圖。又,圖10係表示列解碼器25之構成之一例之方塊圖。再者,於圖10中僅示出電壓生成電路28之局部構成。
於圖10中,電壓生成電路28產生包含對於記憶胞電晶體MT之編程動作及讀出動作等所需之電壓之各種電壓。電壓生成電路28包含:供給電路41,其對信號線SG0~SG4供給電壓;SG驅動器28A,其對信號線SG5供給電壓;以及複數個CG驅動器28B,其等對信號線CG0~CG7分別供給電壓。該等信號線SG0~SG5、CG0~CG7由列解碼器25予以分支,而連接於各區塊BLK之配線。即,信號線SG0~SG4作為全域汲極側選擇閘極線發揮功能,且經由列解碼器25,連接於各區塊BLK中作為局部選擇閘極線之選擇閘極線SGD0~SGD4。信號線CG0~CG7作為全域字元線發揮功能,且經由列解碼器25,連接於各區塊BLK中作為局部字元線之字元線WL0~WL7。信號線SG5作為全域源極側選擇閘極線發揮功能,且經由列解碼器25,連接於各區塊BLK中作為局部選擇閘極線之選擇閘極線SGS。
電壓生成電路28被定序儀27控制,生成各種電壓。SG驅動器(選擇閘極線驅動器)28A及CG驅動器(字元線驅動器)28B將各種生成之電壓分別供給至對應之信號線SG5及信號線CG0~CG7。
列解碼器25具有與各區塊分別對應之複數個開關電路群25A、及與複數個開關電路群25A分別對應地設置之複數個區塊解碼器25B。各開關電路群25A包含將信號線SG0~SG4與選擇閘極線SGD0~SGD4分別連接之複數個電晶體TR_SG0~TR_SG4、將信號線CG0~CG7與字元線WL0~WL7分別連接之複數個電晶體TR_CG0~TR_CG7、及將信號線SG5與選擇閘極線SGS連接之電晶體TR_SG5。電晶體TR_SG0~TR_SG5及電晶體TR_CG0~TR_CG7分別為高耐壓電晶體。
各區塊解碼器25B於由列位址指定自身之情形時,對電晶體TR_SG0~TR_SG5及電晶體TR_CG0~TR_CG7之閘極供給區塊選擇信號BLKSEL。藉此,於自由列位址指定之區塊解碼器25B供給區塊選擇信號BLKSEL之開關電路群25A中,由於電晶體TR_SG0~TR_SG5及電晶體TR_CG0~TR_CG7成為導通狀態而導通,故而自電源生成電路28供給至信號線SG0~SG5及信號線CG0~CG7之電壓被供給至成為動作對象之區塊BLK中所包含之選擇閘極線SGD0~SGD4、SGS及字元線WL0~WL7。
即,利用電壓生成電路28及列解碼器25,對選擇字元線WL供給讀出電壓VCGRV,對非選擇字元線WL供給電壓VREAD或VREADK。又,例如,對連接於屬於成為動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGD_sel)供給電壓VSG_sel,對連接於不屬於成為動作對象之串單元SU之選擇閘極電晶體ST1之選擇閘極線SGD(SGD_usel)供給0 V等電壓VSG_usel。
於圖9中,電壓生成電路28具有電壓產生電路40及供給電路41。再者,於圖9中,僅表示了用以對選擇閘極線SGD供給電壓之電路。電壓產生電路40由電荷泵電路等構成,且產生各種電壓。供給電路41具有SGD_sel(inner)驅動器42、SGD_usel(inner)驅動器43、SGD_sel(outer)驅動器44、SGD_usel(outer)驅動器45、MUX(Multiplexer,多工器)(inner)46及MUX(outer)47。
圖11係表示圖9中之驅動器42~44之具體構成之一例之電路圖。
驅動器42~44均具有輸入複數種輸入電壓之複數個輸入端,且能夠經由該等輸入端自電壓產生電路40輸入複數種電壓。驅動器42~44之各輸入端經由複數種電壓之各自之供給路徑上所配置之開關T1、T2、…連接於1個輸出端。藉由選擇開關T1、T2、…之任一個後成為導通,而賦予連接於已選擇之開關之供給路之電壓出現於輸出端。
驅動器42、43係與SGD_inner對應之驅動器。驅動器42將賦予已選擇之選擇閘極線SGD_sel之電壓VSG_sel自輸出端輸出,驅動器43將賦予非選擇之選擇閘極線SGD_usel之電壓VSG_usel自輸出端輸出。
驅動器44、45係與外部選擇閘極線SGD(outer)對應之驅動器。驅動器44將賦予已選擇之選擇閘極線SGD_sel之電壓VSG_sel自輸出端輸出,驅動器45將賦予非選擇之選擇閘極線SGD_usel之電壓VSG_usel自輸出端輸出。
於本實施方式中,於驅動器42~44中與外部選擇閘極線SGD(outer)對應之驅動器44、45,於電壓之供給路徑上設置有電阻R1。利用該電阻R1,來抑制施加至外部選擇閘極線SGD(outer)之電壓之斜率(電壓上升率)。再者,作為電阻R1,採用金屬配線,亦可藉由將金屬配線較細地拉升,來使實效性之電阻值增大。
自電壓產生電路40對驅動器42、44於USTRDIS期間中賦予用以獲得目標電壓VSG_sel之過驅動電壓,於實際讀出期間中賦予選擇閘極線SGD之選擇時之電壓VSG_sel。又,對驅動器43、45於USTRDIS期間中賦予目標電壓VSG_sel,於實際讀出期間中賦予未選擇選擇閘極線SGD時之電壓VSG_usel。再者,於USTRDIS期間中自電壓產生電路40輸出之過驅動電壓係高於電壓VSG_sel之電壓。
圖12及圖13係分別表示圖9中之MUX(inner)46及MUX(outer)47之具體構成之一例之電路圖。
於圖12中,MUX(inner)46於電壓之供給路徑上具有6個開關T11~T16。對開關T11、T13、T15之輸入端施加來自SGD_sel(inner)驅動器42之電壓VSG_sel,對開關T12、T14、T16之輸入端施加來自SGD_usel(inner)驅動器43之電壓VSG_usel。開關T15、T16之輸出端共通連接於選擇閘極線SGD1(inner)。又,開關T13、T14之輸出端共通連接於選擇閘極線SGD2(inner),開關T11、T12之輸出端共通連接於選擇閘極線SGD3(inner)。
藉由選擇開關T15、T16之一者後成為導通,而將供給至已選擇之開關之電壓供給至SDG1(inner)。同樣地,藉由選擇開關T13,T14之一者後成為導通,而將供給至已選擇之開關之電壓供給至SDG2(inner),藉由選擇開關T11、T12之一者後成為導通,而將供給至已選擇之開關之電壓供給至SDG1(inner)。
於圖13中,MUX(outer)47於電壓之供給路徑上具有4個開關T17~T20。對開關T17、T19之輸入端施加來自SGD_sel(outer)驅動器44之電壓VSG_sel,對開關T18、T19之輸入端施加來自SGD_usel(outer)驅動器45之電壓VSG_usel。開關T19、T20之輸出端共通連接於選擇閘極線SGD0(outer)。又,開關T17、T18之輸出端共通連接於選擇閘極線SGD4(outer)。
藉由選擇開關T19、T20之一者後成為導通,而將供給至已選擇之開關之電壓供給至SDG0(outer)。同樣地,藉由選擇開關T17、T18之一者後成為導通,而將供給至已選擇之開關之電壓供給至SDG4(outer)。
接下來,參照圖14對如此構成之實施方式之動作進行說明。圖14係利用與圖6相同之表述,用以說明USTRDIS期間中之實施方式之效果之圖。於圖14中,由單點鏈線表示SGD_sel(outer)之電壓變化,由實線表示SGD_usel(outer)之電壓變化,由虛線表示SGD_usel(inner)之電壓變化。
現在,自採用規定之編碼進行寫入之記憶胞電晶體進行資料之讀出。於定序儀27之未圖示之記憶體中,記憶有資料之讀出所需要之各種電壓之資訊。定序儀27基於該等資訊,使電壓生成電路28產生讀出時所需要之電壓。
即,電壓生成電路28被定序儀27控制,於USTRDIS期間中產生過驅動電壓,賦予驅動器42~45。驅動器42~45使開關T1導通,選擇過驅動電壓並輸出。利用驅動器42、43分別供給過驅動電壓之選擇閘極線SGD1~SGD3與利用驅動器44、45分別供給過驅動電壓之選擇閘極線SGD0、SGD4相比電阻值較大。然而,由於在驅動器44、45於電壓之供給路徑上設置有電阻R1,故而選擇閘極線SGD0、SGD4之電壓上升率得到抑制。於是,能夠使內部選擇閘極線SGD(inner)之電壓變化與外部選擇閘極線SGD(outer)之電壓變化大致相同,能夠使選擇閘極線SGD0~SGD4之電壓上升率相互固定。
如圖14所示,USTRDIS期間中之SGD(inner)、與SGD(outer)之電壓以大致相同之電壓上升率變化。其結果,SGD(outer)不會產生過衝,SGD(outer)與SGD(inner)利用相同之電壓變化以短時間達到目標電壓VSG_sel。
如此,於本實施方式中,藉由根據選擇閘極線之種類使過驅動電壓之供給電路之電阻值變化,無論選擇閘極線之種類如何均能夠使施加至選擇閘極線之電壓均勻化,於短時間達到目標電壓。 (第2實施方式)
圖15係表示本發明之第2實施方式中所採用之SGD_usel(outer)驅動器之電路圖。圖15係代替圖11之SGD_usel(outer)驅動器45而採用的,本實施方式中之其他硬件構成與第1實施方式相同。
於選擇區塊BLK中之外部選擇閘極線SGD(outer)之情形時,該區塊BLK中之其他外部選擇閘極線SGD(outer)未被選擇。另一方面,於選擇區塊BLK中之內部選擇閘極線SGD(inner)之情形時,該區塊BLK中之2條外部選擇閘極線SGD(outer)均未被選擇。因此,來自電壓產生電路40之非選擇用電壓VSG_usel根據選擇狀態,存在供給至1條外部選擇閘極線SGD(outer)之情況與供給至2條外部選擇閘極線SGD(outer)之情況。
即,圖11之SGD_usel(outer)驅動器45之輸出存在經由MUX(outer)47之開關T18、T20中之僅一個開關供給至一外部選擇閘極線SGD(outer)之情況、與經由MUX(outer)47之開關T18、T20這兩者供給至兩外部選擇閘極線SGD(outer)之情況。即,驅動器45之負載根據選擇狀態SGD_usel(outer)而發生變化,無法使外部選擇閘極線SGD(outer)之電壓上升率均勻。因此,於本實施方式中,代替SGD_usel(outer)驅動器45而採用SGD_usel(outer)驅動器50。
SGD_usel(outer)驅動器50係對圖11之SGD_usel(outer)驅動器45附加了NOR電路51及開關TO,並且代替電阻R1而採用了電阻R2、R3。對NOR電路51輸入表示是否對選擇閘極線SGD0施加電壓VSG_usel之信號String Add[0]、及表示是否對選擇閘極線SGD5施加電壓VSG_usel之信號String Add[4]。NOR電路51進行2個輸入之NOR運算,並將運算結果輸出至開關TO。
於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,設置有電阻R3、R2之串聯電路。開關TO連接於電阻R3之兩端,於NOR電路51之運算結果為邏輯"1"之情形時,開關TO導通而使電阻R3短路。於NOR電路51之運算結果為邏輯"0"之情形時,開關電路TO斷開。
接下來,參照圖16及圖17對如此構成之實施方式之動作進行說明。圖16及圖17係用以說明實施方式之動作之說明圖。
現在,設為選擇閘極線SGD0被選擇,且選擇閘極線SGD4未被選擇。即,於該情形時,SGD_usel(outer)驅動器50只要僅對1條外部選擇閘極線SGD(outer)供給電壓VSG_usel即可。如圖16所示,於該情形時,信號String Add[0]為"H",信號String Add[4]為"L"。NOR電路51之輸出為"L"(邏輯值"0"),開關電路TO斷開,電阻R3不短路。即,如圖16之箭頭所示,於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,連接有電阻R3、R2之串聯電路。利用該等2個電阻R3、R2,來抑制外部選擇閘極線SGD(outer)之電壓變化率。
又,設為選擇閘極線SGD0及選擇閘極線SGD4均未被選擇。即,於該情形時,SGD_usel(outer)驅動器50對2條外部選擇閘極線SGD(outer)供給電壓VSG_usel。如圖17所示,於該情形時,信號String Add為[0],String Add[4]均為"L"。NOR電路51之輸出成為"H"(邏輯值"1"),開關電路TO導通,電阻R3短路。即,如圖17之箭頭所示,於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,僅連接有電阻R2。其結果,外部選擇閘極線SGD(outer)之電壓變化率容易增大。
如此,於本實施方式中,根據SGD_usel(outer)驅動器是對1條外部選擇閘極線SGD(outer)供給電壓VSG_usel還是對2條外部選擇閘極線SGD(outer)供給電壓VSG_usel,來切換SGD_usel(outer)驅動器之電阻值,即使於選擇任一條選擇閘極線SGD之情形時,亦能夠使成為非選擇之外部選擇閘極線SGD(outer)之電壓變化率固定。
再者,關於電阻R2、R3之電阻值,亦可構成為能夠設定改變。 (變化例)
圖18係表示SGD_usel(inner)驅動器之電路圖。圖18係代替圖11之SGD_usel(inner)驅動器43採用的,本實施方式中之其他硬件構成與第1實施方式或第2實施方式相同。
於選擇區塊BLK中之外部選擇閘極線SGD(outer)之情形時,該區塊BLK中之3條內部選擇閘極線SGD(inner)均未被選擇。另一方面,於選擇區塊BLK中之內部選擇閘極線SGD(inner)之情形時,該區塊BLK中之2條內部選擇閘極線SGD(inner)未被選擇。因此,來自電壓產生電路40之非選擇用電壓VSG_usel根據選擇狀態,存在供給至2條內部選擇閘極線SGD(inner)之情況與供給至3條內部選擇閘極線SGD(inner)之情況。
即,圖11之SGD_usel(inner)驅動器43之輸出存在經由MUX(inner)46之開關T12、T14、T16之2個開關供給至2條內部選擇閘極線SGD(inner)之情況、與經由MUX(inner)46之開關T12、T14、T16之全部供給至3條內部選擇閘極線SGD(inner)之情況。即,根據選擇狀態而SGD_usel(inner)驅動器43之負載變化,無法使內部選擇閘極線SGD(inner)之電壓上升率均勻。因此,於本實施方式中,代替SGD_usel(inner)驅動器43採用SGD_usel(inner)驅動器60。
SGD_usel(inner)驅動器60係對圖11之SGD_usel(inner)驅動器43附加NOR電路61、開關TO、電阻R4及電阻R5而成。對NOR電路61輸入表示是否對選擇閘極線SGD1施加電壓VSG_usel之信號String Add[1]、表示是否對選擇閘極線SGD2施加電壓VSG_usel之信號String Add[2]及表示是否對選擇閘極線SGD3施加電壓VSG_usel之信號String Add[3]。NOR電路61進行3輸入之NOR運算,並將運算結果輸出至開關TO。
於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,設置有電阻R5、R4之串聯電路。開關TO連接於電阻R5之兩端,於NOR電路61之運算結果為邏輯"1"之情形時,成為導通而使電阻R5短路。於NOR電路61之運算結果為邏輯"0"之情形時,開關電路TO斷開。再者,電阻R5、R4之電阻比例如設定為1:2。再者,電阻R5、R4之電阻比可考慮自驅動器後段到內部選擇閘極線SGD(inner)為止之所有電阻值,但電阻R5、R4之電阻值係支配性的,亦可僅考慮電阻R5、R4之電阻值。又,關於電阻R5、R4之電阻值,亦可構成為能夠設定改變。
再者,作為外部選擇閘極線SGD(outer)用之驅動器,亦可採用圖15之SGD_usel(outer)驅動器50。
接下來,對如此構成之實施方式之動作進行說明。
現在,設為內部選擇閘極線SGD(inner)之任一條被選擇,其他2條內部選擇閘極線SGD(inner)未被選擇。即,於該情形時,SGD_usel(inner)驅動器60只要對2條內部選擇閘極線SGD(inner)供給電壓VSG_usel即可。於該情形時,信號String Add[1]~String Add[3]之任一個為"H",NOR電路61之輸出成為"L"(邏輯值"0")。開關電路TO斷開,電阻R5不短路。即,於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,連接有電阻R5,R4之串聯電路。利用該等2個電阻R5、R4,來抑制內部選擇閘極線SGD(inner)之電壓變化率。
又,設為選擇閘極線SGD0~SGD3均未被選擇。即,於該情形時,SGD_usel(inner)驅動器60對3條內部選擇閘極線SGD(inner)供給電壓VSG_usel。於該情形時,信號String Add[1]~String Add[3]均為"L",NOR電路61之輸出成為"H"(邏輯值"1")。藉此,開關電路TO成為導通,電阻R5短路。即,於電壓產生電路40之輸出端與開關T1之間之電壓之供給路徑上,僅連接有電阻R4。其結果,內部選擇閘極線SGD(inner)之電壓變化率容易增大。
如此,於本實施方式中,SGD_usel(inner)驅動器根據是對2條內部選擇閘極線SGD(inner)供給電壓VSG_usel還是對3條內部選擇閘極線SGD(inner)供給電壓VSG_usel,來切換SGD_usel(inner)驅動器之電阻值,即使於選擇任一條選擇閘極線SGD之情形時,亦能夠使成為非選擇之內部選擇閘極線SGD(inner)之電壓變化率相互固定。 (第3實施方式)
圖19係表示本發明之第3實施方式之方塊圖。本實施方式係於代替圖11之電壓產生電路40採用電壓產生電路71、72,代替驅動器44、45採用驅動器73、74之方面與第1實施方式不同,其他構成則與第1實施方式相同。
本實施方式中,於USTRDIS期間中,藉由使對於外部選擇閘極線SGD(outer)之過驅動電壓之施加期間(過驅動期間)與對於內部選擇閘極線SGD(inner)之過驅動期間不同,能夠抑制過衝之產生,且無論選擇閘極線之種類如何均能夠使施加至選擇閘極線之電壓短時間達到目標電壓。
SGD_sel(outer)驅動器73係與SGD_sel(inner)驅動器42相同之構成,SGD_usel(outer)驅動器74係與SGD_usel(inner)驅動器43相同之構成。電壓產生電路71、72分別係與電壓產生電路40相同之構成。
接下來,參照圖20對如此構成之實施方式之動作進行說明。圖20係橫軸取時間且縱軸取電壓來表示USTRDIS期間中之外部選擇閘極線SGD(outer)與內部選擇閘極線SGD(inner)之電壓變化之圖,左側表示比較例中之特性,右側表示本實施方式中之特性。
圖20之比較例表示了於USTRDIS期間中對外部選擇閘極線SGD(outer)及內部選擇閘極線SGD(inner)施加相同之過驅動電壓之例子。如上所述,於該情形時,由於內部選擇閘極線SGD(inner)之電阻值與外部選擇閘極線SGD(outer)之電阻值相比較大,故而為了使內部選擇閘極線SGD(inner)達到目標電壓,而外部選擇閘極線SGD(outer)產生過衝。
相對於此,於本實施方式中,電壓產生電路71與電壓產生電路72產生相同電壓位準之過驅動電壓,過驅動期間相互不同。即,電壓產生電路71產生過驅動電壓相對較長之期間,電壓產生電路72產生過驅動電壓較電壓產生電路71短之期間。
電壓產生電路71之輸出供給至SGD_sel(inner)驅動器42、43,電壓產生電路72之輸出供給至SGD_sel(outer)驅動器73、74。SGD_sel(inner)驅動器42與驅動器73為相同之構成,SGD_sel(inner)驅動器42之輸出與SGD_sel(outer)驅動器73之輸出僅過驅動期間不同,對外部選擇閘極線SGD(outer)施加過驅動電壓僅相對較短之期間,對內部選擇閘極線SGD(inner)施加過驅動電壓較其長之期間。
同樣地,SGD_usel(inner)驅動器43與SGD_usel(outer)驅動器74之輸出亦僅過驅動期間不同,對外部選擇閘極線SGD(outer)施加過驅動電壓僅相對較短之期間,對內部選擇閘極線SGD(inner)施加過驅動電壓較其長之期間。
如圖20所示,對外部選擇閘極線SGD(outer)施加過驅動電壓僅相對較短之期間,對內部選擇閘極線SGD(inner)施加過驅動電壓較其長之期間。其結果,外部選擇閘極線SGD(outer)由於電阻值較小故而相對較快地達到目標電壓,過驅動期間較短而不產生過衝。又,內部選擇閘極線SGD(inner)施加過驅動電壓較長之期間,結果相對較短時間地達到目標電壓。
如此,於本實施方式中,使外部選擇閘極線SGD(outer)與內部選擇閘極線SGD(inner)之過驅動期間不同,能夠防止外部選擇閘極線SGD(outer)產生過衝,且能夠使外部選擇閘極線SGD(outer)及內部選擇閘極線SGD(inner)相對高速地達到目標電壓。
於本實施方式中,對使過驅動期間不同之例子進行了說明,但亦可於用於外部選擇閘極SGD(outer)時與用於內部選擇閘極SGD(inner)時使過驅動電壓之電壓值不同。
本發明並不限定於上述實施方式,能夠於實施階段於不脫離其主旨之範圍內進行各種變化。又,上述實施方式包含各種階段之發明,可藉由所揭示之複數個構成要件中之適當組合來提取各種發明。例如,即使自實施方式所示之所有構成要件中刪除幾個構成要件,於能解決發明所要解決之問題一欄中上述之問題,能獲得發明效果一欄中上述之效果之情形時,亦能將該構成要件經刪除之構成提取作為發明。 [相關申請案]
本申請案享有以日本專利申請案2020-156299號(申請日:2020年9月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 25:列解碼器 25A:開關電路群 25B:區塊解碼器 26:暫存器 27:定序儀 28:電壓生成電路 28A:SG驅動器 28B:CG驅動器 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 40:電壓產生電路 41:供給電路 42:SGD_sel(inner)驅動器 43:SGD_usel(inner)驅動器 44:SGD_sel(outer)驅動器 45:SGD_usel(outer)驅動器 46:MUX(inner) 47:MUX(outer) 50:SGD_usel(outer)驅動器 51:NOR電路 60:SGD_usel(inner)驅動器 61:NOR電路 71:電壓產生電路 72:電壓產生電路 73:SGD_sel(outer)驅動器 74:SGD_usel(outer)驅動器 330:基板 334:記憶體孔 339:接觸插塞 340:切口部 351:絕緣層 352:絕緣層 BL,BL0~BL(m-1):位元線 BLK:區塊 MG:記憶胞群組 MT(MT0~MT7):記憶胞電晶體 R2:電阻 R3:電阻 R4:電阻 R5:電阻 SGD0~SGD4:選擇閘極線 SU(SU0~SU4):串單元 ST1:選擇閘極電晶體 ST2:選擇閘極電晶體 T1:開關 T2:開關 T11:開關 T12:開關 T13:開關 T14:開關 T15:開關 T16:開關 T17:開關 T18:開關 T19:開關 T20:開關 TO:開關 WL0~WL7:字元線
圖1係表示實施方式之記憶體系統之構成例之方塊圖。 圖2係表示實施方式之非揮發性記憶體之構成例之方塊圖。 圖3係表示三維結構之NAND記憶胞陣列23之區塊之構成例之圖。 圖4係表示寫入動作(編程動作)中之各配線之電位變化之圖。 圖5係用以說明1個區塊BLK中之各選擇閘極線SGD之說明圖。 圖6係橫軸取時間且縱軸取電壓來說明USTRDIS之圖。 圖7係表示寫入動作(編程動作)中之各配線之電位變化之圖。 圖8係利用與圖6相同之表述來說明USTRDIS期間中之問題之圖。 圖9係表示電壓生成電路28之局部構成之方塊圖。 圖10係表示列解碼器25之構成之一例之方塊圖。 圖11係表示圖9中之驅動器42~44之具體構成之一例之電路圖。 圖12係表示圖9中之MUX(inner)46之具體構成之一例之電路圖。 圖13係表示圖9中之MUX(outer)47之具體構成之一例之電路圖。 圖14係用以說明實施方式之效果之圖。 圖15係表示本發明之第2實施方式中所採用之SGD_usel(outer)驅動器之電路圖。 圖16係用以說明實施方式之動作之說明圖。 圖17係用以說明實施方式之動作之說明圖。 圖18係表示SGD_usel(inner)驅動器之電路圖。 圖19係表示本發明之第3實施方式之方塊圖。 圖20係橫軸取時間且縱軸取電壓來表示USTRDIS期間中之外部選擇閘極線SGD(outer)與內部選擇閘極線SGD(inner)之電壓變化之圖。
25:列解碼器 25A:開關電路群 25B:區塊解碼器 27:定序儀 28:電壓生成電路 28A:SG驅動器 28B:CG驅動器 41:供給電路
Claims (9)
- 一種半導體記憶裝置,其具備: 複數個記憶胞; 字元線,其連接於上述複數個記憶胞之閘極; 位元線,其經由分別連接於上述複數個記憶胞之一端之複數個選擇閘極電晶體,電性地連接於上述複數個記憶胞之一端; 2條外部選擇閘極線,其等分別連接於區塊兩端之2個上述選擇閘極電晶體之閘極; 1條以上之內部選擇閘極線,其連接於上述區塊之兩端以外之1個以上之上述選擇閘極電晶體之閘極;以及 電壓生成電路,其於讀出記錄於上述複數個記憶胞中之資料時,能夠個別地控制對上述外部選擇閘極線與內部選擇閘極線之電壓供給。
- 如請求項1之半導體記憶裝置,其中 上述電壓生成電路個別地控制對上述外部選擇閘極線與內部選擇閘極線供給之電壓之電壓上升率。
- 如請求項2之半導體記憶裝置,其中 上述電壓生成電路具備:外部選擇閘極線用驅動器,其對上述外部選擇閘極線供給電壓;以及內部選擇閘極線用驅動器,其對上述內部選擇閘極線供給電壓; 上述外部選擇閘極線用驅動器之電壓供給路徑上之電阻值,大於內部選擇閘極線用驅動器之電壓供給路徑上之電阻值。
- 如請求項1之半導體記憶裝置,其中 上述電壓生成電路個別地控制對上述外部選擇閘極線與內部選擇閘極線供給之過驅動電壓之施加期間。
- 如請求項4之半導體記憶裝置,其中 上述電壓生成電路具備:外部選擇閘極線用電壓產生電路,其產生供給至上述外部選擇閘極線之電壓;以及內部選擇閘極線用電壓產生電路,其產生供給至上述內部選擇閘極線之電壓; 上述外部選擇閘極線用電壓產生電路之上述過驅動電壓之施加期間,較上述內部選擇閘極線用電壓產生電路為短。
- 如請求項1之半導體記憶裝置,其中 上述電壓生成電路具有產生供給至上述外部選擇閘極線之電壓的外部選擇閘極線用驅動器, 上述外部選擇閘極線用驅動器根據上述複數個記憶胞中與非讀出對象之記憶胞對應之外部選擇閘極線之數量而控制電壓供給。
- 如請求項6之半導體記憶裝置,其中 上述外部選擇閘極線用驅動器當與非上述讀出對象之記憶胞對應之外部選擇閘極線之數量為1之情形與為2之情形時,使電壓供給路徑上之電阻值變化。
- 如請求項1之半導體記憶裝置,其中 上述電壓生成電路具有產生供給至上述內部選擇閘極線之電壓的內部選擇閘極線用驅動器, 上述內部選擇閘極線用驅動器根據上述複數個記憶胞中與非讀出對象之記憶胞對應之內部選擇閘極線之數量而控制電壓供給。
- 如請求項8之半導體記憶裝置,其中 上述內部選擇閘極線用驅動器中,與非上述讀出對象之記憶胞對應之內部選擇閘極線之數量越多,則電壓供給路徑上之電阻值越小。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI559313B (zh) * | 2011-12-21 | 2016-11-21 | 桑迪士克科技有限責任公司 | 用於三維非揮發性記憶體之抹除禁止 |
TWI600020B (zh) * | 2012-04-18 | 2017-09-21 | 桑迪士克科技有限責任公司 | 用於三維非揮發性記憶體具有可控閘極誘發汲極漏電流之抹除操作 |
TWI620184B (zh) * | 2008-09-26 | 2018-04-01 | 東芝記憶體股份有限公司 | 記憶裝置 |
US20190392894A1 (en) * | 2018-06-26 | 2019-12-26 | Sandisk Technologies Llc | Parasitic noise control during sense operations |
Family Cites Families (12)
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KR20150047285A (ko) * | 2013-10-24 | 2015-05-04 | 에스케이하이닉스 주식회사 | 반도체 장치와 이의 제조방법 및 동작방법 |
US9305648B2 (en) * | 2014-08-20 | 2016-04-05 | SanDisk Technologies, Inc. | Techniques for programming of select gates in NAND memory |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI620184B (zh) * | 2008-09-26 | 2018-04-01 | 東芝記憶體股份有限公司 | 記憶裝置 |
TWI559313B (zh) * | 2011-12-21 | 2016-11-21 | 桑迪士克科技有限責任公司 | 用於三維非揮發性記憶體之抹除禁止 |
TWI600020B (zh) * | 2012-04-18 | 2017-09-21 | 桑迪士克科技有限責任公司 | 用於三維非揮發性記憶體具有可控閘極誘發汲極漏電流之抹除操作 |
US20190392894A1 (en) * | 2018-06-26 | 2019-12-26 | Sandisk Technologies Llc | Parasitic noise control during sense operations |
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