TWI823249B - 半導體記憶裝置及抹除驗證方法 - Google Patents

半導體記憶裝置及抹除驗證方法 Download PDF

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Abstract

實施方式之半導體記憶裝置具備：記憶體區塊，其具有連接於第1選擇閘極電晶體、複數個記憶胞電晶體及第2選擇閘極電晶體各自之閘極的第1至第3控制信號線；電阻測定電路，其測定上述第1至第3控制信號線中之至少1個控制信號線之電阻；及控制電路，其對上述記憶體區塊中包含之上述複數個記憶胞電晶體進行資料之抹除、編程及讀取；上述控制電路基於上述電阻測定電路之電阻測定之測定結果，決定是否令對上述抹除進行驗證之抹除校驗之結果為未通過狀態。

Description

半導體記憶裝置及抹除驗證方法
本發明之實施方式係關於一種半導體記憶裝置及抹除驗證方法。
近年來，對於NAND(Not AND，反及)型記憶體等半導體記憶裝置，根據微細化、大容量化之要求，實現了三維構造化。又，於此種半導體記憶裝置中，不僅有使記憶胞電晶體構成為可保持1位元(2值)資料之SLC(Single Level Cell，單層記憶胞)之情形，亦有構成為可保持2位元(4值)資料之MLC(Multi Level Cell，多層記憶胞)、可保持3位元(8值)資料之TLC(Triple Level Cell，三層記憶胞)或可保持4位元(16值)資料之QLC(Quad Level Cell，四層記憶胞)之情形。
於此種半導體記憶裝置中，有因字元線等之高電阻化而導致發生讀取不良之問題。
一實施方式提供一種可抑制讀取不良之發生之半導體記憶裝置及抹除驗證方法。
實施方式之半導體記憶裝置具備：記憶體區塊，其構成為具備複數個記憶體串、第1控制信號線、複數個第2控制信號線、第3控制信號線及複數個位元線，上述複數個記憶體串包含串聯連接之第1選擇閘極電晶體、複數個記憶胞電晶體及第2選擇閘極電晶體，上述第1控制信號線共通連接有上述複數個記憶體串之上述第1選擇閘極電晶體之閘極，上述複數個第2控制信號線分別共通連接有上述複數個記憶體串之同一列上述記憶胞電晶體之閘極，上述第3控制信號線共通連接有上述複數個記憶體串之上述第2選擇閘極電晶體之閘極，上述複數個位元線分別連接於上述複數個記憶體串；電阻測定電路，其測定上述第1至第3控制信號線中之至少1個控制信號線之電阻；及控制電路，其對上述記憶體區塊中包含之上述複數個記憶胞電晶體進行資料之抹除、編程及讀取；上述控制電路基於上述電阻測定電路之電阻測定之測定結果，決定是否令對上述抹除進行驗證之抹除校驗之結果為未通過狀態。
根據上述構成，可提供一種能抑制讀取不良之發生之半導體記憶裝置及抹除驗證方法。
以下，參照圖式對本發明之實施方式進行詳細說明。
(第1實施方式) 本實施方式係基於字元線等控制信號線之電阻來決定抹除狀態，藉此抑制讀取不良之發生。當要於半導體記憶裝置中寫入新資料時，藉由抹除動作擦除區塊內資料後，藉由編程動作將所需資料寫入記憶胞。於抹除動作中，實施是否正常進行抹除之驗證(抹除校驗)。又，於編程動作中，進行編程是否正常進行之驗證(編程校驗)。該等驗證之校驗結果係以表示成功之通過狀態或表示失敗之未通過狀態之形式獲得。
且說，有時會因接觸不良等而導致字元線等控制信號線成為高電阻。例如，基板端部形成有接點之源極側選擇閘極線容易發生接觸不良。然，即便發生此種接觸不良，亦會有因耦合之影響而使得源極側選擇閘極於某種程度上接通之情形，於抹除校驗及編程校驗中仍會獲得通過狀態。該情形時，於精細地控制施加至字元線之電壓而進行讀取時，讀出資料可能會發生無法糾正之錯誤。
因此，於本實施方式中，於抹除動作後檢測控制信號線之電阻，並決定狀態，藉此抑制讀取時發生無法糾正之錯誤。
(記憶體系統之構成) 圖1係表示實施方式之記憶體系統之構成例之方塊圖。本實施方式之記憶體系統具備記憶體控制器1及非揮發性記憶體2。記憶體系統可與主機連接。主機例如為個人計算機、移動終端等電子機器。
非揮發性記憶體2係非揮發地記憶資料之半導體記憶裝置，例如為NAND型記憶體。於本實施方式中，說明了非揮發性記憶體2係每一記憶胞電晶體可記憶3位元(bit)資料之具有記憶胞電晶體之NAND記憶體、即3位元/胞(TLC：Triple Level Cell)之NAND記憶體，但不限於此。非揮發性記憶體2呈三維化。
記憶體控制器1與非揮發性記憶體2經由NAND匯流排連接。記憶體控制器1根據來自主機之寫入請求而控制對非揮發性記憶體2之資料之寫入。又，記憶體控制器1根據來自主機之讀出請求而控制來自非揮發性記憶體2之資料之讀出。記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correct，錯誤檢查與糾正)電路14及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15相互藉由內部匯流排16連接。
主機介面13將從主機接收到之請求、寫入資料等輸出至內部匯流排16。又，主機介面13將從非揮發性記憶體2讀出之資料、來自處理器12之應答等發送至主機。
記憶體介面15對基於處理器12之指示將資料等寫入非揮發性記憶體2之處理及從非揮發性記憶體2讀出資料之處理進行控制。
處理器12統括地控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理器)、MPU(Micro Processing Unit，微處理器)等。處理器12於從主機經由主機介面13接收到請求之情形時，按照該請求進行控制。例如，處理器12按照來自主機之請求，指示記憶體介面15對非揮發性記憶體2寫入資料及奇偶性。又，處理器12按照來自主機之請求，指示記憶體介面15從非揮發性記憶體2讀出資料及奇偶性。
處理器12針對RAM11中儲存之資料，決定非揮發性記憶體2上之儲存區域(以下稱為記憶區域)。資料經由內部匯流排16而儲存於RAM11中。處理器12針對作為寫入單位之頁單位之資料、即頁資料來實施記憶區域之決定。本說明書中，將非揮發性記憶體2之1頁中所儲存之資料定義為單位資料。單位資料例如經編碼後以碼字之形式儲存於非揮發性記憶體2中。
再者，並非必須要編碼。記憶體控制器1亦可將單位資料不編碼地儲存於非揮發性記憶體2中，但圖1中，示出進行編碼之構成作為一構成例。於記憶體控制器1未進行編碼之情形時，頁資料與單位資料一致。又，可基於1個單位資料產生1個碼字，亦可基於將單位資料分割後之分割資料產生1個碼字。又，亦可使用複數個單位資料產生1個碼字。
處理器12針對每一單位資料決定寫入目的地之非揮發性記憶體2之記憶區域。對非揮發性記憶體2之記憶區域分配有物理位址。處理器12係使用物理位址來管理單位資料之寫入目的地之記憶區域。處理器12指示記憶體介面15來指定已決定之記憶區域之物理位址並將資料寫入非揮發性記憶體2。處理器12管理資料之邏輯位址(主機管理之邏輯位址)與物理位址之對應。處理器12於接收到包含來自主機之邏輯位址之讀出請求時，特定出與邏輯位址對應之物理位址，指定物理位址後，指示記憶體介面15讀出資料。
ECC電路14對RAM11中儲存之資料進行編碼，產生碼字。又，ECC電路14對從非揮發性記憶體2讀出之碼字進行解碼。 RAM11於將從主機接收到之資料記憶至非揮發性記憶體2之前，暫時儲存上述資料，或於將從非揮發性記憶體2讀出之資料發送至主機之前，暫時儲存上述資料。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。
圖1中，示出記憶體控制器1分別具備ECC電路14及記憶體介面15之構成例。然而，亦可將ECC電路14內置於記憶體介面15。又，亦可將ECC電路14內置於非揮發性記憶體2。
於從主機接收到寫入請求之情形時，記憶體控制器1以如下方式動作。處理器12將寫入資料暫時記憶至RAM11中。處理器12讀出RAM11中記憶之資料，並輸入至ECC電路14。ECC電路14將輸入之資料進行編碼，並將碼字提供給記憶體介面15。記憶體介面15將輸入之碼字寫入至非揮發性記憶體2。
於從主機接收到讀出請求之情形時，記憶體控制器1以如下方式動作。記憶體介面15將從非揮發性記憶體2讀出之碼字提供給ECC電路14。ECC電路14將輸入之碼字進行解碼，並將解碼後之資料記憶至RAM11中。處理器12將RAM11中記憶之資料經由主機介面13發送至主機。
(非揮發性記憶體之構成) 圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。非揮發性記憶體2具備邏輯控制電路21、輸入輸出電路22、記憶胞陣列23、感測放大器24、列解碼器25、暫存器26、定序器27、電壓產生電路28、輸入輸出用焊墊群32、邏輯控制用焊墊群34及電源輸入用端子群35。
記憶胞陣列23具備複數個區塊(記憶體區塊)。複數個區塊BLK各自具備複數個記憶胞電晶體(記憶胞)。於記憶胞陣列23配設有複數個位元線、複數個字元線及源極線等，以控制對記憶胞電晶體施加之電壓。關於區塊BLK之具體構成將於下文進行敍述。
輸入輸出用焊墊群32具備與信號DQ＜7：0＞、及資料選通信號DQS、/DQS對應之複數個端子(焊墊)，以便與記憶體控制器1之間進行包含資料之各信號之收發。
邏輯控制用焊墊群34具備與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀取賦能信號RE、/RE、及寫入保護信號/WP對應之複數個端子(焊墊)，以便與記憶體控制器1之間進行各信號之收發。對信號名附註之“/”表示低位準有效。
信號/CE可實現非揮發性記憶體2之選擇。信號CLE可將作為信號DQ發送之指令鎖存至指令暫存器中。信號ALE可將作為信號DQ發送之位址鎖存至位址暫存器中。信號/WE可實現寫入。信號RE可實現讀出。信號/WP禁止寫入及擦除。信號R/B表示非揮發性記憶體2處於就緒狀態(可受理來自外部之命令之狀態)，還是處於忙碌狀態(無法受理來自外部之命令之狀態)。記憶體控制器1藉由接收信號R/B，可瞭解非揮發性記憶體2之狀態。
電源輸入用端子群35具備供輸入電源電壓Vcc、VccQ、Vpp、及接地電壓Vss之複數個端子，以便從外部對非揮發性記憶體2供給各種動作電源。電源電壓Vcc係通常作為動作電源而從外部提供之電路電源電壓，例如能輸入3.3 V左右之電壓。電源電壓VccQ例如能輸入1.2 V之電壓。電源電壓VccQ係於記憶體控制器1與非揮發性記憶體2之間收發信號時使用。電源電壓Vpp係電壓較電源電壓Vcc高之電源電壓，例如能輸入12 V之電壓。
邏輯控制電路21及輸入輸出電路22經由NAND匯流排連接於記憶體控制器1。輸入輸出電路22與記憶體控制器1之間經由NAND匯流排來收發信號DQ(例如DQ0～DQ7)。
邏輯控制電路21經由NAND匯流排，從記憶體控制器1接收外部控制信號(例如晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號/WE、讀出賦能信號RE、/RE、及寫入保護信號/WP)。又，邏輯控制電路21經由NAND匯流排，對記憶體控制器1發送就緒/忙碌信號R/B。
暫存器26具備指令暫存器、位址暫存器及狀態暫存器等。指令暫存器暫時保持指令。位址暫存器暫時保持位址。狀態暫存器暫時保持非揮發性記憶體2之動作所需之資料。暫存器26例如包含SRAM。
作為控制電路之定序器27從暫存器26接收指令，按照基於該指令之步序來控制非揮發性記憶體2。
電壓產生電路28從非揮發性記憶體2之外部接收電源電壓，利用該電源電壓產生寫入動作、讀出動作及擦除動作所需之複數個電壓。電壓產生電路28將產生之電壓供給至記憶胞陣列23、感測放大器24及列解碼器25等。
列解碼器25從暫存器26接收列位址，並將該列位址解碼。列解碼器25基於解碼後之列位址，進行字元線之選擇動作。然後，列解碼器25對所選擇之區塊傳輸寫入動作、讀出動作及擦除動作所需之複數個電壓。
感測放大器24從暫存器26接收行位址，並將該行位址進行解碼。感測放大器24基於解碼後之行位址，選擇任一位元線。又，感測放大器24於資料讀出時，偵測從記憶胞電晶體讀出至位元線之資料並將其放大。又，感測放大器24於資料寫入時，將寫入資料傳輸至位元線。
感測放大器24具有感測放大器單元群24A及資料暫存器24B。資料暫存器24B於資料讀出時，暫時保持藉由感測放大器24檢測出之資料，並將上述資料傳輸至輸入輸出電路22。又，資料暫存器24B於資料寫入時，暫時保持從輸入輸出電路22連續傳輸來之資料，並將上述資料傳輸至感測放大器24。資料暫存器24B包含SRAM等。
(記憶胞陣列之區塊構成) 圖3係表示三維構造之NAND記憶胞陣列23之區塊構成例之圖。圖3表示構成記憶胞陣列23之複數個區塊中之1個區塊BLK。記憶胞陣列之其他區塊亦具有與圖3相同之構成。再者，本實施方式亦可應用於二維構造之記憶胞陣列。
如圖所示，區塊BLK例如包含4個串單元(SU0～SU3)。又，各串單元SU包含複數個NAND串NS。此處，作為記憶體串之NAND串NS各自包含8個記憶胞電晶體MT(MT0～MT7)、及選擇閘極電晶體ST1、ST2。再者，NAND串NS中包含之記憶胞電晶體MT之個數於此處為8個，但不限於8個，例如亦可為32個、48個、64個、96個等。選擇閘極電晶體ST1、ST2於電氣電路上表示為1個電晶體，但構造上可與記憶胞電晶體相同。又，例如為了提高截止特性，亦可分別使用複數個選擇閘極電晶體作為選擇閘極電晶體ST1、ST2。進而，亦可於記憶胞電晶體MT與選擇閘極電晶體ST1、ST2之間設置虛設胞電晶體。
記憶胞電晶體MT以串聯連接之方式配置於選擇閘極電晶體ST1、ST2間。一端側之記憶胞電晶體MT7連接於選擇閘極電晶體ST1，另一端側之記憶胞電晶體MT0連接於選擇閘極電晶體ST2。
串單元SU0～SU3各自之選擇閘極電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。另一方面，選擇閘極電晶體ST2之閘極於位於同一個區塊BLK內之複數個串單元SU間，共通連接於同一個選擇閘極線SGS。又，位於同一個區塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及選擇閘極線SGS共通連接於同一區塊BLK內之複數個串單元SU0～SU3間，與此相對，選擇閘極線SGD即便處於同一區塊BLK內，針對串單元SU0～SU3之每一者均獨立。
構成NAND串NS之記憶胞電晶體MT0～MT7之閘極分別連接有字元線WL0～WL7。於區塊BLK內位於同一列之記憶胞電晶體MTi之閘極連接於同一個字元線WLi。再者，以下說明中，有時將NAND串NS簡稱為「串」。
各NAND串NS連接於對應之位元線。因此，各記憶胞電晶體MT經由NAND串NS中包含之選擇閘極電晶體ST1、ST2或其他記憶胞電晶體MT，連接於位元線。如上所述，位於同一個區塊BLK內之記憶胞電晶體MT之資料被一次擦除。另一方面，資料之讀出及寫入係以記憶胞群MG為單位(或以頁為單位)進行。本說明書中，將連接於1個字元線WLi且屬於1個串單元SU之複數個記憶胞電晶體MT定義為記憶胞群MG。於本實施方式中，非揮發性記憶體2係可保持3位元(8值)資料之TLC式NAND記憶體。因此，1個記憶胞群MG可保持3頁資料。各記憶胞電晶體MT所能保持之3位元分別對應於上述3頁。
再者，由於利用選擇閘極線SGD、SGS來控制選擇閘極電晶體ST1、ST2之狀態，利用字元線WL0～WL7來控制記憶胞電晶體MT0～MT7之狀態，故亦將該等選擇閘極線SGD、SGS、字元線WL0～WL7稱為控制信號線。
圖4係三維構造之NAND記憶胞陣列之一部分區域之剖視圖。如圖4所示，於p型井區域(P-well)上之D1方向上形成有複數個NAND串NS。即，於p型井區域上積層有作為選擇閘極線SGS發揮功能之複數個配線層333、作為字元線WLi發揮功能之複數個配線層332及作為選擇閘極線SGD發揮功能之複數個配線層331。
並且，形成有貫通該等配線層333、332、331並到達p型井區域之記憶孔334。於記憶孔334之側面，依序形成有阻擋絕緣膜335、電荷蓄積膜(電荷保持區域)336及閘極絕緣膜337，進而於記憶孔334內埋入有導電體柱338。導電體柱338例如包含多晶矽，且作為於NAND串NS中包含之記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2動作時形成通道之區域發揮功能。即，配線層331、導電體柱338及其等之間之膜335～337分別作為選擇閘極電晶體ST1發揮功能，配線層332、導電體柱338及其等之間之膜335～337分別作為記憶胞電晶體MT發揮功能，配線層333、各導電體柱338及其等之間之膜335～337作為選擇閘極電晶體ST2發揮功能。
再者，圖4中，將記憶孔334及導電體柱338表示為相同直徑之圓柱形狀，但實際上具有朝向p型井區域直徑變細之楔形形狀。又，根據製造工序，記憶孔334及導電體柱338亦可能具有於楔形形狀之中途直徑擴大並再次朝向p型井區域直徑變細之多段楔形形狀。
各NAND串NS中，於p型井區域上依序形成有選擇閘極電晶體ST2、複數個記憶胞電晶體MT及選擇閘極電晶體ST1。於較導電體柱338靠上側(D3方向)，形成有作為位元線BL發揮功能之配線層。於導電體柱338之上端，形成有將導電體柱338與位元線BL連接之接觸插塞339。
進而，於p型井區域之表面內，形成有n+型雜質擴散層及p+型雜質擴散層。於n+型雜質擴散層上形成有接觸插塞340，於接觸插塞340上，形成有作為源極線SL發揮功能之配線層。
於圖4之紙面深度方向(D2方向)上排列有複數個上文圖4所示之構成，由深度方向上排成一行之複數個NAND串之集合形成1個串單元SU。
(感測放大器) 圖5係表示圖2中之感測放大器24之一例之方塊圖。
感測放大器24具有感測放大器單元群24A及資料暫存器24B。感測放大器單元群24A具備與位元線BL0～BL(m－1)對應之感測放大器單元SAU0～SAU(m－1)。各感測放大器單元SAU具備感測放大器部SA、及資料鎖存電路SDL、ADL、BDL、CDL。感測放大器部SA、及資料鎖存電路SDL、ADL、BDL、CDL以可相互傳輸資料之方式連接。
資料鎖存電路SDL、ADL、BDL、CDL暫時保持資料。於寫入動作時，感測放大器部SA根據資料鎖存電路SDL保持之資料來控制位元線BL之電壓。資料鎖存電路ADL、BDL、CDL被用於記憶胞電晶體MT保持2位元以上之資料之多值動作用途。即，資料鎖存電路ADL被用於保持下位頁。資料鎖存電路BDL被用於保持中位頁。資料鎖存電路CDL被用於保持上位頁。感測放大器單元SAU具備之資料鎖存電路之數量可根據1個記憶胞電晶體MT保持之位元數而任意變更。
感測放大器部SA於讀出動作時，偵測被讀出至對應之位元線BL之資料，判常資料係資料“0”還是資料“1”。又，感測放大器部SA於寫入動作時，基於寫入資料對位元線BL施加電壓。
資料暫存器24B具備數量與感測放大器單元SAU0～SAU(m－1)對應之資料鎖存電路XDL。資料鎖存電路XDL連接於輸入輸出電路21。資料鎖存電路XDL係用於感測放大器24與外部之資料傳輸之電路，暫時保持從輸入輸出電路21傳送來之寫入資料，又，暫時保持從感測放大器單元SAU傳送來之讀出資料。更具體來說，輸入輸出電路21與感測放大器單元SAU0～SAU(m－1)之間之資料傳輸係經由1頁資料鎖存電路XDL進行。輸入輸出電路21所接收到之寫入資料經由資料鎖存電路XDL傳輸至資料鎖存電路ADL、BDL、CDL之任一個。利用感測放大器部SA讀出之讀出資料經由資料鎖存電路XDL傳輸至輸入輸出電路21。
(列解碼器) 圖6係表示圖2中之列解碼器25之一例之方塊圖。
電壓產生電路28包含分別對信號線SG0～SG4供給電壓之複數個SG驅動器(選擇閘極線驅動器)29A、及分別對信號線CG0～CG7供給電壓之複數個CG驅動器(字元線驅動器)29B。以下，於不區分SG驅動器29A及CD驅動器29B之情形時稱為驅動器29。該等控制信號線SG0～SG4、CG0～CG7經列解碼器25分支後，連接於各區塊BLK之配線。即，信號線SG0～SG3作為全域汲極側選擇閘極線發揮功能，經由列解碼器25，連接於各區塊BLK中作為局部選擇閘極線之選擇閘極線SGD0～SGD3。信號線CG0～CG7作為全域字元線發揮功能，經由列解碼器25，連接於各區塊BLK中作為局部字元線之字元線WL0～WL7。信號線SG4作為全域源極側選擇閘極線發揮功能，經由列解碼器25，連接於各區塊BLK中作為局部選擇閘極線之選擇閘極線SGS。
即，信號線SG0～SG4、CG0～CG7分別成為作為控制信號線之選擇閘極線SGD0～SGD3及字元線WL0～WL7，用於控制選擇閘極電晶體ST1、ST2及記憶胞電晶體MT之狀態。因此，以下，亦將該等信號線SG0～SG4、CG0～CG7稱為全域控制信號線。
電壓產生電路28受定序器27控制，產生各種電壓。SG驅動器29A及CG驅動器29B將產生之各種電壓分別供給至對應之信號線SG0～SG4及信號線CG0～CG7。例如，各CG驅動器29B根據讀出動作中之動作對象(列位址)，選擇電壓VCGRV、電壓VREAD、電壓VCG_ER等電壓並供給至對應之字元線WL。
列解碼器25具有：分別對應於各區塊之複數個開關電路群25A、及分別對應於複數個開關電路群25A而設置之複數個區塊解碼器25B。各開關電路群25A包含：複數個電晶體TR_SG0～TR_SG3，其等將信號線SG0～SG3與選擇閘極線SGD0～SGD3分別連接；複數個電晶體TR_CG0～TR_CG7，其等將信號線CG0～CG7與字元線WL0～WL7分別連接；及電晶體TR_SG4，其等將信號線SG4與選擇閘極線SGS連接。電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7均為高耐壓電晶體。
各區塊解碼器25B於自身被列位址指定之情形時，對電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7之閘極供給區塊選擇信號BLKSEL。藉此，於由列位址所指定之區塊解碼器25B供給區塊選擇信號BLKSEL之開關電路群25A中，電晶體TR_SG0～TR_SG4及電晶體TR_CG0～TR_CG7成為接通狀態而導通，因此，從電源產生電路28供給至信號線SG0～SG4及信號線CG0～CG7之電壓被供給至作為動作對象之區塊BLK中所包含之選擇閘極線SGD0～SGD3、SGS及字元線WL0～WL7。
即，藉由電壓產生電路28及列解碼器25，對各字元線WL供給動作所需之各種電壓。又，例如，對與屬於作為動作對象之串單元SU之選擇閘極電晶體ST1連接之選擇閘極線SGD(SGDsel)供給電壓VSGD，對與不屬於作為動作對象之串單元SU之選擇閘極電晶體ST1連接之選擇閘極線SGD(SGDusel)供給電壓Vss，對各區塊BLK中一併連接於選擇閘極電晶體ST2之選擇閘極線SGS供給電壓VSGS。
(編程動作) 於將多值資料寫入記憶胞電晶體MT之情形時，使記憶胞電晶體MT之閾值電壓成為與資料之值對應之值。當對記憶胞電晶體MT施加編程電壓VPGM及位元線電壓VBL時，電子被注入電荷蓄積膜336而使得閾值電壓上升。藉由增大編程電壓VPGM而增加電子之注入量，從而可提高記憶胞電晶體MT之閾值電壓。但是，因記憶胞電晶體MT存在差異，故即便施加相同之編程電壓VPGM，每個記憶胞電晶體MT之電子注入量亦不同。暫時注入之電子被保持至進行擦除動作為止。因此，以不超過可允許作為要對各記憶胞電晶體MT設定之閾值電壓之閾值電壓範圍(以下稱為目標區域)之方式，一面使編程電壓VPGM逐漸上升，一面進行多次編程動作與校驗動作(循環)。
然後，於編程動作之後讀出資料，藉此進行判定記憶胞電晶體之閾值電壓是否達到目標區域之校驗動作。藉由反覆執行以上之編程動作與校驗動作之組合，記憶胞電晶體之閾值電壓上升至目標區域。藉由校驗動作而判定為閾值電壓達到目標區域即超過作為目標區域之最低值之目標位準之記憶胞電晶體之後被禁止寫入。
(讀出動作) 從多值化之記憶胞電晶體讀出資料係藉由如下方式進行：利用列解碼器25對連接有作為讀出對象之記憶胞電晶體MT之字元線(以下稱為選擇字元線)WL施加讀出電壓，並且利用感測放大器24感測被讀出至位元線BL之資料，判定讀出之資料係“0”還是“1”。再者，為了使連接於除選擇字元線以外之字元線(以下稱為非選擇字元線)WL之記憶胞電晶體導通，列解碼器25對非選擇字元線WL供給使各記憶胞電晶體接通所需之充分高之電壓VREAD。
於讀出動作時，感測放大器24使位元線BL固定於一定電壓(例如0.5 V)，並且將感測放大器部SA內部之未圖示之感測節點SEN充電為高於位元線BL之電壓之規定之預充電電壓Vpre。該狀態下，感測放大器24將感測節點SEN電連接於位元線BL。如此一來，電流從感測節點SEN流入位元線BL，感測節點SEN之電壓緩慢地降低。
感測節點SEN之電壓係根據連接於對應之位元線BL之記憶胞電晶體之閾值電壓之狀態而發生變化。即，記憶胞電晶體之閾值電壓低於讀出電壓時，記憶胞電晶體為接通狀態，記憶胞電晶體中流入較大之胞電流，感測節點SEN之電壓降低速度變快。又，記憶胞電晶體之閾值電壓高於讀出電壓時，記憶胞電晶體為斷開狀態，流入記憶胞電晶體之胞電流較小，或胞電流未流入記憶胞電晶體，感測節點SEN之電壓降低速度變慢。
利用此種感測節點SEN之電壓降低之速度差，判定記憶胞電晶體之寫入狀態，並將結果記憶於資料鎖存電路中。例如於從開始將感測節點SEN之電荷放電之放電開始時，經過規定之第1期間之第1時點，判定感測節點SEN之電壓係低位準(以下為“L”)還是高位準(以下為“H”)。例如，於記憶胞電晶體之閾值電壓低於讀出電壓之情形時，記憶胞電晶體為完全接通狀態，記憶胞電晶體中流入較大之胞電流。因此，感測節點SEN之電壓急速降低，電壓下降量相對較大，於第1時點，感測節點SEN成為“L”。
又，於記憶胞電晶體之閾值電壓高於讀出電壓之情形時，記憶胞電晶體為斷開狀態，流入記憶胞電晶體之胞電流非常小，或記憶胞電晶體中未流入胞電流。因此，感測節點SEN之電壓非常緩慢地降低，電壓下降量相對較小，於第1時點，感測節點SEN保持為“H”。
如此，一面利用列解碼器25對選擇字元線施加讀出電壓，一面由感測放大器24監視感測節點SEN之狀態，藉此判定記憶胞電晶體之閾值電壓係高於讀出電壓還是低於讀出電壓。因此，藉由將各位準彼此間之電壓作為讀出電壓施加至選擇字元線WL，可判定各記憶胞電晶體之位準，可讀出對各位準分配之資料。
(抹除校驗) 於抹除時，對源極線SL施加規定之高電壓脈衝(以下稱為抹除脈衝(Erase Pulse))。藉此，將NAND串NS之各記憶胞電晶體MT之電荷蓄積膜336中蓄積之電荷排出，使所有記憶胞電晶體MT之閾值電壓恢復為Er位準(抹除位準)。
為了確認記憶胞電晶體MT是否成為Er位準，而進行抹除校驗。抹除校驗係藉由將高於Er位準之抹除校驗電壓VCG_ER施加至各記憶胞電晶體MT之閘極而進行。對選擇閘極電晶體ST2之閘極施加用於使選擇閘極電晶體ST2接通之電壓VSGS。另一方面，對選擇閘極電晶體ST1施加僅使構成作為校驗對象之NAND串之選擇閘極電晶體ST1之閘極接通之電壓VSGD，對其他選擇閘極電晶體ST1之閘極施加使選擇閘極電晶體ST1之閘極斷開之電壓VSS。即，抹除校驗係對每個NAND串NS進行。
感測放大器24使位元線BL固定於一定電壓(例如0.5 V)，並且將感測放大器部SA內部之未圖示之感測節點SEN充電成高於位元線BL之電壓之規定之預充電電壓Vpre。該狀態下，感測放大器24將感測節點SEN連接至位元線BL。如此一來，電流從感測節點SEN流入位元線BL，感測節點SEN之電壓緩慢地降低。
於作為抹除校驗對象之NAND串NS之所有記憶胞電晶體MT之閾值電壓為Er位準之情形時，對記憶胞電晶體MT之閘極施加抹除校驗電壓VCG_ER時，所有記憶胞電晶體MT均成為接通狀態，記憶胞電晶體MT中流入較大之胞電流，感測節點SEN之電壓降低速度變快。
另一方面，於任一記憶胞電晶體MT之閾值電壓未恢復為Er位準之情形時，該記憶胞電晶體MT為斷開狀態，流入該記憶胞電晶體MT之電流、即流入位元線BL之電流較小，或未流入電流，感測節點SEN之電壓降低之速度變慢。
因此，可判定於感測節點SEN之電壓之降低速度較快之情形時，抹除校驗對象之NAND串NS之抹除成功，於感測節點SEN之電壓之降低速度較慢之情形時，抹除校驗對象之NAND串NS中存在未恢復成Er位準之記憶胞電晶體MT，抹除失敗。該情形時，藉由反覆執行抹除脈衝之施加及抹除校驗而實施抹除。當結果為抹除成功時，獲得通過狀態。另一方面，例如於即便實施規定次數之抹除脈衝之施加及抹除校驗，抹除亦未成功之情形時，抹除失敗，獲得抹除未通過狀態。通過狀態及未通過狀態係藉由處理器12而記憶於暫存器中，且視需要而傳輸至主機。
例如，於供給用於使選擇閘極電晶體ST2接通之電壓VSGS之選擇閘極線SGS發生接觸不良等高電阻化之情形時，抹除校驗原本應為未通過，但如上所述，選擇閘極電晶體ST2有時會受耦合之影響而於某種程度上接通，使得抹除校驗通過。
因此，本實施方式中，於產生抹除通過狀態之情形時，測定控制信號線之電阻值，根據測定結果之電阻值來決定是否維持通過狀態。
(電阻測定) 圖7係表示電壓產生電路28之構成之電路圖，該電壓產生電路28具備測定控制信號線之電阻值之電阻測定電路。再者，電壓產生電路28具備產生多種電壓之電壓產生電路，於圖7中示出其中之讀出電壓產生電路41。又，電壓產生電路28具有複數個驅動器29，於圖7中示出其中之1個驅動器29。
電壓產生電路28包含讀出電壓產生電路41、驅動器29、電阻測定電路42及邏輯電路43。讀出電壓產生電路41產生讀出電壓VCG。該讀出電壓VCG被提供給驅動器29之開關M0。又，如下上述，電阻測定電路42產生測定電壓RC_OUT並輸出至驅動器29之開關M1。驅動器29於讀出動作時使開關M0接通，使開關M1斷開。又，驅動器29於控制信號線之電阻測定時使開關M1接通，使開關M0斷開。如此一來，於控制信號線之電阻測定時，來自電阻測定電路42之測定電壓RC_OUT被開關M1選擇而經由全域控制信號線傳遞至控制信號線。
圖8係表示圖7中之電阻測定電路42之具體構成之一例的電路圖。
電阻測定電路42包含緩衝電路51、電流放大電路52及電流檢測器53。緩衝電路51包含放大器AP1及電晶體M11。放大器AP1構成調節器，產生與輸入至負極性輸入端之電壓VSRC對應之電壓。該電壓被供給至電晶體M11之閘極。電晶體M11之源極連接於電源線，對閘極施加放大器AP1之輸出，而構成電流源。電晶體M11之汲極產生基於放大器AP1之輸出之電流Ichg。電晶體M11之汲極電壓RC_OUT被反饋至放大器AP1之正極性輸入端，升壓至與電壓VSRC相同之電壓。電壓RC_OUT於電阻測定時，連接於控制信號線，Ichg係其充電電流。
電流放大電路52包含電晶體M12～M17。電晶體M12之源極連接於電源線，對閘極施加放大器AP1之輸出，汲極產生基於放大器AP1之輸出之電流Ichg。電晶體M12之汲極經由電晶體M13之電流路徑而連接於基準電位點。
電晶體M13之閘極連接於電晶體M13之汲極，並且亦連接於電晶體M14、M15之閘極。電晶體M14之汲極經由電晶體M16之電流路徑，連接於構成電流檢測器53之放大器CP1之負極性輸入端，源極連接於基準電位點。又，電晶體M15之汲極經由電晶體M17之電流路徑，連接於構成電流檢測器53之放大器CP1之負極性輸入端，源極連接於基準電位點。對電晶體M16、M17之閘極提供來自邏輯電路43之控制信號。
由M13～M15構成電流鏡電路。電晶體M13之電流路徑中，流入上述控制信號線之充電電流Ichg，電晶體M14之電流路徑中，亦流入相同之電流Ichg。又，電晶體M15之電流路徑中，流入電流Ichg變為e(自然對數之底(納皮爾常數))倍後之電流(Ichg×e)。
邏輯電路43產生提供給電晶體M16、M17之閘極之控制信號。邏輯電路43藉由使電晶體M16接通且使電晶體M17斷開，而對構成電流檢測器53之放大器CP1之負極性輸入端供給電晶體M14之汲極電流，藉由使電晶體M17接通且使電晶體M16斷開，而對構成電流檢測器53之放大器CP1之負極性輸入端供給電晶體M15之汲極電流。
對構成電流檢測器53之放大器CP1之正極性輸入端，從基準電流產生源54供給一定之比較電流IREF。放大器CP1將來自電流放大電路52之電流與來自基準電流產生源54之比較電流IREF加以比較，檢測電流達到比較電流之時刻，並將檢測結果FLG輸出至邏輯電路43。邏輯電路43根據檢測結果FLG，產生控制電晶體M16、M17之控制信號，並且藉由對基準時鐘進行計數而計測時間。
圖9係用以說明電阻測定電路42及邏輯電路43之控制信號線之電阻測定之圖，圖10係表示控制信號線之等效電路之電路圖。
如圖10所示，選擇閘極線SGD、SGS及字元線WL等控制信號線可利用由電阻及電容器構成之等效電路來表示。圖10係表示對控制信號線之一端施加來自電壓源之電壓VSRC之電路。
圖9之VSRC表示圖10之等效電路所示之電壓源產生之電壓VSRC。由於控制信號線具有電阻及電容器成分，故控制信號線之遠端(末端)之電壓VEND如圖9之VEND所示，電壓值未急遽増加，受控制信號線之電阻及電容器之影響而緩慢地增加。另一方面，將控制信號線充電之電流Ichg於電壓VSRC之施加時間點上升，根據與控制信號線之電阻及電容器之值相應之時間常數而緩慢地降低。
因此，關於隨著時間經過之控制信號線之充電電流Ichg(t)，將控制信號線之電阻及電容器之值分別設為R、C，將常數設為A，可利用下述(1)式表示。Ichg(t)＝A×e (-t/RC)…(1) 由該(1)式獲得下述(2)式。
t＝RC×ln(A/Ichg(t))      …(2) 此處，如圖9所示，從電流Ichg上升起經過規定時間後，電流Ichg衰減至比較電流IREF之時點，電流放大電路52之電晶體M16斷開，電晶體M17接通，電流檢測器CP1之負極性輸入切換為將控制信號線之充電電流放大為e倍之電流(Ichg×e)。該放大後之電流亦如圖9所示，根據與控制信號線之電阻及電容器之值相應之時間常數而緩慢地降低。
圖9之虛線表示該情形時之充電電流Ichg(t)×e之變化。此處，將基於電流Ichg之充電電流Ichg(t)達到作為定電流之比較電流IREF之時刻設為t0，將充電電流放大所得之Ichg(t)×e達到比較電流IREF之時刻設為t1，將從時刻t0至時刻t1之時間設為Δt。Δt係將時刻t0、t1時之充電電流設為Ichg(t0)、Ichg(t1)，使用上述(2)式，利用下述(3)式表示。
Δt＝RC×ln(A/Ichg(t1))－RC×ln(A/Ichg(t0)) ＝RC×｛ln(A/Ichg(t1))－ln(A/Ichg(t0))｝ ＝RC×ln(Ichg(t0)/Ichg(t1))   …(3) 此處，由於Ichg(t0)＝IREF＝Ichg(t1)×e，故代入(3)式後，獲得下述(4)式。
Δt＝RC   …(4) 上述(4)式表示Δt為與控制信號線之電阻成比例之值。邏輯電路43控制電流放大電路52之電晶體M16、M17，求出Δt。
邏輯電路43首先使電晶體M16接通，並使電晶體M17斷開。電流檢測器53之放大器CP1係藉由將Ichg(t)與比較電流IREF加以比較，而檢測Ichg(t)成為Ichg(t0)＝IREF之時刻t0之時間點。放大器CP1將檢測結果FLG輸出至邏輯電路43。邏輯電路43於從放大器CP1獲得時刻t0之檢測結果FLG之時間點，開始計數，並且使電晶體M17接通，使電晶體M16斷開。
藉此，電流檢測器53之放大器CP1之負極性輸入切換為Ichg(t)×e，同時藉由與比較電流IREF加以比較，而檢測Ichg(t)×e成為Ichg(t1)×e＝IREF之時刻t1之時間點。放大器CP1將時刻t1之檢測結果FLG輸出至邏輯電路43。邏輯電路43於從放大器CP1獲得檢測結果FLG之時間點，停止計數。邏輯電路43將計數值輸出至暫存器26等之內部。
定序器27接收來自邏輯電路43之計數值之資訊，並與預先儲存於非揮發性記憶體內部之暫存器26等中之規定之閾值加以比較，當計數值大於閾值時，判定控制信號線之電阻為高電阻。該情形時，即便於抹除校驗中獲得了通過狀態，亦會變更為未通過狀態，並將狀態資訊儲存於暫存器中。暫存器中記憶之狀態資訊於規定之時間點傳輸至主機。
(作用) 其次，參照圖11之流程圖對如此構成之實施方式之動作進行說明。圖11係表示用於決定抹除校驗之狀態之流程。
本實施方式中，檢測控制信號線之高電阻化，並決定抹除校驗之狀態。該高電阻化之檢測係於抹除校驗後，狀態為通過之情形時實施。
定序器27於抹除時，按照圖11所示之流程來控制非揮發性記憶體2之各部。即，定序器27於圖11之步驟S1中，控制電壓產生電路28，產生高電壓之抹除脈衝並施加至選擇閘極線SGS。藉此，將對象區塊BLK內之NAND串NS之各記憶胞電晶體MT之電荷蓄積膜336中蓄積之電荷排出。
其次，定序器27為了確認記憶胞電晶體MT之閾值電壓是否成為Er位準，而於步驟S2中實施抹除校驗。定序器27控制電壓產生電路28使之產生抹除校驗所需之電壓，並供給至記憶胞陣列23、感測放大器24、列解碼器25。
首先，定序器27藉由列解碼器25將電壓VSGS提供給選擇閘極電晶體ST2而使其接通，並將電壓VSGD提供給作為對象之NAND串NS之選擇閘極電晶體ST1而使其接通，將抹除校驗電壓VCG_ER施加至各記憶胞電晶體MT之閘極。又，定序器27利用感測放大器24使位元線BL固定於一定電壓(例如0.5 V)，並且將感測節點SEN之電壓充電為規定之預充電電壓Vpre。
於作為對象之NAND串NS之所有記憶胞電晶體MT之閾值電壓均成為Er位準之情形時，所有記憶胞電晶體MT均成為接通狀態，記憶胞電晶體MT中流入較大之胞電流，連接於規定之位元線BL之感測節點SEN之電壓相對高速地降低。因此，該情形時，感測節點SEN於相對靠前之規定時間點，成為低於規定之閾值之電壓。
另一方面，於作為對象之NAND串NS之任一記憶胞電晶體MT之閾值電壓未恢復成Er位準之情形時，該記憶胞電晶體MT為斷開狀態，連接於規定之位元線BL之感測節點SEN之電壓之降低速度變慢。因此，該情形時，感測節點SEN於相對靠前之規定之時間點仍然保持規定之閾值以上之高電壓。
感測放大器24當於規定之時間點，感測節點SEN低於規定之閾值之情形時，獲得表示與連接於該感測節點SEN之位元線BL連接之NAND串NS之記憶胞電晶體MT之抹除成功(抹除校驗通過)之判定結果，於感測節點SEN為規定之閾值以上之情形時，獲得表示該NAND串NS之記憶胞電晶體MT之抹除失敗(抹除校驗未通過)之判定結果。感測放大器24將成功或失敗之判定結果輸出至定序器27。
定序器27判定所有NAND串NS中獲得之校驗結果全部表示抹除成功(抹除校驗通過)(S3)。於全部成功之情形時，定序器27認為抹除成功，於未全部成功之情形時，使處理返回至步驟S1，反覆執行抹除及抹除校驗。再者，該情形時，僅對抹除校驗未通過之NAND串NS執行抹除及抹除校驗。
定序器27於步驟S1、S2之處理雖超過了規定回數但抹除校驗仍未通過之情形時，於步驟S7中，對抹除校驗設定未通過狀態。另一方面，定序器27於步驟S3中獲得抹除校驗通過之通過狀態之情形時，於下一步驟S4中，實施控制信號線之電阻測定。
定序器27亦可選擇例如選擇閘極線SGS作為測定對象之控制信號線。受製造過程之影響，控制信號線中之三維立體構造之最下層之選擇閘極線SGS容易產生作為高電阻化之主要原因之不良。根據該理由，定序器27將選擇閘極線SGS作為高電阻化檢測之對象。再者，定序器27亦可將控制信號線中之三維立體構造之最上層之選擇閘極線SGD作為高電阻化檢測之對象，又，亦可將任一字元線WL作為高電阻化檢測之對象。又，定序器27還可將複數個控制信號線作為高電阻化檢測之對象。
電阻測定電路42受定序器27控制，對控制信號線供給測定電壓RC_OUT，控制信號線中流入充電電流。此時之列解碼器、感測放大器等記憶胞陣列之電壓較理想的是與讀出動作相同。電阻測定電路42中之電流檢測器53於充電電流Ichg(t)成為比較電流IREF時，於該時間點將檢測結果FLG輸出至邏輯電路43。邏輯電路43控制電流放大電路52，使電流檢測器53之放大器CP1之負極性輸入電流變化為控制信號線之充電電流xe倍。電流檢測器53於充電電流Ichg(t)xe再次達到比較電流IREF之時間點，將檢測結果FLG輸出至邏輯電路43。邏輯電路43對2個檢測結果FLG之期間進行計數，將計數結果、即與測定對象之控制信號線之電阻值相當之值輸出至定序器27。
定序器27接收來自邏輯電路43之計數值之資訊，並與非揮發性記憶體內部之暫存器26等中預先儲存之規定之閾值加以比較，於計數值大於閾值之情形時，判定控制信號線之電阻為高電阻(步驟S5)。該情形時，即便抹除校驗獲得了通過狀態，亦會變更為未通過狀態，並將狀態資訊儲存於暫存器中(步驟S7)。於判定計數值為規定之閾值以內之值之情形時，即，於判定作為測定對象之控制信號線之電阻值為正常範圍內之電阻值之情形時，將表示抹除校驗成功之通過狀態記錄於暫存器中(S6)。暫存器中記憶之狀態資訊於規定之時間點被傳輸至主機。
如此，於本實施方式中，測定字元線等控制信號線之電阻，並基於測定結果來決定抹除狀態。藉此，於即便獲得了抹除校驗之通過狀態，控制信號線仍發生高電阻化之情形時，可將抹除校驗變更為未通過狀態，可抑制因控制信號線之高電阻化引起之讀取不良之發生。
對本發明之若干個實施方式進行了說明，但該等實施方式僅作為示例提出，並非意圖限定發明之範圍。實際上，該等新穎之實施方式能以其他各種方式實施，且可於不脫離本發明之精神之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請之交叉參考] 本申請基於2021年09月03日提出申請之在先日本專利申請第2021-144217號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。
1:記憶體控制器 2:非揮發性記憶體 11:RAM 12:處理器 13:主機介面 14:ECC電路 15:記憶體介面 16:內部匯流排 21:邏輯控制電路 22:輸入輸出電路 23:記憶胞陣列 24:感測放大器 24A:感測放大器單元群 24B:資料暫存器 25:列解碼器 26:暫存器 27:定序器 28:電壓產生電路 29:驅動器 29A:SG驅動器(選擇閘極線驅動器) 29B:CG驅動器(字元線驅動器) 32:輸入輸出用焊墊群 34:邏輯控制用焊墊群 35:電源輸入用端子群 41:讀出電壓產生電路 42:電阻測定電路 43:邏輯電路 51:緩衝電路 52:電流放大電路 53:電流檢測器 331:配線層 332:配線層 333:配線層 334:記憶孔 335:阻擋絕緣膜 336:電荷蓄積膜(電荷保持區域) 337:閘極絕緣膜 338:導電體柱 339:接觸插塞 340:接觸插塞 ADL, BDL, CDL,SDL:資料鎖存電路 AP1:放大器 BL0～BL(m－1):位元線 BLK:區塊 CP1:放大器 M0:開關 M1:開關 M11:電晶體 M12～M17:電晶體 MG:記憶胞群 MT0～MT7:記憶胞電晶體 NS:NAND串 SA:感測放大器部 SAU0～SAU(m－1):感測放大器單元 SG0～SG4, CG0～CG7:信號線 SGD, SGS:選擇閘極線 SGD0～SGD3:選擇閘極線 SL:源極線 ST1, ST2:選擇閘極電晶體 SU0～SU3:串單元 TR_CG0～TR_CG7:電晶體 TR_SG0～TR_SG4:電晶體 WL0～WL7:字元線 XDL:資料鎖存電路
圖1係表示實施方式之記憶體系統之構成例之方塊圖。 圖2係表示本實施方式之非揮發性記憶體之構成例之方塊圖。 圖3係表示三維構造之NAND記憶胞陣列23之區塊構成例之圖。 圖4係三維構造之NAND記憶胞陣列之一部分區域之剖視圖。 圖5係表示圖2中之感測放大器24之一例之方塊圖。 圖6係表示圖2中之列解碼器25之一例之方塊圖。 圖7係表示具備對控制信號線之電阻值進行測定之電阻測定電路的電壓產生電路28之構成之電路圖。 圖8係表示圖7中之電阻測定電路42之具體構成之一例的電路圖。 圖9係用以說明利用電阻測定電路42及邏輯電路43對控制信號線進行電阻測定之圖。 圖10係表示控制信號線之等效電路之電路圖。 圖11係用以決定抹除校驗之狀態之流程圖。

Claims (13)

  1. 一種半導體記憶裝置，其具備：記憶體區塊，其具有複數個記憶體串、第1控制信號線、複數個第2控制信號線、第3控制信號線及複數個位元線，上述複數個記憶體串包含串聯連接之第1選擇閘極電晶體、複數個記憶胞電晶體及第2選擇閘極電晶體，上述第1控制信號線共通連接有上述複數個記憶體串之上述第1選擇閘極電晶體之閘極，上述複數個第2控制信號線分別共通連接有上述複數個記憶體串之同一列上述記憶胞電晶體之閘極，上述第3控制信號線共通連接有上述複數個記憶體串之上述第2選擇閘極電晶體之閘極，上述複數個位元線分別連接於上述複數個記憶體串；電阻測定電路，其測定上述第1至第3控制信號線中之至少1個控制信號線之電阻；及控制電路，其對上述記憶體區塊中包含之上述複數個記憶胞電晶體進行資料之抹除、編程及讀取；且上述控制電路係基於上述電阻測定電路之電阻測定之測定結果，決定是否對上述抹除進行驗證之抹除校驗之結果為未通過狀態。
  2. 如請求項1之半導體記憶裝置，其中上述記憶體區塊具有立體構造，上述控制電路係將上述第1至第3控制信號線中，上述記憶體區塊之最下層或最上層之控制信號線作為上述電阻測定之對象。
  3. 如請求項1之半導體記憶裝置，其中上述記憶體區塊具有立體構造，上述控制電路係將上述第2控制信號線作為上述電阻測定之對象。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路係將上述第1至第3控制信號線中之複數個控制信號線作為上述電阻測定之對象。
  5. 如請求項1之半導體記憶裝置，其中上述控制電路係於上述抹除之後且上述編程之前，實施上述電阻測定。
  6. 如請求項1之半導體記憶裝置，其中上述控制電路當於對上述抹除進行驗證之抹除校驗中獲得通過狀態時，基於上述電阻測定電路之電阻測定之測定結果，決定是否變更上述抹除校驗之結果。
  7. 如請求項1之半導體記憶裝置，其中上述控制電路藉由將上述電阻測定之結果與閾值加以比較，而決定是否執行上述抹除校驗。
  8. 如請求項7之半導體記憶裝置，其中 上述記憶體區塊將上述閾值記錄於特定區域中。
  9. 如請求項1之半導體記憶裝置，其中上述控制電路將上述抹除校驗之結果傳輸至主機。
  10. 如請求項1之半導體記憶裝置，其中上述控制電路可設定能否基於上述電阻測定及測定結果來執行未通過狀態之決定處理。
  11. 如請求項1之半導體記憶裝置，其中上述電阻測定電路具備：電壓產生電路，其對作為測定對象之上述至少1個控制信號線施加電壓；放大電路，其可對上述至少1個控制信號線供給將第1充電電流放大所得之第2充電電流，該第1充電電流係將上述測定對象之上述至少1個控制信號線充電；及邏輯電路，其藉由計算從上述第1充電電流成為第1電流值之時點至上述第2充電電流成為上述第1電流值為止之時間，而求出上述測定對象之上述至少1個控制信號線之電阻。
  12. 一種抹除驗證方法，其係對記憶體區塊之抹除進行驗證，該記憶體區塊構成為具有：複數個記憶體串，其等包含串聯連接之第1選擇閘極電晶體、複數個記憶胞電晶體及第2選擇閘極電晶體；第1控制信號線，其共 通連接有上述複數個記憶體串之上述第1選擇閘極電晶體之閘極；複數個第2控制信號線，其等分別共通連接有上述複數個記憶體串之同一列上述記憶胞電晶體之閘極；第3控制信號線，其共通連接有上述複數個記憶體串之上述第2選擇閘極電晶體之閘極；及複數個位元線，其等分別連接於上述複數個記憶體串；且電阻測定電路於上述抹除之後且上述編程之前，測定上述第1至第3控制信號線中之至少1個控制信號線之電阻；控制電路基於上述電阻測定電路之電阻測定之測定結果，決定是否令對上述抹除進行驗證之抹除校驗之結果為未通過狀態。
  13. 如請求項12之抹除驗證方法，其中上述控制電路當於對上述抹除進行驗證之抹除校驗中獲得通過狀態時，基於上述電阻測定電路之電阻測定之測定結果，決定是否變更上述抹除校驗之結果。
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