TWI518692B

TWI518692B - Nonvolatile semiconductor memory device

Info

Publication number: TWI518692B
Application number: TW103104466A
Authority: TW
Inventors: Hiroshi Maejima; Yoshihiko Kamata
Original assignee: Toshiba Kk
Priority date: 2013-09-11
Filing date: 2014-02-11
Publication date: 2016-01-21
Also published as: JP5911834B2; JP2015056192A; TW201511011A; US20150071005A1

Description

非揮發性半導體記憶裝置

本實施形態係關於一種非揮發性半導體記憶裝置，例如NAND快閃記憶體。

近年來，作為用於提高NAND型快閃記憶體之位元密度之手段，提出有積層記憶胞而成之積層型NAND快閃記憶體，即，所謂之BiCS(Bit-Cost Scalable，位元成本可擴展)快閃記憶體之記憶體。

針對BiCS快閃記憶體提出有雖錯誤率較通常之讀取動作稍微增加但可高速地讀出資料之高速讀取動作。

本實施形態提供一種可進一步縮短高速讀取動作之讀取時間之非揮發性半導體記憶裝置。

實施形態之非揮發性半導體記憶裝置之特徵在於包括：NAND型快閃記憶體，其包含以頁面為單位寫入、讀出資料之複數之記憶胞、複數之位元線、及源極線；及控制部，其於驗證編程於上述NAND型快閃記憶體之資料之編程驗證時、及讀出編程於上述NAND型快閃記憶體之資料之讀取時，使用將頁面長度設定為2N(N為整數)且將源極線保持為正的第1電壓之源極偏壓ABL(All Bit Line，全位元線)感測方式，於高速讀取時，使用將頁面長度設定為2N或1N且將源極線電壓設定為0V或低於上述第1電壓之第2電壓之ABL感測方式。

1‧‧‧記憶體系統

10‧‧‧高耐壓n通道電晶體

11~16‧‧‧低耐壓n通道MOS電晶體

17~19‧‧‧低耐壓p通道MOS電晶體

20‧‧‧電容器元件

21‧‧‧絕緣膜

22‧‧‧半導體膜

22、22-1~22-4‧‧‧絕緣膜

23‧‧‧位元線接點

23、23-1~23-3‧‧‧半導體層

24、24-1~24-4‧‧‧串單元

26‧‧‧電荷儲存層

28‧‧‧控制閘極

100‧‧‧NAND型快閃記憶體

110‧‧‧核心部

111‧‧‧記憶胞陣列

112‧‧‧列解碼器

113‧‧‧感測放大器

114‧‧‧NAND串

130‧‧‧輸入輸出部

140‧‧‧周邊電路

141‧‧‧定序器

142‧‧‧電荷泵

143‧‧‧暫存器

144‧‧‧驅動器

200‧‧‧控制器

210‧‧‧主機介面電路

220‧‧‧內建記憶體

230‧‧‧處理器

240‧‧‧緩衝記憶體

250‧‧‧NAND介面電路

260‧‧‧ECC電路

300‧‧‧主機機器

BC1~BC3、SC‧‧‧接觸插塞

BG‧‧‧背閘極線

BL、BL0、BL1~BL6、BL(L-1)‧‧‧位元線

BLK、BLK0~BLK2‧‧‧區塊

BLS、BLC‧‧‧信號

BT‧‧‧背閘極電晶體

CLK‧‧‧時脈

CP‧‧‧連接層

CP1、CP2‧‧‧NAND型快閃記憶體晶片

CU‧‧‧電路層

GSL、GSL1、GSL2、SGD、SGD0~SGD3、SGS、SGS0~SGS3、SSL‧‧‧選擇閘極線

Icc‧‧‧動作電流

MP1、MP2‧‧‧柱狀體

MT、MT0~MT7‧‧‧記憶胞電晶體

NS‧‧‧NAND串

PG‧‧‧插塞

RA‧‧‧電路區域

RB‧‧‧記憶胞區域

SB‧‧‧半導體基板

SCOM、SSRC、SRCGND、SEN、INV_S‧‧‧節點

SDL‧‧‧閂鎖電路

SG1、SG2‧‧‧選擇閘極

SRC、SRC0、SRC1~SRC3、SL‧‧‧源極線

SSL1~SSL4‧‧‧控制信號線

ST1、ST2‧‧‧選擇電晶體

STB、BLQ、BLX、XXL、HLL‧‧‧控制信號

SU、SU0~SU4‧‧‧串單元

tR‧‧‧讀出時間

VCELSRC‧‧‧源極位準

VDDSA‧‧‧電源電壓

WL、WL0~WL7‧‧‧字元線

圖1係表示本實施形態之記憶體系統之方塊圖。

圖2係表示圖1所示之NAND型快閃記憶體之一例之方塊圖。

圖3係表示圖1所示之NAND型快閃記憶體之一例之電路圖。

圖4係表示本實施形態中所應用之感測放大器之一例之電路圖。

圖5(a)(b)係為了說明感測放大器之不同動作而表示之波形圖。

圖6係表示本實施形態之記憶胞之讀出動作之一例之波形圖。

圖7係表示本實施形態之記憶胞之讀出動作之另一例之波形圖。

圖8(a)(b)(c)係分別表示不同讀出順序之例之圖。

圖9係表示源極偏壓ABL感測之動作時序之波形圖。

圖10係表示源極VSS ABL感測之動作時序之波形圖。

圖11係表示三維積層型之NAND串之第1例之立體圖。

圖12係表示三維積層型之NAND串之第2例之立體圖。

圖13係表示圖12所示之NAND串之動作時序之波形圖。

圖14係表示三維積層型之NAND串之第3例之立體圖。

本實施形態係關於NAND型快閃記憶體，尤其關於BiCS之高速讀取動作(FAST READ)。高速讀取動作係於即便要較通常之讀取動作稍微犧牲精度(錯誤率)亦必須高速地讀出資料時使用之模式。於BiCS中，通常之讀取或驗證動作係使用感測所有位元線之電位之ABL(All Bit Line)感測，且將源極線預充電至0V以上之正電壓，並利用調節器使源極線持續偏壓(以下，將該感測方式稱為源極偏壓ABL感測)，藉此抑制源極線之雜訊。然而，該源極偏壓ABL感測有花費多餘時間以對源極線預充電之問題。

一般而言，使源極線偏壓為0V以上之正電壓之方法之優點為以下2點。

(1)於浮閘型NAND型快閃記憶體之情形時，抹除狀態之記憶胞被設定為負閾值電壓，而可讀出負閾值電壓。

(2)可降低源極線之雜訊。即，可抑制由驅動器之導通電阻、連接在驅動器與焊墊間之電源線之電阻成分所引起之電壓降(IR壓降)。

然而，BiCS之類的電荷捕獲型記憶胞抹除後之閾值位於正側，而不必讀出負閾值電壓。因此，於如高速讀取動作般能夠以精度(錯誤率)為犧牲之情形時，不必改善(2)之源極線之雜訊，亦不必使源極線偏壓為0V以上之正電壓。

因此，本實施形態中，於高速讀取動作中，藉由將源極線不偏壓為正電壓而設定為0V，或將源極線之位準設定為低於通常之讀出時，可縮短讀取時間。

進而，亦提出於高速讀取動作中，不僅應用ABL方式之感測，亦應用位元線屏蔽方式之感測之方法。

以下，參照圖式對實施形態進行說明。

(實施形態)

所有圖中均對相同部分標註相同參照符號。

對本實施形態之半導體記憶裝置、控制器、及記憶體系統進行說明。以下，作為半導體記憶裝置，列舉記憶胞積層於半導體基板之上方之三維積層型NAND型快閃記憶體為例進行說明。

(記憶體系統之構成)

參照圖1，對包含本實施形態之半導體記憶裝置之記憶體系統之構成進行說明。

記憶體系統1包括NAND型快閃記憶體100、控制器200、及主機機器300。

NAND型快閃記憶體100例如包括複數之晶片CP1、CP2。各晶片包括複數之記憶胞，且非揮發地記憶資料。NAND型快閃記憶體之構成之詳細內容於之後敍述。

控制器200響應來自主機機器300之命令，而命令NAND型快閃記憶體100進行讀出、寫入、抹除等。又，管理NAND型快閃記憶體100之記憶體空間。控制器200與NAND型快閃記憶體100例如亦可構成同一半導體裝置。

又，記憶體系統1亦可為1個裝置，記憶體系統1例如亦可由SD^TM卡之類的記憶卡或SSD(solid state drive，固態驅動器)等構成。

又，記憶體系統1可為內置有NAND型快閃記憶體100及控制器200之個人電腦，亦可為搭載有NAND型快閃記憶體100之應用系統。

控制器200包括主機介面電路210、內建記憶體(RAM，Random Access Memory，隨機存取記憶體)220、處理器(CPU，Central Processing Unit)230、緩衝記憶體240、NAND介面電路250、及ECC(Error Checking and Correcting，錯誤訂正)電路260。

主機介面電路210經由控制器匯流排而連接於主機機器300，管理與主機機器300之通訊。主機介面電路210將自主機機器300接收之命令及資料傳送至CPU230及緩衝記憶體240，又，響應CPU230之命令，向主機機器300傳送緩衝記憶體240內之資料。

NAND介面電路250經由NAND匯流排而連接於NAND型快閃記憶體100，管理與NAND型快閃記憶體100之通訊。NAND介面電路250將自CPU230接收之命令傳送至NAND型快閃記憶體100。NAND介面電路250於寫入時，將緩衝記憶體240內之寫入資料傳送至NAND型快閃記憶體100；於讀出時，將自NAND型快閃記憶體100讀出之資料傳送至緩衝記憶體240。

CPU230控制控制器200整體之動作。例如，於自主機機器300接收讀出命令時，響應其而基於NAND介面發出讀出命令。於寫入及抹除時，亦於自主機機器300接收寫入及抹除命令時，響應其而基於NAND介面發出寫入及抹除命令。又，CPU230執行耗損平均等用以管理NAND型快閃記憶體1之各種處理。進而，CPU230執行各種運算。例如，執行資料之加密處理或隨機化處理等。

ECC電路260執行資料之錯誤訂正(ECC，Error Checking and Correcting)處理。即，ECC電路260於資料之寫入時基於寫入資料而產生奇偶，於讀出時根據奇偶產生校正子而檢測錯誤，並訂正該錯誤。再者，CPU230亦可具有ECC電路260之功能。

內建記憶體220例如為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，被用作CPU230之作業區域。內建記憶體220保持用以管理NAND型快閃記憶體100之韌體或各種管理表等。

(半導體記憶裝置之構成)

圖2係本實施形態之NAND型快閃記憶體100之方塊圖。NAND型快閃記憶體100包括核心部110、輸入輸出部130、及周邊電路140。

核心部110包括記憶胞陣列111、列解碼器112、及感測放大器113。

記憶胞陣列111包括作為非揮發性之記憶胞之集合的複數(例如N個)之區塊BLK(BLK0、BLK1、BLK2、…)。1個區塊BLK內之資料係成批地被抹除。區塊BLK之各者包括作為記憶胞串聯連接而成之NAND串114之集合的複數(例如M個)之串單元SU(SU0、SU1、SU2、…)。記憶胞陣列111內之區塊數及區塊內之串單元之數為任意。

列解碼器112對自控制器200接收之區塊位址BA進行解碼，選擇對應之區塊BLK，進而對後述之字元線或選擇閘極線施加特定之電壓。

感測放大器113於資料之讀出時，感測並放大自記憶胞讀出之資料，且視需要向控制器200輸出讀出之資料。又，於資料之寫入時，將自控制器200接收之寫入資料傳送至記憶胞。針對記憶胞陣列111之資料之讀出及寫入係以複數之記憶胞為單位進行，該單位成為頁面。

輸入輸出部130管理與控制器200之間經由NAND匯流排發送接收各種指令或資料。

周邊電路140包括定序器141、電荷泵142、暫存器143、及驅動器144。

驅動器144將資料之寫入、讀出、及抹除所需之電壓供給至列解碼器112或感測放大器113。該電壓被施加於記憶胞陣列111內之各種配線。電荷泵142將自外部賦予之電源電壓升壓，將所需之電壓供給至驅動器144。暫存器143保持各種信號。例如，保持資料之寫入或抹除動作之狀態，藉此通知控制器動作是否正常完成。定序器141控制NAND型快閃記憶體100整體之動作。

(記憶胞陣列111)

圖3係表示記憶胞陣列111之一部分者，且係區塊BLK0之電路圖。其他區塊BLK亦具有與區塊BLK0同樣之構成。

於圖3中，區塊BLK0包含複數之串單元SU。各串單元SU包含複數(本例中為L個)之NAND串114。

NAND串114之各者例如包含8個記憶胞電晶體MT(MT0~MT7)(亦稱為記憶胞MC)、選擇電晶體(亦稱為選擇閘極)ST1、ST2、及背閘極電晶體BT。記憶胞電晶體MT包括包含控制閘極與電荷儲存層之積層閘極，且非揮發地保持資料。再者，記憶胞電晶體MT之個數不限於8個，亦可為16個或32個、64個、128個等。背閘極電晶體BT亦與記憶胞電晶體MT同樣地，包括包含控制閘極與電荷儲存層之積層閘極。然而，背閘極電晶體BT並非用以保持資料之電晶體，而是於資料之寫入及抹除時僅作為電流路徑發揮功能。記憶胞電晶體MT及背閘極電晶體BT各者之電流路徑串聯連接地配置於選擇電晶體 ST1、ST2間。再者，背閘極電晶體BT設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。

串單元SU0~SU(M-1)各者之選擇電晶體ST1之閘極分別共同連接於選擇閘極線SGS0~SGS(M-1)，選擇電晶體ST2之閘極分別共同連接於選擇閘極線SGS0~SGS(M-1)。相對於此，位於區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極分別共同連接於字元線WL0~WL7，背閘極電晶體BT之控制閘極共同連接於背閘極線BG(於區塊BLK0~BLK(N-1)中分別為BG0~BG(N-1))。

即，字元線WL0~WL7及背閘極線BG於區塊BLK0內之複數之串單元SU之間共同地連接，與此相對，選擇閘極線SGD、SGS即便於區塊BLK0內亦於每一串單元SU而獨立。

又，於記憶胞陣列110內呈矩陣狀配置之NAND串114中位於同一行之NAND串114之選擇電晶體ST1之電流路徑之另一端共同連接於任一位元線BL。即，位元線BL與區塊BLK內之複數之NAND串114共同地連接，進而與複數之區塊BLK之NAND串114共同地連接。又，選擇電晶體ST2之電流路徑之另一端連接於任一源極線SRC。源極線SRC例如於複數之串單元SU中將NAND串114共同地連接。

如上所述，位於區塊BLK內之複數之記憶胞電晶體MT之資料係成批地被抹除。相對於此，資料之讀出及寫入係對於任一區塊BLK之任一串單元SU中之共同地連接於任一字元線WL之複數之記憶胞電晶體MT成批地進行。即，將成批地進行資料之讀出及寫入之單位稱為「頁面」。

於上述構成之記憶胞陣列111中，記憶胞電晶體MT、選擇電晶體ST1、ST2、及背閘極電晶體BT三維地積層於半導體基板之上方。作為一例，於半導體基板上例如形成感測放大器模組11等周邊電路之一部分，於該周邊電路之上方形成記憶胞陣列111。

關於記憶胞陣列111之構成，例如，於2009年3月19日提出申請之美國專利申請12/407,403號“三維積層非揮發性半導體記憶體”中有所記載。又，於2009年3月18日提出申請之美國專利申請12/406,524號“三維積層非揮發性半導體記憶體”、於2010年3月25日提出申請之美國專利申請12/679,991號“非揮發性半導體記憶裝置及其製造方法”、於2009年3月23日提出申請之美國專利申請12/532,030號“半導體記憶體及其製造方法”中均有所記載。該等專利申請均藉由參照而引用於本案說明書中。

(感測放大器113)

上述感測放大器113包含複數之感測放大器單元SAU，各感測放大器單元SAU連接於各位元線。

圖4表示感測放大器單元SAU之一例。

感測放大器單元SAU包含感測放大器部SA及閂鎖電路SDL。再者，於記憶胞電晶體保持2位元以上之資料之情形時，閂鎖電路設置2個以上。

感測放大器部SA感測並放大於位元線BL讀出之資料，又，根據閂鎖電路SDL所保持之資料對位元線BL施加電壓。即，感測放大器部SA為直接地控制位元線BL之模組。閂鎖電路SDL暫時地保持資料。閂鎖電路SDL於資料之寫入時，保持經由輸入輸出電路130自控制器200接收之寫入資料。於資料之讀出時，保持經感測放大器部SA感測並放大之資料，且經由輸入輸出電路130向控制器200發送。

感測放大器部SA例如包含高耐壓n通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體10、低耐壓n通道MOS電晶體11~16、低耐壓p通道MOS電晶體17~19、及電容器元件20。感測放大器部SA之構成並不限定於此，而可變化。

電晶體10之閘極被施加信號BLS，且電流路徑之一端連接於對應之位元線BL。電晶體11之電流路徑之一端連接於電晶體10之電流路徑之另一端，閘極被施加信號BLC，且電流路徑之另一端連接於節點SCOM。電晶體11係用以將對應之位元線BL箝位於與信號BLC對應之電位者。

電晶體15之電流路徑之一端連接於節點SCOM，另一端連接於節點SRCGND(例如0V)，且閘極連接於閂鎖電路DSL之節點INV_S。電晶體12之電流路徑之一端連接於節點SCOM，另一端連接於節點SSRC，且閘極被輸入控制信號BLX。電晶體19之電流路徑之一端連接於節點SSRC，另一端被賦予電源電壓VDDSA，且閘極連接於節點INV_S。電晶體13之電流路徑之一端連接於節點SCOM，另一端連接於節點SEN，且閘極被輸入控制信號XXL。電晶體14之電流路徑之一端連接於節點SSRC，另一端連接於節點SEN，且閘極被輸入控制信號HLL。

電晶體17之電流路徑之一端連接於閂鎖電路SDL之節點INV_S，閘極連接於節點SEN。電晶體18之電流路徑之一端連接於電晶體17之電流路徑之另一端，另一端被賦予電源電壓VDDSA，且閘極被輸入控制信號STB。電晶體16之電流路徑之一端連接於節點SEN，另一端被賦予電源電壓VDDSA，且閘極被輸入控制信號BLQ。電容器元件20之一電極連接於節點SEN，另一電極被輸入時脈CLK。

於本實施形態中，感測放大器113根據指令而可於ABL方式之讀出動作與位元線屏蔽方式之讀出動作之間切換。ABL方式之讀出動作為電流感測方式之讀出，位元線屏蔽方式為電壓感測方式之讀出。

(ABL方式之讀出動作)

參照圖5(a)對ABL方式之讀出動作中之感測放大器部SA之動作進行說明。再者，圖5(a)(b)僅示出信號BLC與位元線BL之電位之關係。

首先，將信號BLS、BLC、BLX設為“H”位準，將閂鎖電路DSL之節點INV_S設定為“L”位準。因此，電晶體19、12、11、10成為導通狀態，經該等電晶體19、12、11、10之路徑而將位元線BL預充電至特定之電位Vbl。又，藉由將信號HLL設為“H”位準而對電容器元件20充電，使節點SEN之電位上升。

其後，將信號BLX、HLL設為“L”位準，將信號XXL設為“H”位準，而進行資料感測。

此處，於選擇胞之閾值電壓低於讀出位準之情形時，選擇胞成為導通狀態。因此，自電容器元件20經電晶體13、11、10之路徑，使胞電流自位元線BL流動至源極線SRC，從而節點SEN被放電，節點SEN之電位下降。另一方面，於選擇胞之閾值電壓高於讀出位準之情形時，選擇胞成為斷開狀態。因此，節點SEN不會被放電而大致維持最初之電位。

繼而，將選通信號STB設為“L”位準，從而讀出資料由閂鎖電路SDL取入。具體而言，於節點SEN之電位為“H”位準之情形時，電晶體17成為斷開狀態，閂鎖電路SDL保持為初始狀態之“L”位準。另一方面，於節點SEN之電位下降之情形時，電晶體17成為導通狀態，從而閂鎖電路SDL保持“H”位準。

(位元線屏蔽方式之讀出動作)

其次，參照圖5(a)對位元線屏蔽方式之讀出動作進行說明。

首先，例如於讀出對象之位元線為第奇數個位元線之情形時，重設連接於第奇數個位元線之閂鎖電路SDL，將節點INV_S設定為“L”位準。又，將連接於第偶數個位元線之閂鎖電路SDL之節點INV_S設定為“H”位準。

其後，將信號BLS、BLC、BLX、HLL設為“H”位準，將信號 XXL設為“L”位準。

在連接於讀出對象之第奇數個位元線BL之感測放大器部SA中，由於節點INV_S為“L”位準，故而經電晶體19、12、11、10之路徑而對位元線BL充電，經電晶體19、14之路徑而對電容器元件20充電。於位元線之充電時，將信號BLC設定為例如0.5V+Vth(Vth為n通道MOS電晶體之閾值電壓)。

又，在連接於第偶數個位元線BL之感測放大器部SA中，節點INV_S為“H”位準。因此，電晶體19為斷開狀態，不對位元線BL及電容器元件20充電，位元線BL作為屏蔽線發揮功能。

其後，將信號BLC、BLX、HLL設為“L”位準。

此處，在連接於讀出對象之第奇數個位元線之選擇胞之閾值電壓高於讀出位準之情形時，選擇胞為斷開狀態，位元線保持為“H”位準。又，於選擇胞之閾值電壓低於讀出位準之情形時，選擇胞成為導通狀態，將位元線BL之電荷放電。因此，位元線BL成為“L”位準。

其後，將信號BLC再次設定為“H”位準，而感測位元線之資料。該信號BLC之“H”位準稍低於充電時之“H”位準，例如設定為0.4V+Vth。於選擇胞為導通狀態之情形時，節點SEN成為“L”位準，因此電晶體17成為導通狀態。另一方面，於選擇胞為斷開狀態之情形時，節點SEN保持為“H”位準，因此電晶體17為斷開狀態。

繼而，將選通信號STB設為“L”位準，從而資料由閂鎖電路SDL取入。於選擇胞為導通狀態之情形時，電晶體17為導通狀態，因此閂鎖電路SDL之節點INV_S成為“H”位準。另一方面，於選擇胞為斷開狀態之情形時，電晶體17為斷開狀態，因此閂鎖電路SDL之節點INV_S保持為“L”位準。

再者，上述ABL方式或位元線屏蔽方式之讀出動作亦可應用於將資料寫入至記憶胞之後驗證記憶胞之閾值電壓之編程驗證動作。

(2值/4值讀出動作)

圖6表示自於1個記憶胞中記憶2值資料之SLC(Single Level Cell，單階胞)讀出資料之例，圖7表示自1個記憶胞中記憶例如4值資料之MLC(Multi Level Cell，多階胞)讀出資料之例。

關於圖6、圖7所示之讀出2值或4值資料之動作，均表示ABL方式之讀出動作之例，於資料之感測中動作電流持續流動。

圖8(a)(b)(c)分別表示讀出圖6所示之一個位準時之順序與動作電流Icc之關係。

圖8(a)表示將源極線偏壓為正電壓之源極偏壓ABL感測(SRC BIAS ABL SENSE)之讀出時間tR。該情形時，包含以下所有時間在內之時間成為讀出時間tR，即，主要作為未圖示之電荷泵電路之啟動時間之設置時間、字元線(WL)之充電時間、源極線(SRC)之充電時間、位元線(BL)之充電時間、位元線(BL)之穩定時間、將胞電流I CELL實際取入至感測放大器之感測時間、將字元線或位元線恢復為初始狀態之恢復時間。

圖8(b)表示將源極線設定為0V(VSS)之源極VSS ABL感測(SRC VSS ABL SENSE)之讀出時間tR。該情形時，由於不必對源極線充電，故而與圖8(a)所示之源極偏壓ABL感測相比，縮短2~3μs之時間。又，要施加於字元線之電壓亦偏移相當於源極線之位準下降之量而下降，因此亦可縮減字元線之充電時間。然而，將源極線設定為VSS之情形時，由於將源極線與電源VSS連接之電晶體之導通電阻或電源線之電阻顯著化，故而源極線之雜訊較源極偏壓ABL感測方式惡化。

圖9表示源極偏壓ABL感測(SRC BIAS ABL SENSE)之各部分之時序，圖10表示源極VSS ABL感測(SRC VSS ABL SENSE)之各部分之時序。於圖9所示之源極偏壓ABL感測之情形時，源極線SRC之充電時間t2~t3為必需，而於圖10所示之源極VSS ABL感測之情形時，無需源極線SRC之充電時間。因此，源極VSS ABL感測與源極偏壓ABL感測相比，可縮短讀出時間。

圖8(c)表示將源極線設定為0V(VSS)之位元線屏蔽方式感測(SRC VSS SHIELDING BL SENSE)而非ABL感測之讀出時間tR。上述ABL感測由於必須將位元線之電位保持為固定，故而於位元線電位之穩定期間中，關於胞電流，動作電流Icc自感測放大器經由位元線持續流動至胞。

相對於此，於位元線屏蔽方式感測之情形時，同時對字元線與位元線預充電之後，使選擇閘極導通，根據胞電流而將位元線之電荷放電，感測該電壓之變動。因此，如圖8(c)所示，於位元線之放電時間中，幾乎無動作電流Icc流動。

位元線屏蔽方式感測之讀出時間tR與圖8(b)所示之源極VSS ABL感測之讀出時間幾乎無差異。然而，位元線屏蔽方式感測由於位元線之電位發生變動，故而為降低雜訊，必須交替屏蔽鄰接之位元線。因此，如上所述，相對於位元線之數，以1次讀出可選擇之位元線之數變為一半。即，於位元線屏蔽方式感測之情形時，頁面長度變為ABL感測之一半。

因此，一般而言，於編程時之編程驗證或通常之讀取中，使用源極線之雜訊較少之源極偏壓ABL感測方式。

(高速讀取動作)

其次，對本實施形態中之高速讀取動作進行說明。本實施形態提供2個實施例作為高速讀取動作。

(實施例1)

實施例1係於編程時之編程驗證或通常之讀取中，使用源極線之雜訊較少之圖9所示之源極偏壓ABL感測(將頁面長度設為2N)。又，於高速讀取時，使用將源極線設定為0V(VSS)之圖10所示之源極VSS ABL感測、或如圖9之SRC、WELL中虛線所示般將源極線之位準設定為低於通常之讀取時之位準VCELSRC(例如1V)且高於0V之位準(圖9中虛線所示)之源極偏壓ABL感測。

根據實施例1，於高速讀取時，可縮減源極線之充電所需之時間，亦可縮短讀取時間。於高速讀取時，頁面長度既可為2N，亦可為1N。當然，1N與2N相比可降低源極線雜訊。但，源極線雜訊由於在必須進行資料之隨機化之現狀下可大致地控制，故而藉由修正選擇字元線之電壓，可充分地予以消除。

(實施例2)

實施例2係於編程時之編程驗證或通常讀取中，使用源極線雜訊較少之源極偏壓ABL感測(將頁面長度設為2N)。又，高速讀取時使用將源極線設定為0V(VSS)之位元線屏蔽方式感測而非ABL感測。於高速讀取時，頁面長度變為1N。

於使用位元線屏蔽感測方式之情形時，讀出時之頁面長度變為一半，但需要高速讀取之SSD(Solid State Drive)等之資料尺寸以4KB為單位，頻繁進行隨機存取讀取之情況原本便較多。現狀之大容量NAND型快閃記憶體之頁面長度例如有8KB以上，藉由使用位元線屏蔽感測方式，即便讀出時之頁面長度變為一半，對讀出以4KB為單位之資料亦足夠。實際上，於頁面長度為4KB以上之情形時，超過4KB之部分之資料由於對控制器而言為多餘，故而多數情況下被廢棄，因此在實際應用上不存在問題。

又，藉由使用位元線屏蔽感測方式而非ABL感測，可獲得如下效果。即，於位元線屏蔽感測方式之情形時，作為晶片動作產生電流峰值之時序更加局部化。因此，控制器於利用位元線屏蔽感測方式使系統內之複數之NAND型快閃記憶體晶片CP1、CP2進行高速讀取動作時，藉由錯開各晶片之動作時序，可容易地控制峰值電流。

例如，關於圖8(c)所示之動作電流Icc，就字元線、位元線(WL、BL)充電時間與BL放電時間而言，動作電流Icc之峰值電流量大不相同。因此，控制器藉由以峰值電流量不重疊之方式控制複數之NAND型快閃記憶體晶片CP1、CP2，可縮減消耗電流。

具體而言，於NAND型快閃記憶體晶片CP1進行字元線、位元線(WL、BL)之充電時，使NAND型快閃記憶體晶片CP2進行字元線、位元線(WL、BL)之充電以外之動作，於NAND型快閃記憶體晶片CP1結束字元線、位元線(WL、BL)之充電之情形時，於NAND型快閃記憶體晶片CP2中開始字元線、位元線(WL、BL)之充電，藉此可減少消耗電流。

因此，於作為系統並行地高速讀取多個隨機之4KB之資料時，藉由使用位元線屏蔽感測方式，可於低消耗電流下使NAND型快閃記憶體晶片CP1、CP2同時執行動作。因此，可提高NAND型快閃記憶體晶片CP1、CP2之並行度，且可提高4KB之資料單位之總處理量。

根據上述實施例2，於高速讀取時，藉由使用將源極線設定為0V(VSS)之位元線屏蔽方式感測而非ABL感測，可於低消耗電流下縮短讀出時間。

(三維積層型之NAND串之第1例)

圖11表示三維積層型之NAND串之第1例。

圖11係藉由將積層有4層之記憶胞MC於下端回折，且串聯連接8個記憶胞MC而形成NAND串NS。即，於圖11所示之NAND串中，串聯連接之複數之記憶胞之電流路徑配置於相對於後述之半導體基板之表面垂直之方向。然而，記憶胞之積層數、記憶胞之數、及串之構成並不限定於此。

於圖11中，於半導體基板SB設置有電路區域RA，於電路區域RA上設置有記憶體區域RB。於電路區域RA中，於半導體基板SB上形成有電路層CU。於電路層CU，形成有構成圖2所示之列解碼器112、感測放大器113、周邊電路部140之電路中之全部或一部分。於記憶胞區域RB，形成有圖2所示之記憶胞陣列111。

又，於記憶胞區域RB中，於電路層CU上形成有背閘極層BG，於背閘極層BG形成有連接層CP。於連接層CP上鄰接地配置有柱狀體MP1、MP2，柱狀體MP1、MP2之下端經由連接層CP而相互連接。

又，於連接層CP上，依序積層有4層之字元線WL3~WL0，並且以分別鄰接於字元線WL3~WL0之方式依序積層有4層之字元線WL4~WL7。字元線WL4~WL7由柱狀體MP1貫通，並且字元線WL0~WL3由柱狀體MP2貫通，藉此構成NAND串NS。

於柱狀體MP1、MP2之中心，形成有構成未圖示之作為電流路徑之通道區域之柱狀半導體。於柱狀半導體之周圍，依序形成有未圖示之隧道絕緣膜、電荷捕獲層、阻擋絕緣膜。於柱狀體MP1、MP2與字元線WL0~WL3、WL4~WL7之交叉位置形成有記憶胞MC。

又，於柱狀體MP1、MP2上分別形成有柱狀體SP1、SP2。

於最上層之字元線WL7之上方，形成有由柱狀體SP1貫通之選擇閘極電極SG1，於最上層之字元線WL0之上方，形成有由柱狀體SP2貫通之選擇閘極電極SG2。

又，於選擇閘極電極SG2之上方，設置有連接於柱狀體SP2之源極線SRC，於選擇閘極電極SG1上方，於每行形成有經由插塞PG而連接於柱狀體SP1之位元線BL1~BL6。於位元線BL1~BL6分別連接有感測放大器。

因此，上述構成之NAND型快閃記憶體可使用上述之源極偏壓ABL感測、源極VSS ABL感測、或位元線屏蔽方式感測，且可應用上述之實施例1及2。

(三維積層型之NAND串之第2例)

圖12表示三維積層型之NAND串之第2例。

於圖12所示之NAND串中，串聯連接之複數之記憶胞之電流路徑相對於半導體基板之表面平行地配置。

於半導體基板SB上設置有電路區域RA，於電路區域RA上隔著未圖示之絕緣膜而設置有記憶體區域RB。於電路區域RA，形成有構成圖2所示之列解碼器112、感測放大器113、周邊電路部140之電路中之全部或一部分。於記憶胞區域RB，形成有圖2所示之記憶胞陣列111。

記憶胞陣列111包含例如4個串單元SU1~SU4，各串單元SU1~SU4包含積層之3個NAND串20。各NAND串20包含由所謂之鰭構造之電晶體構成且串聯連接之4個記憶胞MC、及第1、第2選擇閘極SGD、SGS。

串單元SU1~SU4之各者包含例如交替地積層於電路區域RA之上方的複數之絕緣膜21、構成主動區域之複數之半導體膜22、字元線WL1~WL4、選擇閘極線SGL1、SGL2、位元線BL1~BL4、及源極線SRC1~SRC3等。

字元線WL1~WL4、連接於第1選擇閘極SGD之選擇閘極線GSL、連接於第2選擇閘極SGS之選擇閘極線SSL對於串單元SU1~SU4共同地配置。即，字元線WL1~WL4、及選擇閘極線GSL、SSL隔著未圖示之閘極絕緣膜而形成於串單元SU1~SU4之側面，各記憶胞MC形成於半導體膜22之側面。即，於半導體膜22之側面與各字元線WL1~WL4之間，形成有例如未圖示之MONOS膜。各NAND串20係4個記憶胞MC於水平方向(第2方向)串聯連接而成。各記憶胞MC包含積層閘極，該積層閘極包括未圖示之閘極絕緣膜、電荷儲存層、阻擋絕緣膜、及作為字元線之控制閘極。

又，於串單元SU1~SU4之第1選擇閘極SGD側端部，形成有將各串單元內之半導體膜20共同連接之位元線接點23。於該位元線接點23分別連接有位元線BL1~BL4。於位元線BL1~BL4，分別連接有未圖示之感測放大器。

又，於串單元SU1~SU4之第2選擇閘極SGS側端部，形成有4個串單元SU1~SU4共用之源極線SRC1~SRC3。源極線SRC1連接於串單元SU1~SU4之最下層之半導體膜20，源極線SRC2連接於串單元SU1~SU4之中間層之半導體膜20，源極線SRC3連接於串單元SU1~SU4之最上層之半導體膜20。

於上述構成之NAND型快閃記憶體中，4個串單元SU1~SU4共用字元線WL、連接於第1選擇閘極SGD之選擇閘極線GSL、及連接於第2選擇閘極SGS之選擇閘極線SSL，於各串單元中，3個NAND串20共有位元線。因此，藉由源極線SRC1~RDC3而選擇NAND串20。

圖13表示例如源極偏壓ABL感測中之NAND串20之選擇動作之例。

於選擇例如連接於源極線SRC1之NAND串20之情形時，將源極線SRC1設定為所謂通常之源極位準VCELSRC(例如1V)。又，連接於源極線SRC1以外之源極線SRC2、SRC3之記憶體串由於必須設為非選擇狀態，故而將源極線SRC2、SRC3之位準設定為與位元線BL相同之位準，例如1.5V(VCELSRC)。

對所選擇之記憶胞之閘極施加VSG時，若該記憶胞為導通狀態，則將感測放大器之節點SEN之電壓放電，若該記憶胞為斷開狀態，則保持感測放大器之節點SEN之電壓。藉此，可讀出1頁資料。

於上述構成中，於高速讀取時，將選擇源極線之電壓設定為0V或通常之讀取動作時之電壓，例如低於1V之電壓。因此，由於可縮減源極線之充電時間，故而可使讀出動作高速化。

(三維積層型之NAND串之第3例)

圖14表示三維積層型之NAND串之第3例。

於圖14所示之NAND串中，串聯連接之複數之記憶胞之電流路徑相對於半導體基板之表面平行地配置。

於半導體基板SB上設置有電路區域RA，於電路區域RA上隔著未圖示之絕緣而設置有記憶體區域RB。於電路區域RA，形成有構成圖2所示之列解碼器112、感測放大器113、周邊電路部140之電路中之全部或一部分。於記憶胞區域RB，形成有圖2所示之記憶胞陣列111。

圖14中圖示出1個記憶體單元。

於電路區域RA上之未圖示之絕緣膜上，形成有條紋形狀之例如4個包含鰭型構造之串單元24(24-1~24-4)，藉由該等串單元24(24-1~24-4)而形成1個記憶體單元MU。該等串單元24(24-1~24-4)係沿著與相對於半導體基板SB表面垂直之方向即第1方向正交之第2方向而配置。

串單元24之各者包含絕緣膜22(22-1~22-4)及半導體層23(23-1~23-3)，該等交替地積層於第2方向。於串單元24之上表面及側面，依序形成有未圖示之閘極絕緣膜、電荷儲存層、阻擋絕緣膜、及控制閘極。電荷儲存層26例如由絕緣膜形成。又，控制閘極28由導電膜形成，且作為字元線WL或選擇閘極線GSL1及GSL2發揮功能。字元線WL及選擇閘極線GSL1與GSL2係以橫跨複數之串單元24之方式形成。又，控制信號線SSL1~SSL4針對各個串單元24獨立地形成。

於第奇數個串單元24-1及24-3之一端部，形成有接觸插塞BC1~ BC3。接觸插塞BC1將串單元24-1及24-3之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接觸插塞BC2將串單元24-1及24-3之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接觸插塞BC3將串單元24-1及24-3之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。

又，於第偶數個串單元24-2及24-4之一端部，形成有接觸插塞BC1~BC3。接觸插塞BC1將串單元24-2及24-4之半導體層23-1與位元線BL1連接，且與半導體層23-2及23-3絕緣。接觸插塞BC2將串單元24-2及24-4之半導體層23-2與位元線BL2連接，且與半導體層23-1及23-3絕緣。接觸插塞BC3將串單元24-2及24-4之半導體層23-3與位元線BL3連接，且與半導體層23-1及23-2絕緣。

又，於串單元24-1~24-4之另一端上，形成有接觸插塞SC。接觸插塞SC連接於半導體層23-1~23-3，半導體層23-1~23-3經由接觸插塞SC而連接於源極線SL。如此，源極線SL與圖12所示之三維積層型之NAND串同樣地與4個串單元24-1~24-4之源極線SL共同連接。

上述位元線BL1~BL3分別與未圖示之感測放大器連接。因此，該NAND型快閃記憶體可使用上述之源極偏壓ABL感測、源極VSSABL感測、或位元線屏蔽方式感測，且可應用上述之實施例1及2。

又，該NAND型快閃記憶體於高速讀取時應用例如源極偏壓ABL感測。該情形時，各部分之電位之關係與圖9所示之波形相同。即，於高速讀取時，將選擇源極線之電壓設定為低於通常之讀取時之電壓VCELSRC(例如1V)且高於0V之電壓(圖9中虛線所示)。因此，可縮減源極線之充電時間，可使讀出動作高速化。

此外，本發明並不限定於上述各實施形態本身，於實施階段中可於不脫離其主旨之範圍中使構成要素變化並具體化。又，藉由上述各實施形態所揭示之複數之構成要素之適當組合，可形成各種發明。例如，亦可自實施形態所示之全部構成要素中去除若干構成要素。進而，亦可適當組合不同實施形態中之構成要素。