JP4000028B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に係り、特にメモリセルアレイに対するランダムなデータの読み書きを高速に行う機能を有する高速ランダムサイクル方式の同期型半導体メモリ（ＦＣＲＡＭ）に関するもので、たとえば高速サイクル型のシンクロナスＦＣＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型のシンクロナスＦＣＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）などに用いられるものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）のデータアクセス速度を、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）並に高速化し、高いクロック周波数による高いデータバンド幅（単位時間当たりのデータバイト数）を可能にしたシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案されている。このＳＤＲＡＭは、４Ｍ（メガ）ビット／１６ＭビットＤＲＡＭ世代より既に実用化されている。６４ＭビットＤＲＡＭ世代では、全てのＤＲＡＭ使用量の大部分をＳＤＲＡＭが占めている。また、最近では、ＳＤＲＡＭをさらに高速化する試みがなされている。たとえば、従来の２倍のデータ転送レートで動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が提案され、製品化が進められている。
【０００３】
ＳＤＲＡＭの場合、データ転送レートの高速化、すなわちバンド幅の向上が進む一方で、メモリコアのセルデータのランダムアクセスに関しては高速化が難しいという問題があった。つまり、ロウアクセスが変化した異なる行アドレス（ロウアドレス）からのデータアクセスは、ＤＲＡＭ特有の破壊読出しと増幅動作とが必要であり、さらには、次のコアアクセスに先立つプリチャージ動作に一定の時間（コアレーテンシ）を必要とする。このため、コアのサイクルタイム（ランダムサイクルタイムｔＲＣ）の大幅な高速化は困難であった。
【０００４】
この問題を解決するため、コアのアクセスおよびプリチャージ動作をパイプライン化し、従来のＳＤＲＡＭのランダムサイクルタイムｔＲＣを１／２以下に短縮した高速サイクルＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ＝ＦＣＲＡＭ）が、“ａ ２０ｎｓ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｐｉｐｅｌｉｎｅｄ Ｏｐｅｒａｔｉｏｎ ＤＲＡＭ”（ＶＬＳＩ Ｓｙｍｐ． １９９８）により提案されている。このようなＦＣＲＡＭは、ランダムデータを高速に転送するようなネットワークの分野において、従来のＳＲＡＭが用いられてきたランスイッチ（ＬＡＮＳｗｉｔｃｈ）やルーターなどを中心に、その製品化が始まろうとしている。
【０００５】
ここで、ＦＣＲＡＭの基本動作である、コマンド体系について簡単に説明する（詳細については、たとえば特願平１１−３７３５３１号（特開２００１−１８９０７７号公報）参照）。
【０００６】
図８は、コマンド入力によるＦＣＲＡＭの状態の変化を示すものである。ここでは、第１のコマンドであるファーストコマンド（１ｓｔ Ｃｏｍｍａｎｄ）と第２のコマンドであるセカンドコマンド（２ｎｄ Ｃｏｍｍａｎｄ）との組み合わせにより、コマンド入力を確定する様子を示している。
【０００７】
図９（ａ），（ｂ）は、図８のコマンドとそれに対応したピン入力との関係（ファンクションテーブル）を示すものである。
【０００８】
ＦＣＲＡＭでは、通常、回路内部動作を制御するコマンドを入力するための外部端子として、チップセレクト（／ＣＳ）ピンとファンクションコントロール（ＦＮ＝ロウアドレスストローブ／ＲＡＳ）ピンの２つが割り当てられている。２ピンのみを個々に使用して、１サイクルのコマンドで多くのコマンド入力を確定するのは不可能である。そこで、ファーストコマンドとセカンドコマンドとを組み合わせることによって、／ＣＳピンとＦＮピンとの２ピンのみによる、複数のコマンド入力の確定を可能にしている。
【０００９】
図８において、ライトアクティブコマンドＷＲＡ（Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）およびリードアクティブコマンドＲＤＡ（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）が、ファーストコマンドである。ローワアドレスラッチコマンドＬＡＬ（Ｌｏｗｅｒ Ａｄｄｒｅｓｓ Ｌａｔｃｈ）、モードレジスタセットコマンドＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）およびオートリフレッシュコマンドＲＥＦ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）が、セカンドコマンドである。
【００１０】
図９に示すように、ファーストコマンドでは／ＣＳピンが“Ｌ”であり、ＦＮピンが“Ｈ”のときはリードアクティブコマンドＲＤＡを、ＦＮピンが“Ｌ”のときはライトアクティブコマンドＷＲＡを、それぞれコマンド入力として確定する。また、セカンドコマンドでは、／ＣＳピンが“Ｈ”のときはローワアドレスラッチコマンドＬＡＬを、／ＣＳピンが“Ｌ”のときはモードレジスタセットコマンドＭＲＳ，オートリフレッシュコマンドＲＥＦを、それぞれコマンド入力として確定する。
【００１１】
すなわち、図８に示すように、待機状態（ＳＴＡＮＤＢＹ）でのファーストコマンドおよびセカンドコマンドの入力において、直接、リードアクティブコマンドＲＤＡあるいはライトアクティブコマンドＷＲＡが与えられる。図９に示したテーブルから明らかなように、／ＣＳピンを“Ｌ”レベルにしたときにコマンドの入力が受け付けられる。リードとライトのコマンドの区別は、ＦＮピンに与えられる入力のレベルによって識別される。この例では、リードであればＦＮピンが“Ｈ”レベルに、ライトであればＦＮピンが“Ｌ”レベルに、それぞれセットされる。
【００１２】
また、ファーストコマンドで、センスアンプの分割デコード用のロウアドレスを与えることもできる。ただし、パッケージのピン数には制限がある。そのため、既存の制御ピンをアドレスピンとして転用し、ピン数の増加を抑えている。
【００１３】
図１０は、制御ピンの一部をアドレスピンとして転用した方式の、ダブルデータレート型のシンクロナスＦＣＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）のパッケージのピン割当てを、ＤＤＲ−ＳＤＲＡＭのピン割当てと対比して示すものである。なお、ここでは、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で標準化された、６６ピンのＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）を例に説明する。
【００１４】
この例では、ＳＤＲＡＭにおけるカラムアドレスストローブ（／ＣＡＳ）ピンおよびライトイネーブル（／ＷＥ）ピンを、それぞれ、アドレスピンＡ１３，Ａ１４として転用している。これにより、センスアンプのデコードを増やし、活性化するセンスアンプの数を限定するという長所を損なうことはない。
【００１５】
また、ファーストコマンドで取り込むアドレスをアッパーアドレスＵＡ、セカンドコマンドで取り込むアドレスをローワアドレスＬＡと称している。
【００１６】
まず、ファーストコマンドにおけるクロックの立ち上がりエッジで、通常のアドレスピンＡ０〜Ａ１２、および、／ＷＥピン，／ＣＡＳピンに対応するアドレスピンＡ１３，Ａ１４からアッパーアドレスＵＡを取り込む。ファーストコマンドがリードであれば、この行アドレスにしたがってワード線ＷＬを選択する。そして、その選択ワード線ＷＬにつながるメモリセルＭＣからのデータを、ビット線対ＢＬｎ，／ＢＬｎに読み出す。また、読み出したデータを、ビット線センスアンプＳ／Ａで増幅する。ファーストコマンドの入力によって、ここまでの動作が完了する。なお、図１０において、／ＷＥピンおよび／ＣＡＳピンはアドレス入力によってレベルが変化する。また、／ＲＡＳピンのレベルはＦＮによって変化する。
【００１７】
次に、ファーストコマンドの入力から１クロックサイクル後に、セカンドコマンドとして、ローワアドレスラッチコマンドＬＡＬ、モードレジスタセットコマンドＭＲＳ、オートリフレッシュコマンドＲＥＦのいずれかを入力する。
【００１８】
上述のセカンドコマンドにおいて、／ＣＳピンを“Ｈ”レベルにセットして、アドレスピンＡ０〜Ａ１４からカラムアドレスＣＡ０−ｊ（ローワアドレスＬＡ）を取り込んだ例を以下に示す。この場合、セカンドコマンドは、カラムアドレスを取り込むだけで済む。すなわち、カラムアドレスに対応したカラム選択線ＣＳＬを選択する。こうして、ビット線センスアンプＳ／Ａで増幅されたデータを、データ線ＭＤＱ対に転送する。そして、そのデータを再びリードバッファ（セカンダリセンスアンプ）ＤＱＲＢで増幅する。最後に、このデータを出力ピンより出力する。
【００１９】
上述したような動作を実現するためのコマンドデコーダは、たとえば図１１乃至図１３に示すように、コントローラ、ファーストコマンド用デコーダおよびセカンドコマンド用デコーダにより構成される。
【００２０】
図１１は、コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示すものである。図１２はアッパー側のコマンドデコーダの具体的な構成例を、図１３はローワ側のコマンドデコーダの具体的な構成例を、それぞれ示すものである。
【００２１】
図１１に示すコントローラは、インバータ１０１〜１１１、クロックドインバータ１２１〜１２６、ナンドゲート１３１〜１３４およびノアゲート１４１から構成されている。
【００２２】
外部クロック信号を内部でバッファリングした信号ＣＬＫＩＮおよびその逆相信号ｂＣＬＫＩＮで制御されるクロックドインバータ１２１の入力端には、／ＣＳピンからの外部入力を内部でバッファリングした信号ｂＣＳＩＮが供給される。このクロックドインバータ１２１の出力端には、インバータ１０１の入力端が接続されている。
【００２３】
信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２２の出力端は、上記インバータ１０１の入力端に接続されている。また、このクロックドインバータ１２２の入力端は、上記インバータ１０１の出力端に接続されている。
【００２４】
また、上記インバータ１０１の出力端は、ノアゲート１４１およびナンドゲート１３１の一方の入力端にそれぞれ接続されている。このノアゲート１４１の他方の入力端には、インバータ１０３の出力端が接続されている。上記ナンドゲート１３１の他方の入力端には、インバータ１０４の出力端が接続されている。このインバータ１０４の入力端には、上記インバータ１０３の出力端が接続されている。このインバータ１０３の入力端には、信号ＣＬＫＩＮが供給される。
【００２５】
上記ノアゲート１４１の出力端には、インバータ１０２の入力端が接続されている。このインバータ１０２の出力端からは、信号ｂＣＳＬＴＣが出力される。この信号ｂＣＳＬＴＣは、外部入力／ＣＳを内部でバッファリングし、半クロックラッチした信号である。
【００２６】
上記ナンドゲート１３１の出力端には、インバータ１０５の入力端が接続されている。このインバータ１０５の出力端からは、信号ＮＯＰＬＴＣが出力される。
【００２７】
一方、コマンドＲＤＡが入力されたことを表わす信号ｂＣＯＬＡＣＴＲＵは、各ナンドゲート１３２，１３３の一方の入力端にそれぞれ供給される。コマンドＷＲＡが入力されたことを表わす信号ｂＣＯＬＡＣＴＷＵは、各ナンドゲート１３２，１３４の他方の入力端にそれぞれ供給される。
【００２８】
ナンドゲート１３２の出力端は、信号ｂＣＬＫＩＮ，ＣＬＫＩＮで制御されるクロックドインバータ１２３の入力端に接続されている。このクロックドインバータ１２３の出力端には、インバータ１０６の入力端が接続されている。このインバータ１０６の出力端には、信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２５の入力端が接続されている。このクロックドインバータ１２５の出力端には、インバータ１０７の入力端が接続されている。このインバータ１０７の出力端には、三段のインバータ１０８，１０９，１１０が接続されている。その三段目のインバータ１１０の出力端からは、信号ｂＡＣＴＵＤＳＢが出力される。
【００２９】
なお、信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２４の出力端は、上記インバータ１０６の入力端に接続されている。また、このクロックドインバータ１２４の入力端は、上記インバータ１０６の出力端に接続されている。また、信号ｂＣＬＫＩＮ，ＣＬＫＩＮで制御されるクロックドインバータ１２６の出力端は、上記インバータ１０７の入力端に接続されている。また、このクロックドインバータ１２６の入力端は、上記インバータ１０７の出力端に接続されている。
【００３０】
さらに、上記ナンドゲート１３３の他方の入力端には、上記ナンドゲート１３４の出力端が接続されている。このナンドゲート１３４の一方の入力端には、上記ナンドゲート１３３の出力端が接続されている。そして、上記ナンドゲート１３３の出力端からは、信号ＰＣＲＥＡＤが出力される。また、上記ナンドゲート１３３の出力端は、インバータ１１１の入力端に接続されている。そして、このインバータ１１１の出力端からは、信号ＰＣＷＲＩＴＥが出力される。
【００３１】
図１２に示すアッパー側のコマンドデコーダは、インバータ１５１〜１５６、ナンドゲート１６１およびノアゲート１７１から構成されている。
【００３２】
信号ｂＣＳＬＴＣは、図１１に示したコントローラから、インバータ１５１の入力端に供給される。信号ｂＲＡＳＬＴＣは、インバータ１５４の入力端に供給される。信号ｂＲＡＳＬＴＣは、外部入力／ＲＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号である。
【００３３】
ナンドゲート１６１の第１の入力端には、上記インバータ１５１の出力端が接続されている。また、第２の入力端には、上記インバータ１５４の出力端が接続されている。さらに、第３の入力端には、図１１に示した三段目のインバータ１１０の出力端が接続されている。そして、三段目のインバータ１１０の出力端より、信号ｂＡＣＴＵＤＳＢが供給される。
【００３４】
このナンドゲート１６１の出力端には、インバータ１５２の入力端が接続されている。このインバータ１５２の出力端には、インバータ１５３の入力端が接続されている。そして、このインバータ１５３の出力端からは信号ｂＣＯＬＡＣＴＷＵが出力されて、上記コントローラに供給される。
【００３５】
一方、ノアゲート１７１の第１の入力端には、インバータ１５５の出力端が接続されている。このインバータ１５５の入力端には、図１１に示した三段目のインバータ１１０の出力端が接続されている。また、第２の入力端には、上記インバータ１５４の出力端が接続されている。さらに、第３の入力端には、図１１に示したインバータ１０２の出力端が接続さている。そして、インバータ１０２の出力端より、信号ｂＣＳＬＴＣが供給される。
【００３６】
このノアゲート１７１の出力端には、インバータ１５６の入力端が接続されている。そして、インバータ１５６の出力端からは信号ｂＣＯＬＡＣＴＲＵが出力されて、上記コントローラに供給される。
【００３７】
なお、図１２に示した回路においては、各信号をノアゲート１７１で受けることによって、段数を削減するように構成されている。これにより、ランダムアクセスタイムｔＲＡＣの高速化が図られる。
【００３８】
図１３に示すローワ側のコマンドデコーダは、インバータ１８１〜１８９、ナンドゲート１９１〜１９４およびノアゲート２０１，２０２から構成されている。
【００３９】
信号ＮＯＰＬＴＣは、図１１に示したコントローラから、ナンドゲート１９１，１９２の一方の入力端にそれぞれ供給される。信号ｂＣＳＬＴＣは、図１１に示したコントローラから、インバータ１８９の入力端に供給される。このインバータ１８９の出力端は、ナンドゲート１９３，１９４の一方の入力端にそれぞれ接続されている。
【００４０】
信号ｂＡＣＴＵＤＳＢおよび信号ＰＣＷＲＩＴＥは、図１１に示したコントローラから、ノアゲート２０１の各入力端に供給される。このノアゲート２０１の出力端は、上記ナンドゲート１９１，１９３の他方の入力端にそれぞれ接続されている。
【００４１】
信号ｂＡＣＴＵＤＳＢおよび信号ＰＣＲＥＡＤは、図１１に示したコントローラから、ノアゲート２０２の各入力端に供給される。このノアゲート２０２の出力端は、上記ナンドゲート１９２，１９４の他方の入力端にそれぞれ接続されている。
【００４２】
上記ナンドゲート１９１の出力端は、インバータ１８１の入力端に接続されている。このインバータ１８１の出力端には、インバータ１８２の入力端が接続されている。そして、このインバータ１８２の出力端からは、信号ｂＣＯＬＡＣＴＲが出力される。この信号ｂＣＯＬＡＣＴＲは、リードアクティブコマンドＲＤＡの次のクロックサイクルで、ローワアドレスラッチコマンドＬＡＬが入力されたことを表わす信号である。
【００４３】
上記ナンドゲート１９２の出力端は、インバータ１８３の入力端に接続されている。このインバータ１８３の出力端には、インバータ１８４の入力端が接続されている。そして、このインバータ１８４の出力端からは、信号ｂＣＯＬＡＣＴＷが出力される。この信号ｂＣＯＬＡＣＴＷは、ライトアクティブコマンドＷＲＡの次のクロックサイクルで、ローワアドレスラッチコマンドＬＡＬが入力されたことを表わす信号である。
【００４４】
上記ナンドゲート１９３の出力端は、インバータ１８５の入力端に接続されている。このインバータ１８５の出力端には、インバータ１８６の入力端が接続されている。そして、このインバータ１８６の出力端からは、信号ｂＭＳＥＴが出力される。この信号ｂＭＳＥＴは、リードアクティブコマンドＲＤＡの次のクロックサイクルで、モードレジスタセットコマンドＭＲＳが入力されたことを表わす信号である。
【００４５】
上記ナンドゲート１９４の出力端は、インバータ１８７の入力端に接続されている。このインバータ１８７の出力端には、インバータ１８８の入力端が接続されている。そして、このインバータ１８８の出力端からは、信号ｂＲＥＦＲが出力される。この信号ｂＲＥＦＲは、ライトアクティブコマンドＷＲＡの次のクロックサイクルで、オートリフレッシュコマンドＲＥＦが入力されたことを表わす信号である。
【００４６】
次に、上述の図１１乃至図１３に示した回路の動作について、図１４に示すタイミングチャートを参照しながら説明する。
【００４７】
まず、ファーストコマンドの入力では、／ＣＳピンの電位ＶＢＣＳとＦＮピンの電位ＶＦＮとに応じて、信号ｂＣＳＬＴＣと信号ｂＲＡＳＬＴＣとが遷移する。すると、信号ｂＣＯＬＡＣＴＷＵ（もしくは、信号ｂＣＯＬＡＣＴＲＵ）が“Ｌ”レベルになる。このとき、コントローラ内の信号ＰＣＷＲＩＴＥまたは信号ＰＣＲＥＡＤのいずれか対応する側が“Ｈ“レベルとなる。
【００４８】
また、ファーストコマンドが入力されてからのクロック信号ＣＬＫＩＮの立ち下がりから、信号ｂＡＣＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルになる。これにより、次のセカンドコマンドの受け付けが可能となる。
【００４９】
また、信号ＮＯＰＬＴＣは、クロック信号ＣＬＫＩＮの立ち上がりのタイミングで、信号ｂＣＳＩＮが“Ｈ”レベル、すなわちＮＯ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）であることを検知する信号である。したがって、セカンドコマンドの入力でローワアドレスラッチコマンドＬＡＬが入力された場合には、信号ＮＯＰＬＴＣが“Ｈ”レベルになる。そして、この信号ＮＯＰＬＴＣが“Ｈ”レベルで、かつ、信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、信号ＰＣＷＲＩＴＥが“Ｈ”レベル（＝信号ＰＣＲＥＡＤが“Ｌ”レベル）の３つの条件で、信号ｂＣＯＬＡＣＴＷが“Ｌ”レベルになる。これにより、ローワアドレスラッチコマンドＬＡＬが入力されたことを、リード／ライト別に検知できる。
【００５０】
さらに、セカンドコマンドの入力で、オートリフレッシュコマンドＲＥＦもしくはモードレジスタセットコマンドＭＲＳが入力された場合には、信号ｂＣＳＬＴＣが“Ｌ”レベルになる。上記コマンドＲＥＦ，ＭＲＳの違いは、ファーストコマンドが、ライトアクティブコマンドＷＲＡかリードアクティブコマンドＲＤＡかによる。また、信号ｂＡＣＴＵＤＳＢが“Ｌ”レベルとなり、かつ、信号ＦＣＲＥＡＤ／ＦＣＷＲＩＴＥの状態に応じて、信号ｂＲＥＦＲと信号ｂＭＳＥＴとが“Ｌ”レベルになる。
【００５１】
この場合、／ＣＳピンが“Ｌ”レベルであるので、ファーストコマンド用のコマンドデコーダが動作する。これを防ぐために、同時に、信号ｂＡＣＴＵＤＳＢを入力して、上記コマンドデコーダの動作を停止させる。
【００５２】
上記のような動作により、下記（Ａ），（Ｂ）のような効果が得られる。
【００５３】
（Ａ） ファーストコマンドでリード／ライトが確定される。よって、ロウアドレスの取り込みと同時に、周辺回路の動作の開始のみならず、メモリコアも動作を開始させることが可能となる。これにより、セカンドコマンドからメモリコアの動作の開始を判断するよりも、ランダムアクセスの開始が早くなる。つまり、ランダムアクセスタイムｔＲＡＣが自動的に１サイクル早くなる。
【００５４】
（Ｂ） ファーストコマンドでリード／ライトが確定される。よって、セカンドコマンドでは、ローワアドレスＬＡを取り込むだけでよい。したがって、カラム選択線ＣＳＬを選択してデータを出力するまでの過程が従来よりも早くなる。その結果、ランダムアクセスタイムｔＲＡＣの高速化を実現できる。また、データの周辺回路への転送を早期に終了できるようになる。これにより、ワード線ＷＬのリセットからビット線対ＢＬ，ｂＢＬのプリチャージの前倒しが可能となる。よって、ランダムアクセスタイムｔＲＡＣの高速化と同時に、ランダムサイクルタイムｔＲＣの高速化をも実現できる。
【００５５】
以上が、ＦＣＲＡＭにおけるコマンド体系の基本的な動作である。上述した通り、ファーストコマンドでリード／ライトを確定し、コアのＲＡＳリストア動作、カラム選択線ＣＳＬの選択およびＲＡＳプリチャージ動作をパイプライン化することにより、ランダムサイクルタイムｔＲＣを従来の１／２以下に短縮している。このパイプライン動作の実現が、従来のＳＤＲＡＭ／ＤＤＲ−ＳＤＲＡＭのシステムと大きく異なる。
【００５６】
図１５は、ＲＡＳリストア動作、カラム選択線ＣＳＬの選択およびＲＡＳプリチャージ動作のパイプライン化を実現した、ＦＣＲＡＭのＲＯＷ（ロウ）系制御回路のシステム構成を示すものである。
【００５７】
このＦＣＲＡＭのＲＯＷ系制御回路は、バンクアクティブコントローラ２１１、バンクタイマ２１２、アッパーアドレスドライバ２１３、アッパーアドレスコントローラ２１４、ロウアドレスラッチコントローラ２１５、ロウヒューズバンク２１６、ヒューズプログラムシグナルコントローラ２１７、ロウリダンダンシヒットタイミングモニタ２１８、Ｘアドレスプレデコーダ２１９、ＨＩＴ（ヒット信号）＆ＤＷＡ（ディセーブルワードラインアクティブ信号）シグナルドライバ２２０、リダンダンシＸアドレスプレデコーダ２２１、サンプルワードラインイネーブル回路２２２、ＦＷＬＥ（Ｆバンクワードラインイネーブル検知信号）シグナルドライバ２２３、サンプルワードラインコントローラ２２４、サンプルワードライン２２５、ワードラインタイマ２２６、カラムゲーティングコントローラ２２７、センスアンプオンタイミングコントローラ２２８、センスアンプオフタイミングコントローラ２２９、マックス（ＭＵＸ）ブーストコントローラ２３０、ロウプレデコーダコントローラ２３１、コアコントロールシグナルドライバ２３２を有して構成されている。
【００５８】
次に、図１６を参照して、上述したＦＣＲＡＭのＲＯＷ系制御回路の動作について説明する。
【００５９】
外部クロック信号ＶＣＬＫの立ち上がり時に、ファーストコマンド（ライトアクティブコマンドＷＲＡまたはリードアクティブコマンドＲＤＡ）が入力される。これにより、内部のコマンド検知信号ｂＣＯＬＡＣＴＷＵ（ファーストコマンドがＷＲＡのとき）またはｂＣＯＬＡＣＴＲＵ（ファーストコマンドがＲＤＡのとき）が、半クロックの期間中“Ｌ”レベルに切り替わる。この切り替わりを受けて、信号ｂＣＡＣＴＷＵＦＴｂ（ファーストコマンドがＷＲＡのとき）または信号ｂＣＡＣＴＲＵｂ（ファーストコマンドがＲＤＡのとき）が“Ｌ”レベルに切り替わる。
【００６０】
ＦＣＲＡＭでは、レートライトシステムを採用している。このことから、ファーストコマンドがＷＲＡのときには、前サイクルのコマンドＷＲＡの入力時に、図１５のアッパーアドレスドライバ２１３にあらかじめ取り込んでおいたアッパーアドレスを、ヒューズバンクアドレスＡＲｂｘとして転送する。また、ファーストコマンドがＲＤＡのときには、外部から入力されたアッパーアドレスをヒューズバンクアドレスＡＲｂｘとして転送する。これにより、図１５のＸアドレスプレデコーダ２１９を介して、ＸアドレスＸ０１Ｐｂｘ，Ｘ２３Ｐｂｘ，Ｘ４５Ｐｂｘ，Ｘ６７Ｐｂｘ，Ｘ８Ｐｂｙ（ｘ＝０〜３、ｙ＝０〜１）がコアに転送される。
【００６１】
これと並行して、外部クロック信号ＶＣＬＫの立ち上がり時にファーストコマンドの入力を受けることにより、内部のコマンド検知信号ｂＡＣＴＶが“Ｌ”レベルに切り替わる。ファーストコマンドがＷＲＡまたはＲＤＡに関係なく、この信号ｂＡＣＴＶは同一の動作を行う。
【００６２】
信号ｂＡＣＴＶの切り替わりを受けて、信号ＢＮＫｂおよび信号ＲＡＤＬＴＣｂがともに“Ｈ”レベルに切り替わる。次に、信号ＲＡＤＬＴＣｂの“Ｈ”レベルを受けて、信号ＸＰＤＲＩＶＥｂが“Ｈ”レベルに切り替わる。これにより、ＸアドレスＸ９１０１１Ｐｂｚ，Ｘ１２１３Ｐｂｘ（ｚ＝０〜７）がコアに転送される。この切り替わりを受けて、シェアードセンスアンプの非選択アレイ側のＭＵＸが“Ｌ”レベルに切り替わる。
【００６３】
次に、信号ＲＡＤＬＴＣｂの“Ｈ”レベルを受けて、信号ｂＦＰＲＧｂが“Ｈ”レベルに切り替わる。信号ｂＦＰＲＧｂは、ヒューズ情報の検知によりワード線ＷＬの冗長回路への切り替えの有無を判断するのに用いられる信号であり、検知の終了を受けてワード線ＷＬを活性化するための信号ｂＦＷＬＯＮｂが“Ｈ”レベルに切り替わる。
【００６４】
この信号ｂＦＷＬＯＮｂの“Ｈ”レベルを受けて、信号ＦＷＬＥｂが“Ｈ”レベルに切り替わる。これにより、選択アレイ側のＥＱＬ（イコライザ制御信号）が“Ｌ”レベルに切り替わる。この信号ＥＱＬの切り替わりを受けて、ワード線ＷＬが“Ｈ”に切り替わる。また、ＭＤＱ（マスターＤＱ）線とＬＤＱ（ローカルＤＱ）線とを接続するためのトランジスタのゲート制御を行っているＭＤＱＳ（マスターＤＱスイッチ制御信号）が“Ｈ”レベルに、ＬＤＱ線のイコライズ制御を行っている信号ＬＤＱＥＱが“Ｌ”レベルに切り替わる。
【００６５】
これと並行して、信号ｂＦＷＬＯＮｂの“Ｈ”レベルを受けて、信号ＦＳＷＬＥｂが“Ｈ”レベルに切り替わる。これにより、ワード線ＷＬのアクティブタイミングを擬似的に模擬した信号ＳＷＬＩＮｂ（サンプルワード線）が“Ｈ”レベルに切り替わる。そして、センスアンプの制御信号ＱＳＡＥｂが“Ｈ”レベルに切り替わる。これにより、信号ｂＳＡＯＮｂは“Ｌ”レベルに切り替わる。
【００６６】
この信号ｂＳＡＯＮｂの“Ｌ”レベルを受けて、ＮＳＥＴ，ＰＳＥＴ（センスアンプ活性化信号）が“Ｈ”レベルに、信号ｂＰＳＥＴが“Ｌ”レベルに切り替わる。同時に、信号ｂＳＡＯＮｂの“Ｌ”レベルへの切り替わりから、ある一定時間の遅延を介して、信号ｂＱＭＵＸＢＳＴｂが“Ｌ”レベルに切り替わる。これにより、選択アレイ側のＭＵＸが内部電源ＶＩＮＴから内部電源ＶＰＰにレベルシフトする（ＶＩＮＴ＜ＶＰＰ）。
【００６７】
これと同時に、信号ＱＳＡＥｂの切り替わりを受けて、カラム系回路のゲーティング制御を行っている信号ｂＣＥＮＢｂが“Ｌ”レベルに切り替わる。これを受けて、カラム選択線ＣＳＬが選択されるシステムになっており、このＣＳＬ選択もＦＣＲＡＭにおける“一連のパイプライン動作”に含まれるが、ここでのカラム系回路群に含まれるＣＳＬ制御の詳細説明は割愛する。
【００６８】
以上が、ＲＡＳリストア動作についての説明である。
【００６９】
次に、ＲＡＳプリチャージ動作について説明する。図１５におけるバンクタイマ２１２により、一定時間、信号ＢＮＫｂが“Ｈ”レベルを保持する。その一定時間を経過した後、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。これにより、ＲＡＳプリチャージ動作が開始される。
【００７０】
信号ＢＮＫｂの“Ｌ”レベルを受けて、信号ＲＡＤＬＴＣｂおよび信号ＸＰＤＲＩＶＥｂが“Ｌ”レベルに切り替わる。この信号ＲＡＤＬＴＣｂの“Ｌ”レベルを受けて、信号ＦＷＬＥｂが“Ｌ”レベルに切り替わる。また、信号ＳＷＬＩＮｂおよびコアのワード線ＷＬの電位，信号ＭＤＱＳが“Ｌ”レベルに切り替わる。
【００７１】
信号ＳＷＬＩＮｂが“Ｌ”レベルに切り替わることにより、信号ＱＳＡＥｂが“Ｌ”レベルに、信号ｂＣＥＮＢｂが“Ｈ”レベルに、それぞれ切り替わる。また、信号ｂＳＡＯＦＦｂが“Ｌ”レベルに切り替わる。これにより、信号ＥＱＬ，ＬＤＱＥＱ，ｂＰＳＥＴは“Ｈ”レベルに、信号ＮＳＥＴ，ＰＳＥＴは“Ｌ”レベルに、それぞれ切り替わる。ＭＵＸは、ＶＩＮＴにシフトする。
【００７２】
また、これと同時に、信号ＲＡＤＬＴＣｂの“Ｌ”レベルへの切り替わりにより、ＸアドレスＸ９１０１１Ｐｂｚ，Ｘ１２１３Ｐｂｘ，ｂＦＰＲＧｂが“Ｌ”レベルに切り替わる。そして、信号ｂＦＷＬＯＮｂ，ＦＳＷＬＥｂが“Ｌ”レベルに切り替わる。
【００７３】
上述の説明からもわかるように、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミング（時間）は、図１５のバンクタイマ２１２における遅延時間によって決定される。
【００７４】
図１７は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングを決定するための、一般的なＦＣＲＡＭにおけるバンクタイマの回路構成を示すものである。
【００７５】
通常、キャパシタおよび抵抗素子が用いられるＣＲ遅延により構成されるバンクタイマ２１２は、インバータ２４１〜２５３、ノアゲート２６１〜２６６、エクスクルーシブオアゲート２７１，２７２、Ｐチャネルトランジスタ２８１、Ｎチャネルトランジスタ２９１〜２９６、抵抗素子３０１〜３０４により構成されている。
【００７６】
上記の構成においては、Ｎチャネルトランジスタ２９１と抵抗素子３０１〜３０４とを使用してＣＲ遅延量を作り出している。
【００７７】
また、図中の点線で囲った回路２１２ａは、ＣＲ遅延量を切り替えるためのデコード回路である。イニシャル状態においては、テストモード信号ＴＭＢＫＴＭＲ＜１＞とＴＭＢＫＴＭＲ＜２＞とがともに“Ｌ”レベルである。テストモードエントリにより“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞のテストモードエントリは、おのおの独立に制御することが可能である。
【００７８】
また、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、イニシャル状態でともに“Ｈ”レベルである。ヒューズブローにより“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞のヒューズブローは、おのおの独立に制御することが可能である。
【００７９】
イニシャル状態においては、ノアゲート２６４の出力ＢＫＴＭＲＡＪ＜０＞が“Ｈ”レベルになる。これにより、Ｎチャネルトランジスタ２９３がオンする。
【００８０】
たとえば、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに、それぞれ切り替わったとする。すると、ノアゲート２６５の出力ＢＫＴＭＲＡＪ＜１＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を増加することが可能である。
【００８１】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞がテストモードエントリにより“Ｈ”レベルに切り替わったとする。この場合には、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８２】
次に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに、それぞれ切り替わったケースを説明する。この場合、ノアゲート２６６の出力ＢＫＴＭＲＡＪ＜２＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を最大に増加することが可能である。
【００８３】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わった後に、テストモードエントリにより、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに切り替わったとする。この場合、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８４】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞およびＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞およびｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに、それぞれ切り替わったケースを説明する。この場合、ノアゲート２６３の出力ＢＮＫＴＭＲＡＪ＜３＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を減少することが可能である。
【００８５】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモードエントリにより、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに切り替わったとする。この場合、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８６】
以上が、ＣＲ遅延で構成された一般的なバンクタイマ回路の構成例である。上述のＣＲ遅延により構成されたバンクタイマ回路は一例であり、コアにおけるワード線ＷＬなどの構成を擬似的に模擬した回路やインバータ遅延回路なども、一般的にバンクタイマ回路に用いられている。
【００８７】
次に、図１８を参照して、上述のバンクタイマ２１２の内部動作について説明する。
【００８８】
ファーストコマンド（ライトアクティブコマンドＷＲＡまたはリードアクティブコマンドＲＤＡ）が入力される。すると、信号ＢＮＫｂが“Ｈ”レベルに切り替わる。これを受けて、信号ＢＮＫＴＭＲｂも“Ｈ”レベルに切り替わる。
【００８９】
一方、信号ＢＮＫｂの“Ｈ”レベルへの切り替わりから、所定のＣＲ遅延量（Ｓｅｌｆ Ｔｉｍｅｒ）を経て、信号ＢＮＫＴＭＲｂが“Ｌ”レベルに切り替わる。これにより、一定時間、信号ｂＢＮＫＴＭＲｂが“Ｌ”レベルに切り替わる。この信号ｂＢＮＫＴＭＲｂの切り替わりを受けて、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。この信号ＢＮＫｂの“Ｌ”レベルへの切り替わりにより、ＲＡＳリストア動作（ＲＡＳ Ａｃｔｉｖｅ）が終了する。そして、ＲＡＳプリチャージ動作が開始される。
【００９０】
図１９は、上述のバンクタイマ２１２にて設定された時間を用いて、ＲＡＳリストア動作およびＲＡＳプリチャージ動作が実際に行われるコア（センスアンプおよびセルアレイ）の構成例を示すものである。
【００９１】
コアは、セルアレイ３１１，３１２、ビット線イコライズ回路（プリチャージ回路）３１３，３１４、セルアレイ切り換え用トランジスタ対３１５，３１６、データトランスファゲート３１７、および、センスアンプ（Ｓ／Ａ）３１８により構成されている。
【００９２】
セルアレイ３１１，３１２において、メモリセルＭＣｎを構成するＭＯＳトランジスタＱの各ゲートには、それぞれ、ワード線ＷＬｎが接続されている（ｎ＝１，２，〜）。各ＭＯＳトランジスタＱのソース・ドレインの一方には、いずれかのビット線ＢＬ，ｂＢＬが接続されている。各ＭＯＳトランジスタＱのソース・ドレインの他方には、セルキャパシタＣが接続されている。
【００９３】
ビット線イコライズ回路３１３，３１４は、イコライズ内部電位ＶＢＬＥＱ！が与えられるイコライズ用Ｎチャネルトランジスタ３１３ａ，３１３ｂ，３１４ａ，３１４ｂ、ビット線ショート用Ｎチャネルトランジスタ３１３ｃ，３１４ｃからなっている。
【００９４】
セルアレイ切り換え用トランジスタ対３１５，３１６は、それぞれ、ＭＵＸ用Ｎチャネルトランジスタ３１５ａ，３１５ｂ，３１６ａ，３１６ｂからなっている。
【００９５】
データトランスファゲート３１７は、スイッチング用Ｎチャネルトランジスタ３１７ａ，３１７ｂからなっている。
【００９６】
センスアンプ３１８は、センスアンプ用のＮチャネルトランジスタ３１８ａ，３１８ｂおよびＰチャネルトランジスタ３１８ｃ，３１８ｄからなっている。
【００９７】
データの読み出し時においては、セルアレイ切り換え用トランジスタ対３１５，３１６により、セルアレイ３１１，３１２のいずれか一方がビット線ＢＬ，ｂＢＬと接続される。たとえば、セルアレイ３１１がビット線ＢＬ，ｂＢＬと接続されている場合、ワード線ＷＬｎおよびビット線ＢＬ，ｂＢＬを選択的に活性化させることにより、セルアレイ３１１内の１つのメモリセルＭＣｎが選択される。
【００９８】
ビット線ＢＬ，ｂＢＬは、ビット線イコライズ回路３１３にイコライズ信号ＥＱＬｒが与えられることにより、あらかじめ電圧レベルＶBLEQ（＝１／２ＶBLH ）にイコライズ（プリチャージ）される。そのため、ワード線ＷＬｎおよびビット線ＢＬ，ｂＢＬが活性化されたとき、選択されたメモリセルＭＣｎのセルキャパシタＣに記憶されたデータに応じた電位により、ビット線ＢＬ，ｂＢＬの電位が微小に変化される。この電位の微小な変化はセンスアンプ３１８によって増幅され、その後、データトランスファゲート３１７介して、データ線ＬＤＱ，ｂＬＤＱへと出力される。
【００９９】
セルアレイ３１２に対するデータの読み出し動作は、セルアレイ切り換え用トランジスタ対３１５，３１６により、セルアレイ３１２がビット線ＢＬ，ｂＢＬと接続される以外は、セルアレイ３１１の場合とほぼ同じである。
【０１００】
次に、図２０を参照して、上述のコアにおけるワード線ＷＬｎ，イコライズ制御信号ＥＱＬｒ，ビット線ＢＬ，ｂＢＬ，メモリセルＭＣｎ，カラム選択線ＣＳＬの動作について説明する。ここでは、“１”データのライト動作を想定している。
【０１０１】
ファーストコマンドＷＲＡを受けることにより、信号ＥＱＬｒは“Ｌ”レベルに切り替わる。すると、ワード線ＷＬ１の電位は“Ｈ”レベルに切り替わる。これにより、ビット線ＢＬ，ｂＢＬの電位がセンスされる。この後に、カラム選択線ＣＳＬの電位が“Ｈ”レベルになり、ライトデータがビット線ＢＬ，ｂＢＬに転送される。
【０１０２】
また、ライトデータが転送された後に、ビット線ＢＬの電位がリストアされる。また、ワード線ＷＬ１の電位は、ある一定時間後に、“Ｌ”レベルに切り替わる。この後に、ＥＱＬ（イコライズ制御信号）が“Ｈ”レベルに切り替わる。これにより、ビット線ＢＬ，ｂＢＬのイコライズ動作が開始される。
【０１０３】
図２０では、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングとして、理想的な時間が設定されている場合を想定している。
【０１０４】
【発明が解決しようとする課題】
しかしながら、図１７に示した従来のバンクタイマ２１２は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングをＣＲ遅延により設定している。一般的に、抵抗素子はプロセスばらつきが大きく、また、温度依存性、電圧依存性などの外的要因によるばらつきも大きい。このことから、様々な条件により、ＣＲ遅延量が大幅に増減することが予想される。
【０１０５】
すなわち、図２１に示すように、たとえば、ＲＡＳリストア時間（ｔＲＡＳ）が電源電圧、温度、あるいは、プロセスなどにより短くなると、セルのリストア不足となる。すると、次サイクルのセンスマージンを十分に確保できなくなる。
【０１０６】
また、ＲＡＳリストア時間（ｔＲＡＳ）が長くなりすぎると、たとえば図２２に示すように、ＲＡＳプリチャージ時間（ｔＲＰ）が減少する。すると、ビット線ＢＬ，ｂＢＬのイコライズが不充分（イコライズ不足）となる。その結果、次サイクルのセンス動作において、セルデータ破壊を起こしてしまう。
【０１０７】
さらに、クロックサイクル（ｔＣＫ）がロングサイクルの動作において、ＣＲ遅延量の減少が生じたとする。すると、カラム動作が終了する前にＲＡＳプリチャージ動作が開始されてしまい、動作不具合が起こるといった問題も生じている。
【０１０８】
このような問題は、程度の違いこそあるが、コアの動作を擬似的に模擬したタイマ回路やインバータ遅延回路などでも起こり得る重大な問題である。
【０１０９】
そこで、この発明は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間のばらつきを改善できるとともに、ＲＡＳリストア時間を十分に保持することが可能な同期型半導体記憶装置を提供することを目的としている。
【０１１０】
【課題を解決するための手段】
本願発明の一態様によれば、同期型半導体記憶装置において、複数のメモリセルが配置されたメモリセルアレイを有し、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、外部クロック信号に同期して第１のコマンドおよび第２のコマンドを順に取り込み、前記第１のコマンドが前記リードコマンドか前記ライトコマンドかを検知し、前記第１のコマンドが前記ライトコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかオートリフレッシュコマンドかを検知し、前記第１のコマンドが前記リードコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかモードレジスタセットコマンドかを検知して、それぞれ検知信号を生成するコマンド検知回路と、前記コマンド検知回路によって前記リードコマンドか前記ライトコマンドが検知された場合に、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間を、前記外部クロック信号のクロックサイクル数をカウントすることにより設定するバンクタイマ回路とを具備し、前記バンクタイマ回路は、バンクアクティブ信号が供給される第１のインバータと、この第１のインバータの出力が供給される第２のインバータと、この第２のインバータの出力が供給される第３のインバータと、前記第２のインバータの出力がそれぞれ供給され、外部クロック信号に同期してシフト動作を行う複数の遅延部を直列に接続した遅延回路と、この遅延回路の出力が供給される第４のインバータと、この第４のインバータの出力および前記第２のインバータの出力が供給されるナンドゲートとを有することを特徴とする同期型半導体記憶装置が提供される。
【０１１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０１１２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマ（セルフタイマ回路）の回路構成例を示すものである。
【０１１３】
バンクタイマ１１は、インバータ１２ａ〜１２ｇ、ナンドゲート１３、トランスファゲート１４、および、複数段（この場合、６段）の遅延部２１ａ〜２１ｆにより構成されている。遅延部２１ａ〜２１ｆは、信号ＣＫＴＲＣＮＴ，ｂＣＫＴＲＣＮＴで制御されるクロックドインバータ２２、信号ｂＣＫＴＲＣＮＴ，ＣＫＴＲＣＮＴで制御されるクロックドインバータ２３、および、ナンドゲート２４を有して、それぞれ構成されている。
【０１１４】
すなわち、上記インバータ１２ａの入力端には、図１５に示したバンクアクティブコントローラ２１１からのバンクアクティブ信号ＢＮＫｂが供給される。このインバータ１２ａの出力端は、インバータ１２ｂの入力端に接続されている。上記インバータ１２ｂの出力端は、インバータ１２ｃの入力端、および、ナンドゲート１３の一方の入力端にそれぞれ接続されている。このナンドゲート１３の他方の入力端には、インバータ１２ｄの出力端が接続されている。
【０１１５】
また、上記インバータ１２ｂの出力端は、上記遅延部２１ａ〜２１ｆにおける各ナンドゲート２４の一方の入力端にそれぞれ接続されている。各ナンドゲート２４の他方の入力端には、上記クロックドインバータ２２，２３の各出力端がそれぞれ接続されている。
【０１１６】
上記遅延部２１ａ〜２１ｆのうち、遅延部２１ａ，２１ｃ，２１ｅにおける各ナンドゲート２４の出力端は、上記クロックドインバータ２３の入力端にそれぞれ接続されるとともに、次段の各遅延部２１ｂ，２１ｄ，２１ｆにおける、上記クロックドインバータ２３の入力端に接続されている。上記遅延部２１ｂ，２１ｄにおける、各ナンドゲート２４の出力端は、上記クロックドインバータ２２の入力端にそれぞれ接続されるとともに、次段の各遅延部２１ｃ，２１ｅにおける、上記クロックドインバータ２２の入力端に接続されている。なお、上記遅延部２１ａ〜２１ｆのうち、初段の遅延部２１ａにおけるクロックドインバータ２２の入力端には、上記インバータ１２ｃの出力端が接続されている。また、最終段の遅延部２１ｆにおいては、ナンドゲート２４の出力端がクロックドインバータ２２の入力端に接続されるとともに、上記インバータ１２ｄの入力端に接続されている。
【０１１７】
一方、上記インバータ１２ｅの入力端には、信号ＣＬＫＩＮＤＲＶＴが供給される。信号ＣＬＫＩＮＤＲＶＴは、外部クロック信号ＶＣＬＫを、図示していないインプットレシーバを介して変換した内部信号である。このインバータ１２ｅの出力端は、インバータ１２ｆの入力端に接続されている。上記インバータ１２ｆの出力端は、トランスファゲート１４およびインバータ１２ｇの各入力端に接続されている。上記トランスファゲート１４および上記インバータ１２ｇの各出力端は、上記遅延部２１ａ〜２１ｆにおける各クロックドインバータ２２，２３の制御端子にそれぞれ接続されている。
【０１１８】
次に、図２を参照して、上記した構成のバンクタイマ１１の動作について説明する。まず、ファーストコマンドＷＲＡまたはＲＤＡを受けることにより、信号ＢＮＫｂは“Ｈ”レベルに切り替わる。これを受けて、図１の点線のクロックサイクルカウンタ回路１１ａにおいて、１クロックサイクル後にＣＯＵＮＴ１が“Ｈ”レベルに切り替わり、２クロックサイクル後にＣＯＵＮＴ２が“Ｈ”レベルに切り替わり、３クロックサイクル後にＣＯＵＮＴ３が“Ｈ”レベルに切り替わる。このＣＯＵＮＴ３の“Ｈ”レベルを受けることにより、ファーストコマンドから３クロックサイクル後に、信号ＣＬＫＴＭＲＤＥＦは“Ｌ”レベルに切り替わる。これを受けて、信号ｂＢＮＫＴＭＲｂも“Ｌ”レベルに切り替わる。
【０１１９】
ここでは、ＲＡＳリストア終了およびＲＡＳプリチャージ開始の時間として、ファーストコマンドの入力からの３クロックサイクルをカウントしている。これは、ランダムサイクル（ｔＲＣ）のスペックが５クロックであることを想定し、理想的なＲＡＳリストア時間の一例として、３クロックサイクルをカウントしている。
【０１２０】
ナンドゲート１３の出力である信号ｂＢＮＫＴＭＲｂは、図１５に示したバンクアクティブコントローラ２１１に入力される。この信号ｂＢＮＫＴＭＲｂによって、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。これにより、ＲＡＳリストア動作が終了し、ＲＡＳプリチャージ動作が開始される。
【０１２１】
また、信号ＢＮＫｂの“Ｌ”レベルにより、バンクタイマ１１はリセットされる。そして、ＣＯＵＮＴ１，ＣＯＵＮＴ２，ＣＯＵＮＴ３は“Ｌ”レベルに、信号ＣＬＫＴＭＲＤＥＦおよびｂＢＮＫＴＭＲｂは、ともに“Ｈ”レベルに切り替わる。
【０１２２】
このように、上記バンクタイマ１１は、ＲＡＳリストア時間（ｔＲＡＳ）の制御に外部クロック信号ＶＣＬＫを用いるようにしている。すなわち、信号ＣＬＫＩＮＤＲＶＴのクロックサイクルタイム（ｔＣＫ）をカウントすることにより、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングを設定するようにしている。したがって、ＦＣＲＡＭにおいて、安定したＲＡＳリストア時間の設定が可能となる。
【０１２３】
上記したように、外部クロック信号ＶＣＬＫを用いた、クロックサイクルのカウントによるセルフタイマを構成するようにしている。これにより、電源電圧、温度、あるいは、プロセスばらつきなどによって、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間がばらつくのを抑えることが可能となる。
【０１２４】
また、ＲＡＳリストア時間がクロックサイクル（ｔＣＫ）に依存する回路になっている。このため、クロックサイクルがロングサイクルの場合においても、ＲＡＳリストア時間を十分に保持できるようになる。よって、ＦＣＲＡＭにおける一連の動作であるＲＡＳリストア動作、カラム選択線ＣＳＬの選択、および、ＲＡＳプリチャージ動作において、カラム選択線ＣＳＬの選択からカラム系回路の一連の動作が終了する前に、ＲＡＳプリチャージ動作が開始されるといった動作不具合をも回避することが可能となる。
【０１２５】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、テストモードおよびヒューズブローにより、ＲＡＳリストア時間のクロックサイクル数の変更を可能に構成した場合について説明する。
【０１２６】
このバンクタイマ３１は、図１に示したバンクタイマ１１に、点線で囲んだ設定回路３２を追加してなる構成とされている。この場合、設定回路３２は、エクスクルーシブオアゲート３３ａ，３３ｂ、インバータ３４ａ，３４ｂ，３４ｃ、ノアゲート３５ａ〜３５ｄ、アンドノアゲート３６、クロックドインバータ３７ａ〜３７ｄ、および、ナンドゲート３８ａ，３８ｂを有して構成されている。この設定回路３２は、上記バンクタイマ１１における最終段の遅延部２１ｆとインバータ１２ｄとの間に挿入されている。
【０１２７】
エクスクルーシブオアゲート３３ａ，３３ｂの一方の入力端には、それぞれ、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞が入力される。エクスクルーシブオアゲート３３ａ，３３ｂの他方の入力端には、それぞれ、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞が入力される。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、ともに、イニシャル状態において“Ｌ”レベルである。テストモードをエントリすることにより、“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、おのおの、独立に制御することが可能である。
【０１２８】
ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、ともに、イニシャル状態において“Ｈ”レベルである。ヒューズブローを行うことにより、“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、おのおの、独立に制御することが可能である。
【０１２９】
このように、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞とヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞とが、エクスクルーシブオアゲート３３ａ，３３ｂに入力される構成となっている。これにより、ヒューズブロー後においても、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞による、ＲＡＳリストア時間の設定の変更が可能となっている。
【０１３０】
エクスクルーシブオアゲート３３ａの出力は、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。インバータ３４ａの出力は、ノアゲート３５ｂ，３５ｄにそれぞれ入力される。エクスクルーシブオアゲート３３ｂの出力は、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。インバータ３４ｂの出力は、ノアゲート３５ｂ，３５ｃにそれぞれ入力される。
【０１３１】
アンドノアゲート３６の第１のアンド入力の一方には、上記ノアゲート３５ａの出力ＣＬＫＴＭＲ＜３＞が供給される。第１のアンド入力の他方には、上記遅延部２１ｅにおけるナンドゲート２４の出力ＣＬＫＴＭＲＭ０５が供給される。アンドノアゲート３６の第２のアンド入力の一方には、上記ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が供給される。第２のアンド入力の他方には、最終段の遅延部２１ｆにおけるナンドゲート２４の出力ＣＬＫＴＭＲＤＥＦが供給される。アンドノアゲート３６の第３のアンド入力の一方には、上記ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が供給される。第３のアンド入力の他方には、上記ナンドゲート３８ａの出力ＣＬＫＴＭＲＰ０５が供給される。アンドノアゲート３６の第４のアンド入力の一方には、上記ノアゲート３５ｄの出力ＣＬＫＴＭＲ＜２＞が供給される。第４のアンド入力の他方には、上記ナンドゲート３８ｂの出力ＣＬＫＴＭＲＰ１０が供給される。このアンドノアゲート３６の出力は、上記インバータ３４ｃ，１２ｄを介して、上記ナンドゲート１３の他方の入力端に供給される。
【０１３２】
上述の通り、イニシャル状態では、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、ともに“Ｌ”レベルである。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、ともに“Ｈ”レベルである。この場合、ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。つまり、アンドノアゲート３６に入力される、最終段の遅延部２１ｆにおけるナンドゲート２４の出力ＣＬＫＴＭＲＤＥＦが有効となる。よって、この場合には、第１の実施形態に示したバンクタイマ１１の場合と同様に、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３３】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が有効になる。つまり、アンドノアゲート３６に入力される、ナンドゲート３８ａの出力ＣＬＫＴＭＲＰ０５が有効となる。よって、この場合には、クロックサイクル数「３．５」のＲＡＳリストア時間が確保される。
【０１３４】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベルに切り替わったケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３５】
次に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ｄの出力ＣＬＫＴＭＲ＜２＞が有効になる。つまり、アンドノアゲート３６に入力される、ナンドゲート３８ｂの出力ＣＬＫＴＭＲＰ１０が有効となる。よって、この場合には、クロックサイクル数「４」のＲＡＳリストア時間が確保される。
【０１３６】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに切り替わったケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３７】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わる。また、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ａの出力ＣＬＫＴＭＲ＜３＞が有効になる。つまり、アンドノアゲート３６に入力される、遅延部２１ｅにおけるナンドゲート２４の出力ＣＬＫＴＭＲＭ０５が有効となる。よって、この場合には、クロックサイクル数「２．５」のＲＡＳリストア時間が確保される。
【０１３８】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３９】
上記の構成によれば、ＲＡＳリストア時間の変更を０．５クロックサイクル単位で設定できる。また、上記の構成においては、テストモード信号ＴＭＢＫＴＭＲ＜１＞，＜２＞とヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，＜２＞とをエクスクルーシブオアゲート３３ａ，３３ｂで受けることにより、テストモードにて検証を行った後に、ヒューズブローを用いて、テストモードの設定をデフォルトの設定に切り替えることが可能である。さらに、ヒューズブローを行った後に、テストモードをエントリすることにより、ヒューズブロー前のイニシャル状態の設定に戻すことが可能である。
【０１４０】
この第２の実施形態では、一例として、各々２種類のテストモード信号とヒューズ信号とを使用したケースを説明した。さらに、テストモード信号およびヒューズ信号を増やすことにより、０．５クロック単位で、より多くの種類のクロックサイクル数の設定を実現できる。
【０１４１】
（第３の実施形態）
図４は、本発明の第３の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、テストモードおよびヒューズブローにより、ＲＡＳリストア時間の微調整を可能に構成した場合について説明する。
【０１４２】
このバンクタイマ４１は、図３に示したバンクタイマ３１に、さらに点線で囲んだ微調整回路４２を追加してなる構成とされている。この場合、微調整回路４２は、エクスクルーシブオアゲート４３ａ，４３ｂ、インバータ４４ａ，４４ｂ，４５ａ〜４５ｌ、ノアゲート４６ａ〜４６ｄ、および、アンドノアゲート４７を有して構成されている。この微調整回路４２は、バンクタイマ３１におけるインバータ３４ｃに代えて挿入されている。
【０１４３】
エクスクルーシブオアゲート４３ａ，４３ｂの一方の入力端には、それぞれ、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞が入力される。エクスクルーシブオアゲート４３ａ，４３ｂの他方の入力端には、それぞれ、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞が入力される。
【０１４４】
テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、ともに、イニシャル状態において“Ｌ”レベルである。テストモードをエントリすることにより、“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、おのおの、独立に制御することが可能である。
【０１４５】
ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、ともに、イニシャル状態において“Ｈ”レベルである。ヒューズブローを行うことにより、“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、おのおの、独立に制御することが可能である。
【０１４６】
このように、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞とヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞とが、エクスクルーシブオアゲート４３ａ，４３ｂに入力される構成となっている。これにより、ヒューズブロー後においても、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞による、ＲＡＳリストア時間の設定の変更が可能となっている。
【０１４７】
エクスクルーシブオアゲート４３ａの出力は、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。インバータ４４ａの出力は、ノアゲート４６ｂ，４６ｄにそれぞれ入力される。エクスクルーシブオアゲート４３ｂの出力は、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。インバータ４４ｂの出力は、ノアゲート４６ｂ，４６ｃにそれぞれ入力される。
【０１４８】
アンドノアゲート４７の第１のアンド入力の一方には、上記ノアゲート４６ａの出力ＤＬＹＡＤＪ＜３＞が供給される。第１のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力が直に供給される。アンドノアゲート４７の第２のアンド入力の一方には、上記ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が供給される。第２のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｄを介して供給される。アンドノアゲート４７の第３のアンド入力の一方には、上記ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が供給される。第３のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｈを介して供給される。アンドノアゲート４７の第４のアンド入力の一方には、上記ノアゲート４６ｄの出力ＤＬＹＡＤＪ＜２＞が供給される。第４のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｌを介して供給される。このアンドノアゲート４７の出力は、上記インバータ１２ｄを介して、上記ナンドゲート１３の他方の入力端に供給される。
【０１４９】
上述の通り、イニシャル状態では、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、ともに“Ｌ”レベルである。ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、ともに“Ｈ”レベルである。この場合、ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｄの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５０】
テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｈの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｈによる８段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５１】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５２】
次に、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ｄの出力ＤＬＹＡＤＪ＜２＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｌの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｌによる１２段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５３】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５４】
次に、テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わる。また、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ａの出力ＤＬＹＡＤＪ＜３＞が有効になる。つまり、アンドノアゲート４７に直に入力される、アンドノアゲート３６の出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｌによる１段の遅延も含まないＲＡＳリストア時間が確保される。
【０１５５】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞がともに“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５６】
上記したように、この構成によれば、ＲＡＳリストア時間の設定の微調整が可能となる。
【０１５７】
なお、ＲＡＳリストア時間の微調整回路４２を、インバータを用いて構成した場合について説明した。これは一例であり、ＣＲ遅延やその他の回路をインバータの代替として用いた場合においても同様の制御が可能である。
【０１５８】
また、上記の構成において、テストモード信号ＴＭＢＫＡＤＪとヒューズ信号ｂＦＳＢＫＡＤＪとをエクスクルーシブオアゲート４３ａ，４３ｂで受けることにより、テストモードにて検証を行った後に、ヒューズブローでテストモードの設定をデフォルトの設定に切り変えることが可能である。さらに、ヒューズブローを行った後にテストモードをエントリすることにより、ヒューズブロー前のイニシャル状態の設定に戻すことが可能である。
【０１５９】
この第３の実施形態では、一例として、各々２種類のテストモード信号とヒューズ信号とを使用したケースを説明した。さらに、テストモードおよびヒューズ信号を増やすことにより、より多くの種類の時間の微調整が実現できる。
【０１６０】
（第４の実施形態）
図５は、本発明の第４の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、ＲＡＳリストア時間のクロックサイクル数および微調整の、ＣＡＳレーテンシ（ＣＬ）による独立な設定を可能に構成した場合について説明する。なお、一例として、ＣＬ３，ＣＬ４の２種類のＣＡＳレーテンシＣＬが存在する場合を想定している。
【０１６１】
ここで、ＣＡＳレーテンシＣＬがＣＬ３からＣＬ４になることにより、スペックに規定されるクロックサイクル時間（ｔＣＫ）は基本的に短くなる傾向にある。そのため、ＲＡＳリストア時間のクロックサイクル数のカウント値が、ＣＬ３とＣＬ４とで同一となるように設定したときには、ＣＬ４のＲＡＳリストア時間がＣＬ３に対して短くなる。そこで、ＲＡＳリストア時間のクロックサイクル数および微調整を、ＣＡＳレーテンシＣＬに応じて独立に制御できるようにする。これにより、ＣＬ４のＲＡＳリストア時間がＣＬ３に対して短くなるのを回避することが可能となる。
【０１６２】
図５において、このバンクタイマ５１は、たとえば図４に示したバンクタイマ４１における、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞，ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞、および、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞，ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞の入力部を、点線で囲んだ入力回路５２に変更してなる構成とされている。つまり、図１に示したバンクタイマ１１に、入力回路５２を備える設定回路３２’および微調整回路４２’を追加してなる構成とされている。この場合、入力回路５２は、エクスクルーシブオアゲート５３ａ〜５３ｈ、トランスファゲート５４ａ〜５４ｈ、および、インバータ５５を有して構成されている。
【０１６３】
すなわち、このバンクタイマ５１の場合、ＣＬ３とＣＬ４とで独立した制御を可能にするため、図４に示したテストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞，ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞に代えて、ＴＭＢＫＴＭＲＣＬ３＜１＞，ＴＭＢＫＴＭＲＣＬ４＜１＞，ＴＭＢＫＴＭＲＣＬ３＜２＞，ＴＭＢＫＴＭＲＣＬ４＜２＞，ＴＭＢＫＡＤＪＣＬ３＜１＞，ＴＭＢＫＡＤＪＣＬ４＜１＞，ＴＭＢＫＡＤＪＣＬ３＜２＞，ＴＭＢＫＡＤＪＣＬ４＜２＞の８個の入力信号が用意される。
【０１６４】
同様に、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞，ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞に代えて、ｂＦＳＢＫＴＭＲＣＬ３＜１＞，ｂＦＳＢＫＴＭＲＣＬ４＜１＞，ｂＦＳＢＫＴＭＲＣＬ３＜２＞，ｂＦＳＢＫＴＭＲＣＬ４＜２＞，ｂＦＳＢＫＡＤＪＣＬ３＜１＞，ｂＦＳＢＫＡＤＪＣＬ４＜１＞，ｂＦＳＢＫＡＤＪＣＬ３＜２＞，ｂＦＳＢＫＡＤＪＣＬ４＜２＞の８個の入力信号が用意される。
【０１６５】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ３＜１＞は、エクスクルーシブオアゲート５３ａの一方の入力端に入力される。エクスクルーシブオアゲート５３ａの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ３＜１＞が入力される。エクスクルーシブオアゲート５３ａの出力は、トランスファゲート５４ａを介して、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。インバータ３４ａの出力は、ノアゲート３５ｂ，３５ｄにそれぞれ入力される。
【０１６６】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞は、エクスクルーシブオアゲート５３ｂの一方の入力端に入力される。エクスクルーシブオアゲート５３ｂの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ４＜１＞が入力される。エクスクルーシブオアゲート５３ｂの出力は、トランスファゲート５４ｂを介して、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。
【０１６７】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ３＜２＞は、エクスクルーシブオアゲート５３ｃの一方の入力端に入力される。エクスクルーシブオアゲート５３ｃの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ３＜２＞が入力される。エクスクルーシブオアゲート５３ｃの出力は、トランスファゲート５４ｃを介して、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。インバータ３４ｂの出力は、ノアゲート３５ｂ，３５ｃにそれぞれ入力される。
【０１６８】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ４＜２＞は、エクスクルーシブオアゲート５３ｄの一方の入力端に入力される。エクスクルーシブオアゲート５３ｄの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ４＜２＞が入力される。エクスクルーシブオアゲート５３ｄの出力は、トランスファゲート５４ｄを介して、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。
【０１６９】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ３＜１＞は、エクスクルーシブオアゲート５３ｅの一方の入力端に入力される。エクスクルーシブオアゲート５３ｅの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ３＜１＞が入力される。エクスクルーシブオアゲート５３ｅの出力は、トランスファゲート５４ｅを介して、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。インバータ４４ａの出力は、ノアゲート４６ｂ，４６ｄにそれぞれ入力される。
【０１７０】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞は、エクスクルーシブオアゲート５３ｆの一方の入力端に入力される。エクスクルーシブオアゲート５３ｆの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ４＜１＞が入力される。エクスクルーシブオアゲート５３ｆの出力は、トランスファゲート５４ｆを介して、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。
【０１７１】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ３＜２＞は、エクスクルーシブオアゲート５３ｇの一方の入力端に入力される。エクスクルーシブオアゲート５３ｇの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ３＜２＞が入力される。エクスクルーシブオアゲート５３ｇの出力は、トランスファゲート５４ｇを介して、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。インバータ４４ｂの出力は、ノアゲート４６ｂ，４６ｃにそれぞれ入力される。
【０１７２】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ４＜２＞は、エクスクルーシブオアゲート５３ｈの一方の入力端に入力される。エクスクルーシブオアゲート５３ｈの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ４＜２＞が入力される。エクスクルーシブオアゲート５３ｈの出力は、トランスファゲート５４ｈを介して、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。
【０１７３】
ＣＬ３のときには、上記トランスファゲート５４ａ〜５４ｈのうち、トランスファゲート５４ａ，５４ｃ，５４ｅ，５４ｇが有効になる。また、ＣＬ４のときには、トランスファゲート５４ｂ，５４ｄ，５４ｆ，５４ｈが有効になる。
【０１７４】
上述の回路において、一例として、入力信号ＴＭＢＫＴＭＲＣＬ４＜１＞をイニシャル状態で“Ｈ”レベルにするケースを説明する。このときに、ＣＬ３では、クロックサイクル数の設定にテストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞は関係しないことから、ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効となる。これにより、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１７５】
これに対し、ＣＬ４では、テストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞が“Ｈ”レベルであることから、ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が有効になる。これにより、クロックサイクル数「３．５」のＲＡＳリストア時間が確保される。
【０１７６】
同様に、テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞をイニシャル状態で“Ｈ”レベルにする。このときに、ＣＬ３では、ＲＡＳリストア時間の微調整にテストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞は関係しないことから、ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効となる。これにより、インバータ４５ａ〜４５ｄによる４段の遅延を含むＲＡＳリストア時間が確保される。
【０１７７】
これに対し、ＣＬ４では、テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞が“Ｈ”レベルであることから、ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が有効になる。これにより、インバータ４５ａ〜４５ｈによる８段の遅延を含むＲＡＳリストア時間が確保される。
【０１７８】
上記の構成によれば、ＣＡＳレーテンシＣＬに応じて、独立に、ＲＡＳリストア時間の設定を制御することが可能となる。
【０１７９】
（第５の実施形態）
図６は、本発明の第５の実施形態にかかる、ＣＡＳレーテンシＣＬの切り替えタイミングを制御するための制御回路の構成例を示すものである。ここでは、ＲＯＷ系のプリチャージ動作が開始された後に、ＣＡＳレーテンシＣＬの切り替えを行うベく制御するように構成した場合について説明する。
【０１８０】
図６において、インプットレシーバ回路（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）６１は、外部クロック信号ＶＣＬＫおよび信号ＶＢＣＬＫを入力とし、信号ＣＬＫＩＮＴを出力する。インプットレシーバ回路６２は、／ＣＳピンの電位ＶＢＣＳを入力とし、信号ｂＣＳＩＮを出力する。インプットレシーバ回路６３は、ＦＮピンの電位ＶＦＮを入力とし、信号ＦＮＩＮを出力する。インプットレシーバ回路６４は、信号ＶＡを入力とし、信号ＡＩＮを出力する。
【０１８１】
インプットラッチ回路（Ｉｎｐｕｔ Ｌａｔｃｈ）６５は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６２の出力である信号ｂＣＳＩＮを入力とし、信号ｂＣＳＬＴＣを出力する。インプットラッチ回路６６は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６３の出力である信号ＦＮＩＮを入力とし、信号ＦＮＬＴＣを出力する。インプットラッチ回路６７は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６４の出力である信号ＡＩＮを入力とし、信号ＡＩＬＴＣを出力する。
【０１８２】
コマンドデコーダ回路（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）６８は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、上記インプットラッチ回路６５の出力である信号ｂＣＳＬＴＣ、および、上記インプットラッチ回路６６の出力である信号ＦＮＬＴＣを入力とし、各種のコマンドＡＣＴＶ，ＷＲＩＴＥ，ＲＥＡＤ，ＲＥＦＲ，ＭＲＳを出力する。ＣＬデコーダ（ＣＬ Ｄｅｃｏｄｅｒ）６９は、上記コマンドデコーダ回路６８の出力であるセカンドコマンドＭＲＳ、上記インプットラッチ回路６７の出力である信号ＡＩＬＴＣ、および、バンクアクティブ信号ＢＮＫｂを入力とし、ＣＡＳレーテンシＣＬ３，ＣＬ４を出力する。
【０１８３】
次に、図７を参照して、図６に示した構成の制御回路の動作について説明する。
【０１８４】
ＦＣＲＡＭのコマンド形態としては、通常、ファーストコマンドＲＤＡおよびセカンドコマンドＭＲＳの組み合わせにより、モードレジスタセットが認識される。この際、ファーストコマンドＲＤＡのみでは、リードとモードレジスタセットとの判別がつかない。そのため、ＲＯＷ系の制御を行うバンクアクティブ信号ＢＮＫｂが“Ｈ”になり、ＲＯＷ系のアクティブ動作を開始する。そして、この動作が終了した後に、セカンドコマンドＭＲＳによるモードレジスタセットが認識されると、ＣＡＳレーテンシ（ＣＬ）、バースト長（ＢＬ）などのモード切り替えが行われる。
【０１８５】
ここで、ＣＬ制御を使用したバンクタイマにおいて、ＲＡＳアクティブ動作中にセカンドコマンドＭＲＳの入力を受けて、直ちに、ＣＡＳレーテンシＣＬ３，ＣＬ４が切り替わるとする。その場合には、バンクタイマのクロックサイクルカウンタ回路が誤動作を起こすことが懸念される。
【０１８６】
そこで、たとえば図６に示したように、ＣＬデコーダ６９にバンクアクティブ信号ＢＮＫｂを入力する。そして、このバンクアクティブ信号ＢＮＫｂが“Ｌ”になるのを受けて、ＣＡＳレーテンシＣＬ３，ＣＬ４が切り替わるようにする。
【０１８７】
このように、ＲＯＷ系のプリチャージ動作の開始時、すなわちバンクタイマのカウンタ回路の動作が終了するのを受けて、ＣＡＳレーテンシＣＬ３，ＬＣ４が切り替わるようにする。こうすることにより、ＣＬ制御を追加したバンクタイマにおいても、クロックサイクルカウンタ回路は正常な動作を維持できる。
【０１８８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１８９】
【発明の効果】
以上、詳述したようにこの発明によれば、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間のばらつきを改善できるとともに、ＲＡＳリストア時間を十分に保持することが可能な同期型半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図２】同じく、図１に示したバンクタイマの動作について説明するために示すタイミングチャート。
【図３】本発明の第２の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図４】本発明の第３の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図５】本発明の第４の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図６】本発明の第５の実施形態にかかる、ＣＡＳレーテンシの切り替えタイミングを制御するための制御回路の構成例を示すブロック図。
【図７】図６における制御回路の動作を説明するために示すタイミングチャート。
【図８】本発明にかかる、コマンド入力によるＦＣＲＡＭの状態の変化を模式的に示す図。
【図９】図８に示したコマンド入力とそれに対応したピン入力との関係をファンクションテーブル化して示す図。
【図１０】ＤＤＲ−ＦＣＲＡＭにおけるパッケージのピン割り当てを、ＤＤＲ−ＳＤＲＡＭのピン割り当てと対比して示す図。
【図１１】コマンド入力をデコードする、コマンドデコーダの動作を制御するためのコントローラの構成例を示す回路図。
【図１２】アッパー側のコマンドデコーダの構成例を示す回路図。
【図１３】ローワ側のコマンドデコーダの構成例を示す回路図。
【図１４】コマンドデコーダの動作を説明するために示すタイミングチャート。
【図１５】ＲＡＳリストア動作およびＲＡＳプリチャージ動作のパイプライン化を実現した、ＦＣＲＡＭのＲＯＷ系制御回路の構成例を示すブロック図。
【図１６】図１５に示したＲＯＷ系制御回路の動作を説明するために示すタイミングチャート。
【図１７】従来技術とその問題点を説明するために示す、ＣＲ遅延により構成されたバンクタイマの回路構成図。
【図１８】図１７に示したバンクタイマの動作を説明するために示すタイミングチャート。
【図１９】ＦＣＲＡＭにおける、一般的なコアの構成例を示す回路図。
【図２０】“１”データのライト動作を例に、コアの動作（セルのストレージノード）を示す波形図。
【図２１】ＲＡＳリストア時間の減少による、セルのリストア不足を説明するために示す波形図。
【図２２】ＲＡＳプリチャージ時間の減少による、ビット線のイコライズ不足を説明するために示す波形図。
【符号の説明】
１１…バンクタイマ
１１ａ…クロックサイクルカウンタ回路
１２ａ〜１２ｇ…インバータ
１３…ナンドゲート
１４…トランスファゲート
２１ａ〜２１ｆ…遅延部
２２…クロックドインバータ
２３…クロックドインバータ
２４…ナンドゲート
３１…バンクタイマ
３２，３２’…設定回路
３３ａ，３３ｂ…エクスクルーシブオアゲート
３４ａ，３４ｂ，３４ｃ…インバータ
３５ａ〜３５ｄ…ノアゲート
３６…アンドノアゲート
３７ａ〜３７ｄ…クロックドインバータ
３８ａ，３８ｂ…ナンドゲート
４１…バンクタイマ
４２，４２’…微調整回路
４３ａ，４３ｂ…エクスクルーシブオアゲート
４４ａ，４４ｂ，４５ａ〜４５ｌ…インバータ
４６ａ〜４６ｄ…ノアゲート
４７…アンドノアゲート
５１…バンクタイマ
５２…入力回路
５３ａ〜５３ｈ…エクスクルーシブオアゲート
５４ａ〜５４ｈ…トランスファゲート
５５…インバータ
６１，６２，６３，６４…インプットレシーバ回路
６５，６６，６７…インプットラッチ回路
６８…コマンドデコーダ回路
６９…ＣＬデコーダ
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に係り、特にメモリセルアレイに対するランダムなデータの読み書きを高速に行う機能を有する高速ランダムサイクル方式の同期型半導体メモリ（ＦＣＲＡＭ）に関するもので、たとえば高速サイクル型のシンクロナスＦＣＲＡＭ（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送レートを実現するダブルデータレート型のシンクロナスＦＣＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）などに用いられるものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）のデータアクセス速度を、ＳＲＡＭ（スタティック型ランダムアクセスメモリ）並に高速化し、高いクロック周波数による高いデータバンド幅（単位時間当たりのデータバイト数）を可能にしたシンクロナスＤＲＡＭ（ＳＤＲＡＭ）が発案されている。このＳＤＲＡＭは、４Ｍ（メガ）ビット／１６ＭビットＤＲＡＭ世代より既に実用化されている。６４ＭビットＤＲＡＭ世代では、全てのＤＲＡＭ使用量の大部分をＳＤＲＡＭが占めている。また、最近では、ＳＤＲＡＭをさらに高速化する試みがなされている。たとえば、従来の２倍のデータ転送レートで動作するダブルデータレートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）が提案され、製品化が進められている。
【０００３】
ＳＤＲＡＭの場合、データ転送レートの高速化、すなわちバンド幅の向上が進む一方で、メモリコアのセルデータのランダムアクセスに関しては高速化が難しいという問題があった。つまり、ロウアクセスが変化した異なる行アドレス（ロウアドレス）からのデータアクセスは、ＤＲＡＭ特有の破壊読出しと増幅動作とが必要であり、さらには、次のコアアクセスに先立つプリチャージ動作に一定の時間（コアレーテンシ）を必要とする。このため、コアのサイクルタイム（ランダムサイクルタイムｔＲＣ）の大幅な高速化は困難であった。
【０００４】
この問題を解決するため、コアのアクセスおよびプリチャージ動作をパイプライン化し、従来のＳＤＲＡＭのランダムサイクルタイムｔＲＣを１／２以下に短縮した高速サイクルＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ＝ＦＣＲＡＭ）が、“ａ ２０ｎｓ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｐｉｐｅｌｉｎｅｄ Ｏｐｅｒａｔｉｏｎ ＤＲＡＭ”（ＶＬＳＩ Ｓｙｍｐ． １９９８）により提案されている。このようなＦＣＲＡＭは、ランダムデータを高速に転送するようなネットワークの分野において、従来のＳＲＡＭが用いられてきたランスイッチ（ＬＡＮＳｗｉｔｃｈ）やルーターなどを中心に、その製品化が始まろうとしている。
【０００５】
ここで、ＦＣＲＡＭの基本動作である、コマンド体系について簡単に説明する（詳細については、たとえば特願平１１−３７３５３１号（特開２００１−１８９０７７号公報）参照）。
【０００６】
図８は、コマンド入力によるＦＣＲＡＭの状態の変化を示すものである。ここでは、第１のコマンドであるファーストコマンド（１ｓｔ Ｃｏｍｍａｎｄ）と第２のコマンドであるセカンドコマンド（２ｎｄ Ｃｏｍｍａｎｄ）との組み合わせにより、コマンド入力を確定する様子を示している。
【０００７】
図９（ａ），（ｂ）は、図８のコマンドとそれに対応したピン入力との関係（ファンクションテーブル）を示すものである。
【０００８】
ＦＣＲＡＭでは、通常、回路内部動作を制御するコマンドを入力するための外部端子として、チップセレクト（／ＣＳ）ピンとファンクションコントロール（ＦＮ＝ロウアドレスストローブ／ＲＡＳ）ピンの２つが割り当てられている。２ピンのみを個々に使用して、１サイクルのコマンドで多くのコマンド入力を確定するのは不可能である。そこで、ファーストコマンドとセカンドコマンドとを組み合わせることによって、／ＣＳピンとＦＮピンとの２ピンのみによる、複数のコマンド入力の確定を可能にしている。
【０００９】
図８において、ライトアクティブコマンドＷＲＡ（Ｗｒｉｔｅ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）およびリードアクティブコマンドＲＤＡ（Ｒｅａｄ ｗｉｔｈ Ａｕｔｏ−ｃｌｏｓｅ）が、ファーストコマンドである。ローワアドレスラッチコマンドＬＡＬ（Ｌｏｗｅｒ Ａｄｄｒｅｓｓ Ｌａｔｃｈ）、モードレジスタセットコマンドＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）およびオートリフレッシュコマンドＲＥＦ（Ａｕｔｏ Ｒｅｆｒｅｓｈ）が、セカンドコマンドである。
【００１０】
図９に示すように、ファーストコマンドでは／ＣＳピンが“Ｌ”であり、ＦＮピンが“Ｈ”のときはリードアクティブコマンドＲＤＡを、ＦＮピンが“Ｌ”のときはライトアクティブコマンドＷＲＡを、それぞれコマンド入力として確定する。また、セカンドコマンドでは、／ＣＳピンが“Ｈ”のときはローワアドレスラッチコマンドＬＡＬを、／ＣＳピンが“Ｌ”のときはモードレジスタセットコマンドＭＲＳ，オートリフレッシュコマンドＲＥＦを、それぞれコマンド入力として確定する。
【００１１】
すなわち、図８に示すように、待機状態（ＳＴＡＮＤＢＹ）でのファーストコマンドおよびセカンドコマンドの入力において、直接、リードアクティブコマンドＲＤＡあるいはライトアクティブコマンドＷＲＡが与えられる。図９に示したテーブルから明らかなように、／ＣＳピンを“Ｌ”レベルにしたときにコマンドの入力が受け付けられる。リードとライトのコマンドの区別は、ＦＮピンに与えられる入力のレベルによって識別される。この例では、リードであればＦＮピンが“Ｈ”レベルに、ライトであればＦＮピンが“Ｌ”レベルに、それぞれセットされる。
【００１２】
また、ファーストコマンドで、センスアンプの分割デコード用のロウアドレスを与えることもできる。ただし、パッケージのピン数には制限がある。そのため、既存の制御ピンをアドレスピンとして転用し、ピン数の増加を抑えている。
【００１３】
図１０は、制御ピンの一部をアドレスピンとして転用した方式の、ダブルデータレート型のシンクロナスＦＣＲＡＭ（ＤＤＲ−ＦＣＲＡＭ）のパッケージのピン割当てを、ＤＤＲ−ＳＤＲＡＭのピン割当てと対比して示すものである。なお、ここでは、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）で標準化された、６６ピンのＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）を例に説明する。
【００１４】
この例では、ＳＤＲＡＭにおけるカラムアドレスストローブ（／ＣＡＳ）ピンおよびライトイネーブル（／ＷＥ）ピンを、それぞれ、アドレスピンＡ１３，Ａ１４として転用している。これにより、センスアンプのデコードを増やし、活性化するセンスアンプの数を限定するという長所を損なうことはない。
【００１５】
また、ファーストコマンドで取り込むアドレスをアッパーアドレスＵＡ、セカンドコマンドで取り込むアドレスをローワアドレスＬＡと称している。
【００１６】
まず、ファーストコマンドにおけるクロックの立ち上がりエッジで、通常のアドレスピンＡ０〜Ａ１２、および、／ＷＥピン，／ＣＡＳピンに対応するアドレスピンＡ１３，Ａ１４からアッパーアドレスＵＡを取り込む。ファーストコマンドがリードであれば、この行アドレスにしたがってワード線ＷＬを選択する。そして、その選択ワード線ＷＬにつながるメモリセルＭＣからのデータを、ビット線対ＢＬｎ，／ＢＬｎに読み出す。また、読み出したデータを、ビット線センスアンプＳ／Ａで増幅する。ファーストコマンドの入力によって、ここまでの動作が完了する。なお、図１０において、／ＷＥピンおよび／ＣＡＳピンはアドレス入力によってレベルが変化する。また、／ＲＡＳピンのレベルはＦＮによって変化する。
【００１７】
次に、ファーストコマンドの入力から１クロックサイクル後に、セカンドコマンドとして、ローワアドレスラッチコマンドＬＡＬ、モードレジスタセットコマンドＭＲＳ、オートリフレッシュコマンドＲＥＦのいずれかを入力する。
【００１８】
上述のセカンドコマンドにおいて、／ＣＳピンを“Ｈ”レベルにセットして、アドレスピンＡ０〜Ａ１４からカラムアドレスＣＡ０−ｊ（ローワアドレスＬＡ）を取り込んだ例を以下に示す。この場合、セカンドコマンドは、カラムアドレスを取り込むだけで済む。すなわち、カラムアドレスに対応したカラム選択線ＣＳＬを選択する。こうして、ビット線センスアンプＳ／Ａで増幅されたデータを、データ線ＭＤＱ対に転送する。そして、そのデータを再びリードバッファ（セカンダリセンスアンプ）ＤＱＲＢで増幅する。最後に、このデータを出力ピンより出力する。
【００１９】
上述したような動作を実現するためのコマンドデコーダは、たとえば図１１乃至図１３に示すように、コントローラ、ファーストコマンド用デコーダおよびセカンドコマンド用デコーダにより構成される。
【００２０】
図１１は、コマンドデコーダの動作を制御するためのコントローラの具体的な構成例を示すものである。図１２はアッパー側のコマンドデコーダの具体的な構成例を、図１３はローワ側のコマンドデコーダの具体的な構成例を、それぞれ示すものである。
【００２１】
図１１に示すコントローラは、インバータ１０１〜１１１、クロックドインバータ１２１〜１２６、ナンドゲート１３１〜１３４およびノアゲート１４１から構成されている。
【００２２】
外部クロック信号を内部でバッファリングした信号ＣＬＫＩＮおよびその逆相信号ｂＣＬＫＩＮで制御されるクロックドインバータ１２１の入力端には、／ＣＳピンからの外部入力を内部でバッファリングした信号ｂＣＳＩＮが供給される。このクロックドインバータ１２１の出力端には、インバータ１０１の入力端が接続されている。
【００２３】
信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２２の出力端は、上記インバータ１０１の入力端に接続されている。また、このクロックドインバータ１２２の入力端は、上記インバータ１０１の出力端に接続されている。
【００２４】
また、上記インバータ１０１の出力端は、ノアゲート１４１およびナンドゲート１３１の一方の入力端にそれぞれ接続されている。このノアゲート１４１の他方の入力端には、インバータ１０３の出力端が接続されている。上記ナンドゲート１３１の他方の入力端には、インバータ１０４の出力端が接続されている。このインバータ１０４の入力端には、上記インバータ１０３の出力端が接続されている。このインバータ１０３の入力端には、信号ＣＬＫＩＮが供給される。
【００２５】
上記ノアゲート１４１の出力端には、インバータ１０２の入力端が接続されている。このインバータ１０２の出力端からは、信号ｂＣＳＬＴＣが出力される。この信号ｂＣＳＬＴＣは、外部入力／ＣＳを内部でバッファリングし、半クロックラッチした信号である。
【００２６】
上記ナンドゲート１３１の出力端には、インバータ１０５の入力端が接続されている。このインバータ１０５の出力端からは、信号ＮＯＰＬＴＣが出力される。
【００２７】
一方、コマンドＲＤＡが入力されたことを表わす信号ｂＣＯＬＡＣＴＲＵは、各ナンドゲート１３２，１３３の一方の入力端にそれぞれ供給される。コマンドＷＲＡが入力されたことを表わす信号ｂＣＯＬＡＣＴＷＵは、各ナンドゲート１３２，１３４の他方の入力端にそれぞれ供給される。
【００２８】
ナンドゲート１３２の出力端は、信号ｂＣＬＫＩＮ，ＣＬＫＩＮで制御されるクロックドインバータ１２３の入力端に接続されている。このクロックドインバータ１２３の出力端には、インバータ１０６の入力端が接続されている。このインバータ１０６の出力端には、信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２５の入力端が接続されている。このクロックドインバータ１２５の出力端には、インバータ１０７の入力端が接続されている。このインバータ１０７の出力端には、三段のインバータ１０８，１０９，１１０が接続されている。その三段目のインバータ１１０の出力端からは、信号ｂＡＣＴＵＤＳＢが出力される。
【００２９】
なお、信号ＣＬＫＩＮ，ｂＣＬＫＩＮで制御されるクロックドインバータ１２４の出力端は、上記インバータ１０６の入力端に接続されている。また、このクロックドインバータ１２４の入力端は、上記インバータ１０６の出力端に接続されている。また、信号ｂＣＬＫＩＮ，ＣＬＫＩＮで制御されるクロックドインバータ１２６の出力端は、上記インバータ１０７の入力端に接続されている。また、このクロックドインバータ１２６の入力端は、上記インバータ１０７の出力端に接続されている。
【００３０】
さらに、上記ナンドゲート１３３の他方の入力端には、上記ナンドゲート１３４の出力端が接続されている。このナンドゲート１３４の一方の入力端には、上記ナンドゲート１３３の出力端が接続されている。そして、上記ナンドゲート１３３の出力端からは、信号ＰＣＲＥＡＤが出力される。また、上記ナンドゲート１３３の出力端は、インバータ１１１の入力端に接続されている。そして、このインバータ１１１の出力端からは、信号ＰＣＷＲＩＴＥが出力される。
【００３１】
図１２に示すアッパー側のコマンドデコーダは、インバータ１５１〜１５６、ナンドゲート１６１およびノアゲート１７１から構成されている。
【００３２】
信号ｂＣＳＬＴＣは、図１１に示したコントローラから、インバータ１５１の入力端に供給される。信号ｂＲＡＳＬＴＣは、インバータ１５４の入力端に供給される。信号ｂＲＡＳＬＴＣは、外部入力／ＲＡＳ（ＦＮ）を内部でバッファリングし、半クロックラッチした信号である。
【００３３】
ナンドゲート１６１の第１の入力端には、上記インバータ１５１の出力端が接続されている。また、第２の入力端には、上記インバータ１５４の出力端が接続されている。さらに、第３の入力端には、図１１に示した三段目のインバータ１１０の出力端が接続されている。そして、三段目のインバータ１１０の出力端より、信号ｂＡＣＴＵＤＳＢが供給される。
【００３４】
このナンドゲート１６１の出力端には、インバータ１５２の入力端が接続されている。このインバータ１５２の出力端には、インバータ１５３の入力端が接続されている。そして、このインバータ１５３の出力端からは信号ｂＣＯＬＡＣＴＷＵが出力されて、上記コントローラに供給される。
【００３５】
一方、ノアゲート１７１の第１の入力端には、インバータ１５５の出力端が接続されている。このインバータ１５５の入力端には、図１１に示した三段目のインバータ１１０の出力端が接続されている。また、第２の入力端には、上記インバータ１５４の出力端が接続されている。さらに、第３の入力端には、図１１に示したインバータ１０２の出力端が接続さている。そして、インバータ１０２の出力端より、信号ｂＣＳＬＴＣが供給される。
【００３６】
このノアゲート１７１の出力端には、インバータ１５６の入力端が接続されている。そして、インバータ１５６の出力端からは信号ｂＣＯＬＡＣＴＲＵが出力されて、上記コントローラに供給される。
【００３７】
なお、図１２に示した回路においては、各信号をノアゲート１７１で受けることによって、段数を削減するように構成されている。これにより、ランダムアクセスタイムｔＲＡＣの高速化が図られる。
【００３８】
図１３に示すローワ側のコマンドデコーダは、インバータ１８１〜１８９、ナンドゲート１９１〜１９４およびノアゲート２０１，２０２から構成されている。
【００３９】
信号ＮＯＰＬＴＣは、図１１に示したコントローラから、ナンドゲート１９１，１９２の一方の入力端にそれぞれ供給される。信号ｂＣＳＬＴＣは、図１１に示したコントローラから、インバータ１８９の入力端に供給される。このインバータ１８９の出力端は、ナンドゲート１９３，１９４の一方の入力端にそれぞれ接続されている。
【００４０】
信号ｂＡＣＴＵＤＳＢおよび信号ＰＣＷＲＩＴＥは、図１１に示したコントローラから、ノアゲート２０１の各入力端に供給される。このノアゲート２０１の出力端は、上記ナンドゲート１９１，１９３の他方の入力端にそれぞれ接続されている。
【００４１】
信号ｂＡＣＴＵＤＳＢおよび信号ＰＣＲＥＡＤは、図１１に示したコントローラから、ノアゲート２０２の各入力端に供給される。このノアゲート２０２の出力端は、上記ナンドゲート１９２，１９４の他方の入力端にそれぞれ接続されている。
【００４２】
上記ナンドゲート１９１の出力端は、インバータ１８１の入力端に接続されている。このインバータ１８１の出力端には、インバータ１８２の入力端が接続されている。そして、このインバータ１８２の出力端からは、信号ｂＣＯＬＡＣＴＲが出力される。この信号ｂＣＯＬＡＣＴＲは、リードアクティブコマンドＲＤＡの次のクロックサイクルで、ローワアドレスラッチコマンドＬＡＬが入力されたことを表わす信号である。
【００４３】
上記ナンドゲート１９２の出力端は、インバータ１８３の入力端に接続されている。このインバータ１８３の出力端には、インバータ１８４の入力端が接続されている。そして、このインバータ１８４の出力端からは、信号ｂＣＯＬＡＣＴＷが出力される。この信号ｂＣＯＬＡＣＴＷは、ライトアクティブコマンドＷＲＡの次のクロックサイクルで、ローワアドレスラッチコマンドＬＡＬが入力されたことを表わす信号である。
【００４４】
上記ナンドゲート１９３の出力端は、インバータ１８５の入力端に接続されている。このインバータ１８５の出力端には、インバータ１８６の入力端が接続されている。そして、このインバータ１８６の出力端からは、信号ｂＭＳＥＴが出力される。この信号ｂＭＳＥＴは、リードアクティブコマンドＲＤＡの次のクロックサイクルで、モードレジスタセットコマンドＭＲＳが入力されたことを表わす信号である。
【００４５】
上記ナンドゲート１９４の出力端は、インバータ１８７の入力端に接続されている。このインバータ１８７の出力端には、インバータ１８８の入力端が接続されている。そして、このインバータ１８８の出力端からは、信号ｂＲＥＦＲが出力される。この信号ｂＲＥＦＲは、ライトアクティブコマンドＷＲＡの次のクロックサイクルで、オートリフレッシュコマンドＲＥＦが入力されたことを表わす信号である。
【００４６】
次に、上述の図１１乃至図１３に示した回路の動作について、図１４に示すタイミングチャートを参照しながら説明する。
【００４７】
まず、ファーストコマンドの入力では、／ＣＳピンの電位ＶＢＣＳとＦＮピンの電位ＶＦＮとに応じて、信号ｂＣＳＬＴＣと信号ｂＲＡＳＬＴＣとが遷移する。すると、信号ｂＣＯＬＡＣＴＷＵ（もしくは、信号ｂＣＯＬＡＣＴＲＵ）が“Ｌ”レベルになる。このとき、コントローラ内の信号ＰＣＷＲＩＴＥまたは信号ＰＣＲＥＡＤのいずれか対応する側が“Ｈ“レベルとなる。
【００４８】
また、ファーストコマンドが入力されてからのクロック信号ＣＬＫＩＮの立ち下がりから、信号ｂＡＣＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルになる。これにより、次のセカンドコマンドの受け付けが可能となる。
【００４９】
また、信号ＮＯＰＬＴＣは、クロック信号ＣＬＫＩＮの立ち上がりのタイミングで、信号ｂＣＳＩＮが“Ｈ”レベル、すなわちＮＯ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）であることを検知する信号である。したがって、セカンドコマンドの入力でローワアドレスラッチコマンドＬＡＬが入力された場合には、信号ＮＯＰＬＴＣが“Ｈ”レベルになる。そして、この信号ＮＯＰＬＴＣが“Ｈ”レベルで、かつ、信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、信号ＰＣＷＲＩＴＥが“Ｈ”レベル（＝信号ＰＣＲＥＡＤが“Ｌ”レベル）の３つの条件で、信号ｂＣＯＬＡＣＴＷが“Ｌ”レベルになる。これにより、ローワアドレスラッチコマンドＬＡＬが入力されたことを、リード／ライト別に検知できる。
【００５０】
さらに、セカンドコマンドの入力で、オートリフレッシュコマンドＲＥＦもしくはモードレジスタセットコマンドＭＲＳが入力された場合には、信号ｂＣＳＬＴＣが“Ｌ”レベルになる。上記コマンドＲＥＦ，ＭＲＳの違いは、ファーストコマンドが、ライトアクティブコマンドＷＲＡかリードアクティブコマンドＲＤＡかによる。また、信号ｂＡＣＴＵＤＳＢが“Ｌ”レベルとなり、かつ、信号ＦＣＲＥＡＤ／ＦＣＷＲＩＴＥの状態に応じて、信号ｂＲＥＦＲと信号ｂＭＳＥＴとが“Ｌ”レベルになる。
【００５１】
この場合、／ＣＳピンが“Ｌ”レベルであるので、ファーストコマンド用のコマンドデコーダが動作する。これを防ぐために、同時に、信号ｂＡＣＴＵＤＳＢを入力して、上記コマンドデコーダの動作を停止させる。
【００５２】
上記のような動作により、下記（Ａ），（Ｂ）のような効果が得られる。
【００５３】
（Ａ） ファーストコマンドでリード／ライトが確定される。よって、ロウアドレスの取り込みと同時に、周辺回路の動作の開始のみならず、メモリコアも動作を開始させることが可能となる。これにより、セカンドコマンドからメモリコアの動作の開始を判断するよりも、ランダムアクセスの開始が早くなる。つまり、ランダムアクセスタイムｔＲＡＣが自動的に１サイクル早くなる。
【００５４】
（Ｂ） ファーストコマンドでリード／ライトが確定される。よって、セカンドコマンドでは、ローワアドレスＬＡを取り込むだけでよい。したがって、カラム選択線ＣＳＬを選択してデータを出力するまでの過程が従来よりも早くなる。その結果、ランダムアクセスタイムｔＲＡＣの高速化を実現できる。また、データの周辺回路への転送を早期に終了できるようになる。これにより、ワード線ＷＬのリセットからビット線対ＢＬ，ｂＢＬのプリチャージの前倒しが可能となる。よって、ランダムアクセスタイムｔＲＡＣの高速化と同時に、ランダムサイクルタイムｔＲＣの高速化をも実現できる。
【００５５】
以上が、ＦＣＲＡＭにおけるコマンド体系の基本的な動作である。上述した通り、ファーストコマンドでリード／ライトを確定し、コアのＲＡＳリストア動作、カラム選択線ＣＳＬの選択およびＲＡＳプリチャージ動作をパイプライン化することにより、ランダムサイクルタイムｔＲＣを従来の１／２以下に短縮している。このパイプライン動作の実現が、従来のＳＤＲＡＭ／ＤＤＲ−ＳＤＲＡＭのシステムと大きく異なる。
【００５６】
図１５は、ＲＡＳリストア動作、カラム選択線ＣＳＬの選択およびＲＡＳプリチャージ動作のパイプライン化を実現した、ＦＣＲＡＭのＲＯＷ（ロウ）系制御回路のシステム構成を示すものである。
【００５７】
このＦＣＲＡＭのＲＯＷ系制御回路は、バンクアクティブコントローラ２１１、バンクタイマ２１２、アッパーアドレスドライバ２１３、アッパーアドレスコントローラ２１４、ロウアドレスラッチコントローラ２１５、ロウヒューズバンク２１６、ヒューズプログラムシグナルコントローラ２１７、ロウリダンダンシヒットタイミングモニタ２１８、Ｘアドレスプレデコーダ２１９、ＨＩＴ（ヒット信号）＆ＤＷＡ（ディセーブルワードラインアクティブ信号）シグナルドライバ２２０、リダンダンシＸアドレスプレデコーダ２２１、サンプルワードラインイネーブル回路２２２、ＦＷＬＥ（Ｆバンクワードラインイネーブル検知信号）シグナルドライバ２２３、サンプルワードラインコントローラ２２４、サンプルワードライン２２５、ワードラインタイマ２２６、カラムゲーティングコントローラ２２７、センスアンプオンタイミングコントローラ２２８、センスアンプオフタイミングコントローラ２２９、マックス（ＭＵＸ）ブーストコントローラ２３０、ロウプレデコーダコントローラ２３１、コアコントロールシグナルドライバ２３２を有して構成されている。
【００５８】
次に、図１６を参照して、上述したＦＣＲＡＭのＲＯＷ系制御回路の動作について説明する。
【００５９】
外部クロック信号ＶＣＬＫの立ち上がり時に、ファーストコマンド（ライトアクティブコマンドＷＲＡまたはリードアクティブコマンドＲＤＡ）が入力される。これにより、内部のコマンド検知信号ｂＣＯＬＡＣＴＷＵ（ファーストコマンドがＷＲＡのとき）またはｂＣＯＬＡＣＴＲＵ（ファーストコマンドがＲＤＡのとき）が、半クロックの期間中“Ｌ”レベルに切り替わる。この切り替わりを受けて、信号ｂＣＡＣＴＷＵＦＴｂ（ファーストコマンドがＷＲＡのとき）または信号ｂＣＡＣＴＲＵｂ（ファーストコマンドがＲＤＡのとき）が“Ｌ”レベルに切り替わる。
【００６０】
ＦＣＲＡＭでは、レートライトシステムを採用している。このことから、ファーストコマンドがＷＲＡのときには、前サイクルのコマンドＷＲＡの入力時に、図１５のアッパーアドレスドライバ２１３にあらかじめ取り込んでおいたアッパーアドレスを、ヒューズバンクアドレスＡＲｂｘとして転送する。また、ファーストコマンドがＲＤＡのときには、外部から入力されたアッパーアドレスをヒューズバンクアドレスＡＲｂｘとして転送する。これにより、図１５のＸアドレスプレデコーダ２１９を介して、ＸアドレスＸ０１Ｐｂｘ，Ｘ２３Ｐｂｘ，Ｘ４５Ｐｂｘ，Ｘ６７Ｐｂｘ，Ｘ８Ｐｂｙ（ｘ＝０〜３、ｙ＝０〜１）がコアに転送される。
【００６１】
これと並行して、外部クロック信号ＶＣＬＫの立ち上がり時にファーストコマンドの入力を受けることにより、内部のコマンド検知信号ｂＡＣＴＶが“Ｌ”レベルに切り替わる。ファーストコマンドがＷＲＡまたはＲＤＡに関係なく、この信号ｂＡＣＴＶは同一の動作を行う。
【００６２】
信号ｂＡＣＴＶの切り替わりを受けて、信号ＢＮＫｂおよび信号ＲＡＤＬＴＣｂがともに“Ｈ”レベルに切り替わる。次に、信号ＲＡＤＬＴＣｂの“Ｈ”レベルを受けて、信号ＸＰＤＲＩＶＥｂが“Ｈ”レベルに切り替わる。これにより、ＸアドレスＸ９１０１１Ｐｂｚ，Ｘ１２１３Ｐｂｘ（ｚ＝０〜７）がコアに転送される。この切り替わりを受けて、シェアードセンスアンプの非選択アレイ側のＭＵＸが“Ｌ”レベルに切り替わる。
【００６３】
次に、信号ＲＡＤＬＴＣｂの“Ｈ”レベルを受けて、信号ｂＦＰＲＧｂが“Ｈ”レベルに切り替わる。信号ｂＦＰＲＧｂは、ヒューズ情報の検知によりワード線ＷＬの冗長回路への切り替えの有無を判断するのに用いられる信号であり、検知の終了を受けてワード線ＷＬを活性化するための信号ｂＦＷＬＯＮｂが“Ｈ”レベルに切り替わる。
【００６４】
この信号ｂＦＷＬＯＮｂの“Ｈ”レベルを受けて、信号ＦＷＬＥｂが“Ｈ”レベルに切り替わる。これにより、選択アレイ側のＥＱＬ（イコライザ制御信号）が“Ｌ”レベルに切り替わる。この信号ＥＱＬの切り替わりを受けて、ワード線ＷＬが“Ｈ”に切り替わる。また、ＭＤＱ（マスターＤＱ）線とＬＤＱ（ローカルＤＱ）線とを接続するためのトランジスタのゲート制御を行っているＭＤＱＳ（マスターＤＱスイッチ制御信号）が“Ｈ”レベルに、ＬＤＱ線のイコライズ制御を行っている信号ＬＤＱＥＱが“Ｌ”レベルに切り替わる。
【００６５】
これと並行して、信号ｂＦＷＬＯＮｂの“Ｈ”レベルを受けて、信号ＦＳＷＬＥｂが“Ｈ”レベルに切り替わる。これにより、ワード線ＷＬのアクティブタイミングを擬似的に模擬した信号ＳＷＬＩＮｂ（サンプルワード線）が“Ｈ”レベルに切り替わる。そして、センスアンプの制御信号ＱＳＡＥｂが“Ｈ”レベルに切り替わる。これにより、信号ｂＳＡＯＮｂは“Ｌ”レベルに切り替わる。
【００６６】
この信号ｂＳＡＯＮｂの“Ｌ”レベルを受けて、ＮＳＥＴ，ＰＳＥＴ（センスアンプ活性化信号）が“Ｈ”レベルに、信号ｂＰＳＥＴが“Ｌ”レベルに切り替わる。同時に、信号ｂＳＡＯＮｂの“Ｌ”レベルへの切り替わりから、ある一定時間の遅延を介して、信号ｂＱＭＵＸＢＳＴｂが“Ｌ”レベルに切り替わる。これにより、選択アレイ側のＭＵＸが内部電源ＶＩＮＴから内部電源ＶＰＰにレベルシフトする（ＶＩＮＴ＜ＶＰＰ）。
【００６７】
これと同時に、信号ＱＳＡＥｂの切り替わりを受けて、カラム系回路のゲーティング制御を行っている信号ｂＣＥＮＢｂが“Ｌ”レベルに切り替わる。これを受けて、カラム選択線ＣＳＬが選択されるシステムになっており、このＣＳＬ選択もＦＣＲＡＭにおける“一連のパイプライン動作”に含まれるが、ここでのカラム系回路群に含まれるＣＳＬ制御の詳細説明は割愛する。
【００６８】
以上が、ＲＡＳリストア動作についての説明である。
【００６９】
次に、ＲＡＳプリチャージ動作について説明する。図１５におけるバンクタイマ２１２により、一定時間、信号ＢＮＫｂが“Ｈ”レベルを保持する。その一定時間を経過した後、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。これにより、ＲＡＳプリチャージ動作が開始される。
【００７０】
信号ＢＮＫｂの“Ｌ”レベルを受けて、信号ＲＡＤＬＴＣｂおよび信号ＸＰＤＲＩＶＥｂが“Ｌ”レベルに切り替わる。この信号ＲＡＤＬＴＣｂの“Ｌ”レベルを受けて、信号ＦＷＬＥｂが“Ｌ”レベルに切り替わる。また、信号ＳＷＬＩＮｂおよびコアのワード線ＷＬの電位，信号ＭＤＱＳが“Ｌ”レベルに切り替わる。
【００７１】
信号ＳＷＬＩＮｂが“Ｌ”レベルに切り替わることにより、信号ＱＳＡＥｂが“Ｌ”レベルに、信号ｂＣＥＮＢｂが“Ｈ”レベルに、それぞれ切り替わる。また、信号ｂＳＡＯＦＦｂが“Ｌ”レベルに切り替わる。これにより、信号ＥＱＬ，ＬＤＱＥＱ，ｂＰＳＥＴは“Ｈ”レベルに、信号ＮＳＥＴ，ＰＳＥＴは“Ｌ”レベルに、それぞれ切り替わる。ＭＵＸは、ＶＩＮＴにシフトする。
【００７２】
また、これと同時に、信号ＲＡＤＬＴＣｂの“Ｌ”レベルへの切り替わりにより、ＸアドレスＸ９１０１１Ｐｂｚ，Ｘ１２１３Ｐｂｘ，ｂＦＰＲＧｂが“Ｌ”レベルに切り替わる。そして、信号ｂＦＷＬＯＮｂ，ＦＳＷＬＥｂが“Ｌ”レベルに切り替わる。
【００７３】
上述の説明からもわかるように、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミング（時間）は、図１５のバンクタイマ２１２における遅延時間によって決定される。
【００７４】
図１７は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングを決定するための、一般的なＦＣＲＡＭにおけるバンクタイマの回路構成を示すものである。
【００７５】
通常、キャパシタおよび抵抗素子が用いられるＣＲ遅延により構成されるバンクタイマ２１２は、インバータ２４１〜２５３、ノアゲート２６１〜２６６、エクスクルーシブオアゲート２７１，２７２、Ｐチャネルトランジスタ２８１、Ｎチャネルトランジスタ２９１〜２９６、抵抗素子３０１〜３０４により構成されている。
【００７６】
上記の構成においては、Ｎチャネルトランジスタ２９１と抵抗素子３０１〜３０４とを使用してＣＲ遅延量を作り出している。
【００７７】
また、図中の点線で囲った回路２１２ａは、ＣＲ遅延量を切り替えるためのデコード回路である。イニシャル状態においては、テストモード信号ＴＭＢＫＴＭＲ＜１＞とＴＭＢＫＴＭＲ＜２＞とがともに“Ｌ”レベルである。テストモードエントリにより“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞のテストモードエントリは、おのおの独立に制御することが可能である。
【００７８】
また、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、イニシャル状態でともに“Ｈ”レベルである。ヒューズブローにより“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞のヒューズブローは、おのおの独立に制御することが可能である。
【００７９】
イニシャル状態においては、ノアゲート２６４の出力ＢＫＴＭＲＡＪ＜０＞が“Ｈ”レベルになる。これにより、Ｎチャネルトランジスタ２９３がオンする。
【００８０】
たとえば、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに、それぞれ切り替わったとする。すると、ノアゲート２６５の出力ＢＫＴＭＲＡＪ＜１＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を増加することが可能である。
【００８１】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞がテストモードエントリにより“Ｈ”レベルに切り替わったとする。この場合には、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８２】
次に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに、それぞれ切り替わったケースを説明する。この場合、ノアゲート２６６の出力ＢＫＴＭＲＡＪ＜２＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を最大に増加することが可能である。
【００８３】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わった後に、テストモードエントリにより、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに切り替わったとする。この場合、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８４】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞およびＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞およびｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに、それぞれ切り替わったケースを説明する。この場合、ノアゲート２６３の出力ＢＮＫＴＭＲＡＪ＜３＞が“Ｈ”レベルになる。これにより、ＣＲ遅延量を減少することが可能である。
【００８５】
また、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモードエントリにより、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに切り替わったとする。この場合、イニシャル状態のときと同一のＣＲ遅延量に設定される。
【００８６】
以上が、ＣＲ遅延で構成された一般的なバンクタイマ回路の構成例である。上述のＣＲ遅延により構成されたバンクタイマ回路は一例であり、コアにおけるワード線ＷＬなどの構成を擬似的に模擬した回路やインバータ遅延回路なども、一般的にバンクタイマ回路に用いられている。
【００８７】
次に、図１８を参照して、上述のバンクタイマ２１２の内部動作について説明する。
【００８８】
ファーストコマンド（ライトアクティブコマンドＷＲＡまたはリードアクティブコマンドＲＤＡ）が入力される。すると、信号ＢＮＫｂが“Ｈ”レベルに切り替わる。これを受けて、信号ＢＮＫＴＭＲｂも“Ｈ”レベルに切り替わる。
【００８９】
一方、信号ＢＮＫｂの“Ｈ”レベルへの切り替わりから、所定のＣＲ遅延量（Ｓｅｌｆ Ｔｉｍｅｒ）を経て、信号ＢＮＫＴＭＲｂが“Ｌ”レベルに切り替わる。これにより、一定時間、信号ｂＢＮＫＴＭＲｂが“Ｌ”レベルに切り替わる。この信号ｂＢＮＫＴＭＲｂの切り替わりを受けて、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。この信号ＢＮＫｂの“Ｌ”レベルへの切り替わりにより、ＲＡＳリストア動作（ＲＡＳ Ａｃｔｉｖｅ）が終了する。そして、ＲＡＳプリチャージ動作が開始される。
【００９０】
図１９は、上述のバンクタイマ２１２にて設定された時間を用いて、ＲＡＳリストア動作およびＲＡＳプリチャージ動作が実際に行われるコア（センスアンプおよびセルアレイ）の構成例を示すものである。
【００９１】
コアは、セルアレイ３１１，３１２、ビット線イコライズ回路（プリチャージ回路）３１３，３１４、セルアレイ切り換え用トランジスタ対３１５，３１６、データトランスファゲート３１７、および、センスアンプ（Ｓ／Ａ）３１８により構成されている。
【００９２】
セルアレイ３１１，３１２において、メモリセルＭＣｎを構成するＭＯＳトランジスタＱの各ゲートには、それぞれ、ワード線ＷＬｎが接続されている（ｎ＝１，２，〜）。各ＭＯＳトランジスタＱのソース・ドレインの一方には、いずれかのビット線ＢＬ，ｂＢＬが接続されている。各ＭＯＳトランジスタＱのソース・ドレインの他方には、セルキャパシタＣが接続されている。
【００９３】
ビット線イコライズ回路３１３，３１４は、イコライズ内部電位ＶＢＬＥＱ！が与えられるイコライズ用Ｎチャネルトランジスタ３１３ａ，３１３ｂ，３１４ａ，３１４ｂ、ビット線ショート用Ｎチャネルトランジスタ３１３ｃ，３１４ｃからなっている。
【００９４】
セルアレイ切り換え用トランジスタ対３１５，３１６は、それぞれ、ＭＵＸ用Ｎチャネルトランジスタ３１５ａ，３１５ｂ，３１６ａ，３１６ｂからなっている。
【００９５】
データトランスファゲート３１７は、スイッチング用Ｎチャネルトランジスタ３１７ａ，３１７ｂからなっている。
【００９６】
センスアンプ３１８は、センスアンプ用のＮチャネルトランジスタ３１８ａ，３１８ｂおよびＰチャネルトランジスタ３１８ｃ，３１８ｄからなっている。
【００９７】
データの読み出し時においては、セルアレイ切り換え用トランジスタ対３１５，３１６により、セルアレイ３１１，３１２のいずれか一方がビット線ＢＬ，ｂＢＬと接続される。たとえば、セルアレイ３１１がビット線ＢＬ，ｂＢＬと接続されている場合、ワード線ＷＬｎおよびビット線ＢＬ，ｂＢＬを選択的に活性化させることにより、セルアレイ３１１内の１つのメモリセルＭＣｎが選択される。
【００９８】
ビット線ＢＬ，ｂＢＬは、ビット線イコライズ回路３１３にイコライズ信号ＥＱＬｒが与えられることにより、あらかじめ電圧レベルＶBLEQ（＝１／２ＶBLH ）にイコライズ（プリチャージ）される。そのため、ワード線ＷＬｎおよびビット線ＢＬ，ｂＢＬが活性化されたとき、選択されたメモリセルＭＣｎのセルキャパシタＣに記憶されたデータに応じた電位により、ビット線ＢＬ，ｂＢＬの電位が微小に変化される。この電位の微小な変化はセンスアンプ３１８によって増幅され、その後、データトランスファゲート３１７介して、データ線ＬＤＱ，ｂＬＤＱへと出力される。
【００９９】
セルアレイ３１２に対するデータの読み出し動作は、セルアレイ切り換え用トランジスタ対３１５，３１６により、セルアレイ３１２がビット線ＢＬ，ｂＢＬと接続される以外は、セルアレイ３１１の場合とほぼ同じである。
【０１００】
次に、図２０を参照して、上述のコアにおけるワード線ＷＬｎ，イコライズ制御信号ＥＱＬｒ，ビット線ＢＬ，ｂＢＬ，メモリセルＭＣｎ，カラム選択線ＣＳＬの動作について説明する。ここでは、“１”データのライト動作を想定している。
【０１０１】
ファーストコマンドＷＲＡを受けることにより、信号ＥＱＬｒは“Ｌ”レベルに切り替わる。すると、ワード線ＷＬ１の電位は“Ｈ”レベルに切り替わる。これにより、ビット線ＢＬ，ｂＢＬの電位がセンスされる。この後に、カラム選択線ＣＳＬの電位が“Ｈ”レベルになり、ライトデータがビット線ＢＬ，ｂＢＬに転送される。
【０１０２】
また、ライトデータが転送された後に、ビット線ＢＬの電位がリストアされる。また、ワード線ＷＬ１の電位は、ある一定時間後に、“Ｌ”レベルに切り替わる。この後に、ＥＱＬ（イコライズ制御信号）が“Ｈ”レベルに切り替わる。これにより、ビット線ＢＬ，ｂＢＬのイコライズ動作が開始される。
【０１０３】
図２０では、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングとして、理想的な時間が設定されている場合を想定している。
【０１０４】
【発明が解決しようとする課題】
しかしながら、図１７に示した従来のバンクタイマ２１２は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングをＣＲ遅延により設定している。一般的に、抵抗素子はプロセスばらつきが大きく、また、温度依存性、電圧依存性などの外的要因によるばらつきも大きい。このことから、様々な条件により、ＣＲ遅延量が大幅に増減することが予想される。
【０１０５】
すなわち、図２１に示すように、たとえば、ＲＡＳリストア時間（ｔＲＡＳ）が電源電圧、温度、あるいは、プロセスなどにより短くなると、セルのリストア不足となる。すると、次サイクルのセンスマージンを十分に確保できなくなる。
【０１０６】
また、ＲＡＳリストア時間（ｔＲＡＳ）が長くなりすぎると、たとえば図２２に示すように、ＲＡＳプリチャージ時間（ｔＲＰ）が減少する。すると、ビット線ＢＬ，ｂＢＬのイコライズが不充分（イコライズ不足）となる。その結果、次サイクルのセンス動作において、セルデータ破壊を起こしてしまう。
【０１０７】
さらに、クロックサイクル（ｔＣＫ）がロングサイクルの動作において、ＣＲ遅延量の減少が生じたとする。すると、カラム動作が終了する前にＲＡＳプリチャージ動作が開始されてしまい、動作不具合が起こるといった問題も生じている。
【０１０８】
このような問題は、程度の違いこそあるが、コアの動作を擬似的に模擬したタイマ回路やインバータ遅延回路などでも起こり得る重大な問題である。
【０１０９】
そこで、この発明は、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間のばらつきを改善できるとともに、ＲＡＳリストア時間を十分に保持することが可能な同期型半導体記憶装置を提供することを目的としている。
【０１１０】
【課題を解決するための手段】
本願発明の一態様によれば、同期型半導体記憶装置において、複数のメモリセルが配置されたメモリセルアレイを有し、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、外部クロック信号に同期して第１のコマンドおよび第２のコマンドを順に取り込み、前記第１のコマンドが前記リードコマンドか前記ライトコマンドかを検知し、前記第１のコマンドが前記ライトコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかオートリフレッシュコマンドかを検知し、前記第１のコマンドが前記リードコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかモードレジスタセットコマンドかを検知して、それぞれ検知信号を生成するコマンド検知回路と、前記コマンド検知回路によって前記リードコマンドか前記ライトコマンドが検知された場合に、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間を、前記外部クロック信号のクロックサイクル数をカウントすることにより設定するバンクタイマ回路とを具備し、前記バンクタイマ回路は、バンクアクティブ信号が供給される第１のインバータと、この第１のインバータの出力が供給される第２のインバータと、この第２のインバータの出力が供給される第３のインバータと、前記第２のインバータの出力がそれぞれ供給され、外部クロック信号に同期してシフト動作を行う複数の遅延部を直列に接続した遅延回路と、この遅延回路の出力が供給される第４のインバータと、この第４のインバータの出力および前記第２のインバータの出力が供給されるナンドゲートとを有することを特徴とする同期型半導体記憶装置が提供される。
【０１１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【０１１２】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマ（セルフタイマ回路）の回路構成例を示すものである。
【０１１３】
バンクタイマ１１は、インバータ１２ａ〜１２ｇ、ナンドゲート１３、トランスファゲート１４、および、複数段（この場合、６段）の遅延部２１ａ〜２１ｆにより構成されている。遅延部２１ａ〜２１ｆは、信号ＣＫＴＲＣＮＴ，ｂＣＫＴＲＣＮＴで制御されるクロックドインバータ２２、信号ｂＣＫＴＲＣＮＴ，ＣＫＴＲＣＮＴで制御されるクロックドインバータ２３、および、ナンドゲート２４を有して、それぞれ構成されている。
【０１１４】
すなわち、上記インバータ１２ａの入力端には、図１５に示したバンクアクティブコントローラ２１１からのバンクアクティブ信号ＢＮＫｂが供給される。このインバータ１２ａの出力端は、インバータ１２ｂの入力端に接続されている。上記インバータ１２ｂの出力端は、インバータ１２ｃの入力端、および、ナンドゲート１３の一方の入力端にそれぞれ接続されている。このナンドゲート１３の他方の入力端には、インバータ１２ｄの出力端が接続されている。
【０１１５】
また、上記インバータ１２ｂの出力端は、上記遅延部２１ａ〜２１ｆにおける各ナンドゲート２４の一方の入力端にそれぞれ接続されている。各ナンドゲート２４の他方の入力端には、上記クロックドインバータ２２，２３の各出力端がそれぞれ接続されている。
【０１１６】
上記遅延部２１ａ〜２１ｆのうち、遅延部２１ａ，２１ｃ，２１ｅにおける各ナンドゲート２４の出力端は、上記クロックドインバータ２３の入力端にそれぞれ接続されるとともに、次段の各遅延部２１ｂ，２１ｄ，２１ｆにおける、上記クロックドインバータ２３の入力端に接続されている。上記遅延部２１ｂ，２１ｄにおける、各ナンドゲート２４の出力端は、上記クロックドインバータ２２の入力端にそれぞれ接続されるとともに、次段の各遅延部２１ｃ，２１ｅにおける、上記クロックドインバータ２２の入力端に接続されている。なお、上記遅延部２１ａ〜２１ｆのうち、初段の遅延部２１ａにおけるクロックドインバータ２２の入力端には、上記インバータ１２ｃの出力端が接続されている。また、最終段の遅延部２１ｆにおいては、ナンドゲート２４の出力端がクロックドインバータ２２の入力端に接続されるとともに、上記インバータ１２ｄの入力端に接続されている。
【０１１７】
一方、上記インバータ１２ｅの入力端には、信号ＣＬＫＩＮＤＲＶＴが供給される。信号ＣＬＫＩＮＤＲＶＴは、外部クロック信号ＶＣＬＫを、図示していないインプットレシーバを介して変換した内部信号である。このインバータ１２ｅの出力端は、インバータ１２ｆの入力端に接続されている。上記インバータ１２ｆの出力端は、トランスファゲート１４およびインバータ１２ｇの各入力端に接続されている。上記トランスファゲート１４および上記インバータ１２ｇの各出力端は、上記遅延部２１ａ〜２１ｆにおける各クロックドインバータ２２，２３の制御端子にそれぞれ接続されている。
【０１１８】
次に、図２を参照して、上記した構成のバンクタイマ１１の動作について説明する。まず、ファーストコマンドＷＲＡまたはＲＤＡを受けることにより、信号ＢＮＫｂは“Ｈ”レベルに切り替わる。これを受けて、図１の点線のクロックサイクルカウンタ回路１１ａにおいて、１クロックサイクル後にＣＯＵＮＴ１が“Ｈ”レベルに切り替わり、２クロックサイクル後にＣＯＵＮＴ２が“Ｈ”レベルに切り替わり、３クロックサイクル後にＣＯＵＮＴ３が“Ｈ”レベルに切り替わる。このＣＯＵＮＴ３の“Ｈ”レベルを受けることにより、ファーストコマンドから３クロックサイクル後に、信号ＣＬＫＴＭＲＤＥＦは“Ｌ”レベルに切り替わる。これを受けて、信号ｂＢＮＫＴＭＲｂも“Ｌ”レベルに切り替わる。
【０１１９】
ここでは、ＲＡＳリストア終了およびＲＡＳプリチャージ開始の時間として、ファーストコマンドの入力からの３クロックサイクルをカウントしている。これは、ランダムサイクル（ｔＲＣ）のスペックが５クロックであることを想定し、理想的なＲＡＳリストア時間の一例として、３クロックサイクルをカウントしている。
【０１２０】
ナンドゲート１３の出力である信号ｂＢＮＫＴＭＲｂは、図１５に示したバンクアクティブコントローラ２１１に入力される。この信号ｂＢＮＫＴＭＲｂによって、信号ＢＮＫｂが“Ｌ”レベルに切り替わる。これにより、ＲＡＳリストア動作が終了し、ＲＡＳプリチャージ動作が開始される。
【０１２１】
また、信号ＢＮＫｂの“Ｌ”レベルにより、バンクタイマ１１はリセットされる。そして、ＣＯＵＮＴ１，ＣＯＵＮＴ２，ＣＯＵＮＴ３は“Ｌ”レベルに、信号ＣＬＫＴＭＲＤＥＦおよびｂＢＮＫＴＭＲｂは、ともに“Ｈ”レベルに切り替わる。
【０１２２】
このように、上記バンクタイマ１１は、ＲＡＳリストア時間（ｔＲＡＳ）の制御に外部クロック信号ＶＣＬＫを用いるようにしている。すなわち、信号ＣＬＫＩＮＤＲＶＴのクロックサイクルタイム（ｔＣＫ）をカウントすることにより、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始のタイミングを設定するようにしている。したがって、ＦＣＲＡＭにおいて、安定したＲＡＳリストア時間の設定が可能となる。
【０１２３】
上記したように、外部クロック信号ＶＣＬＫを用いた、クロックサイクルのカウントによるセルフタイマを構成するようにしている。これにより、電源電圧、温度、あるいは、プロセスばらつきなどによって、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間がばらつくのを抑えることが可能となる。
【０１２４】
また、ＲＡＳリストア時間がクロックサイクル（ｔＣＫ）に依存する回路になっている。このため、クロックサイクルがロングサイクルの場合においても、ＲＡＳリストア時間を十分に保持できるようになる。よって、ＦＣＲＡＭにおける一連の動作であるＲＡＳリストア動作、カラム選択線ＣＳＬの選択、および、ＲＡＳプリチャージ動作において、カラム選択線ＣＳＬの選択からカラム系回路の一連の動作が終了する前に、ＲＡＳプリチャージ動作が開始されるといった動作不具合をも回避することが可能となる。
【０１２５】
（第２の実施形態）
図３は、本発明の第２の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、テストモードおよびヒューズブローにより、ＲＡＳリストア時間のクロックサイクル数の変更を可能に構成した場合について説明する。
【０１２６】
このバンクタイマ３１は、図１に示したバンクタイマ１１に、点線で囲んだ設定回路３２を追加してなる構成とされている。この場合、設定回路３２は、エクスクルーシブオアゲート３３ａ，３３ｂ、インバータ３４ａ，３４ｂ，３４ｃ、ノアゲート３５ａ〜３５ｄ、アンドノアゲート３６、クロックドインバータ３７ａ〜３７ｄ、および、ナンドゲート３８ａ，３８ｂを有して構成されている。この設定回路３２は、上記バンクタイマ１１における最終段の遅延部２１ｆとインバータ１２ｄとの間に挿入されている。
【０１２７】
エクスクルーシブオアゲート３３ａ，３３ｂの一方の入力端には、それぞれ、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞が入力される。エクスクルーシブオアゲート３３ａ，３３ｂの他方の入力端には、それぞれ、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞が入力される。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、ともに、イニシャル状態において“Ｌ”レベルである。テストモードをエントリすることにより、“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、おのおの、独立に制御することが可能である。
【０１２８】
ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、ともに、イニシャル状態において“Ｈ”レベルである。ヒューズブローを行うことにより、“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、おのおの、独立に制御することが可能である。
【０１２９】
このように、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞とヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞とが、エクスクルーシブオアゲート３３ａ，３３ｂに入力される構成となっている。これにより、ヒューズブロー後においても、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞による、ＲＡＳリストア時間の設定の変更が可能となっている。
【０１３０】
エクスクルーシブオアゲート３３ａの出力は、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。インバータ３４ａの出力は、ノアゲート３５ｂ，３５ｄにそれぞれ入力される。エクスクルーシブオアゲート３３ｂの出力は、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。インバータ３４ｂの出力は、ノアゲート３５ｂ，３５ｃにそれぞれ入力される。
【０１３１】
アンドノアゲート３６の第１のアンド入力の一方には、上記ノアゲート３５ａの出力ＣＬＫＴＭＲ＜３＞が供給される。第１のアンド入力の他方には、上記遅延部２１ｅにおけるナンドゲート２４の出力ＣＬＫＴＭＲＭ０５が供給される。アンドノアゲート３６の第２のアンド入力の一方には、上記ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が供給される。第２のアンド入力の他方には、最終段の遅延部２１ｆにおけるナンドゲート２４の出力ＣＬＫＴＭＲＤＥＦが供給される。アンドノアゲート３６の第３のアンド入力の一方には、上記ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が供給される。第３のアンド入力の他方には、上記ナンドゲート３８ａの出力ＣＬＫＴＭＲＰ０５が供給される。アンドノアゲート３６の第４のアンド入力の一方には、上記ノアゲート３５ｄの出力ＣＬＫＴＭＲ＜２＞が供給される。第４のアンド入力の他方には、上記ナンドゲート３８ｂの出力ＣＬＫＴＭＲＰ１０が供給される。このアンドノアゲート３６の出力は、上記インバータ３４ｃ，１２ｄを介して、上記ナンドゲート１３の他方の入力端に供給される。
【０１３２】
上述の通り、イニシャル状態では、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞は、ともに“Ｌ”レベルである。ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞は、ともに“Ｈ”レベルである。この場合、ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。つまり、アンドノアゲート３６に入力される、最終段の遅延部２１ｆにおけるナンドゲート２４の出力ＣＬＫＴＭＲＤＥＦが有効となる。よって、この場合には、第１の実施形態に示したバンクタイマ１１の場合と同様に、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３３】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が有効になる。つまり、アンドノアゲート３６に入力される、ナンドゲート３８ａの出力ＣＬＫＴＭＲＰ０５が有効となる。よって、この場合には、クロックサイクル数「３．５」のＲＡＳリストア時間が確保される。
【０１３４】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベルに切り替わったケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３５】
次に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ｄの出力ＣＬＫＴＭＲ＜２＞が有効になる。つまり、アンドノアゲート３６に入力される、ナンドゲート３８ｂの出力ＣＬＫＴＭＲＰ１０が有効となる。よって、この場合には、クロックサイクル数「４」のＲＡＳリストア時間が確保される。
【０１３６】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベルに切り替わったケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３７】
次に、テストモード信号ＴＭＢＫＴＭＲ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞が“Ｌ”レベルに切り替わる。また、テストモード信号ＴＭＢＫＴＭＲ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＴＭＲ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート３５ａの出力ＣＬＫＴＭＲ＜３＞が有効になる。つまり、アンドノアゲート３６に入力される、遅延部２１ｅにおけるナンドゲート２４の出力ＣＬＫＴＭＲＭ０５が有効となる。よって、この場合には、クロックサイクル数「２．５」のＲＡＳリストア時間が確保される。
【０１３８】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞がともに“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効になる。よって、この場合には、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１３９】
上記の構成によれば、ＲＡＳリストア時間の変更を０．５クロックサイクル単位で設定できる。また、上記の構成においては、テストモード信号ＴＭＢＫＴＭＲ＜１＞，＜２＞とヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，＜２＞とをエクスクルーシブオアゲート３３ａ，３３ｂで受けることにより、テストモードにて検証を行った後に、ヒューズブローを用いて、テストモードの設定をデフォルトの設定に切り替えることが可能である。さらに、ヒューズブローを行った後に、テストモードをエントリすることにより、ヒューズブロー前のイニシャル状態の設定に戻すことが可能である。
【０１４０】
この第２の実施形態では、一例として、各々２種類のテストモード信号とヒューズ信号とを使用したケースを説明した。さらに、テストモード信号およびヒューズ信号を増やすことにより、０．５クロック単位で、より多くの種類のクロックサイクル数の設定を実現できる。
【０１４１】
（第３の実施形態）
図４は、本発明の第３の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、テストモードおよびヒューズブローにより、ＲＡＳリストア時間の微調整を可能に構成した場合について説明する。
【０１４２】
このバンクタイマ４１は、図３に示したバンクタイマ３１に、さらに点線で囲んだ微調整回路４２を追加してなる構成とされている。この場合、微調整回路４２は、エクスクルーシブオアゲート４３ａ，４３ｂ、インバータ４４ａ，４４ｂ，４５ａ〜４５ｌ、ノアゲート４６ａ〜４６ｄ、および、アンドノアゲート４７を有して構成されている。この微調整回路４２は、バンクタイマ３１におけるインバータ３４ｃに代えて挿入されている。
【０１４３】
エクスクルーシブオアゲート４３ａ，４３ｂの一方の入力端には、それぞれ、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞が入力される。エクスクルーシブオアゲート４３ａ，４３ｂの他方の入力端には、それぞれ、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞が入力される。
【０１４４】
テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、ともに、イニシャル状態において“Ｌ”レベルである。テストモードをエントリすることにより、“Ｈ”レベルに切り替わる。テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、おのおの、独立に制御することが可能である。
【０１４５】
ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、ともに、イニシャル状態において“Ｈ”レベルである。ヒューズブローを行うことにより、“Ｌ”レベルに切り替わる。ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、おのおの、独立に制御することが可能である。
【０１４６】
このように、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞とヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞とが、エクスクルーシブオアゲート４３ａ，４３ｂに入力される構成となっている。これにより、ヒューズブロー後においても、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞による、ＲＡＳリストア時間の設定の変更が可能となっている。
【０１４７】
エクスクルーシブオアゲート４３ａの出力は、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。インバータ４４ａの出力は、ノアゲート４６ｂ，４６ｄにそれぞれ入力される。エクスクルーシブオアゲート４３ｂの出力は、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。インバータ４４ｂの出力は、ノアゲート４６ｂ，４６ｃにそれぞれ入力される。
【０１４８】
アンドノアゲート４７の第１のアンド入力の一方には、上記ノアゲート４６ａの出力ＤＬＹＡＤＪ＜３＞が供給される。第１のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力が直に供給される。アンドノアゲート４７の第２のアンド入力の一方には、上記ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が供給される。第２のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｄを介して供給される。アンドノアゲート４７の第３のアンド入力の一方には、上記ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が供給される。第３のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｈを介して供給される。アンドノアゲート４７の第４のアンド入力の一方には、上記ノアゲート４６ｄの出力ＤＬＹＡＤＪ＜２＞が供給される。第４のアンド入力の他方には、上記設定回路３２におけるアンドノアゲート３６の出力がインバータ４５ａ〜４５ｌを介して供給される。このアンドノアゲート４７の出力は、上記インバータ１２ｄを介して、上記ナンドゲート１３の他方の入力端に供給される。
【０１４９】
上述の通り、イニシャル状態では、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞は、ともに“Ｌ”レベルである。ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞は、ともに“Ｈ”レベルである。この場合、ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｄの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５０】
テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｈの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｈによる８段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５１】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５２】
次に、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ｄの出力ＤＬＹＡＤＪ＜２＞が有効になる。つまり、アンドノアゲート４７に入力される、インバータ４５ａ〜４５ｌの出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｌによる１２段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５３】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５４】
次に、テストモード信号ＴＭＢＫＡＤＪ＜１＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞が“Ｌ”レベルに切り替わる。また、テストモード信号ＴＭＢＫＡＤＪ＜２＞が“Ｈ”レベル、または、ヒューズ信号ｂＦＳＢＫＡＤＪ＜２＞が“Ｌ”レベルに切り替わるケースを説明する。この場合、ノアゲート４６ａの出力ＤＬＹＡＤＪ＜３＞が有効になる。つまり、アンドノアゲート４７に直に入力される、アンドノアゲート３６の出力が有効となる。よって、この場合には、インバータ４５ａ〜４５ｌによる１段の遅延も含まないＲＡＳリストア時間が確保される。
【０１５５】
次に、ヒューズブローにより、ヒューズ信号ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞がともに“Ｌ”レベルに切り替わった後に、テストモード信号ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞がともに“Ｈ”レベルに切り替わるケースを説明する。この場合、イニシャル状態の場合と同一のノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効になる。よって、この場合には、インバータ４５ａ〜４５ｄによる４段の遅延を含んだＲＡＳリストア時間が確保される。
【０１５６】
上記したように、この構成によれば、ＲＡＳリストア時間の設定の微調整が可能となる。
【０１５７】
なお、ＲＡＳリストア時間の微調整回路４２を、インバータを用いて構成した場合について説明した。これは一例であり、ＣＲ遅延やその他の回路をインバータの代替として用いた場合においても同様の制御が可能である。
【０１５８】
また、上記の構成において、テストモード信号ＴＭＢＫＡＤＪとヒューズ信号ｂＦＳＢＫＡＤＪとをエクスクルーシブオアゲート４３ａ，４３ｂで受けることにより、テストモードにて検証を行った後に、ヒューズブローでテストモードの設定をデフォルトの設定に切り変えることが可能である。さらに、ヒューズブローを行った後にテストモードをエントリすることにより、ヒューズブロー前のイニシャル状態の設定に戻すことが可能である。
【０１５９】
この第３の実施形態では、一例として、各々２種類のテストモード信号とヒューズ信号とを使用したケースを説明した。さらに、テストモードおよびヒューズ信号を増やすことにより、より多くの種類の時間の微調整が実現できる。
【０１６０】
（第４の実施形態）
図５は、本発明の第４の実施形態にかかる、同期型半導体記憶装置（ＦＣＲＡＭ）に用いて好適なバンクタイマの回路構成例を示すものである。ここでは、ＲＡＳリストア時間のクロックサイクル数および微調整の、ＣＡＳレーテンシ（ＣＬ）による独立な設定を可能に構成した場合について説明する。なお、一例として、ＣＬ３，ＣＬ４の２種類のＣＡＳレーテンシＣＬが存在する場合を想定している。
【０１６１】
ここで、ＣＡＳレーテンシＣＬがＣＬ３からＣＬ４になることにより、スペックに規定されるクロックサイクル時間（ｔＣＫ）は基本的に短くなる傾向にある。そのため、ＲＡＳリストア時間のクロックサイクル数のカウント値が、ＣＬ３とＣＬ４とで同一となるように設定したときには、ＣＬ４のＲＡＳリストア時間がＣＬ３に対して短くなる。そこで、ＲＡＳリストア時間のクロックサイクル数および微調整を、ＣＡＳレーテンシＣＬに応じて独立に制御できるようにする。これにより、ＣＬ４のＲＡＳリストア時間がＣＬ３に対して短くなるのを回避することが可能となる。
【０１６２】
図５において、このバンクタイマ５１は、たとえば図４に示したバンクタイマ４１における、テストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞，ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞、および、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞，ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞の入力部を、点線で囲んだ入力回路５２に変更してなる構成とされている。つまり、図１に示したバンクタイマ１１に、入力回路５２を備える設定回路３２’および微調整回路４２’を追加してなる構成とされている。この場合、入力回路５２は、エクスクルーシブオアゲート５３ａ〜５３ｈ、トランスファゲート５４ａ〜５４ｈ、および、インバータ５５を有して構成されている。
【０１６３】
すなわち、このバンクタイマ５１の場合、ＣＬ３とＣＬ４とで独立した制御を可能にするため、図４に示したテストモード信号ＴＭＢＫＴＭＲ＜１＞，ＴＭＢＫＴＭＲ＜２＞，ＴＭＢＫＡＤＪ＜１＞，ＴＭＢＫＡＤＪ＜２＞に代えて、ＴＭＢＫＴＭＲＣＬ３＜１＞，ＴＭＢＫＴＭＲＣＬ４＜１＞，ＴＭＢＫＴＭＲＣＬ３＜２＞，ＴＭＢＫＴＭＲＣＬ４＜２＞，ＴＭＢＫＡＤＪＣＬ３＜１＞，ＴＭＢＫＡＤＪＣＬ４＜１＞，ＴＭＢＫＡＤＪＣＬ３＜２＞，ＴＭＢＫＡＤＪＣＬ４＜２＞の８個の入力信号が用意される。
【０１６４】
同様に、ヒューズ信号ｂＦＳＢＫＴＭＲ＜１＞，ｂＦＳＢＫＴＭＲ＜２＞，ｂＦＳＢＫＡＤＪ＜１＞，ｂＦＳＢＫＡＤＪ＜２＞に代えて、ｂＦＳＢＫＴＭＲＣＬ３＜１＞，ｂＦＳＢＫＴＭＲＣＬ４＜１＞，ｂＦＳＢＫＴＭＲＣＬ３＜２＞，ｂＦＳＢＫＴＭＲＣＬ４＜２＞，ｂＦＳＢＫＡＤＪＣＬ３＜１＞，ｂＦＳＢＫＡＤＪＣＬ４＜１＞，ｂＦＳＢＫＡＤＪＣＬ３＜２＞，ｂＦＳＢＫＡＤＪＣＬ４＜２＞の８個の入力信号が用意される。
【０１６５】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ３＜１＞は、エクスクルーシブオアゲート５３ａの一方の入力端に入力される。エクスクルーシブオアゲート５３ａの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ３＜１＞が入力される。エクスクルーシブオアゲート５３ａの出力は、トランスファゲート５４ａを介して、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。インバータ３４ａの出力は、ノアゲート３５ｂ，３５ｄにそれぞれ入力される。
【０１６６】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞は、エクスクルーシブオアゲート５３ｂの一方の入力端に入力される。エクスクルーシブオアゲート５３ｂの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ４＜１＞が入力される。エクスクルーシブオアゲート５３ｂの出力は、トランスファゲート５４ｂを介して、ノアゲート３５ａ，３５ｃおよびインバータ３４ａにそれぞれ入力される。
【０１６７】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ３＜２＞は、エクスクルーシブオアゲート５３ｃの一方の入力端に入力される。エクスクルーシブオアゲート５３ｃの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ３＜２＞が入力される。エクスクルーシブオアゲート５３ｃの出力は、トランスファゲート５４ｃを介して、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。インバータ３４ｂの出力は、ノアゲート３５ｂ，３５ｃにそれぞれ入力される。
【０１６８】
上記テストモード信号ＴＭＢＫＴＭＲＣＬ４＜２＞は、エクスクルーシブオアゲート５３ｄの一方の入力端に入力される。エクスクルーシブオアゲート５３ｄの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＴＭＲＣＬ４＜２＞が入力される。エクスクルーシブオアゲート５３ｄの出力は、トランスファゲート５４ｄを介して、ノアゲート３５ａ，３５ｄおよびインバータ３４ｂにそれぞれ入力される。
【０１６９】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ３＜１＞は、エクスクルーシブオアゲート５３ｅの一方の入力端に入力される。エクスクルーシブオアゲート５３ｅの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ３＜１＞が入力される。エクスクルーシブオアゲート５３ｅの出力は、トランスファゲート５４ｅを介して、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。インバータ４４ａの出力は、ノアゲート４６ｂ，４６ｄにそれぞれ入力される。
【０１７０】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞は、エクスクルーシブオアゲート５３ｆの一方の入力端に入力される。エクスクルーシブオアゲート５３ｆの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ４＜１＞が入力される。エクスクルーシブオアゲート５３ｆの出力は、トランスファゲート５４ｆを介して、ノアゲート４６ａ，４６ｃおよびインバータ４４ａにそれぞれ入力される。
【０１７１】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ３＜２＞は、エクスクルーシブオアゲート５３ｇの一方の入力端に入力される。エクスクルーシブオアゲート５３ｇの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ３＜２＞が入力される。エクスクルーシブオアゲート５３ｇの出力は、トランスファゲート５４ｇを介して、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。インバータ４４ｂの出力は、ノアゲート４６ｂ，４６ｃにそれぞれ入力される。
【０１７２】
上記テストモード信号ＴＭＢＫＡＤＪＣＬ４＜２＞は、エクスクルーシブオアゲート５３ｈの一方の入力端に入力される。エクスクルーシブオアゲート５３ｈの他方の入力端には、上記ヒューズ信号ｂＦＳＢＫＡＤＪＣＬ４＜２＞が入力される。エクスクルーシブオアゲート５３ｈの出力は、トランスファゲート５４ｈを介して、ノアゲート４６ａ，４６ｄおよびインバータ４４ｂにそれぞれ入力される。
【０１７３】
ＣＬ３のときには、上記トランスファゲート５４ａ〜５４ｈのうち、トランスファゲート５４ａ，５４ｃ，５４ｅ，５４ｇが有効になる。また、ＣＬ４のときには、トランスファゲート５４ｂ，５４ｄ，５４ｆ，５４ｈが有効になる。
【０１７４】
上述の回路において、一例として、入力信号ＴＭＢＫＴＭＲＣＬ４＜１＞をイニシャル状態で“Ｈ”レベルにするケースを説明する。このときに、ＣＬ３では、クロックサイクル数の設定にテストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞は関係しないことから、ノアゲート３５ｂの出力ＣＬＫＴＭＲ＜０＞が有効となる。これにより、クロックサイクル数「３」のＲＡＳリストア時間が確保される。
【０１７５】
これに対し、ＣＬ４では、テストモード信号ＴＭＢＫＴＭＲＣＬ４＜１＞が“Ｈ”レベルであることから、ノアゲート３５ｃの出力ＣＬＫＴＭＲ＜１＞が有効になる。これにより、クロックサイクル数「３．５」のＲＡＳリストア時間が確保される。
【０１７６】
同様に、テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞をイニシャル状態で“Ｈ”レベルにする。このときに、ＣＬ３では、ＲＡＳリストア時間の微調整にテストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞は関係しないことから、ノアゲート４６ｂの出力ＤＬＹＡＤＪ＜０＞が有効となる。これにより、インバータ４５ａ〜４５ｄによる４段の遅延を含むＲＡＳリストア時間が確保される。
【０１７７】
これに対し、ＣＬ４では、テストモード信号ＴＭＢＫＡＤＪＣＬ４＜１＞が“Ｈ”レベルであることから、ノアゲート４６ｃの出力ＤＬＹＡＤＪ＜１＞が有効になる。これにより、インバータ４５ａ〜４５ｈによる８段の遅延を含むＲＡＳリストア時間が確保される。
【０１７８】
上記の構成によれば、ＣＡＳレーテンシＣＬに応じて、独立に、ＲＡＳリストア時間の設定を制御することが可能となる。
【０１７９】
（第５の実施形態）
図６は、本発明の第５の実施形態にかかる、ＣＡＳレーテンシＣＬの切り替えタイミングを制御するための制御回路の構成例を示すものである。ここでは、ＲＯＷ系のプリチャージ動作が開始された後に、ＣＡＳレーテンシＣＬの切り替えを行うベく制御するように構成した場合について説明する。
【０１８０】
図６において、インプットレシーバ回路（Ｉｎｐｕｔ Ｒｅｃｅｉｖｅｒ）６１は、外部クロック信号ＶＣＬＫおよび信号ＶＢＣＬＫを入力とし、信号ＣＬＫＩＮＴを出力する。インプットレシーバ回路６２は、／ＣＳピンの電位ＶＢＣＳを入力とし、信号ｂＣＳＩＮを出力する。インプットレシーバ回路６３は、ＦＮピンの電位ＶＦＮを入力とし、信号ＦＮＩＮを出力する。インプットレシーバ回路６４は、信号ＶＡを入力とし、信号ＡＩＮを出力する。
【０１８１】
インプットラッチ回路（Ｉｎｐｕｔ Ｌａｔｃｈ）６５は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６２の出力である信号ｂＣＳＩＮを入力とし、信号ｂＣＳＬＴＣを出力する。インプットラッチ回路６６は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６３の出力である信号ＦＮＩＮを入力とし、信号ＦＮＬＴＣを出力する。インプットラッチ回路６７は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、および、上記インプットレシーバ回路６４の出力である信号ＡＩＮを入力とし、信号ＡＩＬＴＣを出力する。
【０１８２】
コマンドデコーダ回路（Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）６８は、上記インプットレシーバ回路６１の出力である信号ＣＬＫＩＮＴ、上記インプットラッチ回路６５の出力である信号ｂＣＳＬＴＣ、および、上記インプットラッチ回路６６の出力である信号ＦＮＬＴＣを入力とし、各種のコマンドＡＣＴＶ，ＷＲＩＴＥ，ＲＥＡＤ，ＲＥＦＲ，ＭＲＳを出力する。ＣＬデコーダ（ＣＬ Ｄｅｃｏｄｅｒ）６９は、上記コマンドデコーダ回路６８の出力であるセカンドコマンドＭＲＳ、上記インプットラッチ回路６７の出力である信号ＡＩＬＴＣ、および、バンクアクティブ信号ＢＮＫｂを入力とし、ＣＡＳレーテンシＣＬ３，ＣＬ４を出力する。
【０１８３】
次に、図７を参照して、図６に示した構成の制御回路の動作について説明する。
【０１８４】
ＦＣＲＡＭのコマンド形態としては、通常、ファーストコマンドＲＤＡおよびセカンドコマンドＭＲＳの組み合わせにより、モードレジスタセットが認識される。この際、ファーストコマンドＲＤＡのみでは、リードとモードレジスタセットとの判別がつかない。そのため、ＲＯＷ系の制御を行うバンクアクティブ信号ＢＮＫｂが“Ｈ”になり、ＲＯＷ系のアクティブ動作を開始する。そして、この動作が終了した後に、セカンドコマンドＭＲＳによるモードレジスタセットが認識されると、ＣＡＳレーテンシ（ＣＬ）、バースト長（ＢＬ）などのモード切り替えが行われる。
【０１８５】
ここで、ＣＬ制御を使用したバンクタイマにおいて、ＲＡＳアクティブ動作中にセカンドコマンドＭＲＳの入力を受けて、直ちに、ＣＡＳレーテンシＣＬ３，ＣＬ４が切り替わるとする。その場合には、バンクタイマのクロックサイクルカウンタ回路が誤動作を起こすことが懸念される。
【０１８６】
そこで、たとえば図６に示したように、ＣＬデコーダ６９にバンクアクティブ信号ＢＮＫｂを入力する。そして、このバンクアクティブ信号ＢＮＫｂが“Ｌ”になるのを受けて、ＣＡＳレーテンシＣＬ３，ＣＬ４が切り替わるようにする。
【０１８７】
このように、ＲＯＷ系のプリチャージ動作の開始時、すなわちバンクタイマのカウンタ回路の動作が終了するのを受けて、ＣＡＳレーテンシＣＬ３，ＬＣ４が切り替わるようにする。こうすることにより、ＣＬ制御を追加したバンクタイマにおいても、クロックサイクルカウンタ回路は正常な動作を維持できる。
【０１８８】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【０１８９】
【発明の効果】
以上、詳述したようにこの発明によれば、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間のばらつきを改善できるとともに、ＲＡＳリストア時間を十分に保持することが可能な同期型半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図２】同じく、図１に示したバンクタイマの動作について説明するために示すタイミングチャート。
【図３】本発明の第２の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図４】本発明の第３の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図５】本発明の第４の実施形態にかかる、ＦＣＲＡＭに用いられるバンクタイマの構成例を示す回路図。
【図６】本発明の第５の実施形態にかかる、ＣＡＳレーテンシの切り替えタイミングを制御するための制御回路の構成例を示すブロック図。
【図７】図６における制御回路の動作を説明するために示すタイミングチャート。
【図８】本発明にかかる、コマンド入力によるＦＣＲＡＭの状態の変化を模式的に示す図。
【図９】図８に示したコマンド入力とそれに対応したピン入力との関係をファンクションテーブル化して示す図。
【図１０】ＤＤＲ−ＦＣＲＡＭにおけるパッケージのピン割り当てを、ＤＤＲ−ＳＤＲＡＭのピン割り当てと対比して示す図。
【図１１】コマンド入力をデコードする、コマンドデコーダの動作を制御するためのコントローラの構成例を示す回路図。
【図１２】アッパー側のコマンドデコーダの構成例を示す回路図。
【図１３】ローワ側のコマンドデコーダの構成例を示す回路図。
【図１４】コマンドデコーダの動作を説明するために示すタイミングチャート。
【図１５】ＲＡＳリストア動作およびＲＡＳプリチャージ動作のパイプライン化を実現した、ＦＣＲＡＭのＲＯＷ系制御回路の構成例を示すブロック図。
【図１６】図１５に示したＲＯＷ系制御回路の動作を説明するために示すタイミングチャート。
【図１７】従来技術とその問題点を説明するために示す、ＣＲ遅延により構成されたバンクタイマの回路構成図。
【図１８】図１７に示したバンクタイマの動作を説明するために示すタイミングチャート。
【図１９】ＦＣＲＡＭにおける、一般的なコアの構成例を示す回路図。
【図２０】“１”データのライト動作を例に、コアの動作（セルのストレージノード）を示す波形図。
【図２１】ＲＡＳリストア時間の減少による、セルのリストア不足を説明するために示す波形図。
【図２２】ＲＡＳプリチャージ時間の減少による、ビット線のイコライズ不足を説明するために示す波形図。
【符号の説明】
１１…バンクタイマ
１１ａ…クロックサイクルカウンタ回路
１２ａ〜１２ｇ…インバータ
１３…ナンドゲート
１４…トランスファゲート
２１ａ〜２１ｆ…遅延部
２２…クロックドインバータ
２３…クロックドインバータ
２４…ナンドゲート
３１…バンクタイマ
３２，３２’…設定回路
３３ａ，３３ｂ…エクスクルーシブオアゲート
３４ａ，３４ｂ，３４ｃ…インバータ
３５ａ〜３５ｄ…ノアゲート
３６…アンドノアゲート
３７ａ〜３７ｄ…クロックドインバータ
３８ａ，３８ｂ…ナンドゲート
４１…バンクタイマ
４２，４２’…微調整回路
４３ａ，４３ｂ…エクスクルーシブオアゲート
４４ａ，４４ｂ，４５ａ〜４５ｌ…インバータ
４６ａ〜４６ｄ…ノアゲート
４７…アンドノアゲート
５１…バンクタイマ
５２…入力回路
５３ａ〜５３ｈ…エクスクルーシブオアゲート
５４ａ〜５４ｈ…トランスファゲート
５５…インバータ
６１，６２，６３，６４…インプットレシーバ回路
６５，６６，６７…インプットラッチ回路
６８…コマンドデコーダ回路
６９…ＣＬデコーダ
Claims (18)
- 同期型半導体記憶装置において、
複数のメモリセルが配置されたメモリセルアレイを有し、リードコマンドに応じて前記メモリセルから情報を読み出す読み出し動作およびライトコマンドに応じて前記メモリセルに情報を書き込む書き込み動作がそれぞれ可能なメモリ部と、
外部クロック信号に同期して第１のコマンドおよび第２のコマンドを順に取り込み、前記第１のコマンドが前記リードコマンドか前記ライトコマンドかを検知し、前記第１のコマンドが前記ライトコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかオートリフレッシュコマンドかを検知し、前記第１のコマンドが前記リードコマンドである場合には前記第２のコマンドがローワアドレスラッチコマンドかモードレジスタセットコマンドかを検知して、それぞれ検知信号を生成するコマンド検知回路と、
前記コマンド検知回路によって前記リードコマンドか前記ライトコマンドが検知された場合に、ＲＡＳリストア動作の終了およびＲＡＳプリチャージ動作の開始の時間を、前記外部クロック信号のクロックサイクル数をカウントすることにより設定するバンクタイマ回路と
を具備し、
前記バンクタイマ回路は、バンクアクティブ信号が供給される第１のインバータと、この第１のインバータの出力が供給される第２のインバータと、この第２のインバータの出力が供給される第３のインバータと、前記第２のインバータの出力がそれぞれ供給され、外部クロック信号に同期してシフト動作を行う複数の遅延部を直列に接続した遅延回路と、この遅延回路の出力が供給される第４のインバータと、この第４のインバータの出力および前記第２のインバータの出力が供給されるナンドゲートとを有することを特徴とする同期型半導体記憶装置。 - 前記メモリ部は、コアのアクセス、カラム選択線の選択およびＲＡＳプリチャージ動作がパイプライン化されていることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、前記メモリ部のロウ系を制御するためのロウ系制御回路部内に設けられることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、テストモードの設定に応じて、カウントする前記クロックサイクル数を可変できることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、テストモードの設定により前記ＲＡＳリストア動作にかかる時間の微調整が可能であることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ヒューズブローによりカウントする前記クロックサイクル数を可変できることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ヒューズブローにより前記ＲＡＳリストア動作にかかる時間の微調整が可能であることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ＣＡＳレーテンシの切り替えにより、カウントする前記クロックサイクル数を可変できることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ＣＡＳレーテンシの切り替えにより、前記ＲＡＳリストア動作にかかる時間の微調整が可能であることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、テストモードエントリによりクロックサイクル数を変更して動作検証を行った後に、ヒューズブローによりテストモードと同一設定のクロックサイクル数をデフォルトとして設定することが可能であることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ヒューズブローにより変更したクロックサイクル数をデフォルトとして設定した後に、テストモードエントリによりヒューズブローを行う前のイニシャル設定に戻すことが可能であることを特徴とする請求項１０に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、テストモードエントリにより前記ＲＡＳリストア動作にかかる時間の微調整を変更して動作検証を行った後に、ヒューズブローによりテストモードと同一設定の微調整時間をデフォルトとして設定することが可能であることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、ヒューズブローにより変更した微調整時間をデフォルトとして設定した後に、テストモードエントリにより、ヒューズブローを行う前のイニシャル設定に戻すことが可能であることを特徴とする請求項１２に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、前記ＣＡＳレーテンシの切り替えを、ＲＡＳプリチャージ動作が開始されるのを待って行うことを特徴とする請求項８に記載の同期型半導体記憶装置。
- 前記遅延回路は、その初段の遅延部に前記第３のインバータの出力が供給されることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、さらに、前記遅延回路と前記第４のインバータとの間に、テストモードおよびヒューズブローにより、ＲＡＳリストア時間のクロックサイクル数を変更するための設定回路が挿入されていることを特徴とする請求項１に記載の同期型半導体記憶装置。
- 前記バンクタイマ回路は、さらに、前記設定回路と前記第４のインバータとの間に、テストモードおよびヒューズブローにより、ＲＡＳリストア時間の微調整を可能にするための微調整回路が挿入されていることを特徴とする請求項１６に記載の同期型半導体記憶装置。
- 前記設定回路および前記微調整回路は、ＲＡＳリストア時間のクロックサイクル数および微調整を、ＣＡＳレーテンシに応じて独立に設定可能とするための入力回路を備えることを特徴とする請求項１７に記載の同期型半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002251604A JP4000028B2 (ja) | 2001-09-18 | 2002-08-29 | 同期型半導体記憶装置 |
| KR10-2002-0056351A KR100439923B1 (ko) | 2001-09-18 | 2002-09-17 | 동기형 반도체 기억 장치 |
| EP02020557A EP1293984B1 (en) | 2001-09-18 | 2002-09-17 | Synchronous semiconductor memory device |
| US10/244,962 US6731559B2 (en) | 2001-09-18 | 2002-09-17 | Synchronous semiconductor memory device |
| CNB021307415A CN1264219C (zh) | 2001-09-18 | 2002-09-18 | 同步型半导体存储装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001284111 | 2001-09-18 | ||
| JP2001-284111 | 2001-09-18 | ||
| JP2002251604A JP4000028B2 (ja) | 2001-09-18 | 2002-08-29 | 同期型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003168292A JP2003168292A (ja) | 2003-06-13 |
| JP4000028B2 true JP4000028B2 (ja) | 2007-10-31 |
Family
ID=26622454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002251604A Expired - Fee Related JP4000028B2 (ja) | 2001-09-18 | 2002-08-29 | 同期型半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6731559B2 (ja) |
| EP (1) | EP1293984B1 (ja) |
| JP (1) | JP4000028B2 (ja) |
| KR (1) | KR100439923B1 (ja) |
| CN (1) | CN1264219C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3792602B2 (ja) * | 2002-05-29 | 2006-07-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2005141845A (ja) | 2003-11-07 | 2005-06-02 | Fujitsu Ltd | 半導体装置 |
| KR100642441B1 (ko) | 2004-04-19 | 2006-11-06 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제어 회로 |
| KR100642414B1 (ko) | 2004-04-20 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제어 회로 |
| KR100612950B1 (ko) | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
| KR100625293B1 (ko) * | 2004-06-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 높은 신뢰성을 갖는 반도체메모리소자 및 그를 위한구동방법 |
| US7277982B2 (en) * | 2004-07-27 | 2007-10-02 | International Business Machines Corporation | DRAM access command queuing structure |
| JP2007200504A (ja) | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
| US8700886B2 (en) * | 2007-05-30 | 2014-04-15 | Agere Systems Llc | Processor configured for operation with multiple operation codes per instruction |
| KR101124321B1 (ko) | 2010-04-06 | 2012-03-28 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 리드/라이트 제어 방법 |
| KR101215647B1 (ko) * | 2011-01-28 | 2012-12-26 | 에스케이하이닉스 주식회사 | 반도체메모리장치 |
| JP5911834B2 (ja) * | 2013-09-11 | 2016-04-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP6390683B2 (ja) * | 2016-09-28 | 2018-09-19 | ミツミ電機株式会社 | 半導体集積回路 |
| KR102708728B1 (ko) * | 2019-01-15 | 2024-09-23 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
| JP3843145B2 (ja) * | 1995-12-25 | 2006-11-08 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| JP4043151B2 (ja) | 1998-08-26 | 2008-02-06 | 富士通株式会社 | 高速ランダムアクセス可能なメモリデバイス |
| JP2000163969A (ja) * | 1998-09-16 | 2000-06-16 | Fujitsu Ltd | 半導体記憶装置 |
| JP4050839B2 (ja) * | 1999-01-29 | 2008-02-20 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6061285A (en) * | 1999-11-10 | 2000-05-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of executing earlier command operation in test mode |
| JP4253097B2 (ja) * | 1999-12-28 | 2009-04-08 | 東芝マイクロエレクトロニクス株式会社 | 半導体記憶装置及びそのデータ読み出し方法 |
-
2002
- 2002-08-29 JP JP2002251604A patent/JP4000028B2/ja not_active Expired - Fee Related
- 2002-09-17 US US10/244,962 patent/US6731559B2/en not_active Expired - Lifetime
- 2002-09-17 KR KR10-2002-0056351A patent/KR100439923B1/ko not_active IP Right Cessation
- 2002-09-17 EP EP02020557A patent/EP1293984B1/en not_active Expired - Lifetime
- 2002-09-18 CN CNB021307415A patent/CN1264219C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1405889A (zh) | 2003-03-26 |
| EP1293984A2 (en) | 2003-03-19 |
| EP1293984B1 (en) | 2011-06-08 |
| JP2003168292A (ja) | 2003-06-13 |
| KR20030024617A (ko) | 2003-03-26 |
| KR100439923B1 (ko) | 2004-07-12 |
| US20030053362A1 (en) | 2003-03-20 |
| CN1264219C (zh) | 2006-07-12 |
| US6731559B2 (en) | 2004-05-04 |
| EP1293984A3 (en) | 2004-10-27 |
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| Pawlowski | Memory Performance Tutorial Hot Chips 16 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060718 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070319 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070509 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070712 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070807 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070810 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |