CN1264219C - 同步型半导体存储装置 - Google Patents

Abstract

一种同步型半导体存储装置，具备有配置了多个存储单元的存储单元阵列，根据读命令(DRA)从前述存储单元读出信息的读出动作和根据写命令(WRA)把信息写入前述存储单元的写入动作分别可能的存储器部。此外，具备检测与外部时钟信号(WCLK)同步输入的第1命令是前述读命令(RDA)还是前述写命令(WRA)的命令检测电路。进而，该同步型半导体存储装置具备在靠前述命令检测电路检测是前述读命令(DRA)还是前述写命令(WRA)的场合，用前述外部时钟信号(VCLK)来设定行地址选通(RAS)的恢复动作的结束和前述RAS的预充电动作的开始的时间的存储体定时器电路(11)。

Description

同步型半导体存储装置

相关申请的交叉引用

本申请基于2001年9月18日和2002年8月29日提出的在先日本专利申请No.2001-284111和2002-251604，并要求其优先权，其全部内容通过引用包括在本文中。

技术领域

本发明涉及同步型半导体存储装置。更详细地说，是涉及具有对存储单元阵列的随机数据进行高速读写功能的高速随机周期式同步型半导体存储器(FCRAM)，例如高速周期型的同步FCRAM(SDR-FCRAM)，或实现SDR-FCRAM的2倍数据传送速率的双倍数据速率型的同步FCRAM(DDR-FCRAM)等中使用的。

背景技术

历来，已提出同步DRAM(SDRAM)。这种SDRAM使DRAM(动态型随机存取存储器)的数据存取速度以及SRAM(静态型随机存取存储器)的数据存取速度高速化，并且使比高的时钟频率还高的数据带宽(每单位时间的数据字节数)成为可能。SDRAM从4M(兆)bit/16MbitDRAM一代已经实用化。在64Mbit DRAM一代中SDRAM占了全部DRAM使用量的大部分。

此外，最近进行了进一步使SDRAM的数据传送速率高速化的尝试。例如，提出了以传统的数据传送速率的2倍的数据传送速率动作的双倍数据速率SDRAM(DDR-SDRAM)，并且使其产品化。

在SDRAM的场合，数据传送速率的高速化，也就是带宽改进方面存在着以下问题。也就是说，关于存储器磁芯的单元数据的随机存取存在着高速化困难这样的问题。原因是，在SDRAM的场合，来自行存取变化了的不同行地址的数据存取需要DRAM特有的破坏读出和放大动作，此外，在下一个磁芯存取之前预充电动作需要一定的时间(磁芯等待时间)。因此，磁芯的周期时间(随机周期时间tRC)的大幅度的高速化是困难的。

为了解决该问题，提出了把磁芯的存取和预充电动作流水线化，把随机周期时间tRC缩短到传统的SDRAM的1/2以下的高速周期RAM(FastCycle RAM＝FCRAM)(例如，参照“一种20ns随机存取流水线化运行DRAM”(VLSI Symp.1998))。近年来，在高速传送随机数据这种网络的领域，以至今为止用SRAM的局域网交换(LAN Switch)或路由器等为中心，开始有使用这种FCRAM的产品。

这里，就作为FCRAM的基本动作的命令体系简单地进行说明(关于详细说明参照例如特愿平11-373531号(特开2001-189077号公报))。

图8示出命令输入引起的FCRAM的状态的变化。这里，通过作为第1个命令的第1命令(1st Command)与作为第2个命令的第2命令(2ndCommand)的组合来表示确定命令输入的情形。

图9A和图9B示出图8的命令和与之对应的管脚输入的关系(功能表)。

在FCRAM中，通常作为输入控制电路内部动作的命令用的外部端子，分配芯片选择(/CS)管脚和功能控制(FN＝行地址选通/RAS)管脚两个管脚。仅分别使用两个管脚不可能确定多个命令输入。因此，第1命令和第2命令组合起来，借此使仅靠/CS管脚和FN管脚两个管脚的多个命令输入的确定成为可能。

图8中，写活动命令WRA(Write with Auto-close)和读活动命令RDA(Read with Auto-close)是第1命令。低位地址锁存命令LAL(LowerAddress Latch)、模式寄存器置位命令MRS(Mode Register Set)和自动刷新命令REF(Auto Refresh)是第2命令。

如图9A中所示，关于第1命令，在/CS管脚的输入电平为低，FN管脚的输入电平为高时，把读活动命令RDA确定为命令输入。此外，在/CS管脚的输入电平为低，FN管脚的输入电平为低时，把写活动命令WRA确定为命令输入。如图9B中所示，关于第2命令，在/CS管脚的输入电平为高时把低位地址锁存命令LAL确定为命令输入，在/CS管脚的输入电平为低时，把模式寄存器置位命令MRS、自动刷新命令REF确定为命令输入。

也就是说，如图8中所示，在待命状态(STANDBY)下的第1命令和第2命令的各输入中，直接给出读活动命令RDA或写活动命令WRA。在该情况下，从图9A和图9B中所示的表可以看出，使/CS管脚的输入电平为低电平时可以收到命令的输入。读和写各命令的区别可以通过给予FN管脚的输入的电平来识别。在本例子中，如果是读则FN管脚被置为高电平，如果是写则FN管脚被置为低电平。

此外，在第1命令中还可以给出读出放大器的分割解码用的行地址。但是，在标准部件的管脚数上有限制。因此，把观有的控制管脚作为地址管脚转用，抑制管脚数的增加。

图10与DDR-SDRAM标准部件的管脚分配对比地示出把控制管脚的一部分作为地址管脚转用的方式的、双倍数据速率型的同步FCRAM(DDR-FCRAM)标准部件的管脚分配。再者，这里以由JEDEC(联合电子器件工程委员会)标准化了的66管脚的TSOP(薄小外形标准部件)为例进行说明。

在本例的FCRAM中，把SDRAM中的列地址选通(/CAS)管脚和允许写(/WE)管脚作为各自的地址管脚A13、A14转用。借此增加读出放大器的解码，不损及限定激活的读出放大器的数目这个优点。

此外，在第1命令中接收的地址称为高位地址UA，在第2命令中接收的地址称为低位地址LA。

首先，在第1命令中的时钟的上升沿，从通常的地址管脚A0～A12和与/WE管脚、/CAS管脚相对应的地址管脚A13、A14接收高位地址UA。如果第1命令是读，则按该行地址来选择字线WL。然后，把来自与该选择字线WL相关的存储单元MC的数据读出到位线对BLn、/BLn。此外，靠位线读出放大器S/A放大读出的数据。通过第1命令的输入，到此的动作结束。再者，在图10中，/WE管脚和/CAS管脚通过地址输入而电平变化。此外，/RAS管脚通过FN输入而电平变化。

接着，在从第1命令的输入起1时钟周期后，作为第2命令输入低位地址锁存命令LAL、模式寄存器置位命令MRS、自动刷新命令REF中的某一个。

在上述第2命令中，把/CS管脚置为高电平(命令LAL)，从地址管脚A0～A14接收列地址CA0-j(低位地址LA)的例子示于以下。在该情况下，第2命令仅接收列地址就结束。也就是说，选择与列地址对应的列选择线CSL。这样一来，把靠位线读出放大器S/A所放大的数据向数据线MDQ传送。然后，再靠读缓冲器(第2读出放大器)DQRB来放大该数据。最后，从输出管脚输出该数据。

实现上述这种动作用的命令解码器，例如如图11至图13中所示，由控制器、第1命令用解码器和第2命令用解码器来构成。也就是说，图11示出控制命令解码器的动作用的控制器的具体构成例。图12示出高位侧的命令解码器的具体构成例，图13示出低位侧的命令解码器的具体构成例。

图11中所示的控制器由“非”门101～111、定时“非”门121～126、“与非”门131～134和“或非”门141来构成。也就是说，在内部缓冲来自/CS管脚的外部输入的逆相信号bCSIN供给到靠在内部缓冲外部时钟信号的信号CLKIN及其逆相信号bCLKIN来控制的定时“非”门121的输入端。在该定时“非”门121的输出端连接着“非”门101的输入端。

靠信号CLKIN、bCLKIN来控制的定时“非”门122的输出端连接到上述“非”门101的输入端。此外，该定时“非”门122的输入端连接着上述“非”门101的输出端。

上述“非”门101的输出端分别连接到“或非”门141和“与非”门131一方的输入端。该“或非”门141另一方的输入端上连接着“非”门103的输出端。上述“与非”门131另一方的输入端上连接着“非”门104的输出端。该“非”门104的输入端上连接着上述“非”门103的输出端。信号CLKIN供给到该“非”门103的输入端。

在上述“或非”门141的输出端上连接着“非”门102的输入端。从该“非”门102的输出端输出逆相信号bCSLTC。该信号bCSLTC是在内部缓冲外部输入/CS，半时钟锁存的信号。

在上述“与非”门131的输出端上连接着“非”门105的输入端。从该“非”门105的输出端输出信号NOPLTC。

另一方面，表示输入了命令RDA的信号bCOLACTRU分别供给到各“与非”门132、133一方的输入端。表示输入了命令WRA的信号bCOLACTWU分别供给到各“与非”门132、134另一方的输入端。

“与非”门132的输出端连接到靠信号bCLKIN、CLKIN来控制的定时“非”门123的输入端。在该定时“非”门123的输出端上连接着“非”门106的输入端。在该“非”门106的输出端上连接着靠信号CLKIN、bCLKIN来控制的定时“非”门125的输入端。在该定时“非”门125的输出端上连接着“非”门107的输入端。在该“非”门107的输出端上连接着三级“非”门108、109、110。从其第3级“非”门110的输出端输出逆相信号bACTUDSB。

再者，靠信号CLKIN、bCLKIN来控制的定时“非”门124的输出端连接到上述“非”门106的输入端。此外，该定时“非”门124的输入端连接到上述“非”门106的输出端。此外，靠信号bCLKIN、CLKIN来控制的定时“非”门126的输出端连接到上述“非”门107的输入端。此外，该定时“非”门126的输入端连接到上述“非”门107的输出端。

进而，在上述“与非”门133另一方的输入端上，连接着上述“与非”门134的输出端。在该“与非”门134一方的输入端上连接着上述“与非”门133的输出端。而且，从上述“与非”门133的输出端输出信号PCREAD。此外，上述“与非”门133的输出端连接到“非”门111的输入端。而且，从该“非”门111的输出端输出信号PCWRITE。

图12中所示的高位侧的命令解码器由“非”门151～156、“与非”门161和“或非”门171来构成。也就是说，信号bCSLTC从图11中所示的控制器供给到“非”门151的输入端。信号bRASLTC供给到“非”门154的输入端。该信号bRASLTC是在内部缓冲外部输入/RAS(FN)，半时钟锁存的信号。

在“与非”门161的第1输入端上连接着上述“非”门151的输出端。此外，在第2输入端上连接着上述“非”门154的输出端。进而，在第3输入端上连接着图11中所示的“非”门110的输出端。而且，从该“非”门110的输出端供给信号bACTUDSB。

在该“与非”门161的输出端上连接着“非”门152的输入端。在该“非”门152的输出端上连接着“非”门153的输入端。而且，从该“非”门153的输出端输出信号bCOLACTWU，供给到上述控制器。

另一方面，在“或非”门171的第1输入端上连接着“非”门155的输出端。在该“非”门155的输入端上连接着图11中所示的“非”门110的输出端。此外，在第2输入端上连接着上述“非”门154的输出端。进而，在第3输入端上连接着图11中所示的“非”门102的输出端。而且，从该“非”门102的输出端供给逆相信号bCSLTC。

在该“或非”门171的输出端上，连接着“非”门156的输入端。而且，从该“非”门156的输出端输出逆相信号bCOLACTRU，供给到上述控制器。

再者，在图12中所示的电路中，通过由“或非”门来接收各信号，削减级数地构成。借此谋求随机存取时间tRAC的高速化。

图13中所示的低位侧的命令解码器由“非”门181～189，“与非”门191～194和“或非”门201、202来构成。也就是说，信号NOPLTC从图11中所示的控制器分别供给到“与非”门191、192一方的输入端。信号bCSLTC从图11中所示的控制器供给到“非”门189的输入端。该“非”门189的输出端分别连接到“与非”门193、194一方的输入端。

信号bACTUDSB和信号PCWRITE从图11中所示的控制器供给到“或非”门201的各输入端。该“或非”门201的输出端分别连接到上述“与非”门191、193另一方的输入端。

信号bACTUDSB和信号PCREAD从图11中所示的控制器供给到“或非”门202的各输入端。该“或非”门202的输出端分别连接到上述“与非”门192、194另一方的输入端。

上述“与非”门191的输出端连接到“非”门181的输入端。在该“非”门181的输出端上连接着“非”门182的输入端。而且，从该“非”门182的输出端输出逆相信号bCOLACTR。该信号bCOLACTR是表示在读活动命令RDA的下一个时钟周期中输入低位地址锁存命令LAL的信号。

上述“与非”门192的输出端连接到“非”门183的输入端。在该“非”门183的输出端上连接着“非”门184的输入端。而且，从该“非”门184的输出端输出逆相信号bCOLACTW。该信号bCOLACTW是表示在写活动命令WRA的下一个时钟周期中输入低位地址锁存命令LAL的信号。

上述“与非”门193的输出端连接到“非”门185的输入端。在该“非”门185的输出端上连接着“非”门186的输入端。而且，从该“非”门186的输出端输出逆相信号bMSET。该信号bMSET是表示在读活动命令RDA的下一个时钟周期中输入模式寄存器置位命令MRS的信号。

上述“与非”门194的输出端连接到“非”门187的输入端。在该“非”门187的输出端上连接着“非”门188的输入端。而且，从该“非”门188的输出端输出逆相信号bREFR。该信号bREFR是表示在写活动命令WRA的下一个时钟周期中输入自动刷新命令REF的信号。

下面，就上述图11至图13中所示的电路的动作，一边参照图14中所示的时间分配图一边进行说明。首先，在第1命令的输入中，信号bCSLTC和信号bRASLTC根据/CS管脚的电位VBCS和FN管脚的电位VFN而变化。于是，信号bCOLACTWU(或者信号bCOLACTRU)成为低电平。此时，控制器内的信号PCWRITE或信号PCREAD中的某一个对应的一侧成为高电平。

此外，从第1命令输入后的时钟信号CLKIN的下降沿起，信号bACTUDSB仅1时钟周期里成为低电平。借此，下一个第2命令的收到成为可能。

再者，信号NOPLTC是在时钟信号CLKIN的上升沿的定时中，检测信号bCSIN为高电平，也就是NP(不工作)这一情况的信号。因而，在第2命令的输入中低位地址锁存命令LAL输入的场合，信号NOPLTC成为高电平。而且，在该信号NOPLTC为高电平、信号bACTUDSB为低电平、信号PCWRITE为高电平(＝信号PCREAD为低电平)三个条件下，而且信号bCOLACTW成为低电平。借此，可以区别读/写来检测低位地址锁存命令LAL输入的情况。

进而，在第2命令的输入中，在自动刷新命令REF或模式寄存器置位命令MRS输入的场合，信号bCSLTC成为低电平。上述命令REF、MRS的不同取决于第1命令是写活动命令WRA还是读活动命令RDA。

此外，信号bACTUDSB成为低电平，而且根据信号FCREAD/FCWRITE的状态，信号bREFR和信号bMSET成为低电平。在该场合，由于/CS管脚为低电平，所以第1命令用的命令解码器工作。为了使该命令解码器的工作停止，同时输入信号bACTUDSB。

通过上述这种工作，可以得到下述(A)、(B)这样的效果。

(A)在第1命令中读/写被确定。由此，在行地址的接收的同时，不仅外围电路开始工作，而且存储器磁芯也可能开始工作。借此，随机存取的开始比根据第2命令来判断存储器磁芯工作的开始要早。也就是说，随机存取时间tRAC自动地提早1周期。

(B)在第1命令中读/写被确定。由此，在第2命令中只要接收低位地址LA就可以了。因而，选择列选择线CSL直到输出数据的过程比历来要早。结果，可以实现随机存取时间tRAC的高速化。此外，可以早期结束数据向外围电路的传送。借此，从字线WL的复位到位线BL、bBL的预充电动作的先导成为可能。也就是说，在随机存取时间tRAC的高速化的同时还可以实现随机周期时间tRC的高速化。

以上是FCRAM中的命令体系的基本动作。如上所述，在第1命令中确定读/写。此外，把磁芯的RAS恢复动作、列选择线CSL的选择和RAS预充电动作流水线化。这样一来，可以把随机周期时间tRC缩短到历来的1/2以下。该流水线动作的实现与历来的SDRAM/DDR-SDRAM大不相同。

图15示出实现RAS恢复动作、列选择线CSL的选择和RAS预充电动作的流水线化的，FCRAM的ROW(行)系控制电路的系统构成。

该FCRAM的ROW系控制电路包括存储体活动控制器211、存储体定时器212、高位地址驱动器213、高位地址控制器214、行地址锁存控制器215、行熔丝存储体216、熔丝程序信号控制器217、行冗余命中定时监视器218、X地址预解码器219、HIT (命中信号)&DWA(禁止字线活动信号)信号驱动器220、冗余X地址预解码器221、采样字线激活电路222、FWLE(F存储体字线激活检测信号)信号驱动器223、采样字线控制器224、采样字线225、字线定时器226、列选通控制器227、读出放大器接通定时控制器228、读出放大器切断定时控制器229、多路(MUX)倍增控制器230、行预解码控制器231、磁芯控制信号驱动器232而构成。

下面，参照图16，就上述FCRAM的ROW系控制电路的操作进行说明。在外部时钟信号VCLK的上升沿时，第1命令(写活动命令WRA或读活动命令RDA)输入。借此，内部的命令检测信号bCOLACTWU(第1命令为WRA时)或bCOLACTRU(第1命令为RDA时)在半时钟期间切换成低电平。收到该切换，信号bCACTWUFTb(第1命令为WRA时)或bCACTRUb(第1命令为RDA时)切换成低电平。

在FCRAM中采用后写系统。因此，在第1命令为WRA时，把在前一周期的命令WRA输入时在图15的高位地址驱动器213中预先接收的高位地址UA作为熔丝存储体地址ARbx来传送。此外，在第1命令为RDA时，把从外部输入的高位地址UA作为熔丝存储体地址ARbx来传送。借此，经由图15的X地址预解码器219，X地址X01Pbx、X23Pbx、X45Pbx、X67Pbx、X8Pby(x＝0～3，y＝0～1)被传送到磁芯。

与此并行，在外部时钟信号VCLK的上升沿时收到第1命令的输入，借此内部的命令检测信号bACTV切换成低电平。与第1命令是WRA或RDA无关地，该信号bACTV进行同一动作。

收到信号bACTV的切换，信号BNKb和信号RADLTCb全都切换成高电平。接着，收到信号RADLTCb的高电平，信号XPDRIVEb切换成高电平。借此，X地址X91011Pbz、X1213Pbx(z＝0～7)被传送到磁芯。收到该切换，共用读出放大器的非选择阵列侧的MUX切换成低电平。

接着，收到信号RADLTCb的高电平，信号bFPRGb切换成高电平。信号bFPRGb是通过熔丝信息的检测来判断字线WL有没有向冗余电路切换用的信号，收到检测的结束而激活字线WL用的信号bFWLONb切换成高电平。

收到该信号bFWLONb的高电平，信号FWLEb切换成高电平。借此，选择阵列侧的信号EQL(均衡控制信号)切换成低电平。收到该信号EQL的切换，字线WL切换成高电平。此外，进行连接MDQ(主DQ)线和LDQ(局部DQ)线用的晶体管的门控制的MDQS(主DQ开关控制信号)切换成高电平，进行LDQ线的均衡控制的信号LDQEQ切换成低电平。

与此并行，收到信号bFWLONb的高电平，信号FSWLEb切换成高电平。借此，虚拟地模拟字线WL的活动定时的信号SWLINb(采样字线)切换成高电平。然后，读出放大器的控制信号QSAEb切换成高电平。借此，信号bSAONb切换成低电平。

收到该信号bSAONb的低电平，NSET、PSET(读出放大器激活信号)切换成高电平，逆相信号bPSET切换成低电平。同时，从信号bSAONb切换成低电平起，经过某个一定时间的迟延，信号bQMUXBSTb切换成低电平。借此，选择阵列侧的MUX从内部电源VINT向内部电源VPP电平移动(VINT＜VPP)。

与此同时，收到信号QSAEb的切换，进行列系电路的选通控制的信号bCENBb切换成低电平。收到此，成为列选择线CSL被选择的系统。虽然该CSL选择也包含在FCRAM中的“一系列流水线动作”中，但是这里的列系电路群中所包含的CSL控制的详细说明省略了。以上是就RAS恢复动作的说明。

下面，就RAS预充电动作进行说明。靠图15中的存储体定时器212，信号BNKb保持高电平一定时间。经过该一定时间后，信号BNKb切换成低电平。借此，开始RAS的预充电动作。

收到信号BNKb的低电平，信号RADLTCb和信号XPDRIVEb切换成低电平。收到该信号RADLTCb的低电平，信号FWLEb切换成低电平。此外，信号SWLINb和磁芯的字线WL的电位、信号MDQS切换成低电平。

通过信号SWLINb切换成低电平，信号QSAEb切换成低电平，信号bCENBb切换成高电平。此外，信号bSAOFFb切换成低电平。借此，信号EQL、LDQEQ、bPSET切换成高电平，信号NSET、PSET切换成低电平。MUX移动到VINT。

此外，与此同时，通过信号RADLTCb向低电平的切换，X地址X91011Pbz、X1213Pbx、bFPRGb切换成低电平。然后，信号bFWLONb、FSWLEb切换成低电平。

从上述说明还可以看出，RAS恢复动作的结束和RAS预充电动作的开始的定时(时间)取决于图15的存储体定时器212中的迟延时间。

图17示出确定RAS恢复动作的结束和RAS预充电动作的开始的定时用的，存储体定时器212的电路构成。这里，以一般的FCRAM中的存储体定时器为例进行说明。

通常，由用电容器和电阻元件的CR迟延构成的存储体定时器212，由“非”门241～253，“或非”门262～266，“异或”门271、272，P沟道晶体管281、N沟道晶体管291～296，以及电阻元件301～304来构成。

在上述构成中，使用N沟道晶体管291和电阻元件301～304作出CR迟延量。此外，图中的虚线所包围的电路212a是切换CR迟延量用的解码器电路。

在初始状态下，测试模式信号TMBKTMR<1>、TMBKTMR<2>全都为低电平。通过测试模式输入而切换成高电平。测试模式信号TMBKTMR<1>、TMBKTMR<2>的测试模式输入能够各自独立地控制。

此外，熔丝信号bFSBKTMR<1>、bFSBKTMR<2>在初始状态下全都为高电平。通过熔丝熔断而切换成低电平。熔丝信号bFSBKTMR<1>、bFSBKTMR<2>的熔丝熔断能够各自独立地控制。

在初始状态下，“或非”门264的输出BKTMRAJ<0>为高电平。借此，N沟道晶体管298导通。

例如，测试模式信号TMBKTMR<1>切换成高电平，或者熔丝信号bFSBKTMR<1>切换成低电平。于是，“或非”门265的输出BKTMRAJ<1>切换成高电平。借此，增加CR迟延量是可能的。

此外，通过熔丝熔断，熔丝信号bFSBKTMR<1>切换成低电平后，测试模式信号TMBKTMR<1>通过测试模式输入而切换成高电平。在该场合，设定成与初始状态时相同的CR迟延量。

接下来，说明测试模式信号TMBKTMR<2>切换成高电平，或者熔丝信号bFSBKTMR<2>切换成低电平的情况。在该场合，“或非”门266的输出BKTMRAJ<2>为高电平。借此，把CR迟延量增加到最大是可能的。

此外，在通过熔丝熔断，熔丝信号bFSBKTMR<2>切换成低电平后，测试模式信号TMBKTMR<2>通过测试模式输入而切换成高电平。在该场合，设定成与初始状态时相同的CR迟延量。

接下来，说明测试模式信号TMBKTMR<1>和TMBKTMR<2>全都切换成高电平，或者熔丝信号bFSBKTMR<1>和bFSBKTMR<2>全都切换成低电平的情况。在该场合，“或非”门263的输出BKTMRAJ<3>成为高电平。借此，减少CR迟延量是可能的。

此外，在通过熔丝熔断，熔丝信号bFSBKTMR<1>、bFSBKTMR<2>全都切换成低电平后，通过测试模式输入，测试模式信号TMBKTMR<1>、TMBKTMR<2>全都切换成高电平。在该场合，设定成与初始状态相同的CR迟延量。

以上是由CR迟延构成的一般的存储体定时器电路212的构成例。上述由CR迟延构成的存储体定时器电路212作为一个例子，虚拟地模拟磁芯中的字线WL等构成的电路或“非”门迟延电路等，一般也用于存储体定时器电路。

下面，参照图18就上述存储体定时器212的内部动作进行说明。也就是说，输入第1命令(写活动命令WRA或读活动命令RDA)。于是，信号BNKb切换成高电平。收到此，信号BNKTMRb也切换成高电平。

另一方面，从信号BNKb切换成高电平起，经过规定的CR迟延量(SelfTimer)，信号BNKTMRb切换成低电平。借此，信号bBNKTMRb切换成低电平一定时间。收到该信号bBNKTMRb的切换，信号BNKb切换成低电平。通过该信号BNKb向低电平的切换，RAS恢复动作(RAS Active)结束。接着，RAS预充电动作开始。

图19示出用靠上述存储体定时器212所设定的时间，实际进行RAS恢复动作和RAS预充电动作的磁芯(读出放大器和单元阵列)的构成例。

磁芯由单元阵列311、312，位线均衡电路(预充电电路)313、314，单元阵列切换用晶体管对315、316，数据传送门317，以及读出放大器(S/A)318来构成。

在单元阵列311、312中，在构成存储单元MCn的MOS晶体管Q的各门上分别连接着字线WLn(n＝1、2、～)。在各MOS晶体管Q的源·漏极的一方上连接着某个位线BL、bBL。在各MOS晶体管Q的源·漏极的另一方上连接着单元电容器C。

位线均衡电路313、314由均衡内部电位VBLEQ！所给予的均衡用N沟道晶体管313a、313b、314a、314b，以及位线短路用N沟道晶体管313c、314c组成。

单元切换用晶体管对315、316分别由MUX用N沟道晶体管315a、315b、316a、316b组成。

数据传送门317由开关用N沟道晶体管317a、317b组成。

读出放大器318由读出放大器用N沟道晶体管318a、318b和P沟道晶体管318c、318d组成。

在数据的读出时，靠单元阵列切换用晶体管对315、316，单元阵列311、312的某一方与位线BL、bBL连接。例如，在单元阵列311与位线BL、bBL连接的场合，有选择地把字线WLn和位线BL、bBL激活。借此，单元阵列311内的一个存储单元MCn被选择。

均衡控制信号EQLr给予位线均衡电路313。借此，位线BL、bBL被预先均衡(预充电)成电压电平V_BLEQ(＝1/2V_BLH)。因此，在字线WLn和位线BL、bBL被激活时，靠与储存在所选择的存储单元MCn的单元电容器C中的数据相对应的电位，位线BL、bBL的电位被微小地变化。该电位的微小的变化靠读出放大器318放大，然后经由数据传送门317向数据线LDQ、bLDQ输出。

对单元阵列312的数据的读出动作，除了单元阵列312靠单元阵列切换用晶体管对315、316与位线BL、bBL连接以外，与单元阵列311的场合几乎相同。

下面，参照图20，就上述磁芯中的字线WLn，均衡控制信号EQLr，位线BL、bBL，存储单元MCn，列选择线CSL的动作进行说明。这里，假定“1”数据的写动作。

通过收到第1命令WRA，均衡控制信号EQLr切换成低电平。于是，字线WL1的电位切换成高电平。借此，位线BL、bBL的电位被读出。此后，列选择线CSL的电位成为高电平，写数据被传送到位线BL、bBL。

此外，在写数据被传送后，位线BL被恢复。此外，字线WL1在某个一定时间后切换成低电平。此后，均衡控制信号EQL切换成高电平。借此，位线BL、bBL的均衡动作开始。

在图20中，假定作为RAS恢复动作的结束和RAS预充电动作的开始的定时，设定了理想的时间的场合。可是，图17中所示的历来的存储体定时器212通过CR迟延来设定RAS恢复动作的结束和RAS预充电动作的开始的定时。一般来说，电阻元件的工艺离散很大，此外，温度依存性、电压依存性等其他因素引起的离散也很大。因此，可以预料CR迟延量因种种条件而大幅度增减。

也就是说，如图21中所示，例如，如果RAS恢复时间(tRAS)因电源电压、温度、或者工艺等而缩短，则成为单元的恢复不足。于是，无法充分确保下一个周期的读出安全。

此外，如果RAS恢复时间(tRAS)过长，则例如如图22中所示，RAS预充电时间(tRP)减少。于是，成为位线BL、bBL的均衡不充分(均衡不足)。结果，在下一个周期的读出动作中，引起单元数据破坏。

进而，在时钟周期(tCK)为长周期的动作中，产生CR迟延量的减少。于是，在列动作结束之前RAS预充电动作就开始了，还产生动作不顺利这样的问题。

这些问题虽然程度有所不同，但是在虚拟模拟磁芯的动作的定时器电路或“非”门迟延电路等中是可能产生的重大问题。

发明内容

在根据本发明的一个实施例的同步型半导体存储装置中，具备有配置了多个存储单元的存储单元阵列，根据读命令从前述存储单元读出信息的读出动作和根据写命令把信息写入前述存储单元的写入动作分别可能的存储器部，检测与外部时钟信号同步输入的第1命令是前述读命令还是前述写命令的命令检测电路，在靠前述命令检测电路检测前述读命令还是前述写命令的场合，用前述外部时钟信号来设定行地址选通(RAS)的恢复动作的结束和前述RAS的预充电动作的开始的时间的存储体定时器电路。

附图说明

图1是表示根据本发明的第1实施例的，用于FCRAM的存储体定时器的构成例的电路图。

图2是为了就图1中所示的存储体定时器的动作进行说明而示出的时间分配图。

图3是表示根据本发明的第2实施例的，用于FCRAM的存储体定时器的构成例的电路图。

图4是表示根据本发明的第3实施例的，用于FCRAM的存储体定时器的构成例的电路图。

图5是表示根据本发明的第4实施例的，用于FCRAM的存储体定时器的构成例的电路图。

图6是表示根据本发明的第5实施例的，控制CAS等待时间的切换定时用的控制电路的构成例的方框图。

图7是为了就图6中所示的控制电路的动作进行说明而示出的时间分配图。

图8是示意地表示根据本发明的，命令输入引起的FCRAM的状态变化的图。

图9A和图9B是功能表化地表示图8中所示的命令输入和与之对应的管脚输入的关系的图。

图10是与DDR-SDRAM的管脚分配对比地表示DDR-FCRAM中的标准部件的管脚分配的图。

图11是表示控制解码命令输入的命令解码器的动作用的控制器的构成例的电路图。

图12是表示高位侧的命令解码器的构成例的电路图。

图13是表示低位侧的命令解码器的构成例的电路图。

图14是为了说明命令解码器的动作而示出的时间分配图。

图15是表示实现RAS恢复动作和RAS预充电动作的流水线化的，FCRAM的ROW系控制电路的构成例的方框图。

图16是为了说明图15中所示的ROW系控制电路的动作而示出的时间分配图。

图17是为了说明现有技术及其问题所在而示出的，由CR迟延构成的存储体定时器的电路构成图。

图18是为了说明图17中所示的存储体定时器的动作而示出的时间分配图。

图19是表示FCRAM中的一般磁芯的构成例的电路图。

图20是为了以“1”数据的写动作为例来说明磁芯的动作(单元的存储节点)而示出的波形图。

图21是为了说明RAS恢复时间的减少引起的单元的恢复不足而示出的波形图。

图22是为了说明RAS预充电时间的减少引起的位线的均衡不足而示出的波形图。

具体实施方式

下面参照附图就本发明的实施例进行说明。

(第1实施例)

图1示出根据本发明的第1实施例的，用于同步型半导体存储装置(FCRAM)的最佳存储体定时器(自定时器电路)的电路构成例。

存储体定时器11由“非”门12a～12g，“与非”门13，传送门14，以及多级(该场合，6级)的迟延部21a～21f来构成。迟延部21a～21f分别包括靠信号CKTRCNT、bCKTRCNT来控制的定时“非”门22，靠信号bCKTRCNT、CKTRCNT来控制的定时“非”门23，以及“与非”门24而构成。

也就是说，在上述“非”门12a的输入端上供给着来自图15中所示的存储体活动控制器211的存储体活动信号BNKb。该“非”门12a的输出端连接到“非”门12b的输入端。上述“非”门12b的输出端分别连接到“非”门12c的输入端和“与非”门13一方的输入端。在该“与非”门另一方的输入端上连接着“非”门12d的输出端。

此外，上述“非”门12b的输出端分别连接到上述迟延部21a～21f中的各“与非”门24一方的输入端。在各“与非”门24另一方的输入端上分别连接着上述定时“非”门22、23的各输出端。

上述迟延部21a～21f当中，迟延部21a、21c、21e中的各“与非”门24的输出端分别连接到上述定时“非”门23的输入端，并且连接到下一级的各迟延部21b、21d、21f中的上述定时“非”门23的输入端。上述迟延部21b、21d中的各“与非”门24的输出端分别连接到上述定时“非”门22的输入端，并且连接到下一级的各迟延部21c、21e中的上述定时“非”门22的输入端。再者，上述迟延部21a～21f当中，在初级的迟延部21a中的定时“非”门22的输入端上连接着上述“非”门12c的输出端。此外，在最终级的迟延部21f中，“与非”门24的输出端连接到定时“非”门22的输入端，并且连接到上述“非”门12d的输入端。

另一方面，信号CLKINDRVT供给到上述“非”门12e的输入端。信号CLKINDRVT是经由未画出的输入接收端变换外部时钟信号VCLK的内部信号。该“非”门12e的输出端连接到“非”门12f的输入端。上述“非”门12f的输出端连接到上述传送门14和“非”门12g的各输入端。上述传送门14和上述“非”门12g的各输出端分别连接到上述迟延部21a～21f中的各定时“非”门22、23的控制端子。

下面，参照图2就上述构成的存储体定时器11的动作进行说明。首先，通过收到第1命令WRA或RDA，信号BNKb切换成高电平。收到此，在图1的虚线的时钟周期计数器电路11a中，在1时钟周期后COUNT1切换成高电平，在2时钟周期后COUNT2切换成高电平，在3时钟周期后COUNT3切换成高电平。通过收到该COUNT3的高电平，在从第1命令起3时钟周期后，信号CLKTMRDEF切换成低电平。收到此，信号bBNKTMRb切换成低电平。

这里，作为RAS恢复结束和RAS预充电开始的时间，计数从第1命令输入起的3时钟周期。这是假定随机周期(tRC)的规格是5时钟周期，作为理想的RAS恢复时间之一例，计数3时钟周期。

作为“与非”门13的输出的信号bBNKTMRb输入到图15中所示的存储体活动控制器211。靠该信号bBNKTMRb，信号BNKb切换成低电平。借此，RAS恢复动作结束，RAS预充电动作开始。

此外，靠信号BNKb的低电平，存储体定时器11被复位。然后，COUNT1、COUNT2、COUNT3切换成低电平，信号CLKTMRDEF和bBNKTMRb全都切换成高电平。

这样一来，上述存储体定时器11在RAS恢复时间(tRAS)的控制中用外部时钟信号VCLK。也就是说，通过计数信号CLKINDRVT的时钟周期时间(tCK)来设定RAS恢复动作的结束和RAS预充电动作的开始的定时。因而，在FCRAM中，稳定的RAS恢复时间的设定成为可能。

如上所述，构成了用外部时钟信号VCLK的时钟周期的计数产生的自定时器。借此，抑制RAS恢复动作的结束和RAS预充电动作的开始的时间因电源电压、温度或工艺离散等的离散成为可能。

此外，成为RAS恢复时间依存于时钟周期(tCK)的电路。因此，即使在时钟周期为长周期的场合，也可以充分地保持RAS恢复时间。由此，在作为FCRAM中的一系列动作的RAS恢复动作、列选择线CSL的选择、以及RAS预充电动作中，还避免在列选择线CSL的选择后列系电路的一系列动作结束前，开始RAS预充电动作这样的动作不顺利成为可能。

(第2实施例)

图3示出根据本发明的第2实施例的，用于同步型半导体存储装置(FCRAM)的最佳存储体定时器的电路构成例。这里，就构成为能够通过测试模式和熔丝熔断，变更RAS恢复时间的时钟周期数的场合进行说明。

该存储体定时器31取为在图1中所示的存储体定时器11中追加虚线所包围的设定电路32而成的构成。在该场合，设定电路32包括“异或”门33a、33b，“非”门34a、34b、34c，“或非”门35a～35d，“与或非”门36，定时“非”门37a～37d，以及“与非”门38a、38d而构成。该设定电路32插入上述存储体定时器11中的最终级的迟延部21f与“非”门12d之间。

在“异或”门33a、33b一方的输入端上分别输入测试模式信号TMBKTMR<1>、TMBKTMR<2>。在“异或”门33a、33b另一方的输入端上分别输入熔丝信号bFSBKTMR<1>、bFSBKTMR<2>。测试模式信号TMBKTMR<1>、TMBKTMR<2>在初始状态下全都为低电平。通过输入测试模式，切换成高电平。测试模式信号TMBKTMR<1>、TMBKTMR<2>各自独立地控制是可能的。

熔丝信号bFSBKTMR<1>、bFSBKTMR<2>在初始状态下全都为高电平。通过进行熔丝熔断，切换成低电平。熔丝信号bFSBKTMR<1>、bFSBKTMR<2>各自独立地控制是可能的。

这样一来，成为测试模式信号TMBKTMR<1>、TMBKTMR<2>和熔丝信号bFSBKTMR<1>、bFSBKTMR<2>输入“异或”门33a、33b的构成。借此，即使在熔丝熔断后，测试模式信号TMBKTMR<1>、TMBKTMR<2>引起的RAS恢复时间设定的变更也成为可能。

“异或”门33a的输出分别输入到“或非”门35a、35c和“非”门34a。“非”门34a的输出分别输入到“或非”门35b、35d。“异或”门33b的输出分别输入到“或非”门35a、35d和“非”门34b。“非”门34b的输出分别输入到“或非”门35b、35c。

在“与或非”门36的第1“与”输入的一方上供给上述“或非”门35a的输出CLKTMR<3>。在第1“与”输入的另一方上供给上述迟延部21e中的“与非”门24的输出CLKTMRM05。在“与或非”门36的第2“与”输入的一方上供给上述“或非”门35b的输出CLKTMR<0>。在第2“与”输入的另一方上供给最终级的迟延部21f中的“与非”门24的输出CLKTMRDEF。在“与或非”门36的第3“与”输入的一方上供给上述“或非”门35c的输出CLKTMR<1>。在第3“与”输入的另一方上供给上述“与非”门38a的输出CLKTMRP05。在“与或非”门36的第4“与”输入的一方上供给上述“或非”门35d的输出CLKTMR<2>。在第4“与”输入的另一方上供给上述“与非”门38b的输出CLKTMRP10。该“与或非”门36的输出经由上述“非”门34c、12d供给到上述“与非”门13另一方的输入端。

如上所述，在初始状态下，测试模式信号TBMKTMR<1>、TMBKTMR<2>全都为低电平。熔丝信号bFSBKTMR<1>、bFSBKTMR<2>全都为高电平。在该场合，“或非”门35b的输出CLKTMR<0>成为有效。也就是说，输入到“与或非”门36的，最终级的迟延部21f中的“与非”门24的输出CLKTMRDEF成为有效。由此，在该场合，与第1实施例中所示的存储体定时器11的场合同样地，确保时钟周期数“3”的RAS恢复时间。

下面说明测试模式信号TMBKTMR<1>切换成高电平，或者熔丝信号bFSBKTMR<1>切换成低电平的情况。在该场合，“或非”门35c的输出CLKTMR<1>成为有效。也就是说，输入到“与或非”门36的，“与非”门38a的输出CLKTMRP05成为有效。由此，在该场合，确保时钟周期数“3.5”的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKTMR<1>切换成低电平后，测试模式信号TBMKTMR<1>切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门35b的输出CLKTMR<0>成为有效。由此，在该场合，确保时钟周期数“3”的RAS恢复时间。

下面说明测试模式信号TMBKTMR<2>切换成高电平，或者熔丝信号bFSBKTMR<2>切换成低电平的情况。在该场合，“或非”门35d的输出CLKTMR<2>成为有效。也就是说，输入到“与或非”门36的，“与非”门38b的输出CLKTMRP10成为有效。由此，在此场合，确保时钟周期数“4”的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKTMR<2>切换成低电平后，测试模式信号TMBKTMR<2>切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门35b的输出CLKTMR<0>成为有效。由此，在该场合，确保时钟周期数“3”的RAS恢复时间。

下面说明测试模式信号TMBKTMR<1>切换成高电平，或者熔丝信号bFSBKTMR<1>切换成低电平；此外，测试模式信号TMBKTMR<2>切换成高电平，或者熔丝信号bFSBKTMR<2>切换成低电平的情况。在该场合，“或非”门35a的输出CLKTMR<3>成为有效。也就是说，输入到“与或非”门36的，迟延部21e中的“与非”门24的输出CLKTMRM05成为有效。由此，在该场合，确保时钟周期数“2.5”的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKTMR<1>、bFSBKTMR<2>全都切换成低电平后，测试模式信号TMBKTMR<1>、TMBKTMR<2>全都切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门35b的输出CLKTMR<0>成为有效。由此，在该场合，确保时钟周期数“3”的RAS恢复时间。

如果用上述的构成，则可以以0.5时钟周期单位来设定RAS恢复时间。此外，在上述的构成中，在通过由“异或”门33a、33b来接收测试模式信号TMBKTMR<1>、<2>和熔丝信号bFSBKTMR<1>、<2>，用测试模式进行验证后，用熔丝熔断把测试模式的设定切换成缺省的设定是可能的。进而，在进行熔丝熔断后，通过输入测试模式返回到熔丝熔断前的初始状态的设定是可能的。

在本第2实施例中，作为一个例子，说明了分别使用两种测试模式信号和熔丝信号的情况。进而，通过增加测试模式信号和熔丝信号，可以实现以0.5时钟单位，更多种的时钟周期数的设定。

(第3实施例)

图4示出根据本发明的第3实施例的，用于同步型半导体存储装置(FCRAM)最佳存储体定时器的电路构成例。这里就构成为能够通过测试模式和熔丝熔断，进行RAS恢复时间的微调整的场合进行说明。

该存储体定时器41取为在图3中所示的存储体定时器31上进一步追加虚线所包围的微调整电路42而成的构成。在该场合，微调整电路42包括“异或”门43a、43b，“非”门44a、44b、45a～45l，“或非”门46a～46d，以及“与或非”门47而构成。该微调整电路42代替存储体定时器31中的“非”门34c而插入。

在“异或”门43a、43b一方的输入端上分别输入测试模式信号TMBKADJ<1>、TMBKADJ<2>。在“异或”门43a、43b另一方的输入端上分别输入熔丝信号bFSBKADJ<1>、bFSBKADJ<2>。

测试模式信号TMBKADJ<1>、TMBKADJ<2>在初始状态下全都为低电平。通过输入测试模式而切换成高电平。测试模式信号TMBKADJ<1>、TMBKADJ<2>各自独立地控制是可能的。

熔丝信号bFSBKADJ<1>、bFSBKADJ<2>在初始状态下全都为高电平。通过进行熔丝熔断而切换成低电平。熔丝信号bFSBKADJ<1>、bFSBKADJ<2>各自独立地控制是可能的。

这样一来，成为测试模式信号TMBKADJ<1>、TMBKADJ<2>和熔丝信号bFSBKADJ<1>、bFSBKADJ<2>输入到“异或”门43a、43b的构成。借此，即使在熔丝熔断后，测试模式信号TMBKADJ<1>、TMBKADJ<2>引起的RAS恢复时间设定的变更也成为可能。

“异或”门43a的输出分别输入到“或非”门46a、46c和“非”门44a。“非”门44a的输出分别输入到“或非”门46b、46d。“异或”门43b的输出分别输入到“或非”门46a、46d和“非”门44b。“非”门44b的输出分别输入到“或非”门46b、46c。

在“与或非”门47的第1“与”输入的一方上供给上述“或非”门46a的输出DLYADJ<3>。在第1“与”输入的另一方上直接供给上述设定电路32中的“与或非”门36的输出。在“与或非”门47的第2“与”输入的一方上供给上述“或非”门46b的输出DLYADJ<0>。在第2“与”输入的另一方上，经由“非”门45a～45d供给上述设定电路32中的“与或非”门36的输出。在“与或非”门47的第3“与”输入的一方上供给上述“或非”门46c的输出DLYADJ<1>。在第3“与”输入的另一方上，经由“非”门45a～45h供给上述设定电路32中的“与或非”门36的输出。在“与或非”门47的第4“与”输入的一方上供给上述“或非”门46d的输出DLYADJ<2>。在第4“与”输入的另一方上，经由“非”门45a～45l供给上述设定电路32中的“与或非”门36的输出。该“与或非”门47的输出经由上述“非”门12d供给到上述“与非”门13另一方的输入端。

如上所述，在初始状态下，测试模式信号TMBKADJ<1>、TMBKADJ<2>全都为低电平。熔丝信号bFSBKADJ<1>、bFSBKADJ<2>全都为高电平。在该场合，“或非”门46b的输出DLYADJ<0>成为有效。也就是说，输入到“与或非”门47的，“非”门45a～45d的输出成为有效。由此，在该场合，确保包含“非”门45a～45d引起的4级迟延的RAS恢复时间。

说明测试模式信号TMBKADJ<1>切换成高电平，或者熔丝信号bFSBKADJ<1>切换成低电平的情况。在该场合，“或非”门46c的输出DLYADJ<1>成为有效。也就是说，输入到“与或非”门47的，“非”门45a～45h的输出成为有效。由此，在该场合，确保包含“非”门45a～45h引起的8级迟延的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKADJ<1>切换成低电平后，测试模式信号TMBKADJ<1>切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门46b的输出DLYADJ<0>成为有效。由此，在该场合，确保包含“非”门45a～45d引起的4级迟延的RAS恢复时间。

下面说明测试模式信号TMBKADJ<2>切换成高电平，或者熔丝信号bFSBKADJ<2>切换成低电平的情况。在该场合，“或非”门46d的输出DLYADJ<2>成为有效。也就是说，输入到“与或非”门47的，“非”门45a～45l的输出成为有效。由此，在该场合，确保包含“非”门45a～45l引起的12级迟延的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKADJ<2>切换成低电平后，测试模式信号TMBKADJ<2>切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门46b的输出DLYADJ<0>成为有效。由此，在该场合，确保包含“非”门45a～45d引起的4级迟延的RAS恢复时间。

下面说明测试模式信号TMBKADJ<1>切换成高电平，或者熔丝信号bFSBKADJ<1>切换成低电平；此外，测试模式信号TMBKADJ<2>切换成高电平，或者熔丝信号bFSBKADJ<2>切换成低电平的情况。在该场合，“或非”门46a的输出DLYADJ<3>成为有效。也就是说，直接输入到“与或非”门47的，“与或非”门36的输出成为有效。由此，在该场合，确保就连“非”门45a～45l引起的1级迟延也不包含的RAS恢复时间。

下面说明在通过熔丝熔断，熔丝信号bFSBKADJ<1>、bFSBKADJ<2>全都切换成低电平后，测试模式信号TMBKADJ<1>、TMBKADJ<2>全都切换成高电平的情况。在该场合，与初始状态的场合同一的“或非”门46b的输出DLYADJ<0>成为有效。由此，在该场合，确保包含“非”门45a～45d引起的4级迟延的RAS恢复时间。

如上所述，如果用该构成，则RAS恢复时间设定的微调整成为可能。

再者，就用“非”门来构成RAS恢复时间的微调整电路42的场合进行了说明。这是一个例子，在作为“非”门的替代用CR迟延或其他电路的场合同样的控制也是可能的。

此外，在上述的构成中，在通过靠“异或”门43a、43b收到测试模式信号TMBKADJ和熔丝信号bFSBKADJ，用测试模式进行验证后，用熔丝熔断把测试模式的设定切换成缺省的设定是可能的。进而，在进行熔丝熔断后，通过输入测试模式返回到熔丝熔断前的初始状态的设定是可能的。

在本第3实施例中，作为一个例子，说明了分别使用两种测试模式信号和熔丝信号的情况。进而，通过增加测试模式信号和熔丝信号，可以实现更多种的时间的微调整。

(第4实施例)

图5示出根据本发明的第4实施例的，用于同步型半导体存储装置(FCRAM)中最佳存储体定时器的电路构成例。这里，就构成为能够进行RAS恢复时间的时钟周期数和微调整的，CAS等待时间(CL)进行的独立设定的场合进行说明。再者，作为一个例子，假定存在CL3、CL4两种CAS等待时间CL的场合。

这里，CAS等待时间CL成为CL3到CL4，借此规格中所规定的时钟周期时间(tCK)基本上有变短的倾向。因此，在RAS恢复时间的时钟周期数的计数值设定成在CL3和CL4中成为同一时，CL4的RAS恢复时间相对于CL3变短。因此，可以根据CAS等待时间CL独立地控制RAS恢复时间的时钟周期数和微调整。借此，避免CL4的RAS恢复时间相对于CL3变短成为可能。

在图5中，该存储体定时器51取为例如把图4中所示的存储体定时器41中的测试模式信号TMBKTMR<1>、TMBKTMR<2>、TMBKADJ<1>、TMBKADJ<2>，和熔丝信号bFSBKTMR<1>、bFSBKTMR<2>、bFSBKADJ<1>、bFSBKADJ<2>的输入部，变更成虚线所包围的输入电路52而成的构成。也就是说，取为在图1中所示的存储体定时器11中，追加备有输入电路52的设定电路32’和微调整电路42’而成的构成。在该场合，输入电路52由“异或”门53a～53h，传送门54a～54h，以及“非”门55构成。

也就是说，在该存储体定时器51的场合，因为能够靠CL3和CL4独立的控制，故代替图4中所示的测试模式信号TMBKTMR<1>、TMBKTMR<2>、TMBKADJ<1>、TMBKADJ<2>，准备了TMBKTMRCL3<1>、TMBKTMRCL4<1>、TMBKTMRCL3<2>、TMBKTMRCL4<2>、TMBKADJCL3<1>、TMBKADJCL4<1>、TMBKADJCL3<2>、TMBKADJCL4<2>等8个输入信号。

同样地，代替熔丝信号bFSBKTMR<1>、bFSBKTMR<2>、bFSBKADJ<1>、bFSBKADJ<2>，准备了bFSBKTMRCL3<1>、bFSBKTMRCL4<1>、bFSBKTMRCL3<2>、bFSBKTMRCL4<2>、bFSBKADJCL3<1>、bFSBKADJCL4<1>、bFSBKADJCL3<2>、bFSBKADJCL4<2>等8个输入信号。

上述测试模式信号TMBKTMRCL3<1>输入到“异或”门53a一方的输入端。在“异或”门53a另一方的输入端上输入上述熔丝信号bFSBKTMRCL3<1>。“异或”门53a的输出经由传送门54a分别输入到“或非”门35a、35c和“非”门34a。“非”门34a的输出分别输入到“或非”门35b、35d。

上述测试模式信号TMBKTMRCL4<1>输入到“异或”门53b一方的输入端。在“异或”门53b另一方的输入端上输入上述熔丝信号bFSBKTMRCL4<1>。“异或”门53b的输出经由传送门54b分别输入到“或非”门35a、35c和“非”门34a。

上述测试模式信号TMBKTMRCL3<2>输入到“异或”门53c一方的输入端。在“异或”门53c另一方的输入端上输入上述熔丝信号bFSBKTMRCL3<2>。“异或”门53c的输出经由传送门54c分别输入到“或非”门35a、35d和“非”门34b。“非”门34b的输出分别输入到“或非”门35b、35c。

上述测试模式信号TMBKTMRCL4<2>输入到“异或”门53d一方的输入端。在“异或”门53d另一方的输入端上输入上述熔丝信号bFSBKTMRCL4<2>。“异或”门53d的输出经由传送门54d分别输入到“或非”门35a、35d和“非”门34b。

上述测试模式信号TMBKADJCL3<1>输入到“异或”门53e一方的输入端。在“异或”门53e另一方的输入端上输入上述熔丝信号bFSBKADJCL3<1>。“异或”门53e的输出经由传送门54e分别输入到“或非”门46a、46c和“非”门44a。“非”门44a的输出分别输入到“或非”门46b、46d。

上述测试模式信号TMBKADJCL4<1>输入到“异或”门53f一方的输入端。在“异或”门53f另一方的输入端上输入上述熔丝信号bFSBKADJCL4<1>。“异或”门53f的输出经由传送门54f分别输入到“或非”门46a、46c和“非”门44a。

上述测试模式信号TMBKADJCL3<2>输入到“异或”门53g一方的输入端。在“异或”门53g另一方的输入端上输入上述熔丝信号bFSBKADJCL3<2>。“异或”门53g的输出经由传送门54g分别输入到“或非”门46a、46d和“非”门44b。“非”门44b的输出分别输入到“或非”门46b、46c。

上述测试模式信号TMBKADJCL4<2>输入到“异或”门53h一方的输入端。在“异或”门53h另一方的输入端上输入上述熔丝信号bFSBKADJCL4<2>。“异或”门53h的输出经由传送门54h分别输入到“或非”门46a、46d和“非”门44b。

在CL3时，上述传送门54a～54h当中，传送门54a、54c、54e、54g成为有效。此外，在CL4时，传送门54b、54d、54f、54h成为有效。

在上述电路中，作为一个例子，说明在初始状态下使输入信号TMBKTMRCL4<1>为高电平的情况。此时，在CL3下因为测试模式信号TMBKTMRCL4<1>与时钟周期数的设定无关，所以“或非”门35b的输出CLKTMR<0>成为有效。借此，确保时钟周期数“3”的RAS恢复时间。

与此对照，在CL4下因为测试模式信号TMBKTMRCL4<1>为高电平，所以“或非”门35c的输出CLKTMR<1>成为有效。借此，确保时钟周期数“3.5”的RAS恢复时间。

同样地，在初始状态下使测试模式信号TMBKADJCL4<1>为高电平。此时，在CL3下因为测试模式信号TMBKADJCL4<1>与RAS恢复时间的微调整无关，所以“或非”门46b的输出DLYADJ<0>成为有效。借此，确保包含“非”门45a～45d引起的4级迟延的RAS恢复时间。

与此对照，在CL4下因为测试模式信号TMBKADJCL4<1>为高电平，所以“或非”门46c的输出DLYADJ<1>成为有效。借此，确保包含“非”门45a～45h引起的8级迟延的RAS恢复时间。

如果用上述的构成，则根据CAS等待时间CL，独立地控制RAS恢复时间的设定成为可能。

(第5实施例)

图6示出根据本发明的第5实施例的，控制CAS等待时间CL的切换定时用的控制电路的构成例。这里，就构成为在ROW系的预充电动作开始后，控制将要进行CAS等待时间CL的切换的场合进行说明。

在图6中，输入接收电路(Input Receiver)61以外部时钟信号VCLK和信号VBCLK为输入，输出信号CLKINT。输入接收电路62以/CS管脚的电位VBCS为输入，输出信号bCSIN。输入接收电路63以FN管脚的电位VFN为输入，输出信号FNIN。输入接收电路64以信号VA为输入，输出信号AIN。

输入锁存电路(Input Latch)65以作为上述输入接收电路61的输出的信号CLKINT，和作为上述输入接收电路62的输出的信号bCSIN为输入，输出信号bCSLTC。输入锁存电路66以作为上述输入接收电路61的输出的信号CLKINT，和作为上述输入接收电路63的输出的信号FNIN为输入，输出信号FNLTC。输入锁存电路67以作为上述输入接收电路61的输出的信号CLKINT，和作为上述输入接收电路64的输出的信号AIN为输入，输出信号AILTC。

命令解码器电路(Command Decoder)68以作为上述输入接收电路61的输出的信号CLKINT，作为上述输入锁存电路65的输出的信号bCSLTC，以及作为上述输入锁存电路66的输出的信号FNLTC为输入，输出各种命令ACTV、WRITE、READ、REFR、MRS。CL解码器(CLDecoder)69以作为上述命令解码器电路68的输出的第2命令MRS，作为上述输入锁存电路67的输出的信号AILTC，以及存储体活动信号BNKb为输入，输出CAS等待时间CL3、CL4。

下面参照图7就图6中所示的构成的控制电路的动作进行说明。

作为FCRAM的命令形态，通常通过第1命令RDA和第2命令MRS的组合来识别模式寄存器置位。此时，仅靠第1命令RDA不能作出读和模式寄存器置位的判别。因此，进行ROW系的控制的存储体活动信号BNKb成为高，开始ROW系的活动动作。然后，在该动作结束后，如果认识第2命令MRS引起的模式寄存器置位，则进行CAS等待时间(CL)、突发长度(BL)等模式切换。

这里，在使用CL控制的存储体定时器中，在RAS活动动作中收到第2命令MRS的输入，CAS等待时间CL3、CL4就立即切换。在该场合，担心存储体定时器的时钟周期计数电路产生误动作。

因此，例如如图6中所示，把存储体活动信号BNKb输入到CL解码器69。而且收到该存储体活动信号BNKb成为低，就切换CAS等待时间CL3、CL4。

这样一来，ROW系的预充电动作开始时，也就是收到存储体定时器的计数电路的动作结束，就切换CAS等待时间CL3、CL4。这样一来，即使在追加了CL控制的存储体定时器中，也可以维持时钟周期计数电路正常动作。

对于本专业的技术人员，其他优点和修改将很容易发生。因而，广义上本发明不限于这里示出和描述的具体细节和说明性实施例。因此，可能作出各种修改而不脱离由所附权利要求书及其等效物所界定的一般发明概念的精神和范围。

Claims (21)

1.一种同步型半导体存储装置，其特征在于，

具有配备多个存储单元的存储单元阵列、并且能够分别执行根据读命令从前述存储单元读出信息的读出动作和根据写命令向前述存储单元写入信息的写入动作的存储器部，

检测与外部时钟信号同步地输入的第1命令是前述读命令还是前述写命令的命令检测电路，

在通过前述命令检测电路检测出读命令还是写命令的场合，用前述外部时钟信号来设定行地址选通的恢复动作的结束和前述行地址选通的预充电动作的开始的时间的存储体定时器电路(11、31、41、51)。

2.根据权利要求1的同步型半导体存储装置，其特征在于，

前述命令检测电路与前述外部时钟信号同步地依次接收前述第1命令和第2命令，在前述第1命令是前述写命令的场合，检测前述第2命令是前述写命令还是自动刷新命令，在前述第1命令是前述读命令的场合，检测前述第2命令是前述读命令还是模式寄存器置位命令，分别生成检测信号。

3.根据权利要求1的同步型半导体存储装置，其特征在于，

对前述存储器部，磁芯的存取、列选择线的选择和预充电动作进行流水线化处理。

4.根据权利要求1的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(11、31、41、51)设在前述存储器部的控制行系用的控制行系控制电路部内。

5.根据权利要求1的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(11、31、41、51)通过计数前述外部时钟信号的时钟周期数来设定前述行地址选通的恢复动作所需时间。

6.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(31)可以根据测试模式的设定来改变计数的前述时钟周期数。

7.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(41)通过测试模式的设定，前述行地址选通的恢复动作所需时间的微调整是可能的。

8.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(31)可以通过熔丝熔断来改变计数的前述时钟周期数。

9.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(41)通过熔丝熔断，前述行地址选通的恢复动作所需时间的微调整是可能的。

10.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(51)可以通过列地址选通等待时间的切换，来改变计数的前述时钟周期数。

11.根据权利要求5的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(51)通过列地址选通等待时间的切换，前述行地址选通的恢复动作所需时间的微调整是可能的。

12.根据权利要求1的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(31)在通过测试模式输入来变更时钟周期数而进行动作验证后，通过熔丝熔断作为缺省来设定与测试模式同一设定的时钟周期数是可能的。

13.根据权利要求12的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(31)在把通过熔丝熔断而变更的时钟周期数作为缺省来设定后，通过测试模式输入返回到进行熔丝熔断前的初始设定是可能的。

14.根据权利要求1的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(41)在通过测试模式输入来变更前述行地址选通的恢复动作所需时间的微调整而进行动作验证后，通过熔丝熔断作为缺省来设定与测试模式同一设定的微调整时间是可能的。

15.根据权利要求14的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(41)在把通过熔丝熔断而变更的微调整时间作为缺省来设定后，通过测试模式输入返回到进行熔丝熔断前的初始设定是可能的。

16.根据权利要求10的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(51)等待控制行系的预充电动作开始而进行前述列地址选通等待时间的切换。

17.根据权利要求1的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(11)包括供给有存储体活动信号的第1“非”门(12a)，供给有该第1“非”门(12a)的输出的第2“非”门(12b)，供给有该第2“非”门(12b)的输出的第3“非”门(12c)，分别供给有前述第2“非”门(12b)的输出的多个迟延部(21a、21b、21c、21d、21e、21f)串联连接的迟延电路，供给有该迟延电路的输出的第4“非”门(12d)，以及供给有该第4“非”门(12d)的输出和前述第2“非”门(12b)的输出的“与非”门(13)。

18.根据权利要求17的同步型半导体存储装置，其特征在于，

前述迟延电路，在其初级的迟延部(21a)上供给前述第3“非”门(12c)的输出。

19.根据权利要求17的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(31)还在前述迟延电路与前述第4“非”门(12d)之间，插入通过测试模式和熔丝熔断来变更行地址选通恢复时间的时钟周期数用的设定电路(32)。

20.根据权利要求19的同步型半导体存储装置，其特征在于，

前述存储体定时器电路(41)还在前述设定电路(32)与前述第4“非”门(12d)之间，插入通过测试模式和熔丝熔断使行地址选通恢复时间的微调整成为可能用的微调整电路(42)。

21.根据权利要求20的同步型半导体存储装置，其特征在于，

前述设定电路(32’)和前述微调整电路(42’)备有使行地址选通恢复时间的时钟周期数和微调整的列地址选通等待时间进行独立的设定成为可能用的输入电路(52)。

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