CN1132188C - 具有多个存储体的半导体存储器 - Google Patents

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Abstract

一种半导体存储器包括多个存储体，一个时序控制电路，以及锁存电路。该时序控制电路是安排给存储体公用的，并且它以预定的时序以预定顺序为激活每个存储体输出第一信号以及为预充电每个存储体输出第二信号。每个锁存电路安排给每个存储体并且锁存来自时序制电路的信号输出状态。每一个锁存电路提供输出信号，输出信号包括：用于控制字线的激活的字线驱动驱动信号，用于控制预充电的预充电信号，以及用于控制读出放大器工作的读出放大器启动信号。

Description

具有多个存储体的半导体存储器
技术领域
本发明涉及到一种半导体存储器，尤其是涉及到一种由多个存储体组成存储区域的半导体存储器。
背景技术
一般来讲，在一种常规半导体存储器如一个DRAM，存储单元是形成在多个位线对与多个字线的相交处。一个目标存储单元的信息能够通过由行地址选择字线与由列地址选择位线对读出。
在一种常规半导体存储器如一个DRAM，存储区域被分为多个存储块是由于存储器容量的增加和位线对长度的限制所造成。
要读出存在由多个存储块构成的半导体存储器的存储单元的信息，首先指定行地址然后再指定列地址和存储块地址。在地址指定后，基于接收的外部命令执行如读或写等各种操作。
图1是以第一已有技术显示一个由多个存储块构成的半导体存储器的方框图。
在这种常规半导体存储器中，存储区域由两个存储块121和122组成。
该半导体存储器包括存储块121和122，一个地址缓存器91，和一个时序控制电路93。
当一个行地址激活信号30有效时，时序控制电路93激活地址启动信号100并且改变字线驱动信号97，预充电信号98，以及读出放大器启动信号99以预定顺序和定时从高电平(以后称作H)到低电平(以后称作L)或者从L到H。
行地址激活信号30由一个外部命令激活。
当地址启动信号100有效时，地址缓存器91锁存和输出一个包括在地址信号32中的行地址作为行地址信号33，并且为了激活由地址信号32的存储块地址指定的一个存储块而改变存储体选择信号901或902到H。
存储体121是由位线对411到41n，字线401到40m，一个SAP，一个SAN，多个分别安排在位线对411到41n与字线401到40m的相交处的存储器单元17，分别安排在位线对411到41n上的预充电电路181到18n，安排在SAP与SAN之间的预充电电路19，分别安排在位线对411到41n上的读出放大器291到29n，一个行解码器1151，一个与门电路101，一个或门电路102，一个倒相器103，一个与门电路104，一个倒相器42，一个P-沟道MOS晶体管38，以及一个N-沟道MOS晶体管39构成。
与门电路101将字线驱动信号97和存储体选择信号901相与并且输出这个与信号作为字线驱动信号71。
当字线驱动信号71变到H时，行解码器1151激活一条由行地址信号33指定的字线401到40m中的一条字线。
如图2所示，行解码器1151由地址解码器1401到140m组成。
地址解码器1401到140m分别安排对应字线401到40m。在地址解码器1401到140m中，对应的字线地址是被置位。当字线驱动信号71变到H时，地址解码器1401到140m工作。如果由行地址信号33指定的地址是多个地址，每个地址解码器激活一条对应的字线。
倒相器103反向存储体选择信号901的逻辑并且输出这个反向的信号。
或门电路102将倒相器103的输出信号和预充电信号98相或并且输出这个或信号。
当从或门电路102输出的信号变到H时，预充电电路181到18n预充电这些位线对411到41n，固定它们在恒定电位电平，并且保持在同样的电平。类似地，当从或门电路102输出的信号变到H时，预充电电路19预充电SAP和SAN，固定它们在恒定电位电平，并且保持在同样的电平。
与门电路104将读出放大器启动信号99和存储块选择信号901相与并且输出这个与信号作为读出放大器启动信号91。
倒相器42反向读出放大器启动信号91。
从倒相器42输出的信号输入到P-沟道MOS晶体管38的栅极。当从倒相器42输出的信号变为L时，P-沟道MOS晶体管38开启给SAP施加一个电压VDD。
读出放大器启动信号91输入到N-沟道MOS晶体管39的栅极。当放大器启动信号91变到H时，N-沟道MOS晶体管39开启给SAN施加一个地电压。
当P-沟道MOS晶体管38与N-沟道MOS晶体管39都开启时，读出放大器291到29n工作来放大该电压输出到位线对411到41n并且通过列选择电路和输入/输出电路向外输出。
存储块122除了存储体选择信号902是输入而代替存储体选择信号901外与存储块121具有同样的安排，因而在此省略其描述。
常规半导体存储器的工作将参照图1和2以及图3的时序图描述。
下面的描述涉及的读，与写是类似地执行的。
下面将描述关于读出形成在存储块121中位线对411到41n与字线401到40m相交处的存储器单元17数据的操作。
当一个外部命令和地址信号32是在t41时刻输入时，该外部命令激活行地址激活信号30，而时序控制电路93激活地址启动信号100。地址缓存器91锁存并且输出地址信号32中的行地址作为行地址信号33。图3中地址信号32的空白部分表示行地址的位置读作行地址信号33。因为存储块地址指定存储块121，所以地址缓存器91改变存储块选择信号901到H。
在t42时刻，时序控制电路93改变预充电信号98到L使得预充电信号81到L，因此没有激活预充电电路181到18n和预充电电路19。时序控制电路93改变字线驱动信号97到H使得字线驱动信号71到H，因此激活字线401。在t43时刻，时序控制电路93改变读出放大器启动信号99到H使得读出放大器启动信号91到H，因此开启P-沟道MOS晶体管38和N-沟道MOS晶体管39并且激活读出放大器291到29n。
结果，存储在位线对411与字线401相交处的存储器单元17的数据通过位线对411输出到读出放大器291并且被放大，然后输出这个放大的数据。
在数据读出后，存储体121就退出激活。尤其是，在t44时刻，时序控制电路93改变字线驱动信号97到L使得字线驱动信号71到L，因此不激活字线401。在t45时刻，时序控制电路93改变读出放大器启动信号99到L使得读出放大器启动信号91到L，因此不激活读出放大器291到29n。在t46时刻，时序控制电路93改变预充电信号98到H使得预充电信号81到H，因此激活预充电电路181到18n和预充电电路19。即，使位线对411，SAP，和SAN变到给定电压，并且这些交叉线的电压设置到同一电平。
然而，如果该半导体存储器是由多个存储块构成，而这些信号是由一个时序控制器93控制，当一个存储体被访问时，另一个存储体就不能被访问。如果存储器的容量与存储体的数量增加，较长的时间就花在读出存储器的内容上。
要解决这个问题，一种存储器器件不是由多个存储块构成而是由许多彼此独立工作的存储体构成。
一种根据第二已有技术由多个存储体构成的半导体存储器将参照图4描述。图1中相同的编号表示同样的部件。
在这种半导体存储器中，存储器区域由四个存储体171到174组成。
该半导体存储器是由存储体171到174，分别为存储体171到174安排的时序控制电路1101到1104，分别为时序控制电路1101到1104存锁存电路1111到1114，一个行地址缓存器45，以及一个存储体解码器143构成。
行地址缓存器45输出地址信号32中的行地址作为行地址信号33。
存储体解码器143为激活由地址信号32的存储体地址指定的一个存储体而激活定时选择信号111到114。
只有当相应的存储体选择信号111到114激活时，锁存电路1111到1114才读取行地址激活信号30和行地址不激活信号31。如果行地址激活信号30有效，存锁存电路1111到1114激活一个行地址激活信号1121。如果行地址不激活信号31有效，存锁存电路1111到1114不激活该行地址激活信号1121。
时序控制电路1101到1104除不输出地址启动信号100外执行如图1中时序控制电路93同样的操作。时序控制电路1101到1104输出字线驱动信号71到74替代字线驱动信号97，输出预充电信号81到84替代预充电信号98，输出读出放大器启动信号91到94替代读出放大器启动信号99，以及接收行地址激活信号1121替代行地址激活信号30。
存储体171是由位线对411到41n，字线401到40m，一个SAP，一个SAN，多个分别安排在位线对411到41n与字线401到40m的相交处的存储器单元17，分别安排在位线对411到41n上的预充电电路181到18n，安排在SAP与SAN之间的预充电电路19，分别安排在位线对411到41n上的读出放大器291到29n，一个行解码器1351，个倒相器42，一个P-沟道MOS晶体管38，以及一个N-沟道MOS晶体管39构成。
当字线驱动信号71变到H时，行解码器1351依照存储体选择信号111锁存行地址信号33，并且激活由行地址信号33指定的字线401到40m中的一条地址线。
如图5所示，行地址解码器1351由地址解码器1401到140m和一个锁存电路1411组成。
锁存电路1411依照存储体选择信号111锁存并输出行地址信号33。地址解码器1401到140m接收锁存的行地址信号33并且通过锁存电路1411输出。
下面将描述第二已有技术半导体存储器的工作。
下面将描述关于读出存储体171中位线对411与字线401相交处的存储器单元17的数据的操作。
行地址激活信号30变成有效，并且包括一个指定字线401地址的行地址和一个指定存储体171存储体地址的地址信号32是从外部输入。然后，行地址缓存器45输出地址信号32的行地址作为地址信号33，而存储体解码器143激活存储体选择信号111。
因为存储体选择信号111与行地址激活信号30变成有效，所以存锁存电路1111激活行地址激活信号1121。
因为行地址激活信号1121变成有效，时序控制电路1101控制字线驱动信号71，预充电信号81，与读出放大器启动信号91来执行读取存储器单元17的操作而读后撤消激活。
在此时，因为存储体选择信号111有效，行解码器1351锁存行地址信号33而激活由锁存行地址信号33指定的字线401。
下面描述当读出存储体171中存储单元17的数据时对于指定存储体172不激活的操作。
从外部输入的包含在地址信号32中的存储体地址被切换到指定存储体172。存储体解码器143不激活存储体选择信号111而激活存储体选择信号112。存锁存电路1111保持行地址激活信号1121有效而不管由不激活存储体选择信号111引起行地址激活信号30与行地址不激活信号31的变化。行解码器1351还保持字线401有效而不管由不激活存储体选择信号111引起的行地址信号33的变化。在这种方式中，在存储体171中，数据可以读出而不管行地址信号的变化。
因为存储体选择信号112与行地址不激活信号31有效，存储体172不激活。
用来同时执行存储体171的数据读出和存储体172不激活的操作上面已经描述。类似地，在常规半导体存储器中，数据的读或者一个给定存储体的不激活与数据的读或者另一个给定存储体的不激活能够同时执行。
然而，根据第二已有技术的半导体存储器需要数量等于存储体数量的时序控制电路。当存储体数量增加时，时序控制电路的数量也随其增加。
图6显示一个总时序控制电路的例子。
图6所示的时序控制电路192是由延时电路1911到1913和驱动器1901到1903构成。时序控制电路192接收一个输入信号194并且在不同的时序输出控制信号1931到1933。
延时电路1911到1913的每个都由多个串行连接的倒相器组成。延时电路1911到1913彼此也是串行连接。一个自延时电路1911的输出作为控制信号1931经过驱动器1901输出。一个自延时电路1912的输出作为控制信号1932经过驱动器1902输出。一个自延时电路1913的输出作为控制信号1933经过驱动器1903输出。
控制信号1931到1933对应于字线驱动信号71，预充电信号81，和读出放大器启动信号91。
因为驱动器1901到1903提供由延时电路1911到1913延时的信号作为控制信号1931到1933给各自的电路，所以时序控制电路192必须使用大量倒相器。从而，时序控制电路的占用面积通常比其它电路的占用面积大。当存储体数量伴随着近期半导体存储器存储容量的增加而增加到4，8，16，时序控制电路的电路面积显著增加。
根据第二已有技术的半导体存储器需要数量等于存储体数量的时序控制电路。由于这个原因，当存储体数量增加时，时序控制电路的电路面积就大大增加。
发明内容
本发明已经考虑了上述已有技术中的状况，并且具有以其目的是提供一种半导体存储器，在该半导体存储器中，即使存储体数量增加也能够避免时序控制电路的电路面积显著地增加。
要达到上面目的，根据本发明的第一实施例，在此提供的半导体存储器包括：
多个存储体，
时序控制电路，它与所述的多个存储体中的每一个公共地连接，并且以预定时序和预定顺序，提供用于激活所述的多个存储体中的每个存储体的第一信号以及用于对所述的多个存储体中的每个存储体预充电的第二信号，以及
多个锁存电路，所述多个锁存电路中的每一个锁存电路与所述多个存储体中的一个相对应的存储体连接，用于锁存所述时序控制电路输出的信号状态，
其中所述多个锁存电路中的每一个锁存电路提供输出信号，输出信号包括：用于控制字线的激活的字线驱动驱动信号，用于控制所述预充电的预充电信号，以及用于控制读出放大器工作的读出放大器启动信号，
其中用于激活所述的多个存储体中的每个存储体的第一信号包括：字线驱动信号置位信号，它用于将字线驱动信号设置为将被激活；预充电信号复位信号，它用于不激活预充电信号；以及读出放大器启动信号置位信号，它用于将读出放大器启动信号设置为将被激活，以及
其中用于对每个存储体进行预充电的第二信号包括：字线驱动信号复位信号，它用于将字线驱动信号设置为将不被激活；以及预充电信号置位信号，它用于将预充电信号设置为不激活；以及读出放大器启动信号复位信号，它用于将读出放大器启动信号设置为将不被激活。
根据本发明的第二个方面，这里提供的一种半导体存储器包括：
多个存储体，每个都具有许多分别形成在多个位线对与多个字线相交处的存储单元，多个预充电电路，其中每个都安排给每个位线对并且当预充电信号有效时给该位线对充电，多个读出放大器，其中每个都安排给每个位线对并且当读出放大器启动信号有效时放大一个电压输出到该位线对，和一个与行锁存电路结合用来当每个存储体激活时锁存由行地址指定字线的选中/没选中状态的锁存电路，并且当字线驱动信号有效时，它激活由行锁存电路指定的字线，
时序控制电路，它具有激活时序链和预充电时序链，激活时序链用于当行地址激活信号变为有效时，按预定的时序、并按预定的顺序控制字线驱动信号置位信号、预充电信号复位信号、以及读出放大器启动信号置位信号；预充电时序链用于当行地址不激活信号变为有效时，按预定的时序、并按预定的顺序控制字线驱动信号复位信号、预充电信号置位信号、以及读出放大器启动信号复位信号；
为选择由包含在地址信号内的存储体地址指定的一个存储体以便激活存储体选择信号的存储体解码器，
一个用来作为行地址信号输出包含在地址信号内的行地址的行地址缓存器，以及
多个安排给每个存储体的行解码器，每个行解码器接收存储体选择信号，当相应的存储体选择信号有效与字线驱动信号有效时激活字线驱动信号，当字线驱动信号复位信号有效时不激活字线驱动信号，当预充电信号置位信号有效时激活预充电信号，当预充电信号复位信号有效时不激活预充电信号，当读出放大器启动信号置位信号有效时激活读出放大器启动信号，以及当读出放大器启动信号复位信号有效时不激活读出放大器启动信号。
根据第二方面，用来锁存与存储体选择信号有关的来自时序控制电路的信号输出状态的锁存电路安排给每个存储体，而一个时序控制电路由多个存储体共享。
即使存储体的数量增加，时序控制电路的电路面积也可以避免大地增加。
根据本发明的第三方面，这里提供的一种半导体存储器，其中每个锁存电路包括：
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路，
一个用来当字线驱动信号复位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路，
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路，
一个用来当预充电信号复位信号和存储体选择信号两个都有效时激活输出信号的第四逻辑电路，
一个用来当读出放大器启动信号置位信号和存储体选择信号两个都有效时激活输出信号的第五逻辑电路，
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第六逻辑电路，
一个由第一逻辑电路输出信号置位，由第二逻辑电路输出信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号，
一个由第三逻辑电路输出信号置位，由第四逻辑电路输出信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号，以及
一个由第五逻辑电路输出信号置位，由第六逻辑电路输出信号复位的第三触发器电路，该触发器电路输出一个作为读出放大器启动信号的输出信号。
根据本发明的第四方面，这里提供的一种半导体存储器，其特征在于该器件进一步包括一个为了选择由包含在地址信号内的预充电存储体地址指定的一个存储体而用来激活预充电存储体选择信号的预充电存储体解码器，并且锁存电路激活字线驱动信号复位信号，预充电信号置位信号，以及读出放大器启动信号复位信号以作为仅当预充电存储体选择信号有效时才执行预充电的信号。
根据第四方面，该预充电存储体进一步安排允许通过预充电存储体地址而不是存储体地址指定的要预充电的存储体。
在一个为给定存储体的置位序列期间，另一个存储体的一个复位序列能够执行。
根据本发明的第五方面，这里提供的半导体存储器，其特征在于每个锁存器电路包括：
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路，
一个用来当字线驱动信号复位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路，
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路，
一个用来当预充电信号复位信号和存储体选择信号两个都有效时激活输出信号的第四逻辑电路，
一个用来当读出放大器启动信号置位信号和存储体选择信号两个都有效时激活输出信号的第五逻辑电路，
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第六逻辑电路，
一个由第一逻辑电路输出信号置位，由第二逻辑电路输出信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号，
一个由第三逻辑电路输出信号置位，由第四逻辑电路输出信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号，以及
一个由第五逻辑电路输出信号置位，由第六逻辑电路输出信号复位的第三触发器电路，该触发器电路输出一个作为读出放大器启动信号的输出信号。
根据本发明的第六方面，这里提供的半导体存储器包括：
多个存储体，每个都具有许多分别形成在多个位线对与多个字线相交处的存储单元，多个预充电电路，每个都安排给每个位线对并且当预充电信号有效时给该位线对充电，多个读出放大器，每个都安排给每个位线对并且当读出放大器启动信号有效时放大一个电压输出到该位线对，和一个与行锁存电路结合用来当每个存储体激活时锁存由行地址指定的字线的选中/没选中状态的锁存电路，并且当字线驱动信号有效时，它激活由行锁存电路指定的字线；
时序控制电路，它具有激活时序链和预充电时序链，其用于当行地址激活信号变为有效时，按预定的时序、并按预定的顺序控制读启动信号，该信号作为控制时序的一信号，在该时序字线驱动信号置位信号和读出放大器启动信号被激活，以及当行地址不激活信号有效时在预定的时序按预定的顺序；预充电时序链用于当行地址不激活信号变为有效时，按预定的时序、并按预定的顺序控制预充电信号置位信号以及读出放大器启动信号复位信号；
一个存储体解码器，其用于激活存储体选择信号以便选择由包含在地址信号内的存储体地址指定的一个存储体；
一个预充电存储体解码器，其用于激活预充电存储体选择信号以便选择由包含在地址信号内的存储体地址指定的一个存储体；
一个用来作为行地址信号输出包含在地址信号内的行地址的行地址缓存器；以及
多个安排给每个存储体的行解码器，每个行解码器接收存储体选择信号，当相应的存储体选择信号有效与字线驱动信号有效时激活字线驱动信号，当预充电存储体选择信号有效时不激活字线驱动信号，当预充电存储体选择信号与预充电信号置位信号有效时激活预充电信号，当存储体选择信号有效时不激活预充电信号，当存储体选择信号与读出放大器启动信号有效时激活读出放大器启动信号，以及当存储体选择信号与读出放大器启动信号复位信号有效时不激活读出放大器启动信号。
根据第六方面，该预充电存储体选择信号是用作复位字线驱动信号的一个信号。存储体选择信号是用作复位预充电信号的一个信号和用作置位读出放大器启动信号的一个信号。该读出放大器启动信号时序的激活是由读出启动信号控制。
从时序控制电路到每个锁存电路的信号输出数量增加，时序控制电路与锁存电路之间的内连接减少，因此时序控制电路的电路面积减少。
根据本发明的第七方面，这里提供的半导体存储器，其特征在于每个锁存器电路包括
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路，
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路，
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路，
一个由第一逻辑电路输出信号置位，由预充电选择信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号，
一个由第二逻辑电路输出信号置位，由存储体选择信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号，以及
一个由存储体选择信号置位和第三逻辑电路输出信号复位第三触发器电路，以及
一个当启动信号有效时，用来锁存第三触发器电路的输出信号并且输出这个作为读出放大器启动信号的输出信号的电路。
从上面几个方面明显看出，本发明有如下效果。
(1)因为多个存储体共享一个时序控制电路，所以时序控制电路的电路面积即使在存储体数量增加也能避免增大。
(2)因为多个存储体共享一个时序控制电路，对各个存储体的置位和复位序列的时序能够同步。
(3)当对每个存储体的时序做轻微的调整时，它能够通过加一个小的延时元件到锁存电路的输出而用一个相对明确的值从参考时序调整。
(4)在时序控制电路中采用置位与复位的时序系列，激活与预充电能够同时对不同的存储体执行，结果提高芯片性能。
基于参照下面的详细描述和附图，本发明的上述的和其它的目的，特点以及优点对那些技术熟知的人们将变得明显，所提实施例的附图结合本发明的原理是通过图解说明例子显示。
附图说明
图1是显示根据第一已有技术的半导体存储器结构方框图；
图2是显示图1中锁存电路961的结构方框图；
图3是描述图1所示的半导体存储器的工作时序图；
图4是显示根据第二已有技术的半导体存储器结构方框图；
图5是显示图4中行解码器1351的结构方框图；
图6是显示一个常规总时序控制电路的结构电路图；
图7是显示根据本发明第一实施例的半导体存储器结构方框图；
图8是显示图7中锁存电路61的电路图；
图9是显示图7中行解码器51的电路图；
图10是描述图7所示的半导体存储器的工作时序图；
图11是描述图7所示的半导体存储器中对存储体1置位序列与对存储体2复位序列的工作时序图；
图12是显示根据本发明第二实施例的半导体存储器结构方框图；
图13是显示图12中锁存电路661的电路图；
图14是显示图12中行解码器651的电路图；
图15是描述图12所示的半导体存储器中对存储体61置位序列与对存储体62复位序列的工作时序图；
图16是描述图12所示的半导体存储器的工作时序图；
图17是显示根据本发明第三实施例的半导体存储器结构方框图；
图18是显示图17中锁存电路961的电路图；
图19是描述图17所示的半导体存储器的工作时序图。
具体实施方式
本发明的几个所提实施例将参考附图详细描述如下。第一实施例：
图7是显示根据本发明第一实施例的半导体存储器结构方框图。与图4中相同编号表示相同的部分。
第一实施例的半导体存储器由存储体1至4，分别相对存储体1至4安排的锁存电路61至64，一个行地址缓冲器45，一个存储体解码器43，以及一个时序控制电路35组成。
时序控制电路35由一个激活时序链37和一个预充电时序链36组成。当一个行地址激活信号30变成有效时，以预定顺序预定时序，激活时序链37控制一个字线驱动信号设置信号10，一个预充电信号复位信号14，以及一个读出放大器启动信号设置信号15。
当一个行地址非激活信号31变成有效时，以预定顺序及定时，预充电时序链36控制一个字线驱动信号复位信号12，一个预充电信号设置信号13，以及一个读出放大器启动信号复位信号15。
当不是行地址激活信号30就是行地址非激活信号31变成有效时，时序控制电路35激活一个地址启动信号34。
当地址启动信号34有效时，存储体解码器43激活任何一个存储体选择信号111至114以便激活一个由包含在地址信号32内的存储体地址指定的存储体。
锁存电路61至64分别接收存储体选择信号111至114，当对应的存储体选择信号111至114有效时，锁存电路61至64为一个H字线驱动信号置位信号10改变一个字线驱动信号71到H，为一个H字线驱动信号复位信号12改变这个字线驱动信号71到L，为一个H预充电信号复位信号14改变一个预充电信号81到L，为一个H预充电信号置位信号13改变一个预充电信号81到H，为一个H读出放大器启动信号置位信号15改变一个读出放大器启动信号91到H，为一个H读出放大器启动信号复位信号16改变一个读出放大器启动信号91到L。
如图8所示，锁存电路6由触发器电路20-22和与门电路23至28组成。
与门电路23将字线驱动信号置位信号10和存储体选择信号111相与并且输出这个与信号。
与门电路24将字线驱动信号复位信号12和存储体选择信号111相与并且输出这个与信号。
与门电路25将预充电信号置位信号13和存储体选择信号111相与并且输出这个与信号。
与门电路26将预充电信号复位信号14和存储体选择信号111相与并且输出这个与信号。
与门电路27将读出放大器启动信号置位信号15和存储体选择信号111相与并且输出这个与信号。
与门电路28将读出放大器启动信号置位信号16和存储体选择信号111相与并且输出这个与信号。
触发器电路20被与门电路23的一个输出信号置位，被与门电路24的一个输出信号复位，并且输出一个输出信号作为字线驱动信号71。
触发器电路21被与门电路25的一个输出信号置位，被与门电路26的一个输出信号复位，并且输出一个输出信号作为字线驱动信号81。
触发器电路22被与门电路27的一个输出信号置位，被与门电路28的一个输出信号复位，并且输出一个输出信号作为字线驱动信号91。
触发器电路20到22当输入信号从L变成H时以置位和复位这样的逻辑构成。
锁存电路61至64具有与锁存电路61相同的安排。它们分别地接收存储体选择信号112至114(它们都没有被显示)替代存储体选择信号111，分别地输出字线驱动信号72至74替代存储体选择信号71，分别地输出预充电信号82至84替代预充电信号81，并且分别地输出读出放大器启动信号92至94替代读出放大器启动信号91。
在存储体1至4中，行解码器51至54替代在图4的存储体171至174中的行解码器1351至1354。
如图9所示，行解码器51由地址解码器561至56m，N-沟道MOS晶体管541至54m，倒相器511至51m，倒相器521至52m，与门电路501至50m，一个与非门电路55，以及一个P-沟道MOS晶体管53组成。
在地址解码器561至56m中，对应于字线401至40m的地址被置位。当由行地址信号33指定的地址是一个置位地址时，各个地址解码器输出一个L输出信号。
N-沟道MOS晶体管541至54m的栅极接收存储体选择信号111，而漏极接收从地址解码器561至56m输出的信号。当存储体选择信号111变成H时，N-沟道MOS晶体管541至54m输出从地址解码器561至56m的输出信号到源极。
与非门电路55将字线驱动信号复位信号12和存储体选择信号111相与信号反向并且输出这个反向信号。
P-沟道MOS晶体管53的栅极接收一个从与非门电路55输出的信号。当这个从与非门电路55输出的信号变为L时，P-沟道MOS晶体管53开启将N-沟道MOS晶体管541至54m的源极置为一个电压VDD。
倒相器对511至51m和521至52m分别构成锁存电路，并且锁存和输出N-沟道MOS晶体管541至54m的源极电压。
与门电路501至50m分别地将由倒相器对511至51m和521至52m组成的锁存电路锁存的信号和字线驱动信号71相与，并且输出这相与信号到字线401至40m。
第一实施例的工作将参考图7，8，和9以及图10的时序图描述。
下面一个形成在存储体1中的位线对411和字线401的相交处存储单元17的读出数据的置位序列将被描述。
在t11时刻，当一个外部命令从外部输入时，并且包括一个行地址指定字线401地址和存储体地址指定存储体1的地址信号32输入时，行地址激活信号30在一个预定的周期激活。
因为行地址激活信号3变为有效，时序控制电路35在一个预定的周期激活地址启动信号34。根据接收的地址信号32，行地址缓冲器45输出这个行地址信号33，并且存储体解码器43在一个预定的周期激活存储体选择信号111。
在t12时刻，时序控制电路35的激活时序链37在一个预定的时间激活预充电信号复位信号14。此时，因为存储体选择信号111是有效的，锁存电路61的触发器电路21复位，并且预充电信号81从H变为L。于是预充电电路181至18N以及19停止预充电。
在t13时刻，有效时序链37在一个预定的时间激活字线驱动信号置位信号10。此时，因为存储体选择信号111是有效的，锁存电路61的触发器电路20置位，并且字线驱动信号71从L变为H。在行解码器51中，因为行地址信号33指定字线401的地址，地址解码器561输出一个有效的L输出信号。存储体选择信号111在H位时，N-沟道MOS晶体管541开启，并且从地址解码器561输出这个L信号输入到倒相器511。结果，一个H信号输入与门电路501。因为字线驱动信号71在H位，字线401有效。因为字线驱动信号复位信号12在L位，与非门电路55输出一个H输出信号，而P-沟道MOS晶体管53保持关闭。
在t14时刻，有效时序链37在一个预定的时间激活读出放大器启动信号置位信号15。因为存储体选择信号111是有效的，触发器电路22置位，并且读出放大器启动信号91变为H。于是，存储单元17输出到位线411的存储内容被放大并输出。在t15时刻，存储体选择信号111变为L完成这个置位程序。
一个在存储单元17的数据读出完成基础上的不激活存储体1的复位序列将被描述。
在t15时刻，行地址不激活信号31从上述状态在一个预定期间被激活。通过如上述读操作同样的操作，在一个预定期间地址启动信号34有效，并且存储体选择信号111也在一个预定期间变成有效。时序控制电路35的预充电时序链36在一个预定期间激活字线驱动信号复位信号12。然后，锁存电路61的触发器电路20复位，字线驱动信号71变到H，而字线401不激活。
在t17时刻，预充电时序链36在一个预定期间激活读出放大器启动信号16。因此，锁存电路61的触发器电路22复位，读出放大器启动信号91变到L，而读出放大器291到29n关闭。
在t18时刻，预充电时序链36在一个预定期间激活预充电信号置位信号13。锁存电路61的触发器电路21置位，预充电信号81变到H，而预充电电路181到18n与19启动充电。在t19时刻，存储体选择信号111变到L来完成复位序列。
在根据第一实施例的半导体存储器中，一个由从时序控制电路35输出的输出信号命令是由分别安排给存储体1到4的锁存电路61到64锁存。例如图11所示，类似于图4中的常规半导体存储器，在对存储体1的置位操作执行同时，对存储体2的复位操作即使在存储体1的读/写完成前也能够执行。
如上所述，在第一实施例中，一个时序控制电路35能够控制存储体1到4彼此独立地工作。即使存储体的数量增加，一个具有大电路面积的时序控制电路35有能力分配一个锁存电路给附加的存储体。因此，时序控制电路的电路面积能够避免由于存储体数量的增加而增加。第二实施例：
下面将描述根据本发明第二实施例的一种半导体存储器。
图12是显示根据本发明第二实施例的半导体存储器结构方框图。与图7中相同的参考编号表示相同的部件。
第二实施例的半导体存储器与图7所示第一实施例的半导体存储器不同的是锁存电路661到664代替锁存电路61到64，存储体61到64代替存储体1到4，以及一个预充电存储体解码器44是新加的。即，激活存储体和预充电存储体独立地工作。
预充电存储体解码器44改变对应于由包含在地址信号32中并且指定要预充电的存储体的预充电存储体地址指定的存储体的预充电存储体选择信号471至474到H。
比较锁存电路61到64，锁存电路661到664分别接收预充电存储体选择信号471到474。如果预充电存储体选择信号471到474是H同时存储体选择信号111到114保持在L，当一个字线驱动信号复位信号12，一个预充电信号置位信号13，以及一个读出放大器启动信号16都变到H时，触发器电路20道22被复位。
如图13所示，每个锁存电路661到664接收预充电存储体选择信号471代替在如图8所示的每个锁存电路61到64中的存储体选择信号111输入到与门电路24，25，和28。
在存储体61到64中，行解码器651到654接分别代替存储体1到4中的行解码器51到54。
如图14所示，在行解码器651到654中，与行解码器51到54比较，与非门电路55输出字线驱动信号复位信号12和预充电存储体选择信号471的与非结果。
第二实施例的工作将参照图12到16描述。
如图15所示，将描述对存储体61的置位序列期间启动存储体62复位序列的情况。
在t21时刻，行地址激活信号30变成有效，并且时序控制电路35激活一个地址启动信号34。然后，存储体解码器43变化存储体选择信号111到H，并且行地址缓冲器45输出包括在地址信号32中的行地址作为一个行地址信号33。图16的时序图中地址信号32的部分①表示为行地址读作行地址信号33。时序控制电路35的激活时序链37在一个预定期间内预定时序，如在t22时刻变预充电信号复位信号14到H，在t23时刻变字线驱动信号置位信号10到H，以及在t26时刻变化读出放大器启动信号15到H。这个操作由图16的时序图中激活序列57表示。在t28时刻，存储体选择信号111变化到L完成置位序列。
在存储体61中，在t23，因为预充电信号复位信号14与存储体选择信号111由上述操作变为H，所以锁存电路661中的触发器电路21复位使预充电信号81变到L。在t23时刻，因为字线驱动信号置位信号10变到H，所以一个字线驱动信号71变到H，该字线驱动信号71变到H，而一条字线401由行解码器651激活。在t26时刻，因为读出放大器启动信号置位信号15变到H，则一个读出放大器启动信号91变到H。在t28时刻，选择信号变为H完成存储体61的激活序列。这个操作由图16时序图中存储体61的内部信号59表示。
在存储体61的激活序列期间，地址信号32中的存储体地址改变指定存储体62并且激活一个行地址不激活信号31。图16中地址信号32的部分②表示变化的存储体地址和行地址。然后，预充电存储体解码器44改变预充电存储体选择信号472到H。在一个预定期间时序上，时序控制电路35的预充电时序链36改变，字线驱动信号复位信号12在t25时刻到H，读出放大器启动信号复位信号16在t27时刻到H，以及预充电信号置位信号13在t29时刻到H。这个操作由图16时序图中复位序列58表示。
因为字线驱动信号复位信号12与预充电存储体选择信号472两者由上面的操作都变到H，所以锁存电路662中的触发器电路20复位使字线驱动信号72变到L。因此，安排在存储体62中的行解码器652(没有显示)不激活存储体62中的字线401。因为读出放大器启动信号复位信号16与预充电存储体选择信号472两者都变到H，所以锁存电路662中的触发器电路22复位使读出放大器启动信号92变到L。因为预充电信号置位信号13变到H，所以锁存电路662中的触发器电路21置位使预充电信号82变到H，由此完成存储体62的复位序列。这个操作由图16时序图中存储体62的内部信号60表示。
在第二实施例中，安排预充电存储体解码器44允许对不同的存储体彼此并行地执行置位序列和复位序列。即，因为给定存储体的数据能够在另一个存储体执行复位序列时读出，所以处理速度增加。这些序列不能同时启动是因为地址信号32用来指定一个经受置位序列的存储体和一个经受复位序列的存储体两者。然而，除了地址信号32用不同的命令独立地控制行地址激活信号30和行地址不激活信号31外，如果一个用来指定要预充电存储体的预充电地址信号被置位，则置位序列和复位序列能够完全地独立工作。
一个响应地址启动信号34的信号与行地址不激活信号31同步输入到预充电存储体解码器44去屏蔽解码输出。第三实施例：
下面将描述根据本发明第三实施例的一种半导体存储器。
图17是显示根据本发明第三实施例的半导体存储器结构方框图。与图12中相同的参考编号表示相同的部件。
第三实施例的半导体存储器与图12所示第二实施例的半导体存储器不同的是锁存电路961到964代替锁存电路661到664，以及时序控制电路135代替时序控制电路35。
在时序控制电路135中，一个激活时序链137代替时序控制电路35中的激活时序链37，而预充电时序链136代替预充电时序链36。
除了激活时序链137不输出任何预充电信号复位信号14和读出放大器启动信号置位信号15，而是输出一个读出启动信号97作为控制读出放大器启动信号91的信号以外，激活时序链137的工作与激活时序链37相同。
在第三实施例中，地址启动信号34仅在行地址激活信号30有效时才激活，而当行地址不激活信号31有效时不输出。存储体选择信号111到114与地址启动信号34同步输出。然而，在复位序列中，它们不需要与地址启动信号34同步，因为在行地址不激活信号31有效时之后读出放大器启动信号复位信号16和预充电信号置位信号13被激活以前有一个余量存在。由于这个原因，在第三实施例中，地址启动信号34仅在激活序列中输出。
预充电时序链136的工作除了不输出任何字线驱动信号复位信号12外与预充电时序链36的工作相同。
如图18所示，在锁存电路961到964中，与第二实施例中锁存电路661到664相比，读出启动信号97是输入，而与门电路24，26和27被省略。当存储体选择信号111变到H时，触发器电路21复位，而触发器电路22置位。当一个预充电存储体选择信号471变到H，触发器电路20复位。每个锁存电路961到964又包括倒相器71，72，75和76，一个P-沟道MOS晶体管73，和一个N-沟道MOS晶体管74。
倒相器71反向触发器电路22的输出信号并且输出该反向的信号。
N-沟道MOS晶体管74的栅极接收读出启动信号97，而漏极连接到倒相器71的输出。当读出启动信号97变到H时，N-沟道MOS晶体管74开启输出一个输出信号从倒相器71到源极。倒相器72反向倒相器71的输出信号并且输出该反向的信号到P-沟道MOS晶体管73的栅极。
当从倒相器72的输出信号变到L时，P-沟道MOS晶体管73开启置位N-沟道MOS晶体管74的源极到电压VDD。
倒相器75与倒相器76构成一个锁存电路，该锁存电路锁存一个输出到N-沟道MOS晶体管74源极的电压并且输出它作为读出放大器启动信号91。
第三实施例的工作将参照图17和18与图19的时序图描述。
下面将描述存储体61中形成在位线对411与字线401相交处的存储单元17的读出数据置位序列。
在t31时刻，行地址激活信号30在一预定期间变成有效，并且时序控制电路135激活一个地址启动信号34。然后，存储体解码器43变化存储体选择信号111到H，并且行地址缓冲器45输出行地址信号33。这个工作与第一和第二实施例的工作相同。时序控制电路135的激活时序链137变化，在t32时刻字线驱动信号置位信号10到H而在t33时刻读出启动信号97到H。
在t31时刻，因为存储体选择信号111变到H，所以锁存电路961的触发器电路21复位而改变预充电信号81到L。
在t32时刻，因为字线驱动信号置位信号10变到H，所以锁存电路961的触发器电路20置位而改变字线驱动信号71到H。
在t33时刻，因为读出启动信号97是在H，所以N-沟道MOS晶体管74开启。在这时刻，因为存储体选择信号111是在H，并且触发器电路22置位，所以触发器电路22输出一个H输出信号，如图19所示。因此，倒相器71输出一个L输出信号，而N-沟道MOS晶体管74源极接收该L信号。这个L信号由倒相器75与76锁存，并且它的逻辑是反向到H。这个H信号被输出作为一个读出放大器启动信号91。
下面将描述复位序列的工作。
除了用来输出复位序列信号的预充电时序链136不输出任何字线驱动信号复位信号12外，第三实施例的半导体存储器的工作与上述第二实施例相同。共同的操作描述将省略。
在第三实施例的锁存电路961中，触发器电路20由预充电存储体选择信号471替代字线驱动信号复位信号12来复位，因此改变字线驱动信号71到L。
第三实施例仅使用从时序控制电路135到锁存电路961到964的四个输出信号。结果，内部连接数量减少，在时序控制电路135中用来产生不同时序信号的电路数目减少，于是电路面积减小。还有，由于存储体选择信号111能够在激活序列中保持H直到字线驱动信号71改变到H，时序设计可以简化。
第一到第三实施例已经举例说明有四个存储体。然而，本发明没有限制此数量而能够应用于不同数量的存储体。
在第一到第三实施例中，信号如预充电信号复位信号14和字线驱动信号置位信号10是由锁存电路61到64，661到664，和961到964锁存。换句话说，只有在激活序列与复位序列的启动时这些信号能够被锁存，而其余信号能够由在锁存电路61到64，661到664，和961到964中的安排的信号发生器产生。例如，预充电信号复位信号14的锁存可以检测，并能够产生延时一预定时间的字线驱动信号置位信号10。这种安排与第三实施例相比可以减小内部连接面积，并且能够获得多重处理。
第一到第三实施例已经举例说明该半导体存储器具有多个形成在字线401到40m与位线对411到41n之间的存储单元17。然而，允许安排的字线长度是有限的。由于这个原因，在另一种半导体存储器中，上述实施例中形成的字线401到40m作为不直接连接到存储单元17的主字线。设立了一个用来分主字线到多个子-字线的子-行解码器。存储单元17形成在子-字线与位线对411到41n的相交处。在此情况下，控制子-字线解码的信号可以由行解码器或其他电路产生。一般来讲，“字线”意思是指所有子-字线，主字线，和上述实施例中描述的字线401到40m。本发明类似地能够应用到具有这样子-字线的半导体器件。
本发明与存储体中的行地址的激活/不激活有关。输入到/输出自芯片的方法与一般目的的DRAM和SDRAM相同。

Claims (7)

1.一种半导体存储器，其中包括：
多个存储体，
时序控制电路，它与所述的多个存储体中的每一个公共地连接，并且以预定时序和预定顺序，提供用于激活所述的多个存储体中的每个存储体的第一信号以及用于对所述的多个存储体中的每个存储体预充电的第二信号，以及
多个锁存电路，所述多个锁存电路中的每一个锁存电路与所述多个存储体中的一个相对应的存储体连接，用于锁存所述时序控制电路输出的信号状态，
其中所述多个锁存电路中的每一个锁存电路提供输出信号，输出信号包括：用于控制字线的激活的字线驱动驱动信号，用于控制所述预充电的预充电信号，以及用于控制读出放大器工作的读出放大器启动信号，
其中用于激活所述的多个存储体中的每个存储体的第一信号包括：字线驱动信号置位信号，它用于将字线驱动信号设置为将被激活；预充电信号复位信号，它用于不激活预充电信号；以及读出放大器启动信号置位信号，它用于将读出放大器启动信号设置为将被激活，以及
其中用于对每个存储体进行预充电的第二信号包括：字线驱动信号复位信号，它用于将字线驱动信号设置为将不被激活；以及预充电信号置位信号，它用于将预充电信号设置为不激活；以及读出放大器启动信号复位信号，它用于将读出放大器启动信号设置为将不被激活。
2.一种半导体存储器，其中包括：
多个存储体，每个都具有分别形成在多个位线对与多个字线相交处的多个存储单元，多个预充电电路，每个都安排给每个位线对并且当预充电信号有效时给该位线对充电，多个读出放大器，每个都安排给每个位线对并且当读出放大器启动信号有效时放大一个电压输出到该位线对，和一个与行锁存电路结合用来当每个存储体激活时锁存由行地址指定的字线的选中/没选中状态的锁存电路，并且当字线驱动信号有效时，它激活由所述的行锁存电路指定的字线；
时序控制电路，它具有激活时序链和预充电时序链，激活时序链用于当行地址激活信号变为有效时，按预定的时序、并按预定的顺序控制字线驱动信号置位信号、预充电信号复位信号、以及读出放大器启动信号置位信号；预充电时序链，其用于当行地址不激活信号变为有效时，按预定的时序、并按预定的顺序控制字线驱动信号复位信号、预充电信号置位信号、以及读出放大器启动信号复位信号；
一个为选择由包含在地址信号内的存储体地址指定的一个存储体，用来激活存储体选择信号的存储体解码器；
一个用来输出作为行地址信号包含在地址信号内的行地址的行地址缓存器；以及
每一个是安排给每个存储体的多个行解码器，每个行解码器接收存储体选择信号，当相应的存储体选择信号有效和字线驱动信号置位信号变为有效时激活字线驱动信号，当字线驱动信号重复位信号变为有效时不激活字线驱动信号，当预充电信号置位信号有效时激活预充电信号，当预充电信号复位信号有效时不激活预充电信号，当读出放大器启动信号置位信号有效时激活读出放大器启动信号，以及当读出放大器启动信号复位信号变为有效时不激活读出放大器启动信号。
3.根据权利要求2所述的器件，其特征在于每个锁存电路包括：
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路；
一个用来当字线驱动信号复位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路；
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路；
一个用来当预充电信号复位信号和存储体选择信号两个都有效时激活输出信号的第四逻辑电路；
一个用来当读出放大器启动信号置位信号和存储体选择信号两个都有效时激活输出信号的第五逻辑电路；
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第六逻辑电路；
一个由所述的第一逻辑电路输出信号置位，由所述的第二逻辑电路输出信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号；
一个由所述的第三逻辑电路输出信号置位，由所述的第四逻辑电路输出信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号；以及
一个由所述的第五逻辑电路输出信号置位，由所述的第六逻辑电路输出信号复位的第三触发器电路，该触发器电路输出一个作为读出放大器启动信号的输出信号。
4.根据权利要求3所述的器件，其特征在于所述的器件进一步包括一个预充电存储体解码器，其为选择由包含在地址信号内的预充电存储体地址指定的一个存储体激活预充电存储体选择信号，并且仅有在预充电存储体选择信号有效时，所述锁存电路激活字线驱动信号复位信号、预充电信号置位信号、以及读出放大器启动信号复位信号作为执行预充电的信号。
5.根据权利要求2所述的器件，其特征在于每个锁存器电路包括：
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路；
一个用来当字线驱动信号复位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路；
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路；
一个用来当预充电信号复位信号和存储体选择信号两个都有效时激活输出信号的第四逻辑电路；
一个用来当读出放大器启动信号置位信号和存储体选择信号两个都有效时激活输出信号的第五逻辑电路；
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第六逻辑电路；
一个由所述的第一逻辑电路输出信号置位，由所述的第二逻辑电路输出信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号；
一个由所述的第三逻辑电路输出信号置位，由所述的第四逻辑电路输出信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号；以及
一个由所述的第五逻辑电路输出信号置位，由所述的第六逻辑电路输出信号复位的第三触发器电路，该触发器电路输出一个作为读出放大器启动信号的输出信号。
6.一种半导体存储器，其中包括：
多个存储体，每个都具有许多分别形成在多个位线对与多个字线相交处的存储单元，多个预充电电路，每个都安排给每个位线对并且当预充电信号有效时给该位线对充电，多个读出放大器，每个都安排给每个位线对并且当读出放大器启动信号有效时放大一个电压输出到该位线对，和一个与行锁存电路结合用来当每个存储体激活时锁存由行地址指定的字线的选中/没选中状态的锁存电路，并且当字线驱动信号有效时，它激活由行锁存电路指定的字线；
时序控制电路，它具有激活时序链和预充电时序链，激活时序链用于当行地址激活信号变为有效时，按预定的时序、并按预定的顺序控制读启动信号，该信号作为控制时序的一信号，在该时序字线驱动信号置位信号和读出放大器启动信号被激活，以及当行地址不激活信号有效时在预定的时序按预定的顺序；预充电时序链用于当行地址不激活信号变为有效时，按预定的时序、并按预定的顺序控制预充电信号置位信号以及读出放大器启动信号复位信号；
一个存储体解码器，其用于激活存储体选择信号以便选择由包含在地址信号内的存储体地址指定的一个存储体；
一个预充电存储体解码器，其用于激活预充电存储体选择信号以便选择由包含在地址信号内的存储体地址指定的一个存储体；
一个用来作为行地址信号输出包含在地址信号内的行地址的行地址缓存器；以及
多个安排给每个存储体的行解码器，每个行解码器接收存储体选择信号，当相应的存储体选择信号有效与字线驱动信号有效时激活字线驱动信号，当预充电存储体选择信号有效时不激活字线驱动信号，当预充电存储体选择信号与预充电信号置位信号有效时激活预充电信号，当存储体选择信号有效时不激活预充电信号，当存储体选择信号与读出放大器启动信号有效时激活读出放大器启动信号，以及当存储体选择信号与读出放大器启动信号复位信号有效时不激活读出放大器启动信号。
7.根据权利要求6所述的器件，其特征在于每个锁存器电路包括：
一个用来当字线驱动信号置位信号和存储体选择信号两个都有效时激活输出信号的第一逻辑电路；
一个用来当预充电信号置位信号和存储体选择信号两个都有效时激活输出信号的第二逻辑电路；
一个用来当读出放大器启动信号复位信号和存储体选择信号两个都有效时激活输出信号的第三逻辑电路；
一个由所述的第一逻辑电路输出信号置位，由预充电选择信号复位的第一触发器电路，该触发器电路输出一个作为字线驱动信号的输出信号；
一个由所述的第二逻辑电路输出信号置位，由存储体选择信号复位的第二触发器电路，该触发器电路输出一个作为预充电信号的输出信号；
一个由存储体选择信号置位和所述第三逻辑电路输出信号复位的第三触发器电路；以及
一个当读出启动信号变成有效时，用来锁存所述的第三触发器电路的输出信号并且输出这个作为读出放大器启动信号的输出信号的电路。
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