KR20130139066A - 소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치 - Google Patents

소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치 Download PDF

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KR20130139066A
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강상규
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김동민
이규찬
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Abstract

소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치가 개시된다. 자기저항 메모리 장치는 메모리 셀 어레이, 어드레스 입력 버퍼, 로우 디코더, 칼럼 디코더 및 소스라인 전압 발생기를 포함한다. 메모리 셀 어레이는 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작한다. 소스라인 전압 발생기는 외부 전원전압에 기초하여 소스라인 구동전압을 발생하고, 소스라인 구동전압을 메모리 셀 어레이의 소스라인에 제공한다. 소스라인 전압 발생기는 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다. 따라서, 자기 저항 메모리 장치는 전력소모가 적다.

Description

소스라인 전압 발생기를 포함하는 자기 저항 메모리 장치{MAGNETIC RESISTANCE MEMORY DEVICE INCLUDING A SOURCE LINE VOLTAGE GENERATOR}
본 발명은 메모리 장치에 관한 것으로, 특히 STT-MRAM 셀을 포함하는 자기저항 메모리 장치에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고 용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 MRAM(Magnetic RAM)이 제시되고 있다.
최근에, MRAM 셀을 포함하면서도, 빠른 처리 속도 및 저전력 등을 요구하는 모바일 기기에 최적화된 반도체 메모리 장치를 구현하기 위한 방법이 연구되고 있다.
본 발명의 목적은 메모리 칩 내에 소스라인 전압 발생기를 포함하는 자기저항 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 자기저항 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 자기저항 메모리 장치는 메모리 셀 어레이, 어드레스 입력 버퍼, 로우 디코더, 칼럼 디코더 및 소스라인 전압 발생기를 포함한다.
메모리 셀 어레이는 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작한다. 어드레스 입력 버퍼는 외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생한다. 로우 디코더는 상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기 디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생한다. 칼럼 디코더는 상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기 디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생한다. 소스라인 전압 발생기는 외부 전원전압에 기초하여 소스라인 구동전압을 발생하고, 상기 소스라인 구동전압을 상기 메모리 셀 어레이의 소스라인에 제공한다.
본 발명의 하나의 실시예에 의하면, 상기 소스라인 전압 발생기는 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 상기 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 소스라인 전압 발생기는 모드 레지스터 셋 신호에 응답하여 상기 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 소스라인 전압 발생기는 기준전압 발생기, 차동증폭부 및 소스라인 구동부를 포함할 수 있다.
기준전압 발생기는 상부 한계치 및 하부 한계치를 발생한다. 차동증폭부는 소스라인 전압을 피드백하고, 상기 소스라인 전압과 상기 상부 한계치의 차이를 증폭하여 제 1 전압신호를 발생하고, 상기 소스라인 전압과 상기 하부 한계치의 차이를 증폭하여 제 2 전압신호를 발생한다. 소스라인 구동부는 상기 제 1 전압신호와 상기 제 2 전압신호에 기초하여 상기 소스라인 전압을 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 칼럼 디코더는 디코딩부 및 파워 게이팅부를 포함할 수 있다. 디코딩부는 상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생한다. 파워 게이팅부는 상기 디코딩된 칼럼 어드레스에 대해 파워 게이팅을 수행하고, 상기 칼럼 선택신호를 발생한다.
본 발명의 하나의 실시예에 의하면, 상기 파워 게이팅부는 NAND 회로, 제 1 인버터, 제 2 인버터 및 제 3 인버터를 포함할 수 있다.
NAND 회로는 제 1 디코딩된 칼럼 어드레스 및 제 2 디코딩된 칼럼 어드레스에 대해 비논리곱을 수행한다. 제 1 인버터는 버추얼 전원전압을 사용하여 동작하며, 상기 NAND 회로의 출력신호의 위상을 반전시킨다. 제 2 인버터는 버추얼 그라운드 전압을 사용하여 동작하며, 상기 제 1 인버터 출력신호의 위상을 반전시킨다. 제 3 인버터는 버추얼 전원전압을 사용하여 동작하며, 상기 제 2 인버터의 출력신호의 위상을 반전시킨다.
본 발명의 하나의 실시예에 의하면, 프리차지 모드에서, 상기 버추얼 전원전압 및 상기 버추얼 그라운드 전압은 상기 파워 게이팅부에 공급되지 않을 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 자기저항 메모리 장치는 외부 전압을 상기 STT-MRAM 셀의 소스라인에 공급하는 패드를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 자기저항 메모리 장치는 외부전압에 기초하여 내부 전압을 발생하고 상기 내부 전압을 상기 메모리 셀 어레이에 제공하는 내부전압 발생 회로를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 자기저항 메모리 장치는 관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 반도체 층들이 적층된 적층 메모리 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 층들은 각각 상기 복수의 STT-MRAM 셀을 포함할 수 있다.
본 발명의 다른 하나의 실시형태에 따른 자기저항 메모리 장치는 메모리 셀 어레이, 어드레스 입력 버퍼, 로우 디코더, 칼럼 디코더 및 소스라인 전압 발생기를 포함한다.
메모리 셀 어레이는 워드라인, 비트라인 및 소스라인에 결합된 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작한다. 어드레스 입력 버퍼는 외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생한다. 로우 디코더는 상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기 디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생한다. 칼럼 디코더는 상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기 디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생한다. 소스라인 전압 발생기는 상기 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 회로 블록들의 일부 또는 전부가 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 복수의 STT-MRAM 셀 각각은 셀 트랜지스터 및 MTJ 소자를 포함할 수 있다.
셀 트랜지스터는 상기 워드라인에 연결된 게이트, 상기 소스라인에 연결된 소스를 갖는다. MTJ 소자는 상기 셀 트랜지스터의 드레인에 연결된 고정 층, 상기 고정층 위에 적층된 터널 배리어 층, 및 상기 터널 배리어 층 위에 적층되고 상기 비트라인에 연결된 자유 층을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 MTJ 소자는 상기 고정 층에 인접하는 반 강자성 층을 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반 강자성 층은 상기 고정 층의 자화 방향과 반대의 자화 방향을 가질 수 있다.
본 발명의 또 다른 하나의 실시형태에 따른 자기저항 메모리 장치는 메모리 셀 어레이, 어드레스 입력 버퍼, 로우 디코더, 칼럼 디코더 및 소스라인 전압 발생부를 포함한다.
메모리 셀 어레이는 복수의 메모리 뱅크를 포함하고, 메모리 뱅크들 각각은 워드라인, 비트라인 및 소스라인에 결합된 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작한다. 어드레스 입력 버퍼는 외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생한다. 로우 디코더는 상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기 디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생한다. 칼럼 디코더는 상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기 디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생한다. 소스라인 전압 발생부는 상기 메모리 뱅크들 사이에 있는 주변(peripheral) 영역에 위치하고, 상기 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 회로 블록들의 일부 또는 전부가 비활성화된다.
본 발명의 하나의 실시예에 의하면, 상기 소스라인 전압 발생부는 상기 메모리 뱅크들 전체에 상기 소스라인 구동전압을 공급하는 하나의 회로 블록일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 소스라인 전압 발생부는 상기 메모리 뱅크들 각각에 상기 소스라인 구동전압을 공급하는 소스라인 전압 발생기를 복수 개 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러, 제 1 광 연결 장치, 자기저항 메모리 장치 및 제 2 광 연결장치를 포함한다.
메모리 컨트롤러는 제 1 제어신호를 발생하고 상기 제 1 제어신호를 광 변조하여 제 1 광 송신신호로 변환하고, 제 1 광 수신신호를 수신하고 상기 제 1 광 수신신호를 광 복조하여 제 1 데이터 신호로 변환한다. 제 1 광 연결 장치는 상기 제 1 광 송신신호에 기초하여 제 2 광 수신신호를 발생한다. 자기저항 메모리 장치는 상기 제 2 광 수신신호를 광 복조하여 상기 제 1 제어신호를 발생하고 상기 제 1 제어신호를 메모리 셀 어레이에 저장하고, 상기 메모리 셀 어레이로부터 상기 제 1 데이터 신호를 출력하고 상기 제 1 데이터 신호를 광 변조하여 제 1 광 데이터 신호를 발생한다. 제 2 광 연결 장치는 상기 제 1 광 데이터 신호에 기초하여 상기 제 1 광 수신신호를 발생한다. 상기 자기저항 메모리 장치는 상기 메모리 셀 어레이의 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 일부 회로 블록이 비활성화되는 소스라인 전압 발생기를 포함한다.
본 발명의 실시예들에 따른 자기저항 메모리 장치는 내부에 외부 전원전압에 기초하여 소스라인 구동전압을 발생하는 소스라인 전압 발생기를 구비함으로써 외부와의 통신을 위한 패드의 수를 줄일 수 있으며, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 상기 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다. 본 발명의 실시예들에 따른 자기저항 메모리 장치는 내부에 소스라인 전압 발생기를 구비함으로써 소스라인 구동전압의 크기를 조절할 수 있고, 메모리 뱅크 별로 분리된 소스라인 전압 발생기를 구비하여 소스라인의 노이즈를 줄일 수 있다.
또한, 본 발명의 실시예들에 따른 자기저항 메모리 장치는 칼럼 디코더 등 회로 블록들에 파워 게이팅을 적용함으로써 전력 소모를 줄일 수 있다. 또한, 본 발명의 실시예들에 따른 자기저항 메모리 장치는 내부전압 발생회로를 구비하여 자기저항 메모리 장치에 포함된 회로 블록들에 내부전압을 공급할 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 자기저항 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 자기 저항 메모리 장치에 포함된 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 3은 도 2의 메모리 셀 어레이를 구성하는 자기저항 메모리 셀의 하나의 예를 나타내는 회로도이다.
도 4는 도 3의 자기저항 메모리 셀을 3 차원적으로 도시한 도면이다.
도 5 및 도 6은 기입된 데이터에 따른 MTJ 소자의 자화 방향을 나타내는 도면이다.
도 7은 도 1의 자기 저항 메모리 장치의 라이트 동작을 나타내는 도면이다.
도 8 내지 도 12는 도 2의 메모리 셀 어레이에 포함된 MTJ 소자의 실시예를 나타내는 도면들이다.
도 13은 도 1의 자기 저항 메모리 장치에 포함된 소스라인 전압 발생기의 하나의 예를 나타내는 회로도이다.
도 14는 도 1의 자기 저항 메모리 장치에 포함된 소스라인 전압 발생기의 다른 하나의 예를 나타내는 회로도이다.
도 15는 도 1의 자기 저항 메모리 장치에 포함된 소스라인 전압 발생기의 또 다른 하나의 예를 나타내는 회로도이다.
도 16은 도 1의 자기 저항 메모리 장치에 포함된 칼럼 디코더의 하나의 예를 나타내는 회로도이다.
도 17은 본 발명의 다른 하나의 실시 예에 따른 자기저항 메모리 장치를 나타내는 블록도이다.
도 18은 본 발명의 하나의 실시예에 따른 소스라인 전압 발생기를 구비한 자기저항 메모리 장치의 레이아웃 도면이다.
도 19는 본 발명의 또 다른 하나의 실시 예에 따른 자기저항 메모리 장치를 나타내는 블록도이다.
도 20은 도 19의 자기저항 메모리 장치에 포함된 내부전압 발생회로의 하나의 예를 나타내는 회로도이다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 24는 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 25는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 26은 본 발명의 실시예에 따른 자기저항 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 하나의 예를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 자기저항 메모리 장치(1000)를 나타내는 블록도이다.
도 1을 참조하면, 자기저항 메모리 장치(1000)는 커맨드 디코더(1050), 어드레스 입력 버퍼(1100), 로우 디코더(1200), 칼럼 디코더(1300), 소스라인 전압 발생기(1400), 메모리 셀 어레이(1500), 입출력 센스 앰프(1600) 및 입출력 회로(1700)를 포함할 수 있다.
커맨드 디코더(1050)는 칩 선택신호(CSB), 로우 어드레스 스트로브 신호(RASB), 칼럼 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 클럭 인에이블 신호(CKE)를 디코딩하여 여러가지 제어신호들을 발생하고 저항성 메모리 장치(1000) 내에 있는 회로 블록들을 제어한다.
메모리 셀 어레이(1500)는 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호(WL) 및 칼럼 선택신호(CSL)에 응답하여 동작한다. 어드레스 입력 버퍼(1100)는 외부 어드레스(ADDR)에 기초하여 로우 어드레스(ADDR_X) 및 칼럼 어드레스(ADDR_Y)를 발생한다. 로우 디코더(1200)는 로우 어드레스(ADDR_X)를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기 디코딩된 로우 어드레스에 기초하여 워드라인 구동신호(WL)를 발생한다. 칼럼 디코더(1300)는 칼럼 어드레스(ADDR_Y)를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기 디코딩된 칼럼 어드레스에 기초하여 칼럼 선택신호(CSL)를 발생한다.
소스라인 전압 발생기(1400)는 외부 전원전압에 기초하여 소스라인 구동전압(VSL)을 발생하고, 소스라인 구동전압(VSL)을 메모리 셀 어레이(1500)의 소스라인에 제공한다. 후술하는 바와 같이, 소스라인 전압 발생기(1400)는 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 상기 소스라인 전압 발생기(1400)를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다. 또한, 소스라인 전압 발생기(1400)는 모드 레지스터 셋 신호(MRS)에 응답하여 소스라인 전압 발생기(1400)를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시킬 수 있다.
입출력 센스 앰프(1600)는 메모리 셀 어레이(1500)로부터 출력되는 데이터를 증폭하여 제 1 데이터를 발생하고, 입력 데이터(DIN)를 메모리 셀 어레이(1500)에 전달한다. 입출력 회로(1700)는 상기 제 1 데이터에 대해 출력순서를 결정하고 병렬-직렬 변환을 수행하여 출력 데이터(DOUT)를 발생하고, 입력 데이터(DIN)를 버퍼링하여 입출력 센스 앰프(1600)에 제공한다.
도 2는 도 1의 자기 저항 메모리 장치(1000)에 포함된 메모리 셀 어레이(1500)의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1500)는 메모리 셀 어레이부(1510), 기입 드라이버(1520), 선택회로(1530) 및 센스 앰프(1540)를 포함할 수 있다. 도 2에 도시된 바와 같이, 메모리 셀 어레이부(1510)는 소스라인 전압 발생기(1400)에 연결될 수 있다.
메모리 셀 어레이부(1450)는 복수의 워드라인(WL1 ~ WLm)과 복수의 비트라인(BL1 ~ BLn)을 포함하고, 워드라인들(WL1 ~ WLm) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 상기 단위 메모리 셀을 갖는다. 선택회로(1530)는 칼럼 선택신호(CSL1 ~ CSLn)에 응답하여 비트라인들(BL1 ~ BLn)을 선택적으로 센스 앰프(1540)에 연결한다. 센스 앰프(1540)는 선택회로(1530)의 출력 전압신호와 기준전압(VREF)의 차이를 증폭하여 출력 데이터(DOUT)를 발생한다. 기입 드라이버(1430)는 비트라인들(BL1 ~ BLn)에 연결되어 있으며, 기입 데이터에 기초하여 프로그램 전류를 발생하고 상기 프로그램 전류를 비트라인들(BL1 ~ BLn)에 제공한다. 메모리 셀 어레이부(1410)에 있는 MTJ(magnetic tunnel junction) 소자를 자화시키기 위해 소스 라인(SL)에는 비트라인들(BL1 ~ BLn)에 인가된 전압보다 높은 전압이 인가될 수 있다. 소스라인 전압 발생기(1400)는 소스라인 구동전압(VSL)을 발생하여 메모리 셀 어레이부(1410)의 소스 라인들에 제공한다.
메모리 셀 어레이부(1510)는 워드라인(WL1)에 연결된 게이트를 갖는 셀 트랜지스터들(MN11~MN1n), 및 셀 트랜지스터들(MN11~MN1n) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 연결된 MTJ 소자들(MTJ11~MTJ1n)을 포함한다. 셀 트랜지스터들(MN11~MN1n) 각각의 소스들은 소스라인(SL)에 연결될 수 있다. 또한, 메모리 셀 어레이부(1510)는 워드라인(WL2)에 연결된 게이트를 갖는 셀 트랜지스터들(MN21~MN2n), 셀 트랜지스터들(MN21~MN2n) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 연결된 MTJ 소자들(MTJ21~MTJ2n)을 포함한다. 셀 트랜지스터들(MN21~MN2n) 각각의 소스들은 소스라인(SL)에 연결될 수 있다. 또한, 메모리 셀 어레이부(1510)는 워드라인(WLm)에 연결된 게이트를 갖는 셀 트랜지스터들(MNm1~MNmn), 셀 트랜지스터들(MNm1~MNmn) 각각과 비트라인들(BL1 ~ BLn) 각각의 사이에 연결된 MTJ 소자들(MTJm1~MTJmn)을 포함한다. 셀 트랜지스터들(MNm1~MNmn) 각각의 소스들은 소스라인(SL)에 연결될 수 있다.
도 3은 도 2의 메모리 셀 어레이(1500)를 구성하는 자기저항(magneto resistive) 메모리 셀(111)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 자기저항 메모리 셀(111)은 NMOS 트랜지스터로 구성된 셀 트랜지스터(MN11) 및 MTJ(Magnetic Tunnel Junction) 소자(MTJ11)를 포함할 수 있다. 셀 트랜지스터(MN11)는 워드라인(WL1)에 연결된 게이트 및 소스라인(SL)에 소스를 갖는다. MTJ 소자(MTJ11)는 셀 트랜지스터(MN11)의 드레인과 비트라인(BL1) 사이에 연결되어 있다.
도 4는 도 3의 자기저항 메모리 셀을 3 차원적으로 도시한 도면이다.
도 4를 참조하면, MTJ 소자(MTJ11)는 고정된 일정한 자화 방향을 갖는 고정층(pinned layer: PL), 외부로부터 인가되는 자계의 방향으로 자화되는 자유 층(free layer: FL), 및 고정 층(PL)과 자유 층(FL) 사이에 절연체 막(insulating film)으로 형성된 터널 배리어 층(BL)을 포함할 수 있다. MTJ 소자(MTJ11)는 고정 층(PL)의 자화 방향을 고정시켜 주기 위하여, 반강자성층(anti-ferromagnetic layer, 미도시)을 더 구비할 수 있다. 도 4의 MTJ 소자(MTJ11)는 STT-MRAM(Spin transfer torque magneto resistive random access memory)를 구성하는 MTJ 소자일 수 있다.
STT-MRAM의 라이트(write) 동작을 하기 위해서는, 워드라인(WL1)에 로직 하이의 전압을 주어 셀 트랜지스터(MN11)를 턴 온 시키고, 비트라인(BL1)과 소스 라인(SL) 사이에 라이트 전류를 인가할 수 있다. STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL1)에 로직 하이의 전압을 주어 셀 트랜지스터(MN11)를 턴 온 시키고, 비트라인(BL1)으로부터 소스 라인(SL0) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 셀에 저장된 데이터를 판별할 수 있다.
도 5 및 도 6은 기입된 데이터에 따른 MTJ 소자의 자화 방향을 나타내는 도면이다. MTJ 소자의 저항 값은 자유 층(FL)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I)를 흘리면 MTJ 소자의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(I)의 세기는 쓰기 전류의 세기보다 매우 작기 때문에, 상기 리드 전류(I)에 의해 자유 층(FL)의 자화 방향이 변화되지 않는다.
도 5를 참조하면, 상기 MTJ 소자에서 상기 자유 층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 상기 MTJ 소자는 낮은 저항 값을 가진다. 이 경우 데이터 '0'을 독출 할 수 있다.
도 6을 참조하면, 상기 MTJ 소자는 자유 층(FL)의 저화 방향이 고정 층(PL)의 저화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 높은 저항 값을 가진다. 이 경우 데이터 '1'을 독출 할 수 있다.
도 5 및 도 6에서 MTJ 셀의 자유 층(FL)과 고정 층(PL)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유 층(FL)과 고정 층(PL)은 수직 자기 소자를 이용할 수도 있다.
도 7은 도 1의 자기 저항 메모리 장치의 라이트 동작을 나타내는 도면이다.
도 7을 참조하면, MTJ 소자를 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유 층(FL)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정 층(PL)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(FL)에 토크(torque)를 인가한다. 이로 인해, 자유 층(FL)은 고정 층(PL)과 평행(Parallel)하게 자화 한다. 제2 라이트 전류(WC2)를 인가하면, 고정 층(PL)과 반대의 스핀을 갖는 전자들이 자유 층(FL)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(FL)은 고정 층(PL)과 반 평행(Anti Parallel)하게 자화된다. 즉, MTJ 셀에서 자유 층(FL)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 8 내지 도 12는 도 2의 메모리 셀 어레이에 포함된 MTJ 소자의 실시예를 나타내는 도면들이다.
도 8 및 도 9는 STT-MRAM에서 자화 방향이 수평인 MTJ 소자의 일 실시 예들을 나타내는 도면이다. 자화 방향이 수평인 MTJ 소자는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 8을 참조하면, MTJ 소자는 자유 층(FL), 터널 배리어 층(BL), 고정층(PL) 및 반강자성층(AFL)을 포함할 수 있다.
자유 층(FL)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(FL)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(FL)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(24)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 배리어 층(BL)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 배리어 층(BL)은 비자성 물질을 포함할 수 있다. 일 예로 터널 배리어 층(BL)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(PL)은 반강자성층(AFL)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(PL)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(PL)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(anti-Ferromagnetic layer, AFL)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(AFL)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, MTJ 소자의 자유 층과 고정 층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 9를 참조하면, MTJ 소자의 고정층(PL)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 제공된다. 고정층(PL)은 제 1 강자성층(11), 결합 층(12), 제 2 강자성층(13)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(11)의 자화 방향과 제 2 강자성층(13)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합 층(12)은 루테늄(Ru)을 포함할 수 있다.
도 10은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 자화 방향이 수직인 MTJ 소자는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. 도 10을 참조하면, MTJ 소자는 자유 층(FL), 고정층(PL) 및 터널 배리어 층(BL)을 포함한다.
자유 층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(FL)의 자화 방향과 고정층(PL)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자를 구현하기 위해서 자유 층(FL)과 고정 층(PL)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(FL)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(FL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(PL)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(PL)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 11 및 도 12는 STT-MRAM에서 MTJ 소자의 다른 실시 예로서 듀얼 MTJ 소자를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 배리어 층과 고정 층이 각각 배치되는 구조를 가진다.
도 11을 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자는 제 1 고정층(PL2), 제 1 터널 배리어 층(BL2), 자유 층(FL), 제 2 터널 배리어 층(BL1) 및 제 2 고정층(PL1)을 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 8의 자유 층(FL), 터널 배리어 층(BL) 및 고정층(PL)과 같거나 유사하다.
이 때, 제 1 고정층(PL2)의 자화 방향과 제 2 고정층(PL1)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
또한, 제 2 터널 배리어 층(BL1)으로 인해 듀얼 MTJ 소자는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 12를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자는 제 1 고정 층(PL2), 제 1 터널 배리어 층(BL2), 자유 층(FL), 제 2 터널 배리어 층(BL1) 및 제 2 고정층(PL1)을 포함한다. 각각을 구성하는 물질은 상술된 도 10의 자유 층(FL), 터널 배리어 층(BL) 및 고정층(PL)과 각각 같거나 유사하다.
이 때, 제 1 고정층(PL2)의 자화 방향과 제 2 고정층(PL1)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 13은 도 1의 자기 저항 메모리 장치(1000)에 포함된 소스라인 전압 발생기(1400)의 하나의 예를 나타내는 회로도이다.
도 13을 참조하면, 소스라인 전압 발생기(1400)는 기준전압 발생기(1410), 차동증폭부(1420) 및 소스라인 구동부(1430)를 포함할 수 있다.
기준전압 발생기(1410)는 상부 한계치(LIM_UP) 및 하부 한계치(LIM_DN)를 발생한다. 차동증폭부(1420)는 소스라인 전압(VSL)을 피드백하고, 소스라인 전압(VSL)과 상부 한계치(LIM_UP)의 차이를 증폭하여 제 1 전압신호를 발생하고, 소스라인 전압(VSL)과 하부 한계치(LIM_DN)의 차이를 증폭하여 제 2 전압신호를 발생한다. 소스라인 구동부(1430)는 상기 제 1 전압신호와 상기 제 2 전압신호에 기초하여 소스라인 전압(VSL)을 발생한다.
차동증폭부(1420)는 대기 모드(standby mode) 또는 파워-다운 모드(power-down mode)에서 비활성화될 수 있다. 또한, 차동증폭부(1420)는 모드 레지스터 셋 신호(MRS)에 응답하여 비활성화될 수 있다. 소스라인 구동부(1430)는 대기 모드 또는 파워-다운 모드에서 비활성화될 수 있다. 또한, 소스라인 구동부(1430)는 모드 레지스터 셋 신호(MRS)에 응답하여 비활성화될 수 있다.
소스라인 구동부(1430)는 서로 병렬 연결된 복수의 드라이버들(1431~1434)로 구성되고, 모드 레지스터 셋 신호(MRS)에 응답하여 복수의 드라이버들(1431~1434) 중 일부의 드라이버들이 비활성화될 수 있다.
도 14는 도 1의 자기 저항 메모리 장치(1000)에 포함된 소스라인 전압 발생기(1400)의 다른 하나의 예를 나타내는 회로도이다.
도 14를 참조하면, 소스라인 전압 발생기(1400a)는 기준전압 발생기(1410), 차동증폭부(1420) 및 소스라인 구동부(1430a)를 포함할 수 있다.
소스라인 구동부(1430a)는 차동증폭부(1420)의 출력 전압신호에 기초하여 소스라인 전압(VSL)을 발생한다. 소스라인 구동부(1430a)는 대기 모드 또는 파워-다운 모드에서 비활성화될 수 있다. 또한, 소스라인 구동부(1430a)는 모드 레지스터 셋 신호(MRS)에 응답하여 비활성화될 수 있다.
소스라인 구동부(1430a)는 차동증폭부(1420)의 출력 노드와 소스라인 구동부(1430a)의 출력 노드 사이에 병렬로 결합된 복수의 제 1 회로를 포함되고, 상기 제 1 회로는 서로 직렬 연결된 드라이버(1431, 1432, 1433, 또는 1434)와 퓨즈(1435, 1436, 1437, 또는 1438)를 포함할 수 있다. 퓨즈 제어 신호(CON_FUSE)에 응답하여 소스라인 구동부(1430a)에 포함된 상기 퓨즈들 중 일부의 퓨즈들이 차단될 수 있다.
도 15는 도 1의 자기 저항 메모리 장치(1000)에 포함된 소스라인 전압 발생기(1400)의 또 다른 하나의 예를 나타내는 회로도이다.
도 15를 참조하면, 소스라인 전압 발생기(1400b)는 기준전압 발생기(1410), 차동증폭부(1420) 및 소스라인 구동부(1430b)를 포함할 수 있다.
소스라인 구동부(1430b)는 차동증폭부(1420)의 출력 전압신호에 기초하여 소스라인 전압(VSL)을 발생한다. 소스라인 구동부(1430b)는 대기 모드 또는 파워-다운 모드에서 비활성화될 수 있다.
소스라인 구동부(1430b)는 차동증폭부(1420)의 출력 노드와 소스라인 구동부(1430b)의 출력 노드 사이에 병렬로 결합된 복수의 제 1 회로를 포함되고, 상기 제 1 회로는 서로 직렬 연결된 드라이버(1431, 1432, 1433, 또는 1434)와 옵션 메탈(1435a, 1436a, 1437a, 또는 1438a)을 포함할 수 있다. 소스라인 구동부(1430b)는 반도체 칩의 제조 과정에서 옵션 메탈(1435a, 1436a, 1437a, 또는 1438a)을 형성하거나 형성하지 않음으로써 상기 드라이버들을 상기 소스라인 구동부의 출력 노드에 전기적으로 연결하거나 차단할 수 있다.
도 14 및 도 15에 도시된 소스라인 전압 발생기를 구비한 자기저항 메모리 장치는 퓨징 또는 옵션 메탈을 사용함으로써 소스라인 구동전압의 크기를 조절할 수 있다.
도 16은 도 1의 자기 저항 메모리 장치(1000)에 포함된 칼럼 디코더(1300)의 하나의 예를 나타내는 회로도이다.
도 16을 참조하면, 칼럼 디코더(1300)는 디코딩부(1310) 및 파워 게이팅부(1320)를 포함할 수 있다. 디코딩부(1310)는 칼럼 어드레스(ADDR_Y)를 디코딩하여 디코딩된 칼럼 어드레스(DCA1, DCA2)를 발생한다. 파워 게이팅부(1320)는 디코딩된 칼럼 어드레스(DCA1, DCA2)에 대해 파워 게이팅을 수행하고, 칼럼 선택신호(CSL)를 발생한다.
파워 게이팅부(1320)는 NAND 회로(1321), 제 1 인버터(1322), 제 2 인버터(1323) 및 제 3 인버터(1324)를 포함할 수 있다. NAND 회로(1321)는 제 1 디코딩된 칼럼 어드레스(DCA1) 및 제 2 디코딩된 칼럼 어드레스(DCA2)에 대해 비논리곱을 수행한다. 제 1 인버터(1322)는 버추얼 전원전압(VPWR)을 사용하여 동작하며, NAND 회로(1321)의 출력신호의 위상을 반전시킨다. 제 2 인버터(1323)는 버추얼 그라운드 전압(VGND)을 사용하여 동작하며, 제 1 인버터(1322) 출력신호의 위상을 반전시킨다. 제 3 인버터(1324)는 버추얼 전원전압(VPWR)을 사용하여 동작하며, 제 2 인버터(1323)의 출력신호의 위상을 반전시킨다.
본 발명의 하나의 실시예에 의하면, 프리차지 모드에서, 버추얼 전원전압(VPWR) 및 버추얼 그라운드 전압(VGND)은 상기 파워 게이팅부에 공급되지 않을 수 있다.
상기에서는 도 1의 자기 저항 메모리 장치(1000)에서 칼럼 디코더(1300)에 파워 게이팅을 적용한 예를 기술하였지만, 파워 게이팅은 칼럼 디코더(1300) 뿐만 아니라 로우 디코더(1200), 어드레스 입력 버퍼(1100), 커맨드 디코더(1050), 기입 드라이버(1520), 입출력 센스 앰프(1600) 및 입출력 회로(1700)에 적용이 가능하다.
도 17은 본 발명의 다른 하나의 실시 예에 따른 자기저항 메모리 장치(2000)를 나타내는 블록도이다.
도 17을 참조하면, 자기저항 메모리 장치(2000)는 커맨드 디코더(1050), 어드레스 입력 버퍼(1100), 로우 디코더(1200), 칼럼 디코더(1300), 소스라인 전압 발생기(1400), 메모리 셀 어레이(1500), 입출력 센스 앰프(1600), 입출력 회로(1700) 및 소스라인 패드(1060)를 포함할 수 있다.
도 17의 자기저항 메모리 장치(2000)는 도 1의 자기저항 메모리 장치(2000)에 외부 전압을 상기 STT-MRAM 셀의 소스라인에 공급하는 소스라인 패드(1060)를 더 구비한다. 자기저항 메모리 장치(2000)는 소스라인 패드(1060)를 더 구비함으로써, 자기저항 메모리 장치(2000)의 제조 과정에서 소스라인 패드(1060)를 통해 외부 전압을 인가하여 메모리 셀 어레이의 특성을 테스트할 수 있다.
도 18은 본 발명의 하나의 실시예에 따른 소스라인 전압 발생기를 구비한 자기저항 메모리 장치의 레이아웃 도면이다.
도 18을 참조하면, 반도체 메모리 칩(2200)은 4개의 뱅크(Bank A 내지 Bank D)를 포함한다. 뱅크들에는 메모리 다수의 STT-MRAM 셀을 포함하는 셀 어레이(미도시)가 배치된다. 각 뱅크마다 로우 디코더(2220) 와 컬럼 디코더(2230)가 인접하게 배치된다. 또한, 반도체 메모리 칩(2200)의 가장자리와 가운데 위치한 주변(peripheral) 영역에 외부와 통신하는 데 이용하기 위한 패드들(PAD)이 배치되어 있다. 또한, 반도체 메모리 칩(2200)의 가운데 위치한 주변(peripheral) 영역에 소스라인 전압 발생기(2241, 2242)가 배치되어 있다. 도 18에 2 개의 소스라인 전압 발생기(2241, 2242)가 도시되어 있지만, 소스라인 전압 발생기(2241, 2242)는 메모리 뱅크들마다 독립적으로 소스라인 구동전압을 공급하도록 메모리 뱅크의 수만큼 소스라인 전압 발생기를 구비할 수도 있다. 또한, 반도체 메모리 칩(2200)은 반도체 메모리 칩(2200)의 주변 영역에 하나의 소스라인 전압 발생기를 구비하여 하나의 소스라인 전압 발생기가 반도체 메모리 칩(2200)의 모든 메모리 뱅크들에 소스라인 구동전압을 공급하도록 할 수도 있다.
로우 디코더(2220)는 반도체 메모리 칩의 단방향과 일렬로 배치하고, 컬럼 디코더(2230)는 반도체 메모리 칩의 장방향과 일렬로 배치할 수 있다. 더불어, 이웃하는 두 뱅크(Bank)에 각각 할당된 로우 디코더들(2220)은 서로 근접하게 배치되어 컨트롤 라인(미도시)을 공유할 수 있도록 한다.
도면에는 도시되지 않았으나, 반도체 메모리 칩의 메모리 뱅크의 개수는 4개뿐만 아니라 8개 또는 그 이상이 될 수 있다.
도 19는 본 발명의 또 다른 하나의 실시 예에 따른 자기저항 메모리 장치(3000)를 나타내는 블록도이다.
도 19를 참조하면, 자기저항 메모리 장치(3000)는 커맨드 디코더(1050), 어드레스 입력 버퍼(1100), 로우 디코더(1200), 칼럼 디코더(1300), 소스라인 전압 발생기(1400), 메모리 셀 어레이(1500), 입출력 센스 앰프(1600), 입출력 회로(1700) 및 내부전압 발생회로(1070)를 포함할 수 있다.
내부전압 발생회로(1070)는 자기저항 메모리 장치(3000)를 구성하는 회로 블록들에 필요한 여러 가지 전압을 발생한다. 내부전압 발생회로(1070)는 외부전압(VEXT)에 기초하여 내부 전압을 발생하고 상기 내부 전압을 메모리 셀 어레이(1500)에 제공한다.
도 20은 도 19의 자기저항 메모리 장치(3000)에 포함된 내부전압 발생회로(1070)의 하나의 예를 나타내는 회로도이다.
도 20을 참조하면, 내부전압 발생회로(1070)는 제 1 내지 제 13 내부전압 발생기(1071~1083)를 포함할 수 있다.
제 1 내부전압 발생기(1071)는 외부전압(VEXT)에 기초하여 메모리 셀 어레이용 벌크 전압(VBB_CELL)을 발생한다. 제 2 내부전압 발생기(1072)는 외부전압(VEXT)에 기초하여 비트라인들 및 로컬 입출력 라인들을 프리차지하기 위한 이븐(even) 프리차지 전압(VBLE)을 발생한다. 제 3 내부전압 발생기(1073)는 외부전압(VEXT)에 기초하여 비트라인들 및 로컬 입출력 라인들을 프리차지하기 위한 아드(odd) 프리차지 전압(VBLO)을 발생한다. 제 4 내부전압 발생기(1074)는 외부전압(VEXT)에 기초하여 메모리 셀 어레이의 분리 게이트(isolation gate)를 비활성화시키는 분리 게이트 디스에이블 전압(VBBISO)을 발생한다. 제 5 내부전압 발생기(1075)는 외부전압(VEXT)에 기초하여 기입(write) 드라이버의 전원 전압(VINTWD)을 발생한다. 제 6 내부전압 발생기(1076)는 외부전압(VEXT)에 기초하여 기입 드라이버의 접지 전압(VSSWD)을 발생한다. 제 7 내부전압 발생기(1077)는 외부전압(VEXT)에 기초하여 독출(read) 바이어스 전압(VINTLSA)을 발생한다. 제 8 내부전압 발생기(1078)는 외부전압(VEXT)에 기초하여 독출 프리차지 전압(VINTLP)을 발생한다. 제 9 내부전압 발생기(1079)는 외부전압(VEXT)에 기초하여 단위 이득 증폭 전압(VINTOP)을 발생한다. 제 10 내부전압 발생기(1080)는 외부전압(VEXT)에 기초하여 비트라인 클램프 전압(VREAD)을 발생한다. 제 11 내부전압 발생기(1081)는 외부전압(VEXT)에 기초하여 독출 클램프 게이트 전압(VCMP)을 발생한다. 제 12 내부전압 발생기(1082)는 외부전압(VEXT)에 기초하여 센스 앰프의 고(high) 기준전압(VREF_H)을 발생한다. 제 13 내부전압 발생기(1083)는 외부전압(VEXT)에 기초하여 센스 앰프의 저(low) 기준전압(VREF_L)을 발생한다.
도 21 내지 도 23은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 메모리 모듈(4100)을 나타내는 도면들이다.
도 21을 참조하면, 메모리 모듈(4100)은 인쇄회로기판(4110), 복수의 MRAM 메모리 칩(4120) 및 커넥터(4130)를 포함한다. 복수의 MRAM 메모리 칩들(4120)은 인쇄 회로 기판(4110)의 상면과 하면에 결합될 수 있다. 커넥터(4130)는 도전선들(미도시)을 통해 복수의 MRAM 메모리 칩들(4120)과 전기적으로 연결된다. 또한, 커넥터(4130)는 외부 호스트의 슬롯에 연결될 수 있다.
도 22를 참조하면, 메모리 모듈(4200)은 인쇄회로기판(4210), 복수의 MRAM 메모리 칩(4220), 커넥터(4230) 및 복수의 버퍼들(4240)을 포함한다. 복수의 버퍼들(4240)은 각각 MRAM 메모리 칩(4220)과 커넥터(4230) 사이에 배치될 수 있다.
MRAM 메모리 칩들(4220)과 버퍼들(4240)은 인쇄 회로 기판(4210)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(4210)의 상면 및 하면에 형성되는 저항성 메모리 칩들(4220)과 버퍼들(4240)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 23을 참조하면, 메모리 모듈(4300)은 인쇄회로기판(4310), 복수의 MRAM 메모리 칩(4320), 커넥터(4330), 복수의 버퍼들(4340) 및 컨트롤러(4350)를 포함한다.
MRAM 메모리 칩들(4320)과 버퍼들(4340)은 인쇄 회로 기판(4310)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(4310)의 상면 및 하면에 형성되는 MRAM 메모리 칩들(4320)과 버퍼들(4340)은 복수의 비아 홀들을 통해 연결될 수 있다.
도 24는 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다. 도 21 내지 도 23의 모듈구조에서 각각의 메모리 칩은 각각 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(4400)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 4420)을 통해 상호 연결될 수 있다. 각 반도체 레이어들은 STT-MRAM 셀을 포함하는 셀 어레이들(4410)을 포함할 수 있다.
도 25는 본 발명의 실시예에 따른 자기저항 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(4500)은 메모리 컨트롤러(4510) 및 자기저항 메모리 장치(4520)를 포함한다.
메모리 컨트롤러(4510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 자기저항 메모리 장치(4520)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(4510)에서 자기저항 메모리 장치(4520)로 전송되거나, 버스를 통해서 자기저항 메모리 장치(4520)에서 메모리 컨트롤러(4510)로 전송된다.
자기저항 메모리 장치(4520)는 본 발명의 실시예에 따른 자기저항 메모리 장치일 수 있으며, 소스라인 전압 발생기를 포함할 수 있다.
도 26은 본 발명의 실시예에 따른 자기저항 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템(4600)의 하나의 예를 나타내는 블록도이다.
도 26을 참조하면, 메모리 시스템(4600)은 컨트롤러(4620), 자기저항 메모리 장치(4630) 및 컨트롤러(4620)와 자기저항 메모리 장치(4630)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 4610a 및 4610b)를 포함한다. 컨트롤러(4620)는 컨트롤 유닛(4621). 제 1 송신부(4622), 제 1 수신부(4623)를 포함한다. 컨트롤 유닛(4621)은 제어 신호(SN1)를 제 1 송신부(4622)로 전송한다.
제 1 송신부(4622)는 제 1 광 변조기(4622_1)를 포함할 수 있으며, 제 1 광 변조기(4622-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(4610a)로 전송한다.
제 1 수신부(4623)는 제 1 광 복조기(4623_1)를 포함할 수 있으며, 제 1 광 복조기(4623_1)는 광 연결장치(4610b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(4621)으로 전송한다.
자기저항 메모리 장치(4630)는 제 2 수신부(4631), 메모리 셀 어레이(4632) 및 제 2 송신부(4633)를 포함한다. 제 2 수신부(4631)은 제 2광 복조기(4633_1)를 포함할 수 있으며, 제 2 광 복조기(4631_1)는 광 연결장치(4610A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(4632)으로 전송한다.
메모리 셀 어레이(4632)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(4632)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(4633)으로 전송한다.
제 2 송신부(4633)는 제 2 광 변조기(4633_1)를 포함할 수 있으며, 제 2 광 변조기(4633_1)는 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(4610b)로 전송한다.
도 27은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 하나의 예를 나타내는 블록도이다.
도 27을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(4700)에 자기저항 메모리 장치(4711)가 장착될 수 있다. 컴퓨터 시스템(4700)은 시스템 버스(4760)에 전기적으로 연결되는 메모리 시스템(4710), 모뎀(4720), 중앙 처리장치(4750), RAM(4740) 및 유저 인터페이스(4730)를 구비할 수 있다.
저항성 메모리 시스템(4710)은 자기저항 메모리 장치(4711)와 메모리 컨트롤러(4712)를 포함할 수 있다. 자기저항 메모리 장치(4711)에는 중앙 처리 장치(4750)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
자기저항 메모리 장치(4711)나 RAM(4740) 중 적어도 하나는 자기저항 메모리 셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(4700)에 요구되는 대용량의 데이터를 저장하기 위한 자기저항 메모리 장치(4711)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(4740) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 27에는 도시되지 않았으나, 정보 처리 시스템(4700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 28은 본 발명의 실시예들에 따른 자기저항 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
도 28을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(4800)에 STT-MRAM셀을 포함하는 자기저항 메모리 장치(4810)가 장착될 수 있다. 컴퓨터 시스템(4800)은 시스템 버스(4860)에 전기적으로 연결되는 자기저항 메모리 장치(4810), 중앙 처리장치(4850) 및 유저 인터페이스(4830)를 구비할 수 있다.
자기저항 메모리 장치(STT-MRAM)은 DRAM의 저비용 및 고 용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시 예에 따른 MRAM 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 간단해질 수 있다.
본 발명은 반도체 장치, 특히 자기저항 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000, 2000, 2200, 3000: 자기저항 메모리 장치
1050: 커맨드 디코더 1060: 소스라인 패드
1070: 내부전압 발생회로 1100: 어드레스 입력 버퍼
1200: 로우 디코더 1300: 칼럼 디코더
1400: 소스라인 전압 발생기 1410: 기준전압 발생기
1420: 차동증폭부 1430: 소스라인 구동부
1500: 메모리 셀 어레이 1600: 입출력 센스 앰프
1700: 입출력 회로
4100, 4200, 4300: 메모리 모듈
4400: 적층 반도체 장치 4500, 4600: 메모리 시스템
4700, 4800: 정보처리 시스템

Claims (29)

  1. STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작하는 메모리 셀 어레이;
    외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생하는 어드레스 입력 버퍼;
    상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생하는 로우 디코더;
    상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생하는 칼럼 디코더; 및
    외부 전원전압에 기초하여 소스라인 구동전압을 발생하고, 상기 소스라인 구동전압을 상기 메모리 셀 어레이의 소스라인에 제공하는 소스라인 전압 발생기를 포함하는 자기저항 메모리 장치.
  2. 제 1 항에 있어서, 상기 소스라인 전압 발생기는
    대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 상기 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시키는 것을 특징으로 하는 자기저항 메모리 장치.
  3. 제 1 항에 있어서, 상기 소스라인 전압 발생기는
    모드 레지스터 셋 신호에 응답하여 상기 소스라인 전압 발생기를 구성하는 회로 블록들의 일부 또는 전부를 비활성화시키는 것을 특징으로 하는 자기저항 메모리 장치.
  4. 제 1 항에 있어서, 상기 소스라인 전압 발생기는
    상부 한계치 및 하부 한계치를 발생하는 기준전압 발생기;
    소스라인 전압을 피드백하고, 상기 소스라인 전압과 상기 상부 한계치의 차이를 증폭하여 제 1 전압신호를 발생하고, 상기 소스라인 전압과 상기 하부 한계치의 차이를 증폭하여 제 2 전압신호를 발생하는 차동증폭부; 및
    상기 제 1 전압신호와 상기 제 2 전압신호에 기초하여 상기 소스라인 전압을발생하는 소스라인 구동부를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  5. 제 4 항에 있어서, 상기 차동증폭부는
    대기 모드 또는 파워-다운 모드에서 비활성화되는 것을 특징으로 하는 자기저항 메모리 장치.
  6. 제 4 항에 있어서, 상기 차동증폭부는
    모드 레지스터 셋 신호에 응답하여 비활성화되는 것을 특징으로 하는 자기저항 메모리 장치.
  7. 제 4 항에 있어서, 상기 소스라인 구동부는
    대기 모드 또는 파워-다운 모드에서 비활성화되는 것을 특징으로 하는 자기저항 메모리 장치.
  8. 제 4 항에 있어서, 상기 소스라인 구동부는
    모드 레지스터 셋 신호에 응답하여 비활성화되는 것을 특징으로 하는 자기저항 메모리 장치.
  9. 제 4 항에 있어서, 상기 소스라인 구동부는
    서로 병렬 연결된 복수의 드라이버들로 구성되고, 모드 레지스터 셋 신호에 응답하여 상기 복수의 드라이버들 중 일부의 드라이버들이 비활성화되는 것을 특징으로 하는 자기저항 메모리 장치.
  10. 제 4 항에 있어서, 상기 소스라인 구동부는
    서로 차동증폭부의 출력 노드와 상기 소스라인 구동부의 출력 노드 사이에 병렬로 결합된 복수의 제 1 회로를 포함되고, 상기 제 1 회로는 서로 직렬 연결된 드라이버와 퓨즈를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  11. 제 10 항에 있어서,
    퓨즈 제어 신호에 응답하여 상기 소스라인 구동부에 포함된 상기 퓨즈들 중 일부의 퓨즈들이 차단되는 것을 특징으로 하는 자기저항 메모리 장치.
  12. 제 4 항에 있어서, 상기 소스라인 구동부는
    서로 차동증폭부의 출력 노드와 상기 소스라인 구동부의 출력 노드 사이에 병렬로 결합된 복수의 제 1 회로를 포함되고, 상기 제 1 회로는 서로 직렬 연결된 드라이버와 옵션 메탈을 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  13. 제 12 항에 있어서, 상기 소스라인 구동부는
    반도체 칩의 제조 과정에서 상기 옵션 메탈을 형성하거나 형성하지 않음으로써 상기 드라이버들을 상기 소스라인 구동부의 출력 노드에 전기적으로 연결하거나 차단하는 것을 특징으로 하는 자기저항 메모리 장치.
  14. 제 1 항에 있어서, 상기 칼럼 디코더는
    상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하는 디코딩부; 및
    상기 디코딩된 칼럼 어드레스에 대해 파워 게이팅을 수행하고, 상기 칼럼 선택신호를 발생하는 파워 게이팅부를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  15. 제 14 항에 있어서, 상기 파워 게이팅부는
    제 1 디코딩된 칼럼 어드레스 및 제 2 디코딩된 칼럼 어드레스에 대해 비논리곱을 수행하는 NAND 회로:
    버추얼 전원전압을 사용하여 동작하며, 상기 NAND 회로의 출력신호의 위상을 반전시키는 제 1 인버터;
    버추얼 그라운드 전압을 사용하여 동작하며, 상기 제 1 인버터 출력신호의 위상을 반전시키는 제 2 인버터; 및
    상기 버추얼 전원전압을 사용하여 동작하며, 상기 제 2 인버터의 출력신호의위상을 반전시키는 제 3 인버터를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  16. 제 15 항에 있어서,
    프리차지 모드에서, 상기 버추얼 전원전압 및 상기 버추얼 그라운드 전압은 상기 파워 게이팅부에 공급되지 않는 것을 특징으로 하는 자기저항 메모리 장치.
  17. 제 1 항에 있어서, 상기 자기저항 메모리 장치는
    외부 전압을 상기 STT-MRAM 셀의 소스라인에 공급하는 패드를 더 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  18. 제 1 항에 있어서, 상기 자기저항 메모리 장치는
    외부전압에 기초하여 내부 전압을 발생하고 상기 내부 전압을 상기 메모리 셀 어레이에 제공하는 내부전압 발생 회로를 더 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  19. 제 18 항에 있어서, 상기 내부전압 발생 회로는
    상기 외부전압에 기초하여 상기 메모리 셀 어레이용 벌크 전압(VBB_CELL)을 발생하는 제 1 내부전압 발생기;
    상기 외부전압에 기초하여 비트라인들 및 로컬 입출력 라인들을 프리차지하기 위한 이븐(even) 프리차지 전압(VBLE)을 발생하는 제 2 내부전압 발생기;
    상기 외부전압에 기초하여 상기 비트라인들 및 상기 로컬 입출력 라인들을 프리차지하기 위한 아드(odd) 프리차지 전압(VBLO)을 발생하는 제 3 내부전압 발생기;
    상기 외부전압에 기초하여 상기 메모리 셀 어레이의 분리 게이트(isolation gate)를 비활성화시키는 분리 게이트 디스에이블 전압(VBBISO)을 발생하는 제 4 내부전압 발생기;
    상기 외부전압에 기초하여 기입(write) 드라이버의 전원 전압(VINTWD)을 발생하는 제 5 내부전압 발생기;
    상기 외부전압에 기초하여 상기 기입 드라이버의 접지 전압(VSSWD)을 발생하는 제 6 내부전압 발생기;
    상기 외부전압에 기초하여 독출(read) 바이어스 전압(VINTLSA)을 발생하는 제 7 내부전압 발생기;
    상기 외부전압에 기초하여 독출 프리차지 전압(VINTLP)을 발생하는 제 8 내부전압 발생기;
    상기 외부전압에 기초하여 단위 이득 증폭 전압(VINTOP)을 발생하는 제 9 내부전압 발생기;
    상기 외부전압에 기초하여 비트라인 클램프 전압(VREAD)을 발생하는 제 10 내부전압 발생기;
    상기 외부전압에 기초하여 독출 클램프 게이트 전압(VCMP)을 발생하는 제 11 내부전압 발생기;
    상기 외부전압에 기초하여 센스 앰프의 고(high) 기준전압(VREF_H)을 발생하는 제 12 내부전압 발생기; 및
    상기 외부전압에 기초하여 상기 센스 앰프의 저(low) 기준전압(VREF_L)을 발생하는 제 13 내부전압 발생기를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  20. 제 1 항에 있어서, 상기 자기저항 메모리 장치는
    관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 반도체 층들이 적층된 적층 메모리 장치인 것을 특징으로 하는 자기저항 메모리 장치.
  21. 제 20 항에 있어서,
    상기 반도체 층들은 각각 상기 복수의 STT-MRAM 셀을 포함하는 메모리 셀 어레이를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  22. 워드라인, 비트라인 및 소스라인에 결합된 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작하는 메모리 셀 어레이;
    외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생하는 어드레스 입력 버퍼;
    상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생하는 로우 디코더;
    상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생하는 칼럼 디코더; 및
    상기 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 회로 블록들의 일부 또는 전부가 비활성화되는 소스라인 전압 발생기를 포함하는 자기저항 메모리 장치.
  23. 제 22 항에 있어서, 상기 복수의 STT-MRAM 셀 각각은
    상기 워드라인에 연결된 게이트, 상기 소스라인에 연결된 소스를 갖는 셀 트랜지스터; 및
    상기 셀 트랜지스터의 드레인에 연결된 고정 층, 상기 고정층 위에 적층된 터널 배리어 층, 및 상기 터널 배리어 층 위에 적층되고 상기 비트라인에 연결된 자유 층을 포함하는 MTJ 소자를 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  24. 제 23 항에 있어서, 상기 MTJ 소자는
    상기 고정 층에 인접하는 반 강자성 층을 더 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  25. 제 24 항에 있어서,
    상기 반 강자성 층은 상기 고정 층의 자화 방향과 반대의 자화 방향을 갖는 것을 특징으로 하는 자기저항 메모리 장치.
  26. 워드라인, 비트라인 및 소스라인에 결합된 STT-MRAM 셀을 복수 개 포함하고 워드라인 구동신호 및 칼럼 선택신호에 응답하여 동작하는 메모리 뱅크를 복수 개 포함하는 메모리 셀 어레이;
    외부 어드레스에 기초하여 로우 어드레스 및 칼럼 어드레스를 발생하는 어드레스 입력 버퍼;
    상기 로우 어드레스를 디코딩하여 디코딩된 로우 어드레스를 발생하고, 상기디코딩된 로우 어드레스에 기초하여 상기 워드라인 구동신호를 발생하는 로우 디코더;
    상기 칼럼 어드레스를 디코딩하여 디코딩된 칼럼 어드레스를 발생하고, 상기디코딩된 칼럼 어드레스에 기초하여 상기 칼럼 선택신호를 발생하는 칼럼 디코더; 및
    상기 메모리 뱅크들 사이에 있는 주변(peripheral) 영역에 위치하고, 상기 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 회로 블록들의 일부 또는 전부가 비활성화되는 소스라인 전압 발생부를 포함하는 자기저항 메모리 장치.
  27. 제 26 항에 있어서, 상기 소스라인 전압 발생부는
    상기 메모리 뱅크들 전체에 상기 소스라인 구동전압을 공급하는 하나의 회로 블록인 것을 특징으로 하는 자기저항 메모리 장치.
  28. 제 26 항에 있어서, 상기 소스라인 전압 발생부는
    상기 메모리 뱅크들 각각에 상기 소스라인 구동전압을 공급하는 소스라인 전압 발생기를 복수 개 포함하는 것을 특징으로 하는 자기저항 메모리 장치.
  29. 제 1 제어신호를 발생하고 상기 제 1 제어신호를 광 변조하여 제 1 광 송신신호로 변환하고, 제 1 광 수신신호를 수신하고 상기 제 1 광 수신신호를 광 복조하여 제 1 데이터 신호로 변환하는 메모리 컨트롤러;
    상기 제 1 광 송신신호에 기초하여 제 2 광 수신신호를 발생하는 제 1 광 연결 장치;
    상기 제 2 광 수신신호를 광 복조하여 상기 제 1 제어신호를 발생하고 상기 제 1 제어신호를 메모리 셀 어레이에 저장하고, 상기 메모리 셀 어레이로부터 상기 제 1 데이터 신호를 출력하고 상기 제 1 데이터 신호를 광 변조하여 제 1 광 데이터 신호를 발생하는 자기저항 메모리 장치; 및
    상기 제 1 광 데이터 신호에 기초하여 상기 제 1 광 수신신호를 발생하는 제 2 광 연결장치를 포함하고, 상기 자기저항 메모리 장치는
    상기 메모리 셀 어레이의 소스라인에 소스라인 구동전압을 공급하고, 대기(stand-by) 모드 또는 파워-다운(power-down) 모드에서 일부 회로 블록이 비활성화되는 소스라인 전압 발생기를 포함하는 것을 특징으로 하는 메모리 시스템.
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