KR101984901B1 - 자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 다수의 STT-MRAM 셀을 포함하는 반도체 메모리 장치를 제공한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 적어도 하나의 뱅크 그룹을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크들을 포함하며, 각각의 뱅크는 다수의 STT-MRAM 셀을 포함하는 포함하는 셀 어레이와, 상기 STT-MRAM 셀에 연결되는 소스 라인에 전압을 공급하는 소스 전압 발생부 및 상기 STT-MRAM 셀에 대한 리드 및 라이트 동작을 수행하기 위하여, 외부로부터의 커맨드를 디코딩하는 커맨드 디코더를 포함하며, 상기 STT-MRAM 셀은 자유 층, 터널 층 및 고정 층이 순차적으로 적층 되는 MTJ 소자 및 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터의 게이트는 워드라인에 연결되고, 상기 셀 트랜지스터의 일 전극은 상기 MTJ 소자를 통해 비트라인과 연결되고, 상기 셀 트랜지스터의 다른 전극은 상기 소스 라인과 연결되는 것을 특징으로 한다.

Description

자기 메모리 셀을 갖는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Magnetic memory device having magnetic memory cells and Memory system including the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 자기 메모리 셀로서 STT-MRAM 셀을 포함하고, 복수의 뱅크들을 포함하는 뱅크 그룹을 가지는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고 용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 이러한 요구를 만족시키기 위하여 자성체의 극성 변화에 따른 저항 변화를 이용하여 메모리 기능을 구현하는 MRAM(Magnetic RAM)이 제시되고 있다.
그러나, MRAM 셀을 포함하면서도, 빠른 처리 속도 및 저전력 등을 요구하는 모바일 기기에 최적화된 반도체 메모리 장치를 구현하기 위한 방법이 문제된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 코어 스피드의 한계를 극복하기 위해, STT-MRAM 셀을 포함하는 반도체 메모리 장치에서 뱅크 그룹 단위로 리드 및 라이트 동작을 동작을 수행하게 하거나, 컬럼 선택 신호의 펄스 폭을 메모리 장치 내부에서 증가 시킬 수 있도록 함으로써, 반도체 메모리 장치의 대역폭을 증가시키는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는, 적어도 하나의 뱅크 그룹을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크들을 포함하며, 각각의 뱅크는 다수의 STT-MRAM 셀을 포함하는 포함하는 셀 어레이와, 상기 STT-MRAM 셀에 연결되는 소스 라인에 전압을 공급하는 소스 전압 발생부 및 상기 STT-MRAM 셀에 대한 리드 및 라이트 동작을 수행하기 위하여, 외부로부터의 커맨드를 디코딩하는 커맨드 디코더를 포함하며, 상기 STT-MRAM 셀은 자유 층, 터널 층 및 고정 층이 순차적으로 적층 되는 MTJ 소자 및 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터의 게이트는 워드라인에 연결되고, 상기 셀 트랜지스터의 일 전극은 상기 MTJ 소자를 통해 비트라인과 연결되고, 상기 셀 트랜지스터의 다른 전극은 상기 소스 라인과 연결되며, 상기 커맨드는 로우 어드레스 스트로브(RAS), 컬럼 어드레스 스트로브(CAS), 칩 선택 신호(CS), 라이트 인에이블 신호(WE), 클록 인에이블 신호(CKE) 중 적어도 하나의 신호의 조합을 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 적어도 하나의 뱅크 그룹을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크들을 포함하며, 각각의 뱅크는 다수의 STT-MRAM 셀을포함하는 셀 어레이와, 상기 STT-MRAM 셀에 연결되는 소스 라인에 전압을 공급하는 소스 전압 발생부 및 상기 STT-MRAM 셀에 대한 리드 및 라이트 동작을 수행하기 위하여, 외부로부터의 커맨드를 디코딩하는 커맨드 디코더를 포함하며, 상기 STT-MRAM 셀은 자유 층, 터널 층 및 고정 층이 순차적으로 적층 되는 MTJ 소자 및 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터의 게이트는 워드라인에 연결되고, 상기 셀 트랜지스터의 일 전극은 상기 MTJ 소자를 통해 비트라인과 연결되고, 상기 셀 트랜지스터의 다른 전극은 상기 소스 라인과 연결되며, 상기 셀 어레이의 컬럼을 선택하기 위한 컬럼 디코더를 더 구비하고, 상기 컬럼 디코더는 상기 뱅크 그룹마다 구분되게 배치되는 것을 특징으로 한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 따르면, 뱅크 그룹 단위로 리드 및 라이트 동작을 수행하게 하여, STT-MRAM셀의 동작 처리 속도를 증가시킬 수 있는 효과가 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치에 따르면, 비트라인 당 2개 이상의 컬럼 선택부를 연결시켜, 컬럼 선택 신호의 펄스 폭을 내부적으로 증가시킬 수 있는 효과가 있다.
또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 리드 및 라이트 동작 방법에 의하면, 같은 코어 스피드를 유지하면서도 반도체 메모리 장치에서 처리하는 메모리의 대역폭을 향상 시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 셀 어레이를 나타내는 회로도이다.
도 4는 도 3의 STT-MRAM셀 구현 예를 나타내는 입체도이다.
도 5a 및 도 5b는 기입된 데이터에 따른 MTJ 소자의 자화 방향을 나타내는 블록도이다.
도 6은 STT-MRAM의 라이트 동작을 나타내는 블록도이다.
도 7a 및 도 7b는 STT-MRAM에서 MTJ 소자의 일 실시 예들을 나타내는 도면이다.
도 8은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 9a 및 도 9b는 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 11은 도 10의 뱅크를 나타내는 블록도이다.
도 12는 도 10의 반도체 메모리 장치에서 칩 구조를 나타내는 블록도이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 모드 레지스터 세트의 구성을 나타내는 도면이다.
도 15 내지 도 17은 도 13에서 tCCDL의 설정 값에 따라서 뱅크에 입력되는 커맨드의 타이밍을 나타내는 도면이다.
도 18 내지 도 26은 반도체 메모리 장치가 칩으로 구현될 때 뱅크 배열의 실시 예들을 보여주는 평면도이다.
도 27은 본 발명의 일 실시 예에 따른 메모리 셀 어레이 및 비트라인 선택부를 나타내는 회로도이다.
도 28은 본 발명의 일 실시 예에 따른 데이터 입출력 패스를 나타내는 블록 도이다.
도 29는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 입출력 타이밍도이다.
도 30은 동일한 어드레스로 라이트 커맨드가 연속적으로 입력되었을 때의 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 31은 동일한 어드레스로 리드 커맨드가 연속적으로 입력되었을 때의 메모리 장치의 동작을 나타내는 타이밍 도이다.
도 32는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 블록도이다.
도 33은 리드 커맨드가 연속적으로 입력되었을 때의 동작을 나타내는 타이밍 도이다.
도 34는 라이트 커맨드가 연속적으로 입력되었을 때의 동작을 나타내는 타이밍도이다.
도 35는 본 발명의 일 실시 예에 따른 데이터 마스킹 동작을 나타내는 타이밍도이다.
도 36은 본 발명의 다른 실시 예에 따른 데이터 마스킹 동작을 나타내는 타이밍도이다.
도 37은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 38은 도 37의 셀 어레이의 일 실시 예를 나타내는 블록도이다.
도 39는 도 38의 서브 어레이를 나타내는 회로도이다.
도 40은 도 39의 셀 어레이에 데이터 마스킹 동작을 나타내기 위한 타이밍도이다.
도 41은 도 39의 셀 어레이에 하나의 비트 라인을 선택하기 위해 컬럼 선택부가 2개 있을 때, 데이터 마스킹 동작을 하기 위한 타이밍도를 나타낸다.
도 42는 도 37의 셀 어레이의 다른 실시 예를 나타내는 블록도이다.
도 43은 도 42의 서브 어레이를 나타내는 회로도이다.
도 44는 도 42의 글로벌 드라이브/ 센스 앰프 블록을 나타내는 회로도이다.
도 45은 파워 다운 모드를 적용한 반도체 메모리 장치의 블록도이다.
도 46은 파워 다운 동작의 일 실시 예를 나타내는 타이밍도이다.
도 47은 파워 다운 동작의 다른 실시예를 나타내는 타이밍도이다.
도 48은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 패키지를 나타낸다.
도 49a 내지 도 49b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 볼 그리드 어레이의 배열을 나타내는 도면이다.
도 50은 반도체 메모리 장치 패키지의 솔더 볼들에 할당된 신호들을 나타내는 도면이다.
도 51은 반도체 메모리 장치 패키지의 솔더 볼들에 할당된 신호들을 나타내는 도면이다.
도 52 내지 도 54는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도들이다.
도 55은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다.
도 56은 광 연결장치를 포함하는 메모리 시스템의 일 실시예를 나타내는 도면이다.
도 57은 광 연결장치를 포함하는 데이터 처리 시스템의 블록도를 나타내는 도면이다.
도 58은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 59는 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 반도체 메모리 시스템(100)은 메모리 컨트롤러(110) 및 반도체 메모리 장치(120)를 포함한다. 메모리 컨트롤러(110)는 반도체 메모리 장치(120)에 커맨드 신호(CMD), 클록(CLK) 및 어드레스 신호(ADD)을 전송하거나, 데이터(DATA)를 주고 받는다. 일 실시 예에 따르면 상기 반도체 메모리 장치(120)는 불휘발성 메모리로서 자기 메모리 셀을 포함하는 MRAM일 수 있으며, 또한 상기 반도체 메모리 장치(120)는 STT-MRAM 셀을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(110)는 MRAM을 제어하기 위한 컨트롤러이며, 예컨대 DRAM을 제어하기 위한 DRAM컨트롤러와 동일 또는 유사하게 구현될 수 있다. 또한 반도체 메모리 시스템(100)은 DRAM 인터페이스와 동일 또는 유사한 인터페이스를 가질 수 있다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 1 및 도 2를 참조하면, 반도체 메모리 장치(120)는 커맨드 디코더(210), 어드레스 버퍼(220), 로우 디코더(230), 컬럼 디코더(240), 셀 어레이(250), 라이트 드라이브/센스 앰프(260), 입출력 드라이버부(270) 및 데이터 입출력부(280)을 포함한다.
커맨드 디코더(210)는 메모리 컨트롤러(110)로부터 수신되는 칩 선택 신호(chip select; /CS), 로우 어드레스 스트로브(Row Address Strobe; /RAS), 컬럼 어드레스 스트로브(Column Address strobe; /CAS), 라이트 인에이블 신호(Write enable; /WE) 및 클록 인에이블 신호(Clock enable; CKE)를 입력 받아 디코딩 동작을 수행한다. 디코딩이 완료된 후에, 메모리 장치(120)는 메모리 컨트롤러(110)의 명령을 수행하도록 제어된다.
메모리 컨트롤러(110)에서 수신된 어드레스 신호(ADD)는 어드레스 버퍼(220)에 저장된다. 이후, 어드레스 버퍼(220)는 로우 어드레스(X-ADD)를 로우 디코더(230)에 전달하고, 컬럼 어드레스(Y-ADD)를 컬럼 디코더(240)에 전달한다.
로우 디코더(230) 및 컬럼 디코더(240)는 각각 다수의 스위치들을 포함한다. 로우 디코더(230)는 로우 어드레스에 응답하여 스위칭되어 워드라인(WL)을 선택하며, 컬럼 디코더(240)는 컬럼 어드레스에 응답하여 스위칭되어 비트라인(BL)을 선택한다. 셀 어레이(250)는 워드라인(WL) 및 비트라인(BL)의 교차점 영역에 위치하는메모리 셀(251)을 포함하며, 일예로서 상기 메모리 셀(251)은 STT-MRAM 셀일 수 있다.
STT-MRAM 셀(251)은 불휘발성 특성을 가지는 저항성 메모리 셀이다. 따라서 STT-MRAM 셀(251)은 기입된 데이터에 따라 상대적으로 큰 저항 값이나 작은 저항 값을 갖는다.
데이터 리드 시, 상기 저항 값에 따라 서로 다른 레벨을 갖는 데이터 전압이 생성되어 라이트 드라이브/센스 앰프(260)에 제공된다. 라이트 드라이브/센스 앰프(260)는 데이터 전압을 센싱/증폭하는 다수개의 센스 앰프 회로들을 포함하며, 상기 데이터 전압을 기반으로 디지털 레벨의 데이터 신호를 출력한다. 라이트 드라이브/센스 앰프(260)에서 처리된 데이터 신호는 입출력 드라이버부(270)를 거쳐 데이터 입출력부(280)로 전달된다. 데이터 입출력부(280)는 전달받은 데이터를 메모리 컨트롤러(110)로 출력한다.
도 3은 도 2의 반도체 메모리 장치의 일 구현예를 자세하게 나타내는 회로도이다. 도 3을 참조하면, 셀 어레이(330)는 복수 개의 워드라인들(WL0~WLN, 단 N은 1 이상의 자연수), 복수 개의 비트라인들(BL0~BLM, 단 M은 1 이상의 자연수) 및 상기 워드라인들(WL0~WLN)과 상기 비트라인들(BL0~BLM)이 교차하는 영역에 배치되는 다수의 메모리 셀(400)을 포함한다. 메모리 셀(400)이 STT-MRAM(Spin transfer torque magneto resistive random access memory)셀로 구현되는 경우, 각각의 메모리 셀(400)은 자성 물질을 가지는 자기 터널 접합 소자(magnetic tunnel junction, 이하 MTJ 소자)를 포함할 수 있다.
메모리 셀(400)은 셀 트랜지스터 및 MTJ소자를 포함할 수 있다. 셀 트랜지스터는 워드라인 구동부(320)에서 출력되는 신호에 응답하여 스위칭된다. 워드라인 구동부(320)는 워드라인들(WL0~WLN)을 선택하기 위한 워드라인 선택 전압을 출력하며, 워드라인 구동부(320) 내에 로우 어드레스를 디코딩하는 수단이 구비되거나, 또는 도 2의 로우 디코더로부터의 디코딩된 어드레스가 워드라인 구동부(320)로 제공될 수 있다. 또한, 각각의 메모리 셀(400)의 셀 트랜지스터와 MTJ소자는 비트라인들(BL0~BLM) 중 어느 하나의 비트라인과 소스라인(SL) 사이에 연결된다. 도 3에는 도시되지 않았으나, 다수의 메모리 셀(400)은 동일한 소스 라인(SL)에 공통하게 연결될 수 있다. 또는, 셀 어레이(330)는 적어도 두 개의 셀 영역으로 구분되고, 각각의 셀 영역마다 서로 다른 소스 라인(SL)이 연결될 수 있다.
한편, 상기 MTJ 소자들은 상 변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속산화물(Complex Metal Oxide) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory) 또는 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등의 저항성 소자로 대체 될 수도 있다. 저항성 소자들을 구성하는 물질들은 전류 또는 전압의 크기 및/ 또는 방향에 따라서 그 저항 값이 가변 되며, 전류 또는 전압이 차단되어도 그 저항 값을 그대로 유지하는 불휘발성 특성을 갖는다.
복수의 비트라인들은 라이트 드라이버(360)와 연결된다. 라이트 드라이버(360)는 외부의 커맨드에 응답하여 라이트 동작을 하기 위한 전류를 메모리 셀(400)을 인가할 수 있다.
컬럼 디코더(350)에서는 컬럼 선택 신호(CSL0~CSLM)를 생성하여, 어느 하나의 비트라인을 선택할 수 있다. 일예로서, 비트라인들(BL0~BLM)이 연결되는 스위치들을 포함하는 스위치부(340)가 구비되고, 컬럼 디코더(350)로부터의 컬럼 선택 신호(CSL0~CSLM)가 스위치부(340)로 제공될 수 있다. 데이터 리드 시에는 메모리 셀(400)의 저항 값에 영향을 받는 데이터 전압이 비트라인을 통해 센스 앰프(370)로 전달된다. 센스 앰프(370)에서는 레퍼런스 전압(VREF)을 기준으로 하여 상기 데이터 전압과의 차를 센싱, 증폭하여 디지털 신호를 출력할 수 있다.
도 4는 도 3의 불휘발성 메모리 셀의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타내는 입체도이다. 메모리 셀(400)은 MTJ(Magnetic Tunnel Junction) 소자(420) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 소자(420)를 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(SL)에 연결된다.
MTJ 소자(420)는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
상기 STT-MRAM의 라이트 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)과 소스 라인(SL) 사이에 라이트 전류(WC1, WC2)를 인가한다.
상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자(420)에 저장된 데이터를 판별할 수 있다.
도 5a 및 도 5b는 MTJ 소자의 자화 방향 및 리드 동작의 일예를 나타내는 블록도이다. MTJ 소자의 저항 값은 자유 층(11)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I(A))를 인가하면 MTJ 소자의 저항 값에 따른 데이터 전압이 출력된다. 리드 전류(I(A))의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 리드 전류(I(A))에 의해 자유 층(11)의 자화 방향이 변화되지 않는다.
도 5a를 참조하면, 상기 MTJ 소자에서 상기 자유 층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 따라서, 상기 MTJ 소자는 상대적으로 낮은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '0'을 독출 할 수 있다.
도 5b를 참조하면, 상기 MTJ 소자는 자유 층(11)의 저화 방향이 고정 층(13)의 저화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 높은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 '1'을 독출 할 수 있다.
도면에서는 MTJ 셀(10)의 자유 층(11)과 고정 층(13)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유 층(11)과 고정 층(13)은 수직 자기 소자를 이용할 수도 있다.
도 6은 STT-MRAM의 라이트 동작을 나타내는 블록도이다. MTJ 소자를 흐르는 라이트 전류(WC1, WC2)의 방향에 따라 자유 층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유 층(11)에 토크(torque)를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 평행(Parallel)하게 자화 한다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유 층(11)으로 되돌아와 토크를 인가한다. 이로 인해, 자유 층(11)은 고정층(13)과 반 평행(Anti Parallel)하게 자화 된다. 즉, MTJ 소자에서 자유 층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
도 7a 및 도 7b는 STT-MRAM에서 MTJ 소자의 구현예들을 나타내는 도면이다. 자화 방향이 수평인 MTJ 소자는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 7a를 참조하면, MTJ 소자(20)는 자유 층(21), 터널 층(22), 고정층(23) 및 반강자성층(24)을 포함할 수 있다.
자유 층(Free layer, 21)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 상기 자유 층(21)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유 층(21)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(21)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(22)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 상기 터널 층(22)은 비자성 물질을 포함할 수 있다. 일 예로 터널 층(22)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 23)은 반강자성층(24)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(23)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(23)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(pinning layer, 24)은 반 강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(24)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시 예에 따르면, MTJ 소자의 자유 층과 고정 층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 7b를 참조하면, MTJ 소자(30)의 고정층(33)은 합성 반 강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 상기 고정층(33)은 제 1 강자성층(33_1), 결합 층(33_2), 제 2 강자성층(33_3)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33_1)의 자화 방향과 제 2 강자성층(33_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 상기 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 8은 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 자화 방향이 수직인 MTJ 소자는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다. 도 8을 참조하면, MTJ 소자(40)는 자유 층(41), 고정층(43) 및 터널 층(42)을 포함한다.
자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자(40)을 구현하기 위해서 자유 층(41)과 고정 층(43)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(43)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 9a 및 도 9b는 STT-MRAM에서 MTJ 소자의 다른 실시 예를 나타내는 도면이다. 듀얼 MTJ 소자는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 9a를 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(50)는 제 1 고정층(51), 제 1 터널 층(52), 자유 층(53), 제 2 터널 층(54) 및 제 2 고정층(55)을 포함할 수 있다. 각각을 구성하는 물질은 상술된 도 7a의 자유 층(21), 터널 층(22) 및 고정층(23)과 같거나 유사하다.
이 때, 제 1 고정층(51)의 자화 방향과 제 2 고정층(55)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(50)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
또한, 제 2 터널 층(54)으로 인해 듀얼 MTJ 소자(50)는 리드 동작 시에 더 높은 저항을 제공하므로, 명확한 데이터 값을 얻을 수 있도록 하는 장점이 있다.
도 9b를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(60)는 제 1 고정 층(61), 제 1 터널 층(62), 자유 층(63), 제 2 터널 층(64) 및 제 2 고정층(65)을 포함한다. 각각을 구성하는 물질은 상술된 도 8의 자유 층(41), 터널 층(42) 및 고정층(43)과 각각 같거나 유사하다.
이 때, 제 1 고정층(61)의 자화 방향과 제 2 고정층(65)의 자화 방향은 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(60)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 10 내지 도 17은 STT-MRAM 셀을 포함하는 반도체 메모리 장치에서 뱅크 그룹을 적용하는 실시예들을 나타낸다. 반도체 메모리 장치는 두 개 이상의 뱅크들을 그룹으로 묶어 그룹 단위로 수행될 수 있다. 이 때. 각각의 뱅크 그룹들은 별도의 메모리 장치처럼 따로 동작되므로, 라이트 및 리드 동작의 고속화가 구현된다. 즉, STT-MRAM 셀의 액세스(Access) 속도의 한계를 극복하고, 외부에 전달되는 데이터의 대역폭(Bandwidth)의 한계를 극복하기 위해서 반도체 메모리 장치에 뱅크 그룹 기능을 적용할 수 있다.
도 10a는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 10a를 참조하면, 반도체 메모리 장치(1100)는 다수의 뱅크 그룹(Bank Group 0 ~ Bank Group 3), 커맨드/ 어드레스 디코더(1110), 데이터 입력부(1120), 데이터 출력부(1130), 데이터 전달부(1140, 1150) 및 소스 전압 발생부(1160, 1170)를 포함한다.
제 1 뱅크 그룹 (Bank Group 0)은 제 1 내지 제 4 뱅크(Bank 0 ~ Bank 3)를 포함하고, 제 2 뱅크 그룹 (Bank Group 1)은 제 5 내지 제 8 뱅크(Bank 4 ~ Bank 7)를 포함하고, 제 3 뱅크 그룹 (Bank Group 2)은 제 9 내지 제 12 뱅크(Bank 8 ~ Bank 11)를 포함하고, 제 4 뱅크 그룹 (Bank Group 3)은 제 13 내지 제 16 뱅크(Bank 12 ~ Bank 15)를 포함한다.
하나 이상의 뱅크들이 하나의 뱅크 그룹으로 정의될 수 있으며, 예컨대 컬럼 디코더를 공유하는 뱅크들이 하나의 뱅크 그룹으로 정의될 수 있으며, 또한 하나의 뱅크 그룹에 속하는 뱅크들은 데이터 입출력 라인을 공유할 수 있다. 도 10a에 도시된 바와 같이, 하나의 뱅크 그룹(Bank Group)에 포함되는 다수의 뱅크들(Bank)은 데이터를 입출력 하기 위한 글로벌 라인(GIO)을 공유할 수 있다. 각 뱅크 그룹들(Bank Group 0 ~ Bank Group 3)마다 글로벌 라인들(GIO 0 ~ GIO3)이 연결된다. 커맨드 디코더(1110)는 외부로부터 입력된 리드 커맨드(Read CMD)에 응답하여, 각 뱅크 그룹(Bank Group) 별로 리드 동작을 실행시킬 수 있다. 이 때, 데이터 전달부(1140, 1150)는 각 글로벌 라인으로부터 데이터를 전달받아 데이터 출력 글로벌 라인(GIOR_L, GIOR_R)을 통해 데이터 출력부(1130)에 전송할 수 있다. 데이터 출력부(1130)는 데이터를 외부로 출력한다.
또한, 커맨드 디코더(1110)는 외부로부터 입력된 라이트 커맨드(Wrtie CMD)에 응답하여, 각 뱅크 그룹(Bank Group) 별로 라이트 동작을 실행시킬 수 있다. 데이터 입력부(1120)에 데이터가 입력되면, 상기 데이터는 데이터 입력 글로벌 라인(GIOW_L, GIOR_R)을 통해 데이터 전달부(1140, 1150)로 전달된다. 이후, 데이터 전달부(1140, 1150)는 라이트 될 뱅크 그룹(Bank Group)과 연결된 글로벌 라인(GIO)에 데이터를 전달한다.
데이터 전달부(1140, 1150)는 상기 리드 또는 라이트 동작시 데이터의 전달을 제어하며, 특히 뱅크 그룹별로 데이터의 전달을 제어할 수 있다. 예컨대, 제1 데이터 전달부(1140)는 제1 및 제3 뱅크 그룹(Bank Group 0, Bank Group 2)에 관련된 리드/라이트 커맨드(CMD_WR[0,2])에 응답하여 데이터의 전달을 제어하며, 제2 데이터 전달부(1150)는 제2 및 제4 뱅크 그룹(Bank Group 1, Bank Group 3)에 관련된 리드/라이트 커맨드(CMD_WR[1,3])에 응답하여 데이터의 전달을 제어한다.
한편, 소스 전압 발생부(1160,1170)은 각 뱅크(Bank)에 포함되어 있는 복수의 STT-MRAM 셀들의 소스 라인에 전압을 공급한다. 도 10a에는 도시되지 않았으나, 소스 라인은 복수의 셀들 또는 복수의 뱅크들에 의해 공유될 수 있으며, 또한 복수의 뱅크 그룹들에 공유될 수 있다. 또는, 서로 전기적으로 구분되는 다수 개의 소스 라인들이 구비되고, 각각의 뱅크 또는 각각의 뱅크 그룹마다 서로 다른 소스 라인들에 연결될 수 있다.
소스 전압 발생부(1160,1170) 각각은 하나 이상의 뱅크 그룹으로 소스 전압을 제공한다. 도 10a에서는 소스 전압이 반도체 메모리 장치 내부에 구비되는 소스 전압 발생부(1160,1170)에 의해 생성되는 예가 도시되었으나, 상기 소스 전압은 별도의 파워 패드(PAD)를 통해 외부에서 제공되어도 무방하다.
한편, 도 10a에서는 하나 이상의 뱅크를 포함하는 뱅크 그룹이 정의되었으나, 본 발명의 실시예는 이에 국한될 필요는 없다. 일예로서, 반도체 메모리 장치(1100)는 하나 이상의 MRAM 칩을 포함할 수 있으며, 동일한 커맨드, 뱅크 어드레스 및 어드레스를 입력받는 MRAM 칩들의 집합으로 정의되는 랭크(RANK) 개념이 적용될 수 있다. 상기 랭크(RANK)는 칩 선택 신호(CS)를 이용하여 구분될 수 있으며, 또는 하나의 MRAM 칩에 두 개 이상의 랭크(RANK)가 정의되어도 무방하다.
한편, 도 10b는 뱅크 그룹과 소스 라인 배치에 관련된 다양한 예를 나타낸다. 도 10b의 (a)에 도시된 바와 같이, 반도체 메모리 장치(1100)는 다수의 뱅크 그룹들(1101 ~ 1104)을 포함할 수 있으며, 상기 뱅크 그룹들(1101 ~ 1104)은 공통한 소스 라인(SL)에 연결되어 소스 전압을 제공받을 수 있다. 반도체 메모리 장치(1100)는 다수의 뱅크 그룹들(1101 ~ 1104)에 의해 공유되는 소스 전압 발생부(1161)를 구비할 수 있다.
도 10b의 (b)는 뱅크 그룹들 각각이 별도의 소스 라인에 연결되는 일예를 나타낸다. 일예로서, 제1 뱅크 그룹(1101)은 제1 소스 라인(SL0)에 연결되며, 제3 뱅크 그룹(1102)은 제2 소스 라인(SL1)에 연결된다. 상기 소스 라인들이 구분되는 경우, 소스 전압을 제공하기 위한 소스 전압 발생부가 별도로 배치될 수 있으며, 예컨대, 도 10b의 (b)에 도시된 바와 같이, 제1 및 제2 소스 전압 발생부(1162, 1163)로부터의 소스 전압이 제1 및 제2 소스 라인(SL0, SL1)으로 각각 제공될 수 있다.
도 11은 도 10a의 뱅크의 일예를 나타내는 블록도이다. 뱅크는 반도체 메모리 장치에서 고속 동작을 구현하기 위해 독립적으로 동작하는 메모리 셀들의 그룹을 지칭한다. 하나의 뱅크 내에 있는 메모리 셀들은 데이터 버스를 공유하거나 어드레스와 제어 신호 라인을 공유할 수 있다. 또한, 상기 뱅크는 하나 이상의 메모리 블록을 포함할 수 있다.
도 11을 참조하면, 워드라인을 선택하기 위한 로우 디코더(1210) 및 비트라인을 선택하기 위한 컬럼 디코더(1220)에 의해 뱅크(1200) 내의 메모리 셀들이 선택된다. 뱅크(1200)는 다수의 메모리 블록들(1230, 1240, 1250)들을 포함한다. 각 메모리 블록, 예컨대 제1 메모리 블록(1230)은 STT-MRAM 셀을 포함하는 셀 어레이(1231), 라이트 커맨드에 응답하여 STT-MRAM 셀에 데이터를 기입하기 위한 로컬 라이트 드라이버(1232), 리드 커맨드에 응답하여 STT-MRAM 셀에 저장된 데이터를 센싱/감지하기 위한 로컬 센스앰프(1233)을 포함할 수 있다. 로컬 라이트 드라이버(1232) 및 로컬 센스앰프(1233)는 로컬 입출력 라인(LIO)와 글로벌 입출력 라인(GIO) 사이에 연결된다.
로우 디코더(1210)와 컬럼 디코더(1220)는 각각의 뱅크에 대응하여 배치되거나, 또는 도 10a에서 도시된 뱅크 그룹별로 배치될 수 있다. 예컨대, 로우 디코더(1210)는 하나의 뱅크 그룹 내의 다수의 뱅크들 각각에 대응하여 배치될 수 있으며, 컬럼 디코더(1220)는 하나의 뱅크 그룹 내의 다수의 뱅크들에 공유될 수 있다.
도 12는 도 10a의 반도체 메모리 장치의 칩 구조를 나타내는 블록도이다. 도 12를 참조하면, 반도체 칩(1300)은 16개의 뱅크(Bank 0 ~ Bank 15)를 포함한다. 뱅크들 각각은 다수의 STT-MRAM 셀을 포함하는 셀 어레이(미도시)를 포함한다.
글로벌 라인을 공유하는 4개의 뱅크는 각각 하나의 뱅크 그룹에 포함된다. 예를 들어, 제 1 뱅크 그룹 (Bank Group 0)은 제 1 내지 제 4 뱅크(Bank 0 ~ Bank 3)를 포함하고, 제 2 뱅크 그룹 (Bank Group 1)은 제 5 내지 제 8 뱅크(Bank 4 ~ Bank 7)를 포함하고, 제 3 뱅크 그룹 (Bank Group 2)은 제 9 내지 제 12 뱅크(Bank 8 ~ Bank 11)를 포함하고, 제 4 뱅크 그룹 (Bank Group 3)은 제 13 내지 제 16 뱅크(Bank 12 ~ Bank 15)를 포함한다.
각 뱅크 그룹들(Bank Group)은 별도의 메모리 장치처럼 따로 동작될 수 있으며, 이에 따라 뱅크 그룹(Bank Group)마다 데이터 입출력 회로나 제어 회로 등이 각각 배치될 수 있다.
반도체 칩(1300)의 가운데에 장방향으로 주변 영역(Peripherals)이 위치한다. 주변 영역(Peripherals)에는 각 뱅크들(Bank 0 ~ Bank 15)에 대한 메모리 동작을 위한 신호들을 입출력하는 복수의 패드들이 배치된다. 패드는 반도체 메모리 칩과 외부 컨트롤러 사이의 컨트롤 신호 및 입출력 되는 데이터들을 연결하는 통로이다. 또한, 반도체 칩(1300)의 에지 영역에도 복수의 패드들이 배치될 수 있으며, 도 12에는 주변 영역(Peripherals)의 패드들과 에지 영역의 패드들이 대략 직교하는 형태로 배치된 예가 도시되었으나, 본 발명의 실시예에 따르면 다양한 형태로 패드의 배치가 가능하다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 도 13을 참조하면, 반도체 메모리 장치(1400)는 어드레스 버퍼(1410), 커맨드 디코더(1420), 모드 레지스터 세트(1430), 제어 회로(1440), 뱅크 디코더(1450), 소스 전압 발생부(1460), 복수 개의 뱅크 그룹들(Bank Group 0 ~ Bank Group 3) 및 데이터 펄스 컨트롤러(1470) 및 데이터 입출력부(1480)을 포함한다.
뱅크 그룹의 액세스 동작은 컬럼 어드레스가 인가된 후 지연되는 시간인 tCCD(Column address to Column address delay)를 갖는다. 예를 들어, tCCD가 2클록(2CK)으로 설정되면 뱅크 그룹을 액세스 하기 위한 커맨드가 메모리 장치에 전송되고, 2클록(2CK) 후에 다음 뱅크 그룹을 액세스 하기 위한 커맨드가 전송된다. 즉, 반도체 메모리 장치(1400)는 2클록 주기로 입력되는 커맨드(CMD)를 처리하도록 설정된다. 뱅크 그룹을 액세스하기 위한 커맨드가 전송된 후에 선택된 뱅크에 대한 액세스가 수행되며, 데이터 신호(DQ)는 2 클록의 펄스를 갖는다. 선택된 뱅크 그룹을 액세스 한 후, 동일 뱅크 그룹 또는 다른 뱅크 그룹을 액세스 할 수 있다.
이 때, tCCD는 선택된 뱅크 그룹 액세스 후 동일 뱅크 그룹을 액세스 하기 위한 tCCDL 및 선택된 뱅크 그룹 액세스 후 다른 뱅크 그룹을 액세스 하기 위한 tCCDS로 구분된다. tCCDL은 tCCDS보다 길거나 같다. tCCDL은 주파수에 따라 가변적이며, tCCDS는 고정되어 있다. 동작 주파수가 높을수록 tCCDL은 길어질 것이다. 뱅크를 액세스하기 위한 커맨드는 tCCDL 또는 tCCDS을 갖는 클록 주기로 입력될 것이며, tCCDL 및 tCCDS는 모드 레지스터 세트(1430)의 값에 따라 다르게 설정될 수 있다.
모드 레지스터 세트(1430)는 메모리 동작에 관한 모드 데이터를 저장하는 모드 레지스터를 포함한다. 어드레스 버퍼(1410)로부터 수신된 모드 어드레스(MA) 및 커맨드 디코더(1420)로부터 수신된 커맨드 신호(CMD)에 응답하여, 모드 컨트롤 신호(CCDL)를 제어 회로(1440)에 전송한다. 제어 회로(1440)는 모드 컨트롤 신호(CCDL), 뱅크 어드레스(또는, 뱅크 그룹 어드레스) 및 디코딩된 뱅크 어드레스(Decoded BA)를 이용하여 tCCDL 제어 신호(CTRL)를 생성하고, 이를 데이터 펄스 컨트롤러(1470)에 제공한다.
데이터 펄스 컨트롤러(1470)는 상기 tCCDL 제어 신호(CTRL) 및 tCCDL 정보(tCCDL_info) 중 적어도 하나에 응답하여 펄스 폭 제어신호를 생성한다. tCCDL 정보(tCCDL_info)는 모드 레지스터 세트(1430)로부터 제공되는 정보일 수 있다. 상기 펄스 폭 제어신호는 데이터 입출력부(1480)로 제공되어, 데이터 입출력부(1480)의 데이터 전달을 활성화하는 시간을 조절한다. 즉, 동일 뱅크 그룹 내의 뱅크들을 액세스 하기 위한 간격 조절은 데이터 펄스 컨트롤러(1470)로부터의 펄스 폭 제어신호에 의해 데이터 입출력부(1480)의 데이터 전달을 활성화하는 시간을 조절함으로써 수행될 수 있다.
도 14는 도 13에 도시된 모드 레지스터 세트(1430)의 일 구현예를 나타내는 도면이다.
도 14를 참조하면, 모드 레지스터 세트(1430)은 어드레스에 대응되는 모드 레지스터를 포함한다. 모드 레지스터 세트(1430)는 메모리 동작에 관한 모드를 설정하기 위한 모드 데이터를 저장한다.
모드 어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)는 동일 뱅크 그룹 내의 뱅크들 사이의 액세스 간격에 관련된 정보를 저장한다. 뱅크 그룹들 사이의 액세스 간격이 기 설정되어 있으며, 커맨드의 입력 주기는 상기 뱅크 그룹들 사이의 액세스 간격과 동일하게 설정될 수 있다. 즉, 커맨드의 입력 주기를 뱅크 그룹 사이의 최소 tCK로 설정하고, 임의의 뱅크 그룹 내에서 뱅크들 사이의 액세스 간격(tCCDL)을 가변하여 액세스 성능 저하를 방지한다.
도 14에 도시된 바와 같이, 모드 어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)에 저장된 모드 데이터가 '00' 및 '01'일 경우, tCCDL은 tCCDS과 동일하다. tCCDS이 2 클록(2CK)로 고정되어 있는 경우, tCCDL은 2 클록 주기(2CK)가 될 것이다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 커맨드는 2 클록(2CK) 주기로 입력될 것이다.
모드 어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)에 저장된 모드 데이터가 '10'일 경우, tCCDL은 4 클록 주기(4CK)에 해당하는 값을 갖는다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 커맨드는 4 클록(4CK) 주기로 입력될 것이다. 이 때, 동일 뱅크 그룹을 액세스하기 위한 커맨드가 입력되기 전에 2 클록(2CK) 주기로 다른 뱅크 그룹을 액세스하기 위한 커맨드가 입력될 수 있을 것이다.
어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)에 저장된 모드 데이터가 '11'일 경우, tCCDL은 3 클록(3CK)에 해당하는 값을 갖는다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 커맨드는 3 클록(3CK) 주기로 입력될 것이다. 이 때도, 동일 뱅크 그룹을 액세스하기 위한 커맨드가 입력되기 전에 2 클록(2CK) 주기로 다른 뱅크 그룹을 액세스하기 위한 커맨드가 입력될 수 있을 것이다.
어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)에 저장된 모드 데이터는 다르게 설정될 수도 있다. 어드레스(A11, A10)에 대응되는 모드 레지스터 세트(1430)에 저장된 모드 데이터는 제어 회로(1440)에 제공된다.
도 15 내지 도 17은 도 13에서 tCCDL의 설정 값에 따라서 뱅크에 입력되는 커맨드의 타이밍을 나타내는 도면이다. 이 때, 반도체 메모리 장치는 제 1 내지 제 4 뱅크 그룹을 포함하고, 제 1 뱅크 그룹(Bank Group 0)은 제 1 및 제 2 뱅크(Bank 0, Bank 1)를 포함하고, 제 2 뱅크 그룹(Bank Group 1)은 제 3 및 제 4 뱅크(Bank 2, Bank 3)를 포함하고, 제 3 뱅크 그룹(Bank Group 2)은 제 5 및 제 6 뱅크(Bank 4, Bank 5)을 포함하고, 제 4 뱅크 그룹(Bank Group 3)은 제 7 및 제 8 뱅크(Bank 6, Bank 7)를 포함하는 것으로 가정한다.
tCCDL은 2 클록(2 CK) 내지 4 클록(4 CK)으로 가변 되며, 동작 주파수가 높을수록 tCCDL은 길어지도록 설정될 것이다. tCCDS은 2 클록(2CK)으로 고정되도록 설정될 것이다. 이러한 조건은 일 실시 예에 불과하며, 다르게 설정될 수도 있다. 예를 들어, 뱅크 그룹은 4개 이상의 뱅크를 각각 포함할 수도 있으며, tCCDL의 가변 될 수 있는 클록 수의 범위도 더 넓어질 수도 있다.
도 15는 tCCDL이 2 클록(2CK)인 경우를 도시한 것이며, tCCDL이 2 클록(2CK)일 경우 동일 뱅크 그룹을 액세스하기 위한 커맨드는 2클록 주기로 입력될 것이다. 도 16은 tCCDL이 3 클록(3CK)인 경우를 도시한 것이며, tCCDL이 3 클록(3CK)일 경우 동일 뱅크 그룹을 액세스하기 위한 커맨드는 3클록 주기로 입력될 것이다. 도 17은 tCCDL이 4 클록(4CK)인 경우를 도시한 것이며, tCCDL이 4 클록(4CK)일 경우 동일 뱅크 그룹을 액세스하기 위한 커맨드는 4클록(4CK) 주기로 입력될 것이다. 도 15 내지 도17에 도시된 커맨드는 컬럼 어드레스 스트로브 신호(CAS)이다.
도 15를 참조하면, 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 0)을 액세스하기 위한 커맨드가 입력된다. 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 0)에 대한 액세스가 수행되고, 2 클록(2CK) 후 동일한 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 1)에 대한 액세스를 수행하기 위한 커맨드가 입력된다. 즉, 동일 뱅크 그룹을 액세스하기 위한 커맨드는 2 클록(2CK) 주기로 입력된다.
제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 1)에 대한 액세스가 수행되고, 2 클록(2CK) 후 다른 뱅크 그룹인 제 2 뱅크 그룹(Bank Group 1)의 뱅크(Bank 2)에 대한 액세스를 수행하기 위한 커맨드가 입력된다. 즉, 다른 뱅크 그룹을 액세스하기 위한 커맨드는 2 클록(2CK) 주기로 입력된다.
도 16을 참조하면, 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 0)를 액세스하기 위한 커맨드가 입력된다. 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 0)에 대한 액세스가 수행되고, 3 클록(3CK) 후 동일한 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 1)에 대한 액세스를 수행하기 위한 커맨드가 입력된다. 다음에 입력되는 커맨드는 다른 뱅크 그룹을 액세스하기 위한 커맨드다. tCCDS은 2 클록(2CK)로 고정되어 있다. 따라서, 제 1 뱅크 그룹(Bank Group 0) 에 대한 액세스가 수행되고, 2 클록(2CK) 주기 후 다른 뱅크 그룹인 제 2 뱅크 그룹(Bank Group 1)의 뱅크(Bank 2)에 대한 액세스를 수행하기 위한 커맨드가 입력된다. 이후, 동일 뱅크 그룹에 대한 액세스 커맨드는 3 클록(3CK) 주기로 그리고 다른 뱅크 그룹에 대한 액세스를 수행하기 위한 커맨드는 2 클록(2CK) 주기로 입력될 것이다.
도 17을 참조하면, tCCDL이 4클록(4CK)이고, tCCDS이 2클록(2CK)이다. 즉, tCCDL은 tCCDS의 2 배수이다. 이러한 경우, 제 1 뱅크 그룹(Bank Group 0)의 뱅크(Bank 0)를 액세스하기 위한 커맨드가 입력된 후에, 동일 뱅크 그룹인 제 1 뱅크 그룹 (Bank Group 0)의 뱅크 (Bank 1)를 액세스하기 위한 커맨드가 입력되기 전에 다른 뱅크 그룹인 제 2 뱅크 그룹 (Bank Group 1)의 뱅크 (Bank 2)를 액세스하기 위한 커맨드가 입력될 수 있다. tCCDS이 2클록(2CK)이므로, 제 2 뱅크 그룹 (Bank Group 1)의 뱅크 (Bank 2)를 액세스하기 위한 커맨드는 2클록(2CK) 주기로 입력된다.
이후, 동일 뱅크 그룹에 대한 액세스 커맨드는 4클록 주기(4CK)로 입력되고, 다른 뱅크 그룹에 대한 액세스 커맨드는 2클록 주기(2CK)로 입력될 것이다. 또한, 동일 뱅크 그룹에 대한 액세스 커맨드가 입력되기 전에 다른 뱅크 그룹에 대한 액세스 커맨드가 입력될 수 있다.
도 18 내지 도 26은 반도체 메모리 장치가 다수의 뱅크들을 포함하는 실시예들을 나타내는 도면이다. 도 18 내지 도 20은 뱅크의 수, 로우 디코더 및 컬럼 디코더의 방향에 따른 다양한 뱅크 배열의 실시 예들이다. 도 21 내지 도 24는 스플릿 뱅크 구조에 따른 다양한 뱅크 배열의 실시 예들이다. 도 25 및 도 26은 뱅크 내에 디코더 리피터(Decoder Repeater)를 적용한 일 실시 예들이다.
도 18을 참조하면, 반도체 칩(2000)은 8개의 뱅크(Bank A 내지 Bank H)를 포함한다. 뱅크들 각각은 다수의 STT-MRAM 셀을 갖는 셀 어레이(미도시)를 포함한다. 각 뱅크마다 로우 디코더(2020) 와 컬럼 디코더(2030)가 인접하게 배치된다.
로우 디코더(2020)는 반도체 메모리 칩의 단방향과 평행하게 배치하고, 컬럼 디코더(2030)는 반도체 메모리 칩의 장방향과 평행하게 배치할 수 있다. 더불어, 이웃하는 두 뱅크(Bank)에 각각 할당된 로우 디코더들(2020)은 서로 근접하게 배치되어, 로우 디코더들(2020)이 컨트롤 라인(미도시)을 공유할 수 있도록 한다.
반도체 칩(2000)의 가운데에 장방향으로 주변 영역(2040)이 위치한다. 주변 영역(2040)에서 각 뱅크들(Bank A ~ Bank H)에 대한 메모리 동작을 위한 신호들을 입출력하는 복수의 패드들(2041)이 배치된다. 패드(2041)는 반도체 칩(2000)과 외부 컨트롤러 사이의 컨트롤 신호 및 입출력 되는 데이터들을 연결하는 통로이다. 또한, 반도체 칩(2000)의 에지 영역에도 복수의 패드들이 배치될 수 있으며, 도 18에는 주변 영역(Peripherals)의 패드들과 에지 영역의 패드들이 대략 직교하는 형태로 배치된 예가 도시되었으나, 본 발명의 실시예에 따르면 다양한 형태로 패드의 배치가 가능하다.
도 19를 참조하면, 반도체 칩(2100)은 도 18의 반도체 칩(2000) 유사한 구조를 가진다. 반면 도 19의 예에서는, 로우 디코더(2120)는 반도체 칩(2100)의 장방향과 평행하게 배치되고, 컬럼 디코더(2130)는 반도체 칩(2100)의 단방향과 평행하게 배치된다. 더불어, 이웃하는 두 뱅크(Bank)에 각각 할당된 컬럼 디코더들(2130)은 서로 근접하게 배치되어 컨트롤 라인(미도시)이 컬럼 디코더들(2130)에 의해 공유될 수 있도록 한다.
도 20을 참고하면, 반도체 칩(2200)은 4개의 뱅크(Bank A ~ Bank D)를 포함한다. 뱅크들 각각은 다수의 STT-MRAM 셀을 갖는 셀 어레이(미도시)를 포함한다. 각 뱅크마다 로우 디코더(2220) 와 컬럼 디코더(2230)가 인접하게 배치된다.
로우 디코더(2220)는 반도체 칩(2200)의 단방향과 평행하게 배치하고, 컬럼 디코더(2230)는 반도체 칩(2200)의 장방향과 평행하게 배치할 수 있다. 더불어, 이웃하는 두 뱅크(Bank)에 각각 할당된 로우 디코더들(2220)은 서로 근접하게 배치되어, 로우 디코더들(2220)이 컨트롤 라인(미도시)을 공유할 수 있도록 한다.
도면에는 도시되지 않았으나, 반도체 칩의 메모리 뱅크의 개수는 는 4개, 8개 이외에도 16개 또는 그 이상이 될 수 있다.
도 21 내지 도 24는 스플릿 뱅크 구조에 따른 다양한 뱅크 배열의 실시 예들을 나타내는 도면이다. 메모리의 집적도가 커지면서, 하나의 뱅크(Bank)에 포함되는 메모리 셀의 양이 증가하게 된다. 따라서 하나의 뱅크(Bank) 안에서도 메모리 셀과 DQ패드의 거리에 따라 데이터의 입출력 시간에 차이가 생기는 문제점이 발생된다. 이를 극복하기 위해, 스플릿 뱅크 구조는 어느 한 뱅크(Bank)를 여러 개로 분산하여 배치한다. 즉, 뱅크를 입출력(DQ) 그룹에 따라 여러 개로 스플릿하고, 스플릿된 뱅크들을 여러 영역에 분산하여 배치한다. 이 때, 반도체 칩에 포함되는 뱅크의 개수는 4개, 8개 또는 16 개 등이 될 수 있다.
도 21을 참고하면, 반도체 칩(2300)은 4개의 뱅크(Bank A ~ Bank D)를 포함할 수 있다. 또한, 각각의 뱅크는 2개씩 스플릿(Split)되어 배치된다. 일예로서, 뱅크 A(Bank A)가 두 개의 그룹(2311, 2312)으로 스플릿되고, 뱅크 C(Bank C)가 두 개로 그룹(2331, 2332)으로 스플릿되며, 뱅크 A(Bank A)의 하나의 그룹(2311)과 뱅크 C(Bank C)의 하나의 그룹(2331)이 하나의 영역(예컨대, 제1 영역)에 배치되고, 뱅크 A(Bank A)의 다른 하나의 그룹(2312)과 뱅크 C(Bank C)의 다른 하나의 그룹(2332)이 다른 영역(예컨대, 제2 영역)에 배치된다.
제1 영역에 위치한 그룹들(2311, 2331)은 제 1 DQ 그룹(2371)을 통해 데이터 입출력을 수행하고, 제2 영역에 위치한 그룹들(2312, 2332)은 제 2 DQ 그룹(2372)을 데이터 입출력을 수행할 수 있다. 또한, 본 발명의 실시예에 따르면, 어느 하나의 로우 디코더(2351)가 적어도 두 개의 뱅크들(예컨대, Bank A, Bank C)에 공유되며, 또한 어느 하나의 컬럼 디코더(2361)가 적어도 두 개의 뱅크들(예컨대, Bank A, Bank C)에 공유된다.
이와 유사하게, 도면 상의 왼쪽 하단에 위치하는 제3 영역에는 뱅크 B(Bank B)의 하나의 그룹(2321)과 뱅크 D(Bank D)의 하나의 그룹(2341)이 스플릿 되어 배치되고, 오른쪽 하단에 위치하는 제4 영역에는 뱅크 B Bank B의 다른 하나의 그룹(2322)과 뱅크 D(Bank D)의 다른 하나의 그룹(2342)이 스플릿 되어 배치될 수 있다. 제3 영역에 위치한 그룹들(2321, 2341)은 제 1 DQ 그룹(2371)을 통해 데이터 입출력을 수행 하고, 제4 영역에 위치한 그룹들(2321, 2341)은 제 2 DQ 그룹(2372)로 데이터 입출력을 수행 할 수 있다.
더불어, 각 뱅크의 로우 디코더들(2351, 2352, 2353, 2354)은 반도체 칩(2300)의 단방향과 평행하게 배치하고, 각 뱅크의 컬럼 디코더(2361, 2362, 2363, 2364)는 반도체 칩(2300)의 장방향과 평행하게 배치할 수 있다.
각 뱅크가 스플릿(split) 되어 제 1 내지 제 2 DQ 그룹으로 분배되어 데이터 입출력 동작이 수행되면, 라이트 동작 시 라이트 전류에 의해 의하여 발생 가능한 STT-MRAM 셀의 소스 라인(SL) 전압의 레벨 불안정 문제가 개선될 수 있다.
도 22에 도시된 반도체 메모리 칩(2400)은, 도 21의 반도체 칩(2300)과 유사하지만, 도 22의 실시예에서와는 달리, 로우 디코더(Row Dec.)는 반도체 칩(2400)의 장방향과 평행하게 배치되고, 컬럼 디코더(Col Dec.)는 반도체 메모리 칩(2400)의 단방향과 평행하게 배치될 수 있다. 또한, 뱅크는 두 개 이상의 그룹으로 스플릿(Split)될 수 있으며, 특히 각각의 뱅크가 가로 방향으로 스플릿(Split)되어 배치된다.
도 23을 참조하면, 반도체 칩(2500)은 4개의 뱅크(Bank A ~ Bank D)를 포함한다. 또한, 각각의 뱅크는 다수 개의 그룹으로 스플릿될 수 있으며, 도 23에서는 각각의 뱅크가 세로 방향으로 4개의 그룹으로 스플릿(Split)되는 예가 도시된다. 구체적으로, 반도체 칩(2500)의 각 좌우 상하단(제1 영역 ~ 제4 영역)에는 각각 뱅크 A 내지 뱅크D가 분산되어 배치될 수 있다. 더불어 DQ 패드들로 4개의 그룹으로 나뉘어서 각각 배치된다.
각각의 뱅크가 4 개의 그룹으로 스플릿되고, 각각의 스플릿된 그룹은 제1 내지 제4 영역(2510 ~ 2540)에 배치된다. 이에 따라, 각각의 영역에는 뱅크 A 내지 뱅크D의 모든 그룹들이 배치될 수 있다. 주변 영역에 배치되는 다수의 패드들은 상기 제1 내지 제4 영역(2510 ~ 2540) 각각의 데이터를 입출력하기 위한 제 1 내지 제 4 DQ 그룹(2551 ~ 2554)을 포함할 수 있다. 즉, 각각의 뱅크의 데이터가 다수 개의 DQ 그룹을 통해 분산되어 입출력될 수 있다.
한편, 도 24a를 참조하면, 반도체 칩(2600)의 각각의 뱅크는 4 개의 그룹으로 스플릿되며, 예컨대 각각의 뱅크는 가로 및 세로로 이등분되어 전체 4 개의 그룹으로 스플릿(Split)될 수 있다. 각각의 스플릿된 그룹은 제1 내지 제4 영역(2610 ~ 2640)에 배치될 수 있으며, 일예로서, 제1 영역(2610)의 상/하 영역, 그리고 좌/우 영역에 뱅크 A 내지 뱅크D의 하나의 그룹이 배치될 수 있다.
도 24b는 뱅크들과 소스 라인의 배치의 일예를 나타내는 도면이다. 도 24b의 (a)에 도시된 바와 같이, 다수의 뱅크들 각각이 서로 다른 소스 라인에 연결될 수 있으며, 일예로서 뱅크 A는 제1 소스 라인(SL0)에 연결되어 소스 전압을 제공받으며, 뱅크 B는 제2 소스 라인(SL1)에 연결되어 소스 전압을 제공받을 수 있다. 소스 라인들이 분리 배치되는 경우 별도의 소스 전압 발생부가 구비될 수 있으며, 예컨대 제1 소스 전압 발생부(2610)는 제1 소스 전압을 제1 소스 라인(SL0)에 제공하고, 제2소스 전압 발생부(2620)는 제2 소스 전압을 제2 소스 라인(SL1)에 제공한다. 이에 따라, 상기 제1 및 제2 소스 라인은 별도로 제어될 수 있다.
도 24b의 (b)는 하나의 영역에 복수 개의 뱅크들(구체적으로는, 복수 개의 뱅크의 스플릿된 그룹)이 배치되는 예로서, 어느 하나의 소스 라인(SL)이 복수 개의 뱅크들에 의해 공유될 수 있다. 도 24b의 (b)에 도시된 바와 같이, 소스 전압 발생부(2630)이 어느 하나의 영역에 대응하여 배치되며, 공통의 소스 라인(SL)을 통하여 소스 전압을 상기 영역의 뱅크들(뱅크 A ~ 뱅크 D)로 제공한다. 도시되지는 않았으나, 다수의 셀 영역들이 공통의 소스 라인에 연결될 수 있으며, 또는 다수의 셀 영역들 각각에 대하여 소스 라인이 서로 분리되어 배치될 수 있다.
도 25 및 도 26은 뱅크 내에 디코더 리피터(Decoder Repeater)를 적용한 일실시예들이다. 메모리의 집적도가 커지면서, 하나의 뱅크(Bank)에 포함되는 메모리 셀의 양이 증가하게 된다. 이에 따라, 디코더의 출력 신호가 약해지는 현상이 발생 할 수 있으므로 뱅크의 중간에 디코딩 신호를 보강해줄 수 있는 디코더 리피터를 배치할 수 있다.
예를 들어, 도 25를 참조하면, 반도체 칩(2700)에 포함된 각 뱅크들(Bank A ~ Bank D)은 장방향으로 중간 영역에 컬럼 디코더 리피터(2710)를 배치할 수 있다. 또한, 도 26을 참조하면, 반도체 칩(2800)에 포함된 각 뱅크들(Bank A ~ Bank D)은 단방향으로 중간 영역에 로우 디코더 리피터(2810)를 배치할 수 있다. 도시되지는 않았으나, 로우 디코더와 컬럼 디코더의 위치가 바뀐 경우에는, 로우 디코더 리피터(2810) 및 컬럼 디코더 리피터(2710)의 장방향 또는 단방향이 바뀔 수 있다.
도 27 내지 도 34는 비트라인 당 2개 이상의 컬럼 선택부를 연결시키는 반도체 메모리 장치를 설명하는 도면들이다.
반도체 메모리 장치의 고속 동작 속도를 달성하기 위하여, 기본의 2 비트 프리페치(Pre-fetch) 방식을 넘어서 4비트 프리페치 방식을 채용하거나, 카스 레이턴시(CAS Latency)를 증가시킬 수 있다. 이 때, 클록 사이클의 단위로서, tCK가 사용된다. 일반적으로 4비트 프리페치 방식의 메모리 에서는 2tCK에 걸쳐 하나의 데이터 입출력 핀에서 4개의 데이터가 입력 또는 출력된다. 또한, 4비트 프리페치 방식에서는 컬럼 선택 신호(CSL)가 두 클록 동안 활성화되어 있기 때문에 커맨드를 두 클록 사이클에 한번씩 줄 수 있다. 따라서, 커맨드 간의 최소 시간 간격(이를 tCCD라 함)이 2tCK가 된다. 그러나 컬럼 선택 신호(CSL)의 펄스 폭은 메모리 셀들의 프리차지 구간을 감안하면 최대, 1tCK까지만 가능하다. 이를 해결하기 위해, 비트라인 당 2개 이상의 컬럼 선택부를 연결시켜 컬럼 선택 신호의 펄스 폭을 내부적으로 증가시킬 수 있다.
도 27은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 일 구현예를 나타내는 회로도이다. 도 27을 참조하면 반도체 메모리 장치(3100)는 워드라인 구동부(3110), 셀 어레이(3120), 컬럼 디코더(3130), 비트라인 선택부(340) 및 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)를 포함한다.
셀 어레이(3120)는 복수의 메모리 셀(3121)들을 포함한다. 메모리 셀(3121)들은 각각 복수의 워드라인들(WL0 ~ WLn)과 복수의 비트라인들(BL0 ~ BLm)이 각각 교차하는 지점에 위치한다. 메모리 셀(321)은 STT-MRAM(Spin transfer torque magneto resistive random access memory)이 될 수 있다.
워드라인 구동부(3110)는 워드라인 전압을 출력하여 복수의 워드 라인들(WL0 ~ WLn) 중 어느 하나의 워드라인을 선택한다. 컬럼 디코더(3130)는 커맨드 디코더로부터 입력된 CSL 인에이블 신호(CSLEP), CSL디스에이블 신호(CSLDIS) 및 컬럼 어드레스 신호(Y-ADD)에 응답하여, 컬럼 선택 신호(CSL)을 전송한다. 컬럼 선택 신호(CSL)을 통해 복수의 비트 라인들(BL0 ~ BLm) 중 하나 이상의 비트라인이 선택된다. 선택된 워드라인(WL0 ~ WLn)과 비트라인(BL0 ~ BLm)이 교차하는 지점에 위치한 메모리 셀(3121)에서 데이터가 입출력된다.
메모리 셀(3121)과 연결된 각각의 비트라인(예컨대, 제1 비트라인, BL0)은 비트라인 선택부(3140)에 위치한 제 1 컬럼 선택부(NA 0)와 제 2 컬럼 선택부(NB 0)에 전기적으로 연결된다. 상기 컬럼 선택부들(NA, NB)은 트랜지스터로 구현될 수 있으며, 게이트에 인가되는 컬럼 선택신호(CSL)에 의해 온/오프가 제어된다. 예를 들어, 제 1 컬럼 선택부(NA 0)는 컬럼 디코더(330)으로부터 전송된 제 1 컬럼 선택신호(CSL A0)에 의해 온/오프가 제어될 수 있고, 제 2 컬럼 선택부(NB 0)는 컬럼 디코더(330)로부터 전송된 제 2 컬럼 선택신호(CSL B0)에 의해 온/오프가 제어 될 수 있다.
상기 제 1 및 제 2 컬럼 선택부들(NA, NB)은 각각 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)과 연결되어 데이터의 입출력을 제어한다. 예를 들어, 반도체 메모리 장치(3100)에 리드 커맨드(Read CMD)나 라이트 커맨드(Write CMD)가 입력되어 제1 비트라인(BL0)에 연결된 메모리 셀(3121)이 선택되면, 제1 비트라인(BL0)에 연결된 제 1 및 제2 컬럼 선택부(NA 0, NB 0) 중 적어도 하나를 통하여 라이트 데이터가 입력되거나 리드 데이터가 출력된다.
커맨드가 입력되는 간격을 tCCD로 정의할 때, 데이터 리드나 라이트 시 데이터를 입출력하기 위한 폭(예컨대, CSL 폭)은 tCCD의 간격에 의해 좌우된다. 특히, 클록 주파수가 증가하게 되면 CSL 폭은 감소하게 되며, 이에 따라 데이터 입출력에 한계가 발생하게 된다. 본 발명의 실시예에 따르면, 커맨드의 입력시마다 제 1 및 제2 컬럼 선택부(NA 0, NB 0)를 선택적으로 스위칭함으로써 이상적으로는 CSL 폭이 두 배로 증가하도록 하여 데이터 입출력의 충분한 대역폭(bandwidth)을 확보할 수 있도록 한다.
도 28a는 도 27의 반도체 메모리 장치의 데이터 입출력 패스의 일예를 나타내는 블록도이다. 도 28a를 참조하면, 데이터 입출력 패스(3200)는 외부로부터 입력된 데이터를 메모리 셀(3201)에 저장하거나, 메모리 셀(3201)에 저장된 데이터를 외부로 출력하기 위한 회로들을 포함한다.
복수의 메모리 셀들(3201)은 비트라인(BLm)에 전기적으로 연결된다. 또한, 하나의 비트라인(BLm)은 제 1 컬럼 선택부(3210)과 제 2 컬럼 선택부(3220)에 공통되게 연결되며, 제 1 및 제2 컬럼 선택부(3210, 3220) 중 어느 하나가 온(ON) 됨에 따라 상기 비트라인(BLm)을 통한 리드 또는 라이트 동작이 수행된다. 제 1 컬럼 선택 신호(CSL Am)에 응답하여 제 1 컬럼 선택부(3210)가 선택되면, 비트라인(BLm)과 제 1 로컬 입출력 라인(LIO A), 제 1 로컬 라이트 드라이버(3230), 제 1 리드 센스 앰프(3240), 제 1 글로벌 입출력 라인(GIO A)이 전기적으로 연결된다. 제 2 컬럼 선택 신호(CSL Bm)에 응답하여 제 2 컬럼 선택부(3220)가 선택되면, 비트라인(BLm)과 전기적으로 연결되는 제 2 로컬 입출력 라인(LIO B), 제 2 로컬 라이트 드라이버(3250), 제 2 리드 센스 앰프(3260), 제 2 글로벌 입출력 라인(GIO B)이 전기적으로 연결되다.
메모리 셀(3201)에 데이터를 저장할 때는, 데이터 입력 라인(WDI)을 통해 데이터가 반도체 메모리 장치에 입력된다. 이 후, 글로벌 입출력 드라이버(3270)는 제 1 및 제 2 글로벌 입출력 라인(GIO A, GIO B)에 각각 데이터를 전송한다. 제 1 로컬 라이트 드라이버(3230)는 제 1 라이트 제어 신호(PWT A)에 응답하여 제 1 글로벌 입출력 라인(GIO A)과 제 1 로컬 입출력 라인(LIO A)의 전기적 연결을 제어한다. 즉, 제 1 로컬 라이트 드라이버(3230)가 동작하면, 데이터가 제 1 글로벌 입출력 라인(GIO A)에서 제 1 로컬 입출력 라인(LIO A)으로 전송된다. 마찬가지로, 제 2 로컬 라이트 드라이버(3250)는 제 2 라이트 제어 신호(PWT B)에 응답하여 제 2 글로벌 입출력 라인(GIO B)과 제 2 로컬 입출력 라인(LIO B)의 전기적 연결을 제어한다.
데이터를 리드할 때는, 메모리 셀(3201)로부터의 데이터가 제 1 컬럼 선택부(3210) 및 제 1 리드 센스 앰프(3240)를 통해 글로벌 멀티플랙서(3280)로 제공되거나, 제 2 컬럼 선택부(3220) 및 제 2 리드 센스 앰프(3250)를 통해 글로벌 멀티플랙서(3280)로 제공될 수 있으며, 글로벌 멀티플랙서(3280)는 수신된 데이터를 멀티플렉싱하여 데이터 출력 라인(FDO)를 통해 외부로 출력한다.
도 28b는 복수의 비트라인들 각각에 대해 두 개의 컬럼 선택부가 배치되는 예를 나타내는 회로도이다. 도 28b에 도시된 바와 같이, 다수의 비트라인들(BL0 ~ BL5) 각각에 대하여, 두 개의 컬럼 선택부가 연결될 수 있다. 일예로서, 제1 비트라인(BL0)은 두 개의 컬럼 선택부에 연결되며, 어느 하나의 컬럼 선택부는 제1 컬럼 선택 신호(CSL A)에 의해 제어되고, 다른 하나의 컬럼 선택부는 제2 컬럼 선택 신호(CSL B)에 의해 제어된다. 또한, 제1 및 제2 컬럼 선택 신호(CSL A, CSL B)는 다른 비트라인들에 연결된 컬럼 선택부로 공통하게 제공된다.
외부에서 커맨드가 입력될 때마다, 제1 및 제2 컬럼 선택 신호(CSL A, CSL B)가 교번하게 활성화된다. 이에 따라, 선택되는 비트라인과 무관하게, 제1 컬럼 선택 신호(CSL A)가 활성화되는 경우 데이터가 제 1 로컬 입출력 라인(LIO A)을 통해 전달되며, 제2 컬럼 선택 신호(CSL B)가 활성화되는 경우 데이터가 제 2 로컬 입출력 라인(LIO B)을 통해 전달될 수 있다. 만약, 동일한 비트라인이 연속적으로 선택되는 경우 발생할 수 있는 데이터 충돌에 관련된 문제는 후술한다.
도 29는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 입출력 타이밍도이다. 도 27 및 도 29을 참조하면, 외부에서 커맨드가 반도체 메모리 장치에 입력되었을 때, 데이터의 입출력 패스에서의 동작을 알 수 있다.
외부에서 제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0])가 입력되면, 클록 신호(CLK)에 동기화 되면서, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨로 활성화 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제1 비트라인(BL0)의 제1 컬럼 선택 신호(CSL A0)도 로직 '하이' 레벨이 되면, 제1 비트라인(BL0)과 연결된 제 1 컬럼 선택부(NA 0)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 0)가 턴 온 되면, 제1 비트라인(BL0)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되면서, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀(3121)로 전송된다.
본 발명의 실시예와 같이, 하나의 비트라인에 두 개의 컬럼 선택부가 연결되면, 제 1 컬럼 선택 신호(CSL A0)의 펄스 폭을 늘릴 수 있다. 따라서, CSL 인에이블 신호(CSLEP)가 활성화 된 후, 3CLK 뒤에 CSL 디스에이블 신호(CSLDIS)가 로직 '하이' 레벨로 활성화되는 3CLK까지 제 1 컬럼 선택 신호(CSL A0)가 활성화되고, 그 동안 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 전송된다.
제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0])가 입력된 후, 2CLK 뒤에 제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되면서, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨로 활성화 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제2 비트라인(BL1)의 제2 컬럼 선택 신호(CSL B1)도 로직 '하이' 레벨이 활성화 되면, 제2 비트라인(BL1)과 연결된 제 2 컬럼 선택부(NB 1)가 턴 온 된다. 상기 제 2 컬럼 선택부(NB 1)가 턴 온 되면, 제2 비트라인(BL1)과 제 2 로컬 입출력 라인(LIO B)이 전기적으로 연결되고, 제 2 로컬 입출력 라인(LIO B)을 통해 데이터가 메모리 셀(3121)로 전송된다. 이 때, 하나의 비트라인에 대응하여 두 개의 데이터 이동 경로가 제공되므로, 제 1 컬럼 선택 신호(CSL A0) 및 제2 컬럼 선택 신호(CSL B1)는 서로 일정 구간 동안 오버랩(Overlap)되어도 무방하다.
즉, 하나의 비트라인에 하나의 컬럼 선택부만 연결되어 있다면, 컬럼 선택 신호(CSL)의 펄스 폭이 1~2CLK이내로 한정되지만, 본 발명의 실시 예에 의하면, 하나의 비트라인에 두 개 이상의 컬럼 선택부가 연결되므로 컬럼 선택 신호(CSL)의 펄스 폭이 기존 대비 3배까지 늘어날 수 있으며, 이에 따라, 같은 동작 스피드를 유지하면서도 메모리의 대역폭(Bandwidth)을 향상시킬 수 있다.
제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 입력된 후, 수 클록 뒤에 제3 비트라인(BL2)를 주소로 하는 리드 커맨드(R[2])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되고, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨로 활성화 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제3 비트라인(BL2)의 제1 컬럼 선택 신호(CSL A2)도 로직 '하이' 레벨로 활성화 되면, 제3 비트라인(BL2)와 연결된 제 1 컬럼 선택부(NA 2)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 2)가 턴 온 되면, 제3 비트라인(BL2)와 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되고, 메모리 셀(3121)에 저장된 데이터가 제 1 로컬 입출력 라인(LIO A)을 통해 외부로 전송된다.
도 30은 동일한 어드레스로 라이트 커맨드가 연속적으로 입력되었을 때의 반도체 메모리 장치의 동작을 나타내는 타이밍 도이다.
상술한 도 29의 동작 타이밍 도에서 반도체 메모리 장치는 다른 비트라인 주소를 가지는 데이터가 순차적으로 입출력 되었다. 따라서, 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)에서 데이터가 서로 오버랩 되면서 각각 전송이 가능하였다. 그러나 같은 비트라인 주소에 연속적으로 라이트 커맨드가 입력되는 경우에는, 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)에 데이터가 오버랩 되는 경우 데이터 충돌이 일어날 수 있으므로, 이 경우에는 컬럼 선택 신호(CSL)의 펄스 폭의 제어가 필요하다.
도 27 및 도 30을 참조하면, 외부에서 제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0])가 입력된 후에, 제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 연속적으로 입력되는 경우에 반도체 메모리 장치의 동작 타이밍도를 나타낸다.
외부에서 제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0])가 입력되면, 클록 신호(CLK)에 동기화 되어, 제 1 CSL 인에이블 신호(CSLEP_A)가 로직 '하이' 레벨로 활성화된다. 제 1 CSL 인에이블 신호(CSLEP_A)에 응답하여 제1 비트라인(BL0)의 제1 컬럼 선택 신호(CSL A0)도 로직 '하이' 레벨이 되면, 제1 비트라인(BL0)과 연결된 제 1 컬럼 선택부(NA 0)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 0)가 턴 온 되면, 제1 비트라인(BL0)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되고, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀(3121)로 전송된다. 제 1 컬럼 선택 신호(CSL A0)은 제 1 CSL 디스에이블 신호(CSLDIS_A)신호가 활성화 되기 전까지, 로직 '하이' 레벨로 유지된다.
제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0])가 입력된 후, 2CLK 뒤에 제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되고, 제 2 CSL 인에이블 신호(CSLEP_A)가 로직 '하이' 레벨로 활성화 된다. 제 2 CSL 인에이블 신호(CSLEP_A)에 응답하여 제2 비트라인(BL1)의 제2 컬럼 선택 신호(CSL B1)도 로직 '하이' 레벨로 활성화 되면, 제2 비트라인(BL1)과 연결된 제 2 컬럼 선택부(NB 1)가 턴 온 된다. 상기 제 2 컬럼 선택부(NB 1)가 턴 온 되면, 제2 비트라인(BL1)과 제 2 로컬 입출력 라인(LIO B)이 전기적으로 연결되고, 제 2 로컬 입출력 라인(LIO B)을 통해 데이터가 메모리 셀(3121)로 전송된다.
제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 입력된 후, 2CLK 뒤에 또다시 제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되고, 제 1 CSL 인에이블 신호(CSLEP_A)가 로직 '하이' 레벨로 활성화 된다. 라이트 동작 시에는 가장 나중에 입력되는 데이터가 중요하므로, 제 1 컬럼 선택부(NA1)을 턴 온 시키기 전에, 제 2 컬럼 선택부(NB1)를 턴 오프 시켜야 한다. 이를 위해, 제 2 CSL 디스에이블 신호(CSLDIS_B)는 로직 '하이' 레벨로 활성화되고, 제 2 CSL 디스에이블 신호(CSLDIS_B)에 응답하여 제 2 컬럼 선택 신호(CSL B1)는 로직 '로우' 레벨이 된다.
제 2 컬럼 선택부(NB 1)가 턴 오프 되고, 제 1 컬럼 선택부(NA 1)가 턴 온 된다. 이에 따라, 제2 비트라인(BL1)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되고, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀(321)로 전송된다.
도 31은 동일한 어드레스로 리드 커맨드가 연속적으로 입력되었을 때의 반도체 메모리 장치의 동작을 나타내는 타이밍 도이다. 동일한 비트라인을 주소로 하는 리드 커맨드가 연속적으로 입력되는 경우에, 첫 번째 리드 커맨드에 응답하여 메모리 셀에서 리드 된 데이터는 주변 장치 영역(Peripherals)으로 전송되어 저장된다. 이 후, 또 다시 같은 주소의 리드 커맨드가 입력되면, 주변 장치 영역에 미리 저장 된 데이터를 외부로 출력할 수 있다.
도 27 및 도 31을 참조하면, 외부에서 제1 비트라인(BL0)을 주소로 하는 첫 번째 리드 커맨드(W[0])가 입력되면, 클록 신호(CLK)에 동기화 되어, 제 1 CSL 인에이블 신호(CSLEP_A)가 로직 '하이' 레벨로 활성화 된다. 제 1 CSL 인에이블 신호(CSLEP_A)에 응답하여 제1 비트라인(BL0)의 제1 컬럼 선택 신호(CSL A0)도 로직 '하이' 레벨로 활성화 되면, 제1 비트라인(BL0)과 연결된 제 1 컬럼 선택부(NA 0)가 턴 온 된다. 이 때, 제 1 컬럼 선택 신호(CSL A0)는 제 1 CSL 디스에이블 신호(CSLDIS_A)신호가 활성화 되기 전까지, 로직 '하이' 레벨로 유지된다. 상기 제 1 컬럼 선택부(NA 0)가 턴 온 되면, 제1 비트라인(BL0)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되면서, 메모리 셀(321)에 저장되었던 데이터가 데이터 출력 라인(FDO)으로 전송된다.
제1 비트라인(BL0)을 주소로 하는 첫 번째 리드 커맨드(R[0])가 입력된 후, 2CLK 뒤에 동일한 비트라인을 주소로 하는 두 번째 리드 커맨드(R[0])가 또다시 입력될 수 있다. 그러나 이 경우에 제 2 CSL 인에이블 신호(CSLEP_B)는 활성화 되지 않는다. 따라서, 제2 컬럼 선택 신호(CSL B0)도 활성화 되지 않고, 제 2 컬럼 선택부(NB_0)는 턴 오프(Turn-Off) 상태로 유지된다. 대신, 두 번째 리드 커맨드(R[0])에 대한 응답으로 제 1 로컬 입출력 라인(LIO A)과 데이터 출력 라인(FDO) 사이에 위치하는 주변 장치 영역에 저장되어 있던 데이터가 데이터 출력 라인(FDO)를 통해 외부로 출력된다.
도 32는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 일부를 나타내는 블록도이다. 반도체 메모리 장치는 컬럼 디코더(3600), 로우 디코더(3700), 뱅크(3800)를 포함할 수 있다. 뱅크(Bank, 3800)는 복수의 메모리 블록들(3810, 3820, 3830)을 포함한다
각각의 메모리 블록들(3810, 3820, 3830)은 다수의 메모리 셀들을 포함하는 메모리 셀 영역(3831), 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B), 제 1 로컬 라이트 드라이버(3832), 제 1 로컬 센스 앰프(3833), 제 2 로컬 라이트 드라이버(3834) 및 제 2 로컬 센스 앰프(3835)를 포함한다.
메모리 셀 영역(3831)에서 각각의 비트라인은 제 1 및 제 2 컬럼 선택부들(NA, NB)과 전기적으로 연결된다. 일예로서, 제1 비트라인(BL0)은 제 1 및 제 2 컬럼 선택부들(NA 0, NB 0)과 연결된다. 컬럼 디코더(3600)에서 제 1 컬럼 선택 라인(CSL A0)이 인가되면, 제 1 컬럼 선택부(NA 0)가 온(ON)되면서, 메모리 셀의 데이터가 제 1 로컬 입출력 라인(LIO A)을 통해 입출력 된다. 이 때, 라이트 동작 시에는 제 1 로컬 라이트 드라이버(3832)를 통해 데이터가 입력되고, 리드 동작 시에는 제 1 로컬 센스 앰프(3833)을 통해 데이터가 출력된다.
컬럼 디코더(3600)에서 제 2 컬럼 선택 라인(CSL B0)이 인가되면, 제 2 컬럼 선택부(NB0)가 온(ON)되면서, 메모리 셀의 데이터가 제 2 로컬 입출력 라인(LIO B)을 통해 입출력 된다. 이 때, 라이트 동작 시에는 제 2 로컬 라이트 드라이버(3834)를 통해 데이터가 입력되고, 리드 동작 시에는 제 2 로컬 센스 앰프(3835)을 통해 데이터가 출력된다.
각각의 블록들(3810, 3820, 3830)에서 제 1 로컬 입출력 라인들(LIO A)들은 제 1 글로벌 입출력 라인(GIO A)와 전기적으로 연결되고, 제 2 로컬 입출력 라인들(LIO B)은 제 2 글로벌 입출력 라인(GIO B)와 전기적으로 연결된다.
제 1 및 제 2 글로벌 입출력 라인(GIO A, GIO B)은 각각 글로벌 입출력 드라이버(3840)과 글로벌 멀티플랙서(3850)와 연결된다. 글로벌 입출력 드라이버(3840)는 데이터 입력 라인(WDI)를 통해 데이터를 입력 받고, 글로벌 멀티플랙서(3850)는 데이터 출력 라인(FDO)를 통해 데이터를 출력한다.
도 33은 리드 커맨드가 연속적으로 입력되었을 때의 동작을 나타내는 타이밍 도이다. 도 27, 도 32 및 도 33을 참고하면, 외부에서 커맨드가 반도체 메모리 장치에 입력되었을 때, 데이터의 입출력 패스에서의 동작을 알 수 있다.
외부에서 제1 비트라인(BL0)을 주소로 하는 리드 커맨드(R[0])가 입력되면, 클록 신호(CLK)에 동기화 되어, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨이 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제1 비트라인(BL0)의 제1 컬럼 선택신호(CSL A0)도 로직 '하이' 레벨로 활성화 되면, 제1 비트라인(BL0)과 연결된 제 1 컬럼 선택부(NA 0)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 0)가 턴 온 되면, 제1 비트라인(BL0)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되면서, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀로 전송된다.
제1 비트라인(BL0)을 주소로 하는 리드 커맨드(R[0])가 입력된 후, 2CLK 뒤에 제2 비트라인(BL1)을 주소로 하는 리드 커맨드(R[1])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되고, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨로 활성화 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제2 비트라인(BL1)의 제 2 컬럼 선택 신호(CSL B1)도 로직 '하이' 레벨이 되면, 제2 비트라인(BL1)과 연결된 제 2 컬럼 선택부(NB 1)가 턴 온 된다. 상기 제 2 컬럼 선택부(NB 1)가 턴 온 되면, 제2 비트라인(BL1)과 제 2 로컬 입출력 라인(LIO B)이 전기적으로 연결되고, 제 2 로컬 입출력 라인(LIO B)을 통해 데이터가 메모리 셀로 전송된다. 이 때, 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)에 데이터가 일정 구간 오버랩(Overlap) 될 수 있다.
제2 비트라인(BL1)을 주소로 하는 리드 커맨드(R[1])가 입력된 후, 2CLK 뒤에 제3 비트라인(BL2)를 주소로 하는 리드 커맨드(R[2])가 입력될 수 있다. 상기 커맨드 신호는 클록 신호(CLK)에 동기화 되고, CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨로 활성화 된다. CSL 인에이블 신호(CSLEP)에 응답하여 제3 비트라인(BL2)의 제1 컬럼 선택 신호(CSL A2)도 로직 '하이' 레벨이 되면, 제3 비트라인(BL2)와 연결된 제 1 컬럼 선택부(NA 2)가 턴 온 된다. 상기 제 2 컬럼 선택부(NA 2)가 턴 온 되면, 제3 비트라인(BL2)와 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되고, 메모리 셀(321)에 저장된 데이터가 제 1 로컬 입출력 라인(LIO A)을 통해 외부로 전송된다. 이 때, 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)에 데이터가 일정 구간 동안 오버랩(Overlap)될 수 있다.
메모리 블록에서 리드 된 데이터들은 제 1 및 제 2 로컬 입출력 라인(LIO A, LIO B)과 전기적으로 연결되어 있는 제 1 및 제 2 글로벌 입출력 라인(GIO A, GIO B)을 통해 글로벌 멀티플랙서(3850)로 각각 전송된다. 글로벌 멀티플랙서(3850)는 제 1 및 제 2 글로벌 입출력 라인(GIO A, GIO B)으로 통해 데이터를 수신하고, 제 1 및 제 2리드 제어 신호(FRP A, FRP B)에 응답하여 데이터를 선택적으로 출력한다. 또한, 리드 제어 신호들(FRP A, FRP B)이 활성화 될 때마다 데이터를 데이터 출력 라인(FDO)으로 시리얼 하게 출력한다. 이 때 데이터 간의 간격은 tCCD로 맞추어 준다.
도 34는 라이트 커맨드가 연속적으로 입력되었을 때의 동작을 나타내는 타이밍도이다. 도 27, 도 32 및 도 34를 참조하면, 반도체 메모리 장치에서, 제1 비트라인(BL0)을 주소로 하는 라이트 커맨드(W[0]), 제2 비트라인(BL1)을 주소로 하는 라이트 커맨드(W[1]) 및 제3 비트라인(BL2)을 주소로 하는 라이트 커맨드(W[2])가 각각 2CLK 간격으로 순차적으로 입력될 수 있다. 각 라이트 커맨드들(W[0], W[1], W[2])은 클록 신호(CLK)에 동기화 되어, 데이터 입력 라인(WDI)를 통해 메모리 셀에 저장 될 데이터가 글로벌 라이트 드라이버(3840)에 입력된다.
제 1 글로벌 입출력 라인(GIO A)을 통해 글로벌 입출력 드라이버(3840)와 연결된 제 1 로컬 라이트 드라이버(3832)는 라이트 제어 신호(PWT A)에 응답하여 제 1 데이터를 제1 로컬 입출력 라인(LIO A)으로 전송하다. CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨이 되면, CSL 인에이블 신호(CSLEP)에 응답하여 제1 비트라인(BL0)의 제1 컬럼 선택 신호(CSL A0)도 로직 '하이' 레벨이 된다. 그리고 제1 비트라인(BL0)과 연결된 제 1 컬럼 선택부(NA 0)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 0)가 턴 온 되면, 제1 비트라인(BL0)과 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되면서, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀로 전송된다.
이후, 제 2 글로벌 입출력 라인(GIO B)을 통해 글로벌 입출력 드라이버(3840)와 연결된 제 2 로컬 라이트 드라이버(3834)는, 라이트 제어 신호(PWT B)에 응답하여 제 2 데이터를 제 2 로컬 입출력 라인(LIO B)으로 전송하다. CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨이 되면, CSL 인에이블 신호(CSLEP)에 응답하여 제2 비트라인(BL1)의 제2 컬럼 선택 신호(CSL B1)도 로직 '하이' 레벨이 된다. 제 2 컬럼 선택 신호(CSL B1)에 응답하여, 제2 비트라인(BL1)과 연결된 제 2 컬럼 선택부(NB 1)가 턴 온 된다. 상기 제 2 컬럼 선택부(NB 1)가 턴 온 되면, 제2 비트라인(BL1)과 제 2 로컬 입출력 라인(LIO B)이 전기적으로 연결되고, 제 2 로컬 입출력 라인(LIO B)을 통해 데이터가 메모리 셀(3121)로 전송된다.
이후, 제 1 글로벌 입출력 라인(GIO A)을 통해 글로벌 라이트 드라이버(3840)와 연결된 제 1 로컬 라이트 드라이버(3832)는, 라이트 제어 신호(PWT A)에 의해 제 3 데이터를 제1 로컬 입출력 라인(LIO A)으로 전송하다. CSL 인에이블 신호(CSLEP)가 로직 '하이' 레벨이 되면, CSL 인에이블 신호(CSLEP)에 응답하여 제3 비트라인(BL2)의 제1 컬럼 선택 신호(CSL A2)도 로직 '하이' 레벨이 된다. 제1 컬럼 선택 신호(CSL A2)에 응답하여, 제3 비트라인(BL2)과 연결된 제 1 컬럼 선택부(NA 2)가 턴 온 된다. 상기 제 1 컬럼 선택부(NA 2)가 턴 온 되면, 제3 비트라인(BL2)와 제 1 로컬 입출력 라인(LIO A)이 전기적으로 연결되면서, 제 1 로컬 입출력 라인(LIO A)을 통해 데이터가 메모리 셀로 전송된다.
도 35 내지 도 44는 본 발명의 일 실시 예에 따른 STT-MRAM 셀을 포함하는 반도체 메모리 장치에서 데이터 마스킹 동작을 설명하기 위한 도면들이다.
도 35 및 도 36은 데이터 마스킹 동작을 하기 위해 외부로부터 입력되는 신호들을 나타내는 타이밍 도이다. 도 1의 반도체 메모리 시스템(100)을 참조하면, 메모리 컨트롤러(120)는 메모리 장치(110)에 커맨드 신호(CMD), 클록(CLK) 및 어드레스 신호(ADD)을 전송하거나, 데이터(DATA)를 주고 받는다.
도 35는 본 발명의 일 실시 예에 따른 데이터 마스킹 동작을 나타내는 타이밍도이다. 도 35를 참조하면, 메모리 장치(110)는 메모리 컨트롤러(120)로부터 데이터 마스킹 핀(DM pin)을 통해 데이터 마스킹 신호 (Data Masking, DM)를 추가적으로 입력 받을 수 있다. 클록 신호(CLK)의 상승 에지(Rising Edge)에서 라이트 커맨드가 입력되면, 데이터 스트로브 신호(DQS)가 활성화 된다. 더불어, 상기 데이터 스트로브 신호(DQS)에 응답하여 데이터(DQ)가 입력된다. 이 때, 버스트(Burst) 동작에 의해 8개의 데이터(DQ0 내지 DQ7)가 연속하여 입력된다. 데이터(DQ)가 입력되는 속도와 동일한 속도로 토글(toggle) 하는 데이터 마스킹 신호(DM)가 수신되며, 마스킹 하고자 하는 데이터가 입력 될 때, 마스킹 신호(DM)가 로직 '하이' 레벨로 활성화된다. 예를 들어, 첫 번째 라이트 커맨드가 입력되었을 때, 3번째 데이터(DQ 2)와 7번째 데이터(DQ 6)가 입력 될 타이밍에 데이터 마스킹 신호(DM)가 로직 '하이' 레벨로 활성화되므로, 상기 데이터들은 메모리 장치에 라이트 되지 않게 된다.
도 36은 본 발명의 다른 실시 예에 따른 데이터 마스킹 동작을 나타내는 타이밍도이다. 도 36을 참조하면, 메모리 장치(110)는 데이터 마스킹 동작을 수행하기 위해, 데이터 마스킹 핀(DM pin)을 추가로 구비하지 않고, 기존에 있는 어드레스 핀(ADD Pin)를 활용할 수 있다. 메모리 컨트롤러(120)로부터 라이트 커맨드(CMD)와 라이트 될 어드레스(ADD)가 입력된 후에 데이터 스트로브 신호(DQS)에 응답하여 데이터(DQ)가 입력된다. 이 때, 버스트(Burst) 동작에 의해 8개의 데이터(DQ0 내지 DQ7)가 연속하여 입력된다. 데이터가 입력되는 동안, 메모리 장치(110)는 메모리 컨트롤러(120)로부터 어드레스 핀(ADD Pin)을 통해 데이터를 마스킹하기 위한 마스킹 신호(DM)를 전달 받을 수 있다. 예를 들어, 첫 번째 라이트 커맨드가 입력되었을 때, 2번째 데이터(DQ 1)와 6번째 데이터(DQ 5)를 마스킹 하라는 신호(DM[2,6])가 어드레스 핀(ADD Pin)을 통해 입력되면, 상기 데이터들(DQ1, DQ5)은 메모리 장치에 라이트 하지 않게 된다.
도 37은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 반도체 메모리 장치(4300)는 커맨드 디코더(4310), 어드레스 버퍼(4320), 로우 디코더(4330), 컬럼 디코더(4340), 메모리 셀(4351)을 포함하는 셀 어레이(4350), 라이트 드라이버/센스 앰프(4360), 입출력 드라이버부(4370) 및 데이터 입출력부(4380)를 포함한다. 상기 메모리 셀(4351)은 STT-MRAM 셀로 구현될 수 있다.
상기 반도체 메모리 장치(4300)는 데이터 마스킹 회로(4390)를 더 포함한다. 데이터 마스킹 회로(4390)는 외부로부터 입력되는 마스킹 신호(DM)에 응답하여 입력 된 데이터 중 적어도 하나의 데이터가 메모리 셀에 라이트 되지 않도록 데이터를 마스킹 할 수 있다. 이 때, 반도체 메모리 장치(4300) 내에서 마스킹 동작을 제어하는 일예로서, 마스킹 제어 신호(DM_P1)를 컬럼 디코더(4340)에 전송하여 컬럼 선택 신호(CSL)을 통해 데이터를 마스킹 할 수 있다. 또는, 다른 예로서, 마스킹 제어 신호(DM_P2)를 입출력 드라이버부(4370)에 전송하여, 데이터 입출력의 제어를 통해 데이터를 마스킹할 수 있다.
도 37의 예에서는 데이터를 마스킹하기 위한 예로서 전술한 두 가지의 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요는 없으며 데이터가 라이트되지 않도록 하는 다양한 형태로 변경이 가능하다. 또한, 도 37에서는 데이터 마스킹 회로(4390)가 마스킹 제어 신호들(DM_P1, DM_P2)을 출력하는 것으로 도시되었으나, 데이터를 마스킹하는 방법에 따라서 어느 하나의 마스킹 제어신호만을 출력하여도 무방하다.
컬럼 선택 신호(CSL)를 이용한 데이터 마스킹은 도 38 내지 도 41 에 자세하게 후술되고, 데이터 입출력의 제어를 통한 데이터 마스킹은 도 42 내지 도 44에서 자세하게 후술한다.
도 38 내지 도41은 데이터가 버스트 액세스에 의해 입출력 될 때, 데이터가 서로 다른 컬럼 선택 신호에 의해 액세스되는 경우에 데이터를 마스킹하는 방법을 설명하기 위한 블록도 및 타이밍도이다.
도 38은 도 37의 셀 어레이의 일 실시 예를 나타내는 블록도이고, 도 39는 도 38의 서브 어레이를 나타내는 회로도이다. 도 38 및 도 39를 참조하면, 반도체 메모리 장치(4400)는 셀 어레이(4410), 로우 디코더(4420), 컬럼 디코더(4430) 및 데이터 마스킹 회로(4440)를 포함한다. 도 39를 참조하면, 셀 어레이(4410)는 복수의 서브 어레이들(4411)을 포함한다. 서브 어레이(4411)는 다수의 STT-MRAM셀(4411_1)을 포함할 수 있다. 각각의 서브 어레이(4411)의 데이터 패스는 로컬 입출력 라인(LIO)을 공유하고, 각 비트라인(BL0 ~ BL<n-1>)의 일 단에는 비트라인(BL0 ~ BL<n-1>)과 로컬 입출력 라인(LIO) 사이의 전기적 연결을 제어하는 컬럼 선택부가 배치된다. 컬럼 선택 라인들(CSL0 내지 CSL<n-1>)을 통하여 컬럼 선택 신호가 컬럼 선택부의 게이트 전압으로 인가된다.
이 때, 버스트 액세스는 메모리에서의 클록 신호에 동기되어 데이터 입출력이 연속적으로 일어나는 것을 말한다. 클록 신호의 상승 에지(Rising Edge)에서 액티브 커맨드(Activation Command; ACT_CMD)와 로우 어드레스가 입력되면, 메모리는 활성화 상태(activated state)가 되고, 로우 어드레스에 의해 워드 라인이 선택된다. 이후의 클록 신호에서 라이트 커맨드(Write CMD)가 입력되고, 컬럼 어드레스가 입력되면 버스트 액세스가 수행된다. 즉, 하나 이상의 클록 신호의 경과 후, 입력된 컬럼 어드레스가 1씩 증가하면서 데이터를 연속적으로 입출력 한다.
도 38을 다시 참조하면, 데이터 라이트 동작을 할 때, 데이터 마스킹 회로(4440)는 버스트 마스킹 신호(DMB T0 ~ DMB T7)를 출력한다. 버스트 마스킹 신호(DMB T0 ~ DMB T7)와 CSL 인에이블 신호(CSLEN)에 대해 하나 이상의 논리 소자(예컨대, 낸드 게이트 및 인버터)를 통해 로직 연산이 수행되며, 로직 연산 결과로서 컬럼 선택 신호(CSL T1 ~ CSL T8)가 생성되어 컬럼 디코더(4430)에 제공된다. 이를 통해, 마스킹 하고자 하는 버스트 데이터에 대응하는 적어도 하나의 컬럼 선택 신호(CSL T1 ~ CSL T8)를 비활성화시킴으로써, 셀 어레이에 데이터를 선별적으로 라이트 할 수 있다.
도 40을 참조하면, 라이트 커맨드(Write CMD)가 입력되었을 때, 버스트 동작에 의해 8개의 데이터(Data 0 ~ Data 7)가 연속적으로 입력된 후, CSL 인에이블 신호(CSLEN)가 로직 '하이' 레벨로 활성화된다. 연속적으로 입력된 데이터들은 각각에 대응하는 컬럼 어드레스에 따라 셀 어레이(4410)로 제공된다. 이 중에서, 일부 데이터들은 버스트 마스킹 신호(DMB)에 응답하여, 컬럼 선택 신호(CSL)가 비활성화 됨에 따라 데이터 마스킹 된다. 예를 들어, 제 2 버스트 마스킹 신호(DMB T1)에 응답하여 제 2 컬럼 선택신호(CSL T1)가 비활성화되며, 이에 따라 이에 대응하는 데이터(예컨대, Data 1)가 마스킹되어 셀 어레이(4410)에 라이트 되지 않는다.
도 41은 하나의 비트라인에 대응하여 복수개의 컬럼 선택부(예컨대, 두 개의 컬럼 선택부)가 배치될 때, 데이터 마스킹 동작을 하기 위한 타이밍도를 나타낸다. 도 37 및 도 41을 참조하면, 외부로부터 커맨드가 입력될 때 마다 제1 컬럼 선택부를 동작하기 위한 제1 컬럼 선택 신호(CSL A0 ~ CSL A7)와 제2 컬럼 선택부를 동작하기 위한 제2 컬럼 선택 신호(CSL B0 ~ CSL B7)가 교번하게 활성화된다.
라이트 커맨드(Write CMD)가 입력되었을 때, 버스트 동작에 의해 8개의 데이터(Data 0 ~ Data 7)가 연속적으로 입력된 후, 제 1 CSL 인에이블 신호(CSLEN A)가 로직 '하이' 레벨로 활성화된다. 연속적으로 입력된 데이터들은 각각에 대응하는 컬럼 어드레스에 따라 셀 어레이(4410)로 제공된다. 이 중에서, 일부 데이터들은 버스트 마스킹 신호(DMB)에 응답하여, 컬럼 선택 신호(CSL A)가 비활성화 됨에 따라 데이터 마스킹 된다. 예를 들어, 제 2 버스트 마스킹 신호(DMB A1)에 응답하여, 제 1 컬럼 선택 신호(CSL A1)가 비활성화되며, 이에 따라 이에 대응하는 데이터가 마스킹 되어 셀 어레이(4410)에 라이트 되지 않는다.
이 후, 라이트 커맨드(Write CMD)가 입력되면 버스트 동작에 의해 8개의 데이터(Data 0 ~ Data 7)가 연속적으로 입력된 후, 제 2 CSL 인에이블 신호(CSLEN B)가 로직 '하이' 레벨로 활성화된다. 이 중에서, 일부 데이터들은 버스트 마스킹 신호(DMB B)에 응답하여, 컬럼 선택 신호(CSL A)가 비활성화 됨에 따라 데이터 마스킹 된다. 예를 들어, 버스트 마스킹 신호(DMB B7)에 응답하여, 제 2 컬럼 선택 신호(CSL B7)가 비활성화되며, 이에 따라 이에 해당하는 데이터가 마스킹 되어 셀 어레이에 라이트 되지 않는다.
도 42 내지 도 44는 데이터가 버스트 액세스에 의해 입출력 될 때, 버스트에 해당하는 데이터가 동일한 컬럼 선택 신호에 의해 액세스되는 경우에 데이터 마스킹 방법을 설명하기 위한 블록도이다.
도 42는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도이고, 도 43은 도 42의 서브 어레이를 나타내는 회로도이다. 도 44는 도 42의 글로벌 드라이브/ 센스 앰프 블록의 회로도이다.
도 42를 참조하면, 반도체 메모리 장치(4800)는 셀 어레이(4810), 로우 디코더(4820) 및 글로벌 입출력 드라이버/센스 앰프 블록(4830)을 포함할 수 있다. 셀 어레이(4810)는 복수의 서브 어레이(4811)를 포함한다. 도 43을 참조하면, 서브 어레이(4811)는 다수의 STT-MRAM셀(4811_1)을 포함할 수 있다. 각각의 서브 어레이(4811)의 비트라인들 중 복수 개(예컨대, 8개)의 비트라인 단위로 하나의 컬럼 선택 신호(CSL)를 공유한다. 예를 들어, 8개의 비트라인(BL0 ~ BL7)는 컬럼 선택 신호(CSL<0>)를 공유한다. 컬럼 선택 신호(CSL<0>)을 공유하는 비트라인들(BL0 ~ BL7)은 서로 다른 로컬 입출력 라인들(LIO<0:7>)에 연결될 수 있다.
즉, 데이터가 버스트 액세스에 의해 입출력 될 때, 액세스 되는 버스트 데이터가 동일한 컬럼 선택 신호에 의해 액세스되는 경우에는 컬럼 선택 신호(CSL)를 이용하여 데이터 중 일부를 마스킹 할 수 없게 된다. 따라서, 이 경우에는 마스킹 하고자 하는 데이터의 컬럼 어드레스에 연결된 글로벌 입출력 드라이버/센스 앰프(4830)를 제어하여 데이터가 라이트 되지 않도록 할 수 있다.
도 42 내지 도 44를 참조하면, 데이터 라이트 동작을 할 때, 데이터 마스킹 회로(4840)는 마스킹 신호(DM signal)에 응답하여 버스트 마스킹 신호(DMB t0 ~ DMB t7)를 출력한다. 이 후, 버스트 마스킹 신호(DMB t1 ~ DMB t7)는 데이터 라이트 경로에 제공되어 버스트 데이터(DQ0_t0 ~ DQ0_t7)와 하나 이상의 논리 소자(예컨대, 낸드 게이트 및 인버터)를 통해 로직 연산이 수행된다. 이를 통해, 마스킹 하고자 하는 버스트 데이터의 글로벌 입출력 드라이버의 데이터 패스를 오프(OFF) 시켜서, 셀 어레이에 데이터를 선별적으로 라이트 할 수 있다.
도 45 내지 도 47은 STT-MRAM 셀을 포함하는 반도체 메모리 장치에 적용된 파워 다운 모드를 설명하기 위한 도면들이다. 도 45는 파워 다운 모드를 적용한 반도체 메모리 장치의 블록도이다. 도 45를 참조하면, 반도체 메모리 장치(5100)는 전원 전압(VDD)과 접지 전압(VSS)을 이용하여 동작할 수 있으며, 파워 다운 모드 시점을 감지하는 파워 다운 감지부(5110)와 파워 다운 모드에 의하여 그 파워가 조절되는 회로 블록(5120)을 포함한다. 회로 블록(5120)은 메모리 셀을 포함하는 셀 어레이 영역인 제 1 영역(5121)과 주변 회로 및 전원 조절 회로 등을 포함하는 제 2 영역(5122)을 구비할 수 있다.
STT-MRAM 셀을 포함하는 반도체 메모리 장치(5100)는 셀 어레이 영역이 파워 다운 모드로 진입하여도, 불휘발성 특징으로 인하여 저장된 데이터가 보존된다. 따라서, 제 1 영역이 파워 다운 모드로 진입하기 용이하고, 저장된 데이터에 대한 손실 없이 전력 소모를 줄일 수 있는 장점이 있다.
반도체 메모리 장치(5100)가 파워 다운 모드에 진입/진출하는 경우는, 외부에서 인가되는 커맨드의 조합에 의하거나 CKE 핀과 같은 외부 핀을 통해 수신되는 신호에 의해 발생하거나, 또는 대기 모드(idle time)가 일정 시간 경과하였을 때 발생될 수 있다. 이 때, 파워 다운 모드의 레벨에 따라 파워 다운되는 영역이 달라질 수 있다. 예컨대, 파워 다운 모드의 레벨이 높아지면 더 많은 회로들이 파워 다운 모드로 진입하며, 파워 다운 모드의 레벨이 낮아지면 상대적으로 적은 회로들이 파워 다운 모드로 진입할 수 있다. 파워 다운 모드의 레벨이 높아지면 제 1 영역(5121) 및 제 2 영역(5122)이 모두 파워 다운 모드로 동작할 수 있으며, 파워 다운 모드의 레벨이 낮아지면 제 2 영역(5122)만이 파워 다운 모드로 동작하거나, 또는 제 2 영역(5122)의 일부의 회로들만이 파워 다운 모드로 동작할 수 있다.
또한, 파워 다운 모드에 진입하게 되면 전력 소모를 최소화 하기 위하여 반도체 메모리 장치(5100)의 일부 부분에 전압 또는 동작이 차단된다. 파워 다운 모드 진입 시에는, 진입 전 반도체 메모리 장치(5100)의 동작 조건에 따라 다른 형태의 파워 다운 모드로 동작 할 수 있다.
도 46 및 도 47a,b,c는 파워 다운 동작의 일 실시예를 나타내는 타이밍도이다. 도 46을 참조하면, 클록 신호(CLK)의 상승 에지(Rising Edge, T0)에서 액티브 커맨드(Activation Command; ACT_CMD)와 로우 어드레스가 입력된다. 메모리가 활성화된 상태에서 클록 인에이블 신호(CKE)가 로직 '로우' 레벨로 전환되면, 반도체 메모리 장치(5100)는 제 1 파워 다운 모드에 진입(enter)한다. 이 때, 파워 다운 모드 진입 전 반도체 메모리 장치(5100)의 동작 상태에 따라 서로 다른 파워 다운 모드로 진입할 수 있으며, 예컨대 파워 다운 모드 진입 전 반도체 메모리 장치(5100)가 활성화 상태인 경우에는, 제2 영역(5122)만 파워 다운 모드로 진입할 수 있다.
도 47a를 참조하면, 클록 신호(CLK)의 상승 에지(Rising Edge)에서 프리차지 커맨드(Pre-charge CMD)와 로우 어드레스가 입력된다. 이 후, 클록 인에이블 신호(CKE)가 로직 '로우' 레벨로 전환되면, 반도체 메모리 장치(5100)는 제 2 파워 다운 모드로 진입한다. 이 때, 파워 다운 모드 진입 전, 반도체 메모리 장치(5100)가 프리차지 동작 상태인 경우, 제 1 및 제 2 영역(5121, 5122) 모두 파워다운 모드로 진입할 수 있다. 이 경우, 제2 파워 다운 모드는 주변회로만 해당되는 제 1파워 다운 모드 상태 보다 더 전력 소모를 감소할 수 있지만, 파워 다운 모드에서 진출(exit)하기 위해서, 제 1 파워 다운 모드보다 더 시간이 걸릴 수 있다.
도 47b는 반도체 메모리 장치(5100)에 구비된 특정 핀을 통해 수신되는 신호에 응답하여 파워 다운 모드로 진입하는 예를 나타낸다. 반도체 메모리 장치(5100)에는 파워 다운 모드의 진입을 나타내는 신호(Sig_PD)를 수신하는 특정 핀이 배치될 수 있으며, 외부의 콘트롤러(미도시)로부터 상기 신호(Sig_PD)를 수신하여 파워 다운 모드의 진입이 조절될 수 있다. 예컨대, 제1 상태를 갖는 신호(Sig_PD)를 수신하는 경우 반도체 메모리 장치(5100)는 파워 다운 모드로 진입할 수 있으며, 제2 상태를 갖는 신호(Sig_PD)를 수신하는 경우 반도체 메모리 장치(5100)는 파워 다운 모드에서 진출(exit)할 수 있다.
도 47c는 반도체 메모리 장치(5100)의 동작 상태에 따라 파워 다운 모드로 진입하는 예를 나타낸다. 반도체 메모리 장치(5100)는 외부의 콘트롤러(미도시)로부터의 커맨드(CMD)에 따라 비 동작구간(NOP)으로 진입할 수 있다. 상기와 같은 비 동작구간(NOP)이 일정 시간 유지된 경우, 반도체 메모리 장치(5100)는 파워 다운 모드로 진입할 수 있다. 이후, 외부의 콘트롤러(미도시)로부터 정상 동작과 관련된 커맨드가 수신되는 경우 반도체 메모리 장치(5100)는 파워 다운 모드에서 진출(exit)할 수 있다.
도 48 내지 도 55 는 MTJ 소자로 이루어진 MRAM 셀을 포함하는 반도체 메모리 장치의 패키지, 핀 및 모듈을 나타내는 도면이다. MRAM 셀을 포함하는 반도체 메모리 장치는 SDRAM과 호환이 가능한 핀(Pin) 구성 및 패키지를 구성할 수 있다. 또한, MRAM 메모리 칩으로 구성된 모듈과 SDRAM 모듈이 호환될 수 있도록 구현한다. 즉, MRAM 메모리 칩의 연결 핀은 배열은 DDR2 SDRAM, DDR3 SDRAM 또는 DDR4 SDRAM 중 하나와 호환될 수 있도록 구현될 수 있다.
도 48은 본 발명의 일 실시 예에 따른 반도체 메모리 패키지를 나타낸다. 도 48을 참조하면, 반도체 메모리 패키지(6100)는 반도체 메모리 장치 본체(6110) 및 볼 그리드 어레이(6120)를 포함한다. 볼 그리드 어레이(BGA, Ball Grid Array, 6120)는 복수의 솔더 볼들(Solder Balls)을 포함한다. 복수의 솔더 볼들은 반도체 메모리 장치 본체(6110)와 인쇄 회로 기판(Printed Circuit Board, 미도시)를 연결할 수 있다. 솔더 볼들은 도전 물질들로 구성될 수 있다. 반도체 메모리 패키지(6100)는 MRAM 장치를 포함할 수 있다.
도 49a 내지 도 49b는 본 발명의 일 실시 예에 따른 반도체 메모리 패키지의 볼 그리드 어레이의 배열을 나타내는 도면이다. 도 49a를 참조하면, 반도체 메모리 패키지가 Ｘ4 또는 Ｘ8 데이터 입출력 사양으로 사용될 때, 볼 그리드 어레이는 13행 9열로 배열될 수 있다. 상기 13행 들은 각각 제 A행 내지 제 N행으로 정의될 수 있다. 상기 9열은 각각 제 1 열 내지 제 9열로 정의될 수 있다.
볼 그리드 어레이의 제 1 열 내지 제 3열, 그리고 제 7열 내지 제 9열은 솔더 볼 영역들일 수 있다. 솔더 볼 영역들에서, 솔거 볼들(Ο)이 제공될 수 있다. 볼 그리드 어레이의 제 4 열 내지 제 6열은 더미 볼 영역(+)일 수 있다. 더미 볼 영역에서, 솔더 볼들이 제공되지 않는다. 즉, 볼 그리드 어레이에서, 총 78개의 솔더 볼들이 제공될 수 있다.
도 49b를 참조하면, 반도체 메모리 패키지가 Ｘ16 입출력 사양으로 사용될 때, 볼 그리드 어레이는 16행 9열로 배열될 수 있다. 상기 16행 들은 각각 제 A행 내지 제 T행으로 정의될 수 있다. 상기 9열은 각각 제 1 열 내지 제 9열로 정의될 수 있다. 볼 그리드 어레이의 제1열 내지 제3열과 제7 내지 제9열은 솔더 볼 영역들이고, 제4 내지 제6열은 더미 볼 영역(+)일 수 있다. 볼 그리드 어레이에서, 총 96개의 솔더 볼들이 제공될 수 있다.
도 50 및 도 51은 반도체 메모리 장치 패키지의 솔더 볼들에 할당된 신호들을 보여준다. 도 50을 참조하면, MRAM셀을 포함하는 반도체 메모리 패키지의 핀 구성을 DDR3 SDRAM과 호환될 수 있도록 배열할 수 있다. 핀 배열에는 전원전압(VDD, VDDQ), 접지 전압(VSS, VSSQ), 데이터 신호 (DQ 0 ~ DQ7), 어드레스 신호(A0 ~ A14), 클록 신호(CK, CK#), 클록 인에이블 신호(CKE), 커맨드 신호 (CAS#, RAS#, WE#) 등이 포함된다.
도 51을 참조하면, MRAM셀을 포함하는 반도체 메모리 패키지의 핀 구성을 DDR4 SDRAM과 호환될 수 있도록 배열할 수 있다. 핀 배열에는 전원 전압(VDD, VPP, VDDQ), 접지 전압(VSS, VSSQ), 데이터 입출력 신호(DQ 0 ~ DQ7), 어드레스 신호(A0 ~ A17), 클록 신호(CK_t, CK_c), 클록 인에이블 신호(CKE), 커맨드 신호 (CAS_n, RAS_n, WE_n) 등이 포함된다.
도 52 내지 도 54는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 52를 참조하면, 메모리 모듈(6500)은 인쇄 회로 기판(6510), 복수의 MRAM 칩들(6520) 및 커넥터(6530)를 포함한다. 복수의 MRAM 칩들(6520)은 인쇄 회로 기판(6510)의 상면과 하면에 결합될 수 있다. 커넥터(6530)는 도전선들(미도시)을 통해 복수의 MRAM 칩들(6520)과 전기적으로 연결된다. 또한, 커넥터(6530)는 외부 호스트의 슬롯에 연결될 수 있다.
도 52에는 도시되지 않았으나, MRAM 칩들(6520) 각각은 해당 MRAM 칩의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있는 모드 레지스터를 포함할 수 있다. 모드 레지스터는 버스트 길이, 독출 버스트 타입, 카스 레이턴시, 테스트 모드, DLL 리셋, 라이트 리커버리 및 독출 커맨드-투-프리차아지 커맨드 특성, 프리차아지 파워 다운 동안 DLL 사용을 제어할 수 있다. 모드 레지스터는 DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 라이트 레벨링 인에이블/디세이블, TDQS 인에이블/디세이블 그리고 출력 버퍼 인에이블/디세이블을 제어하기 위한 데이터를 저장할 수 있다.
또한, MRAM 칩이 다수의 뱅크들 및 뱅크 그룹들을 구비하는 경우, 모드 레지스터는 뱅크 그룹들 사이의 데이터를 액세스하기 위한 모드 데이터, 그리고 하나의 뱅크 그룹 내의 다수의 뱅크들 사이의 데이터를 액세스하기 위한 모드 데이터 들을 저장할 수 있다. 또한, 하나의 비트라인에 대응하여 적어도 두 개의 컬럼 선택 라인이 배치되는 경우, 모드 레지스터는 데이터 입출력시 상기 적어도 두 개의 컬럼 선택 라인을 통한 데이터 전달을 제어하기 위한 모드 데이터를 저장할 수 있으며, 데이터 마스킹을 구현하는 경우 컬럼 선택을 제어하여 데이터를 마스킹하거나 입출력 드라이버를 제어하여 데이터를 마스킹하기 위한 모드 데이터를 저장할 수 있다. 또는, MRAM 칩 각각에 파워 다운 모드가 적용되고 외부로부터의 커맨드, 그리고 MRAM 칩의 동작 상태에 따라 다양한 파워 다운 모드를 설정하기 위한 모드 데이터를 저장할 수 있다.
도 53을 참조하면, 메모리 모듈(6600)은 인쇄 회로 기판(6610), 복수의 MRAM 칩들(6620), 커넥터(6630) 및 복수의 버퍼들(6640)을 포함한다. 복수의 버퍼들(6640)은 각각 MRAM 칩(6620)과 커넥터(6630) 사이에 배치될 수 있으며, 또한 상기 복수의 버퍼들(6640) 각각은 별도의 반도체 칩으로 구현될 수 있다.
MRAM 칩들(6620)과 버퍼들(6640)은 인쇄 회로 기판(6610)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(6610)의 상면 및 하면에 형성되는 MRAM 칩들(6620)과 버퍼들(6640)은 복수의 비아 홀들을 통해 연결될 수 있다. 전술한 바와 같이, MRAM 칩들(6620) 각각은 해당 칩의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있는 모드 레지스터를 포함할 수 있다.
도 54를 참조하면, 메모리 모듈(6700)은 인쇄 회로 기판(6710), 복수의 MRAM 칩들(6720), 커넥터(6730), 복수의 버퍼들(6740) 및 컨트롤러(6750)를 포함한다. MRAM 칩들(6720)과 버퍼들(6740)은 인쇄 회로 기판(6710)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(6710)의 상면 및 하면에 형성되는 MRAM 칩들(6720)과 버퍼들(6740)은 복수의 비아 홀들을 통해 연결될 수 있다.
콘트롤러(6750)는 MRAM 칩들(6720) 및 버퍼들(6740)과 통신하고, MRAM 칩들(6720)의 동작 모드를 제어한다. 콘트롤러(67505)는 MRAM 칩(6720)의 모드 레지스터을 이용하여 다양한 기능들, 특성들 그리고 모드들을 제어할 수 있다.
전술한 MRAM 모듈들(6500, 6600, 6700)은 SIMM(Single in-line memory module), DIMM(Dual in-line memory module), SO-DIMM(Small-outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-buffered DIMM), RBDIMM(Rank-buffered DIMM), LRDIMM(Load-reduced DIMM), mini-DIMM 및 micro-DIMM 등의 메모리 모듈에 적용될 수 있다.
도 55는 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 메모리 장치를 도시한 개략도이다. 도 52 내지 도 54의 모듈구조에서 각각의 MRAM 칩은 각각 복수의 반도체 레이어(LA1 ~ LAn)를 구비할 수 있다.
반도체 레이어들(LA1 ~ LAn) 각각은 STT-MRAM 셀을 포함하는 셀 어레이들(6810)을 포함하는 메모리 칩일 수 있으며, 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부의 콘트롤러와 인터페이싱을 수행하는 마스터 칩이고, 나머지는 데이터를 저장하는 슬레이브 칩일 수 있다. 도 55에서, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩이고, 나머지 반도체 레이어들(LA2 내지 LAn)은 슬레이브 칩일 수 있다.
반도체 메모리 장치(6800)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 6820)을 통해 상호 연결될 수 있다.
또한, 반도체 레이어들(LA1 내지 LAn) 사이의 신호의 전달은 광학적 입출력 접속(Optical IO Connection)으로 수행될 수 있다. 예컨대, 라디오 주파수(Radio frequency, RF)파 또는 초음파를 이용하는 방사형(radiative) 방식, 자기 유도(magnetic induction)을 이용하는 유도 커플링(inductive coupling) 방식, 또는 자기장 공진을 이용하는 비방사형(non-radiative) 방식을 이용하여 서로 연결될 수 있다.
방사형 방식은 모노폴(monopole)이나 PIFA(planar inverted-F antenna) 등의 안테나를 이용하여, 무선으로 신호를 전달하는 방식이다. 시간에 따라 변화하는 전계나 자계가 서로 영향을 주면서 방사가 일어나며, 같은 주파수의 안테나가 있을 경우 입사파의 극(polarization) 특성에 맞게 신호를 수신할 수 있다.
유도 커플링 방식은 코일을 여러 번 감아서 한 방향으로 강한 자계를 발생시키고, 비슷한 주파수에서 공진하는 코일을 근접시켜 커플링을 발생시키는 방식이다.
비방사형 방식은, 근거리 전자장을 통해 같은 주파수로 공진하는 두 매체들 사이에서 전자파를 이동시키는 감쇄파 결합(evanescent wave coupling)을 이용하는 방식이다.
도 56은 광 연결장치를 포함하는 메모리 시스템의 일 실시예를 나타내는 도면이다. 도 56을 참조하면, 메모리 시스템(7100)은 컨트롤러(7120), STT-MRAM 셀을 포함하는 반도체 메모리 장치(7130) 및 컨트롤러(7120)와 반도체 메모리 장치(7130)를 인터커넥션하는 하나 이상의 광 연결장치(Optical Link; 7110A, 7110B)를 포함한다. 컨트롤러(7120)는 컨트롤 유닛(7121), 제 1 송신부(7122), 제 1 수신부(7123)를 포함한다. 컨트롤 유닛(7121)은 제1 전기 신호(SN1)를 제 1 송신부(2122)로 전송한다. 제1 전기 신호(SN1)는 반도체 메모리 장치(7130)로 전송되는 커맨드 신호들, 클럭킹 신호들, 어드레스 신호들 또는 기입 데이터 등을 포함할 수 있다.
제 1 송신부(7122)는 제 1 광 변조기(7122_1)를 포함할 수 있으며, 제 1 광 변조기(7122_1)는 제1 전기 신호(SN1)를 제 1 광 송신 신호(OTP1)로 변환하여 광 연결장치(7110A)로 전송한다. 제 1 수신부(7123)는 제 1 광 복조기(7123_1)를 포함할 수 있으며, 제 1 광 복조기(7123_1)는 광 연결장치(7110B)로부터 수신된 제 2 광 수신 신호(OPT2')를 제2 전기 신호(SN2)로 변환하여 컨트롤 유닛(7121)으로 전송한다.
반도체 메모리 장치(7130)는 제 2 수신부(7131), STT-MRAM 셀을 포함하는 메모리 영역(7132) 및 제 2 송신부(7133)를 포함한다. 제 2 수신부(7131)은 제 2 광 복조기(7131_1)를 포함할 수 있으며, 제 2 광 복조기(7131_1)는 광 연결장치(7110A)로부터 제 1 광 수신 신호(OPT1')를 제1 전기 신호(SN1)로 변환하여 메모리 영역(7132)으로 전송한다.
메모리 영역(7132)에서는 제1 전기 신호(SN1)에 응답하여 데이터를 라이트 하거나 메모리 영역(7132)로부터 리드된 데이터를 제2 전기 신호(SN2)를 제 2 송신부(7133)으로 전송한다. 제2 전기 신호(SN2)는 메모리 콘트롤러(7120)로 전송되는 클럭킹 신호, 독출 데이터 등을 포함할 수 있다. 제 2 송신부(7133)는 제 2 광 변조기(7133_1)를 포함할 수 있으며, 제 2 광 변조기(7133_1)는 제2 전기 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(7110B)로 전송한다.
도 57은 광 연결장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다. 도 57을 참조하면, 데이터 처리 시스템(7200)은 제 1 장치(7210), 제 2 장치(7220) 및 다수의 광 연결 장치들(7210, 7220)을 포함한다. 제 1 장치(7210)와 제 2 장치(7220)는 시리얼 통신을 통하여 광 신호를 통신할 수 있다.
제 1 장치(7210)는 제 1 광원(7212), 전-광 변환(Electric to Optical Conversion) 동작을 수행할 수 있는 제 1 광 변조기(Optical modulator; 7214) 및 광-전 변환(Optical to Electric Conversion) 동작을 수행할 수 있는 제 1 광 복조기(Optical de-modulator; 7216)를 포함한다. 제 1 장치(7210)는 본 발명의 실시예에 따른 STT-MRAM 셀을 포함하는 메모리 영역(미도시)을 더 포함할 수 있다.
제 1 광원(7212)은 지속 파형을 갖는 광 신호를 출력한다. 제 1 광 복조기(7216)는 제 2 장치(7220)의 제 2 광 변조기(7224)으로부터 출력된 광 신호를 수신하여 복조하고 복조된 전기 신호를 출력한다.
제 2 장치(7220)는 제 2 광원(7222), 제 2 광 변조기(7224) 및 제 2 광 복조기(7226)를 포함한다. 제 2 광원(7222)는 지속 파형을 갖는 광 신호를 출력한다. 제 2 장치(7220)는 본 발명의 실시예에 따른 STT-MRAM 셀을 포함하는 메모리 영역(미도시)을 더 포함할 수 있다.
광 연결 장치들(7210, 7220)은 제 1 장치(7210)로부터 출력된 광 신호를 제 2 장치(7220)으로 전송하거나, 제 2 장치(7220)로부터 출력된 광 신호를 제 1 장치(7210)로 전송한다.
도 58은 본 발명에 따른 반도체 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다. 도 58을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7300)에 반도체 메모리 장치(7311)가 장착될 수 있다. 상기 컴퓨터 시스템(7300)은 시스템 버스(7360)에 전기적으로 연결되는 메모리 시스템(7310), 모뎀(7320), 중앙 처리장치(7350), RAM(7340) 및 유저 인터페이스(7330)를 구비할 수 있다. 상기 반도체 메모리 장치(7311)는 STT-MRAM 셀을 포함하는 MRAM 칩일 수 있으며, 메모리 시스템(7310)은 MRAM 칩을 포함하는 MRAM 시스템일 수 있다.
메모리 시스템(7310)은 반도체 메모리 장치(7311)와 메모리 컨트롤러(7312)를 포함할 수 있다. 반도체 메모리 장치(7311)에는 중앙 처리 장치(7350)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다.
컴퓨터 시스템(7300)에 요구되는 대용량의 데이터를 저장하기 위한 반도체 메모리 장치(7311)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(7340) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 58에는 도시되지 않았으나, 상기 정보 처리 시스템(7300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 59는 본 발명에 따른 반도체 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다. 도 59를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7400)에 STT-MRAM셀을 포함하는 반도체 메모리 장치(7410)가 장착될 수 있다. 상기 컴퓨터 시스템(7400)은 시스템 버스(7460)에 전기적으로 연결되는 STT-MRAM셀을 포함하는 반도체 메모리 장치(7410), 중앙 처리장치(7450) 및 유저 인터페이스(7430)를 구비할 수 있다.
STT-MRAM은 DRAM의 저비용 및 고 용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시 예에 따른 MRAM 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 단순해질 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 적어도 하나의 뱅크 그룹을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크들을 포함하며, 각각의 뱅크는 다수의 STT-MRAM 셀을 포함하는 셀 어레이;
    상기 STT-MRAM 셀에 연결되는 소스 라인에 전압을 공급하는 소스 전압 발생부; 및
    상기 STT-MRAM 셀에 대한 리드 및 라이트 동작을 수행하기 위하여, 외부로부터의 커맨드를 디코딩하는 커맨드 디코더를 포함하며,
    상기 STT-MRAM 셀은 자유 층, 터널 층 및 고정 층이 순차적으로 적층 되는 MTJ 소자 및 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터의 게이트는 워드라인에 연결되고, 상기 셀 트랜지스터의 일 전극은 상기 MTJ 소자를 통해 비트라인과 연결되고, 상기 셀 트랜지스터의 다른 전극은 상기 소스 라인과 연결되며,
    상기 다수의 STT-MRAM 셀은 다수의 비트라인들에 연결되고, 어느 하나의 제1 비트라인은 제 1 및 제2 컬럼 선택 신호에 의해 각각 제어되는 제 1 및 제 2 컬럼 선택부에 연결되며,
    제 1 컬럼 선택 신호의 활성화에 응답하여 상기 제1 비트라인은 상기 제 1 컬럼 선택부를 통해 제 1 로컬 입출력 라인에 연결되고, 제 2 컬럼 선택 신호의 활성화에 응답하여 상기 제1 비트라인은 상기 제 2 컬럼 선택부를 통해 제 2 로컬 입출력 라인에 연결되며, 외부로부터의 커맨드가 입력될 때마다 상기 제 1 및 제 2 컬럼 선택부는 교번하게 선택되는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 MTJ 소자는 상기 고정 층에 인접하게 위치하는 반 강자성층을 더 포함하며,
    상기 자유 층 또는 상기 고정 층은, 코발트, 철 및 니켈 중에서 선택된 적어도 하나의 강자성 물질을 포함하고,
    상기 터널 층은 마그네슘, 티타늄 및 알루미늄 중에서 선택된 적어도 하나의 물질을 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 MTJ 소자는 상기 자유 층을 기준으로 일 단에 제 1 터널 층 및 제 1 고정 층이 배치되고, 다른 단에 제 2 터널 층 및 제 2 고정 층이 배치되며, 상기 제 1 고정 층의 저화 방향과 상기 제 2 고정 층의 저화 방향이 반대방향으로 고정되는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 반도체 메모리 장치는 동기식 DRAM과 호환되는 핀 배열을 포함하는 패키지를 가지며,
    상기 동기식 DRAM은 DDR2 SDRAM, DDR3 SDRAM 및 DDR4 SDRAM중 적어도 하나인 것을 특징으로 하는 반도체 메모리 장치.
  5. 적어도 하나의 뱅크 그룹을 포함하고, 각각의 뱅크 그룹은 복수의 뱅크들을 포함하며, 각각의 뱅크는 다수의 STT-MRAM 셀을포함하는 셀 어레이;
    상기 STT-MRAM 셀에 연결되는 소스 라인에 전압을 공급하는 소스 전압 발생부; 및
    상기 STT-MRAM 셀에 대한 리드 및 라이트 동작을 수행하기 위하여, 외부로부터의 커맨드를 디코딩하는 커맨드 디코더를 포함하며,
    상기 STT-MRAM 셀은 자유 층, 터널 층 및 고정 층이 순차적으로 적층 되는 MTJ 소자 및 셀 트랜지스터를 포함하고, 상기 셀 트랜지스터의 게이트는 워드라인에 연결되고, 상기 셀 트랜지스터의 일 전극은 상기 MTJ 소자를 통해 비트라인과 연결되고, 상기 셀 트랜지스터의 다른 전극은 상기 소스 라인과 연결되며,
    상기 셀 어레이의 컬럼을 선택하기 위한 컬럼 디코더를 더 구비하고,
    상기 컬럼 디코더는 상기 뱅크 그룹마다 구분되게 배치되고,
    상기 뱅크 그룹 각각에 대응하여 배치되며 데이터를 전달하는 글로벌 라인을 더 구비하고,
    각각의 글로벌 라인은 하나의 뱅크 그룹에 포함되는 복수의 뱅크들에 의해 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 삭제
  7. 제 5항에 있어서,
    상기 복수의 뱅크들 각각에 배치되어 데이터를 전달하는 로컬 라인들; 및
    상기 글로벌 라인을 통한 데이터의 전달을 제어하는 데이터 입출력부를 더 구비하고,
    상기 글로벌 라인의 일 단은 상기 로컬 라인들과 연결되고, 다른 일단은 데이터 입출력부와 연결되는 반도체 메모리 장치.
  8. 제 5항에 있어서, 상기 셀 어레이는 복수의 뱅크 그룹들을 포함하고, 상기 소스 라인은 상기 뱅크 그룹들 각각에 대응하여 분리되어 배치되며,
    각각의 소스 라인으로 소스 전압을 제공하기 위하여, 상기 복수의 뱅크 그룹들 각각에 대응하는 복수의 소스 전압 발생부를 더 구비하는 반도체 메모리 장치.
  9. 제 5항에 있어서, 상기 셀 어레이는 복수의 뱅크 그룹들을 포함하고,
    동일한 뱅크 그룹에 속한 뱅크들 사이의 액세스 간격이 제 1 접근 시간(tCCDL)으로 설정되고, 다른 뱅크 그룹에 속한 뱅크들 사이의 액세스 간격이 제 2 접근 시간(tCCDS)으로 설정되며,
    상기 제 1 접근 시간은 상기 제 2 접근 시간보다 길거나 같은 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 제 1 접근 시간 정보를 저장하는 모드 레지스터 세트; 및
    상기 제 1 접근 시간 정보에 기반하여, 데이터 입출력의 활성화 시간을 조절하기 위한 펄스 폭 제어신호를 생성하는 데이터 펄스 컨트롤러를 더 포함하는 반도체 메모리 장치.
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