CN107204200B - 半导体存储装置及存储器系统 - Google Patents

Abstract

根据一个实施例，半导体存储装置包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到第一命令时将数据写入第二存储器单元组；以及延迟控制器，其在接收到第二命令时对第一存储体发出第一命令，并且在至少第一时段的间隔之后对第二存储体发出第一命令。

Description

半导体存储装置及存储器系统

相关申请的交叉引用

本申请要求2016年3月17日提交的美国临时申请No.62/309,837以及2016年9月13日提交的美国非临时申请No.15/264,545的权益，其整体内容通过引用并入本文。

技术领域

本文描述的实施例一般涉及半导体存储装置及存储器系统。

背景技术

磁随机存取存储器(MRAM)是采用具有磁阻效应的磁性元件作为用于存储信息的存储器单元的存储装置，并且因其高速操作、大存储容量以及非易失性的特征作为下一代存储器装置受到关注。对于使用MRAM作为诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的易失性存储器的替代物，已经进行了研究和开发。为了降低开发成本并且实现平滑的替换，期望以与DRAM和SRAM相同的规范来操作MRAM。

发明内容

通常，根据一个实施例，半导体存储装置包括：第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入第一存储器单元组；第二存储体，其包括第二存储器单元组，并且在接收到第一命令时将数据写入第二存储器单元组；以及延迟控制器，其在接收到第二命令时对第一存储体发出第一命令，并且在至少第一时段的间隔之后对第二存储体发出第一命令。

本发明的实施例可以实现能够控制写入时的功耗的半导体存储装置和存储器系统。

附图说明

图1是示出根据第一实施例的存储器系统的配置的框图。

图2示出根据第一实施例的存储器系统的存储体。

图3示出根据第一实施例的存储器系统的存储器单元。

图4示出根据第一实施例的存储器系统的延迟控制器。

图5是示出根据第一实施例的存储器系统的写入操作的命令序列。

图6是示出根据第一实施例的存储器系统的写入操作的具体示例的命令序列。

图7示出根据第一实施例的存储器系统的半导体存储装置的与图6有关的操作。

图8是示出根据第一实施例的比较例的存储器系统的写入操作的具体示例的命令序列。

图9示出根据第一实施例的比较例的存储器系统的半导体存储装置的与图8有关的操作。

图10是示出根据第二实施例的存储器系统的写入操作的命令序列。

图11示出根据第二实施例的存储器系统的半导体存储装置的与图10有关的操作。

图12是示出根据第二实施例的比较例的存储器系统的写入操作的命令序列。

图13是示出根据第二实施例的比较例的存储器系统的写入操作的具体示例的命令序列。

图14示出根据第二实施例的比较例的存储器系统的半导体存储装置的与图13有关的操作。

图15是示出根据第三实施例的存储器系统的写入操作的具体示例的命令序列。

图16示出根据第三实施例的存储器系统的半导体存储装置的与图15有关的操作。

图17是示出根据第四实施例的存储器系统的写入操作的命令序列。

图18示出根据第四实施例的修改的内部控制器。

图19示出根据第五实施例的半导体存储装置的延迟控制器。

图20示出根据第六实施例的半导体存储装置的延迟控制器。

具体实施方式

在下文中，将参考附图描述实施例。在以下说明中，具有基本上相同功能和配置的结构元件将被分配相同的参考标记。下面描述的每一个实施例仅仅指示用于实现实施例的技术思想的示例性设备或方法。实施例的技术思想的元件材料、形状、结构、布置等不限于下面描述的元件材料、形状、结构、布置。实施例的技术思想可以在权利要求的范围内变化。

将基于双倍数据速率(DDR)4标准来提供以下说明来作为示例。然而，应用于以下实施例的标准不限于DDR4标准。本实施例可以基于JEDEC存储器标准，诸如LPDDR和DDR，并且可以应用于不基于特定标准的存储器。

<1>第一实施例

<1-1>配置

<1-1-1>存储器系统的配置

首先，将描述根据实施例的存储器系统1。如在图1中所示，存储器系统1包括半导体存储装置100和存储器控制器(或主机装置)200。本实施例的半导体存储装置100例如是自旋转移力矩型磁阻随机存取存储器(STT-MRAM)。

如在图1中所示，半导体存储装置100包括命令地址电路110、内部控制器120、多个存储体组130以及全局输入/输出电路140。为了简化，在本实施例中描述了其中半导体存储装置100包括两个存储体组130(BG0)和(BG1)的情况。然而，半导体存储装置100可以包括三个或更多个存储体组130。当不将存储体组130(BG0)与存储体组130(BG1)区分开时，仅将它们称为“存储体组130”。如上所述，应用于本实施例的标准不限于DDR4标准。因此，存储体组对于半导体存储装置100不是不可缺少的。

命令地址输入电路110从存储器控制器200接收各种外部控制信号，诸如命令地址信号CA、时钟信号CLK、时钟使能信号CKE以及芯片选择信号CS。命令地址输入电路110向内部控制器120传送接收到的信号。

内部控制器120包括延迟控制器121。延迟控制器121基于接收到的命令地址信号CA来延迟命令。

全局输入/输出电路140控制存储器控制器200和每一个存储体组130之间的连接。全局输入/输出电路140基于来自内部控制器120的指令将数据从存储器控制器200发送到预定存储体组130。全局输入/输出电路140基于来自内部控制器120的指令将数据从预定存储体组130发送到存储器控制器200。

存储体组130(BG0)和存储体组130(BG1)中的每一个包括多个存储体10。

存储体组130包括本地输入/输出电路131和存储器区域132。

存储器区域132包括多个存储体10。为了简化，在此描述的是存储区域132包括四个存储体10(BK0)-(BK3)的情况。然而，存储体10的数量不限于此。稍后将描述存储体10的细节。当不区分存储体10(BK0)-(BK3)时，它们将被简称为“存储体10”。

<1-1-2>存储体

接下来，将参考图2描述存储器区域132的存储体10。存储体10包括存储器单元阵列11、感测放大器/写入驱动器(SA/WD)12以及页缓冲器13。

存储器单元阵列11包括多个存储器单元MC的矩阵。在存储器单元阵列11中，布置有多个字线WL0至WLi-1、多个位线BL0至BLj-1以及多个源极线SL0至SLj-1。存储器单元阵列11的一行被连接到一个字线WL，并且存储器单元阵列11的一列被连接到由一个位线BL和一个源极线SL形成的一对。

每一个存储器单元MC包括磁阻效应元件(磁性隧道功能(MTJ)元件)11a和选择晶体管11b。选择晶体管11b例如由N沟道MOSFET形成。

MTJ元件11a的一端连接到位线BL，并且其另一端连接到选择晶体管11b的漏极(源极)。

选择晶体管11b的栅极连接到字线WL，并且其源极(漏极)连接到源极线SL。

感测放大器/写入驱动器12被布置在存储器单元阵列11的位线延伸位置处。感测放大器/写入驱动器12包括感测放大器和写入驱动器。感测放大器连接到位线BL，并且检测流过连接到所选择的字线WL的存储器单元MC的电流，以读取存储在存储器单元MC中的数据。写入驱动器连接到位线BL和源极线SL，并且向连接到所选择的字线WL的存储器单元MC提供电流，以将数据写入存储器单元MC中。感测放大器/写入驱动器12基于来自内部控制器120的控制信号来控制位线BL和源极线SL。经由页缓冲器13执行感测放大器/写入驱动器12与数据线DQ之间的数据交换。

页缓冲器13临时保持从存储器单元阵列11读取的数据或从存储器控制器200接收的写入数据。写入数据以列地址单位(CA单位)存储在页缓冲器13中。以页单位执行对存储器单元阵列11的写入操作和对页缓冲器13的数据读取操作。数据以CA单位从页缓冲器13输出到数据线DQ。其中从存储器单元阵列11共同读取数据到页缓冲器的单位或者其中从存储器单元阵列11中的页缓冲器共同写入数据的单位被称为“页”。针对每一个列地址提供根据本实施例的页缓冲器13。

当数据被写入存储器单元阵列11中时，存储器控制器200向半导体存储装置100发送连同写入命令一起指示从哪里写入的列地址以及写入数据。内部控制器120将从存储器控制器200接收的写入数据存储在页缓冲器13中，并且将存储在页缓冲器13中的写入数据写入由列地址指定的存储器单元MC中。

当从存储器单元阵列11读取数据时，存储器控制器200向半导体存储装置100发送连同读取命令一起指示从哪里读取的列地址。内部控制器120读取从页中的所有列地址到页缓冲器13的数据。

前述存储体配置是示例，并且存储体可以具有另一配置。

<1-1-3>存储器单元MC的配置

接下来，将参考图3给出根据第一实施例的存储器单元MC的配置的示意性描述。如在图3中所示，第一实施例的存储器单元MC的磁性隧道结(MTJ)元件11a的一端连接到位线BL，并且其另一端连接到单元晶体管11b的一端。单元晶体管11b的另一端连接到源极线SL。利用隧道磁阻(TMR)效应的MTJ元件11a具有两个铁磁层F和P以及插入其间的非磁性层(隧道绝缘膜)B的层叠结构，并且通过利用由自旋极化隧道效应产生的磁阻的变化来存储数据。MTJ元件11a可以根据两个铁磁层F和P的磁取向而进入低电阻状态或高电阻状态。例如，如果定义低电阻状态为数据“0”，并且定义高电阻状态为数据“1”，则可以将1位数据存储在MTJ元件11a中。当然，也可以定义低电阻状态为数据“1”，并且可以定义高电阻状态为数据“0”。

MTJ元件11a例如通过顺序地堆叠固定层(引脚层)P、隧道势垒层B以及存储层(自由层)F而形成。引脚层P由铁磁体形成，并且包含例如钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)。隧道势垒层B由绝缘膜(诸如MgO)形成。自由层F由铁磁体形成，并且包含例如钴铁硼(CoFeB)或硼化铁(FeB)。引脚层P是磁取向固定的层，而自由层F是磁取向可变的层，并且通过利用磁取向来存储数据。

诸如CoFeB、FeB、CoPt、CoNi、CoPd以及MgO的材料的符号(notation)不将这些材料的组成比限制为1:1:1或1:1。例如，当记录层包含CoFeB时，自由层F包含Co、Fe和B(Co、Fe和B的组成比不受限制)，并且当隧道势垒层B包含MgO时，隧道势垒层B包含Mg和O(Mg和O的组成比不受限制)。这同样适用于除上述以外的材料。

当在写入操作中电流以箭头A1的方向流动时，自由层F的磁取向相对于引脚层P的磁取向变为反平行(AP状态)。结果，MTJ元件11a进入高电阻状态(数据“1”)。当在写入操作中电流以箭头A2的方向流动时，自由层F的磁取向相对于引脚层P的磁取向变为平行(P状态)。结果，MTJ元件11a进入低电阻状态(数据“0”)。以这种方式，可以取决于电流流动的方向在MTJ元件中写入不同的数据。

<1-1-4>延迟控制器的配置

将参考图4描述延迟控制器121。延迟控制器121包括多个延迟电路122(0)-(z)(z是自然数)，延迟电路122中的每一个延迟电路将输入命令延迟时段tPPDI。延迟电路122(0)-(z)中的每一个与预定块相关联。即，延迟电路122(x(x：整数))与存储体组130(BGa(a：整数))和存储体10(BKb(b：整数))相关联。延迟电路122(x)的输出信号提供给存储体组130(BGa)和存储体10(BKb)。

在接收到例如预充电所有存储体命令PREA时，延迟控制器121生成命令CWI_BO。然后，延迟控制器121通过将命令CWI_BO经由延迟电路122(0)延迟了时段tPPDI来生成命令CWI_B1。此外，延迟电路122(1)通过将从延迟电路122(0)接收的命令延迟时段tPPDI来生成命令CWI_B2。类似地，多个延迟电路122(0)-(z)串联连接，以使得在每个时段tPPDI生成命令。当延迟电路122(0)-(z)彼此不区分时，仅将它们称为“延迟电路122”。延迟控制器121的配置不限于此，并且可以适当地改变。当命令CWI_B0至CWI_Bz彼此不区分时，仅将它们称为“命令CWI”。命令CWI是由内部控制器120生成的命令。

<1-2>操作

<1-2-1>基本命令序列

将参考图5描述与根据本实施例的存储器系统的写入操作有关的基本命令序列。

[时间T0]

存储器控制器200发出有源命令ACT。在接收到有源命令ACT时，半导体存储装置100转变到有源状态。例如，当接收到有源命令ACT时，半导体存储装置100从存储器控制器200接收存储体组地址、存储体地址以及行地址。然后，设定存储体组地址、存储体地址以及行地址。

[时间T1]

在时间T1，在从时间T0经过时段tRCD(RAS至CAS延迟)之后，存储器控制器200发出写入命令WT。

半导体存储装置100在有源命令ACT之后从存储器控制器200接收写入命令WT。

通过输入写入命令WT，指定页缓冲器存取操作。

在写入操作中，从存储器控制器200输入存储体组地址、存储体地址以及列地址，并且然后将其设定在命令地址电路110中。

图中的时段tRCD(RAS到CAS延迟)是从接收到有源命令ACT到接收到写入命令WT的时段。“RAS”表示“行地址选通”，并且“CAS”表示“列地址选通”。

[时间T2]

在时间T1之后的写入延迟WL的时间T2，存储器控制器200经由数据线DQ将数据Din输出到半导体存储装置100。写入延迟WL是从存储器控制器200输入写入命令WT的时间到存储器控制器200启动(boot)数据选通DQS(未示出)以将写入数据输出到数据线DQ的时间的时段。图中的时段BL/2(BL：突发长度(Burst Length))是数据Din的发送/接收所需的时段。

[时间T3]

当存储器控制器200完成输出数据Din时，半导体存储装置100将接收到的数据Din存储在页缓冲器13中。将数据存储在页缓冲器13中的这种操作被称为“页缓冲器存取操作”(同样称为“PB存取”)。

[时间T4至时间T5]

存储器控制器200可以从时间T3到时间T4发出预充电命令PRE，该时间T4在从时间T3经过时段tWR之后。时段tWR是页缓冲器存取操作所需的时段。即，时段tWR是从发出写入命令到完成对目标页缓冲器的存取的时段。

半导体存储装置100从存储器控制器200接收预充电命令PRE、存储体组地址以及存储体地址。在命令地址电路110中设定存储体组地址和存储体地址。

在接收到预充电命令PRE时，根据由内部控制器120发出的内部命令CWI，半导体存储装置100开始将存储在页缓冲器13中的数据写入目标存储体的存储器单元阵列11中的写入操作。

在完成在存储器单元阵列11中写入数据的操作时，半导体存储装置100然后开始字线和位线的预充电操作(同样称为“复位”或“存储体复位”)。在从时间T4经过时段tRP之后的时间T5之后，存储器控制器200能够向同一存储体发出有源命令ACT。存储器控制器200发送与时钟信号CLK的时序同步的命令或数据。

当接收到预充电命令PRE时，根据本实施例的半导体存储装置100执行写入操作和预充电操作。当接收到写入命令WT时，半导体存储装置100执行页缓冲器存取操作，但不执行写入操作。为了在存储器单元阵列11中写入数据，存储器控制器200需要发出预充电命令PRE。即，在根据本实施例的存储器系统1中，由预充电命令PRE而不是写入命令WT来定义对存储器单元的写入操作的时序。

<1-2-2>具体示例

将参考图6描述根据本实施例的存储器系统1对所有存储体10执行写入操作(总共八个)的情况的具体操作示例。

[时间T10]

存储器控制器200可以以时段tCCD(CAS至CAS延迟)的间隔按顺序对存储体组130(BG0)的存储体10(BK0)、存储体组130(BG1)的存储体10(BK0)、存储体组130(BG0)的存储体10(BK1)、存储体组130(BG1)的存储体10(BK1)、存储体组130(BG0)的存储体10(BK2)、存储体组130(BG1)的存储体10(BK2)、存储体组130(BG0)的存储体10(BK3)以及存储体组130(BG1)的存储体10(BK3)发出写入命令WT(第一至第八WT)。

图中的时段tCCD(CAS到CAS延迟)是从发出写入命令WT到发出下一个写入命令WT的延迟时间。

[时间T12]

在时间T2，在从发出写入命令WT(第八WT)的时间T11a经过时段WL+BL/2+tWR之后，存储器控制器200发出预充电所有存储体命令PREA，其是对半导体存储装置100的所有存储体10执行写入和预充电操作的指令。

将参考图7描述当接收到预充电所有存储体命令PREA时执行的半导体存储装置100的操作。

[时间T12a]

在接收到预充电所有存储体命令PREA时，延迟控制器121在每个时段tPPDI生成命令CWI_B0至CWI_B7。

内部控制器120对存储体组130(BG0)发出存储体组130(BG0)和存储体10(BK0)的地址，以及命令CWI_B0。

在接收到命令CWI_B0和存储体10(BK0)的地址时，存储体组130(BG0)对存储体10(BK0)执行数据写入操作。

[时间T12b]

在时间T12b，在从时间T12a经过时段tPPDI之后，内部控制器120对存储体组130(BG1)发出存储体组130(BG1)和存储体10(BK0)的地址，以及命令CWI_B1。

在接收到命令CWI_B1和存储体10(BK0)的地址时，存储体组130(BG1)对存储体10(BK0)执行数据写入操作。

[时间T12c]

在时间T12c，在从时间T12b经过时段tPPDI之后，内部控制器120对存储体组130(BG0)发出存储体组130(BG0)和存储体10(BK1)的地址，以及命令CWI_B2。

在接收到命令CWI_B2和存储体10(BK1)的地址时，存储体组130(BG0)对存储体10(BK1)执行数据写入操作。

[时间T12e]

在时间T12e，在从时间T12c经过时段tPPDI之后，内部控制器120对存储体组130(BG1)发出存储体组130(BG1)和存储体10(BK1)的地址，以及命令CWI_B3。

在接收到命令CWI_B3和存储体10(BK1)的地址时，存储体组130(BG1)对存储体10(BK1)执行数据写入操作。

[时间T12f]

在时间T12f，在从时间T12e经过时段tPPDI之后，内部控制器120对存储体组130(BG0)发出存储体组130(BG0)和存储体10(BK2)的地址，以及命令CWI_B4。

在接收到命令CWI_B4和存储体10(BK2)的地址时，存储体组130(BG0)对存储体10(BK2)执行数据写入操作。

[时间T12g]

在时间T12g，在从时间T12f经过时段tPPDI之后，内部控制器120对存储体组130(BG1)发出存储体组130(BG1)和存储体10(BK2)的地址，以及命令CWI_B5。

在接收到命令CWI_B5和存储体10(BK2)的地址时，存储体组130(BG1)对存储体10(BK2)执行数据写入操作。

[时间T12h]

在时间T12h，在从时间T12g经过时段tPPDI之后，内部控制器120对存储体组130(BG0)发出存储体组130(BG0)和存储体10(BK3)的地址，以及命令CWI_B6。

在接收到命令CWI_B6和存储体10(BK3)的地址时，存储体组130(BG0)对存储体10(BK3)执行数据写入操作。

[时间T12i]

在时间T12i，在从时间T12h经过时段tPPDI之后，内部控制器120对存储体组130(BG1)发出存储体组130(BG1)和存储体10(BK3)的地址，以及命令CWI_B7。

在接收到命令CWI_B7和存储体10(BK3)的地址时，存储体组130(BG1)对存储体10(BK3)执行数据写入操作。

对存储体发出命令的顺序不限于上述。

如在图7中所示，对存储器单元的写入操作所需的时间是“twrite”。以页大小为单位执行写入操作。也就是说，在本实施例中，通过“(twrite/tPPDI)*页大小”来限定同时执行写入操作的单元的数量。在本实施例中，如在图7中所示，时间T12c至时间T12e，设定延迟时段tPPDI以使得同时执行写入操作的存储体的数量例如不大于3。可以适当地改变时段tPPDI。

在从时间T12经过时段tRPA之后的时间T13之后(写入操作完成之后)，存储器控制器200可以发出有源命令ACT。即，存储器控制器200不能发出有源命令ACT，直到从发出预充电所有存储体命令PREA起经过了时段tRPA为止。可以通过“tPPDI*(存储体组的数量*存储体地址的数量-1)+tRP”来限定时段tRPA。

<1-3>优点

根据上述实施例，半导体存储装置100响应于由存储器控制器200发出的写入命令WT将外部传送的数据加载到页缓冲器。半导体存储装置100响应于预充电命令PRE将保持在页缓冲器13中的数据写入存储器单元阵列11。即使当半导体存储装置100从存储器控制器200接收到预充电所有存储体命令PREA(其是对所有存储体10执行写入和预充电操作的指令)时，半导体存储装置100也不同时对所有存储体10执行写入操作。即，当发出预充电所有存储体命令PREA时，半导体存储装置100通过延迟控制器121禁止对所有存储体10同时执行写入操作。

为了便于理解该优点，将描述根据第一实施例的比较例的存储器系统。

根据比较例的半导体存储装置100不包括延迟控制器121。如在图8中所示，在时间T12，在从存储器控制器200接收到预充电所有存储体命令PREA时，半导体存储装置100对所有存储体10执行写入操作(tRP<tRPA)。如在图9中所示，对所有存储体10同时执行写入操作。在这种情况下，同时执行写入操作的单元数量为“页大小*存储体组数量×存储体地址数量”，结果是从时间T12到时间T12j的半导体存储装置100的功耗为高。

结果，由于数据写入所需的功率不足，可能无法正确地写入数据。在该示例中，存储体10的数量为8。然而，如果存储体10的数量增加，则这种可能性进一步增加。

当从存储器控制器200发出预充电所有存储体命令PREA时，本实施例可以通过使用延迟控制器121来控制在每个存储体10的存储器单元中写入数据的时序。因此，与比较例不同，本实施例可以防止对所有存储体10同时执行写入操作，并且禁止写入操作所需的功率不足的问题。

根据上述实施例，从存储器控制器200到半导体存储装置100的数据传送独立于半导体存储装置100中的数据写入操作。因此，可以抑制对存储器单元的写入操作所附带的电流的峰值，而不降低对半导体存储装置100的数据传送速率。结果，可以提供高可靠性和高质量的半导体存储装置100。

在上述实施例中，已经描述了每个时段tPPDI对一个存储体10执行写入操作的情况。然而，例如，可以每个时段tPPDI对多个存储体10执行写入操作。可以以作为一个存储体的分部的子存储体为单位顺序地执行写入操作。

<2>第二实施例

将描述第二实施例。在第一实施例中，半导体存储装置控制数据写入时序。然而，在第二实施例中，存储器控制器控制命令发出时序。将省略与第一实施例的那些部件相似的部件的描述。根据第二实施例的半导体存储装置100可以采用延迟控制器121。

<2-1>操作

将参考图10描述本实施例的存储器系统1的数据写入操作。存储器控制器200可以在每个时段tPPD对预定存储体组中的预定存储体10发出预充电命令。

具体地，如在图10中所示，存储器控制器200在时间T20对存储体组130(BG0)、存储体10(BK0)发出预充电命令PRE(图中的第一PRE)。

在时间T21，在从时间T20经过时段tPPD之后，存储器控制器200然后对存储体组130(BG1)、存储体10(BK0)发出预充电命令PRE(图中的第二PRE)。

在时间T22，在从时间T21经过时段tPPD之后，存储器控制器200对存储体组130(BG0)、存储体10(BK1)同样发出预充电命令PRE(图中的第三PRE)。

在时间T23，在从时间T22经过时段tPPD之后，存储器控制器200然后对存储体组130(BG1)、存储体10(BK1)发出预充电命令PRE(图中的第四PRE)。

在时间T24，在从时间T23经过时段tPPD之后，存储器控制器200对存储体组130(BG0)、存储体10(BK2)同样发出预充电命令PRE(图中的第五PRE)。

在时间T25，在从时间T24经过时段tPPD之后，存储器控制器200然后对存储体组130(BG1)、存储体10(BK2)发出预充电命令PRE(图中的第六PRE)。

在时间T26，在从时间T25经过时段tPPD之后，存储器控制器200对存储体组130(BG0)、存储体10(BK3)同样发出预充电命令PRE(图中的第七PRE)。

在时间T27，在从时间T26经过时段tPPD之后，存储器控制器200然后对存储体组130(BG1)、存储体10(BK3)发出预充电命令PRE(图中的第八PRE)。

如在图11中所示，在从存储器控制器200接收到预充电命令第一PRE时，存储体组130(BG0)对存储体10(BK0)的存储器单元执行数据写入操作。类似地，半导体存储装置100以时段tPPD的间隔接收预充电命令，并且基于地址对存储体10的存储器单元执行写入操作。

通过“(twrite/tPPD)*页大小”限定同时执行写入操作的单元数量。

<2-2>优点

根据上述实施例，在接收到预充电命令时，半导体存储装置100对存储器单元执行写入操作。存储器控制器200可以通过控制时段tPPD来控制同时执行写入操作的单元的数量。

为了便于理解该优点，将描述根据第二实施例的比较例的存储器系统。

如在图12中所示，在接收到写入命令WT时，根据比较例的半导体存储装置连续地执行页缓冲器存取操作和数据写入操作。

根据DDR4SDRAM规范，当对相同存储体组连续发出写入命令时，需要等待时段tCCD_L。当对不同存储体组连续发出写入命令时，需要等待时段tCCD_S(tCCD_S<tCCD_L)。

时段tCCD_S和tCCD_L可以比数据写入时段twrite更短。例如，DRAM的数据写入时段twrite大约等于或短于tCCD_S和tCCD_L。然而，MRAM的数据写入时段twrite可能比DRAM的数据写入时段twrite更长。

如在图13中所示，当从时间T30到时间T37以时段tCCD_S的间隔输入写入命令时，半导体存储装置100以如在图14中所示的从时间T40到时间T49的时段tCCD_S的间隔执行页缓冲器存取操作和数据写入操作。因此，通过“(twrite/tCCD_S)*页大小”限定同时执行写入操作的单元的数量。如上所述，时段tCCD_S和tCCD_L的最小值在规范下是固定的，因此同时执行写入操作的单元的数量取决于时段twrite。如果时段twrite变得更长，则功耗增加。结果，由于写入所需的功率不足，可能无法正确写入数据。

在上述第二实施例中，存储器控制器200需要发出预充电命令PRE以将数据写入存储器单元阵列11。即，在根据本实施例的存储器系统1中，通过预充电命令PRE而不是写入命令WT来限定对单元的写入操作的时序。

此外，在本实施例中，存储器控制器200以时段tPPD或更长的间隔发出预充电命令。即，存储器控制器200可以通过控制时段tPPD来控制同时执行写入操作的单元的数量。这使得能够控制写入时的功耗。

根据上述实施例，从存储器控制器200到半导体存储装置100的数据传送独立于半导体存储装置100中的数据写入操作。因此，可以抑制对存储器单元的写入操作所附带的电流的峰值，而不降低对半导体存储装置100的数据传送速率。结果，可以提供高可靠性和高质量的半导体存储装置100。

本实施例可以与第一实施例组合。

<3>第三实施例

将描述第三实施例。在第三实施例中描述的是存储器控制器基于预充电窗口来控制命令发出时序的情况。将省略与第一或第二实施例的部件类似的部件的描述。

<3-1>操作

将参考图15描述本实施例的存储器系统1的数据写入操作。存储器控制器200可以在时段tPRW期间发出预充电命令直到预充电命令上限数量Nwt。

存储器控制器200采用满足“tPRW/(Nwt-1)<tCCD(包括tCCD_S和tCCD_L)”的tPRW和Nwt。在本实施例中，设定tPRW和Nwt为满足约束“tPRW≥twrite”和“预充电命令上限数Nwt≤3”。然而，上述约束仅仅是示例，并且可以适当地改变时段tPRW和预充电命令上限数量Nwt。

具体地，参考图15和图16，存储器控制器200在时间T50对存储体组130(BG0)、存储体10(BK0)发出预充电命令PRE(图中的第一PRE)。如果存储器控制器200在时间T50发出预充电命令PRE(图中的第一PRE)，则其可以进一步从时间T50起两次在时段tPRW发出预充电命令。

在接收到预充电命令第一PRE时，存储体组130(BG0)对存储体10(BK0)的存储器单元执行数据写入操作。

在时间T51，在从时间T50经过时段tPPD之后，存储器控制器200对存储体组130(BG1)、存储体10(BK0)发出预充电命令PRE(图中的第二PRE)。在本实施例中，描述提供时段tPPD的情况作为示例。然而，时段tPPD不是必须提供的。

在接收到预充电命令第二PRE时，存储体组130(BG1)对存储体10(BK0)的存储器单元执行数据写入操作。

在时间T52，在从时间T51经过时段tPPD之后，存储器控制器200对存储体组130(BG0)、存储体10(BK1)发出预充电命令PRE(图中的第三PRE)。

在接收到预充电命令第三PRE时，存储体组130(BG0)对存储体10(BK1)的存储器单元执行数据写入操作。

由于存储器控制器200从时间T50到时间T52已经三次发出预充电命令，所以它不能从时间T50起的时段tPRW内发出新的预充电命令。

在时间T53，在从时间T50经过时段tPRW之后，存储器控制器200可以对存储体组130(BG1)、存储体10(BK1)发出预充电命令PRE(图中的第四PRE)。在存储器控制器200在时间T53发出预充电命令PRE(图中的第四PRE)之后，其可以在时间T51之后的时段tPRW发出新的预充电命令。类似地，存储器控制器200重复关于时间T50到时间T53所描述的操作。

<3-2>优点

根据上述实施例，在接收到预充电命令时，半导体存储装置100执行写入操作。存储器控制器200可以通过控制时段tPRW来控制同时执行写入操作的单元的数量。即，在本实施例中，存储器控制器200可以限制执行写入操作的单元的最大数量。这使得能够控制写入时的功耗。结果，可以提供高质量的半导体存储装置。

本实施例可以与第一和第二实施例组合。

<4>第四实施例

将描述第四实施例。在第四实施例中描述的是添加了用于执行写入操作的命令的情况。将省略与第一实施例的那些部件相似的部件的描述。根据第四实施例的半导体存储装置100不需要包括延迟控制器121。

<4-1>命令序列

将参考图17描述与根据本实施例的存储器系统的写入操作有关的基本命令序列。

[时间T0至时间T3]

操作与关于图5描述的操作相同。

[时间T4至时间T8]

存储器控制器200可以在从时间T3经过时段tWR之后的时间T4发出单元写入命令CW。

半导体存储装置100从存储器控制器200接收单元写入命令CW、存储体组地址和存储体地址。在地址缓冲器(未示出)中设定存储体组地址和存储体地址。

在接收到单元写入命令CW时，内部控制器120开始写入操作，以将存储在页缓冲器13中的数据写入由存储体组地址和存储体地址指定的存储体中。

[时间T8至时间T9]

存储器控制器200可以在从时间T4经过时段tCW之后的时间T8发出预充电命令PRE。

在接收到预充电命令PRE时，半导体存储装置100开始存储体复位操作。在时间T9之后，在从时间T8经过时段tRP之后，存储器控制器200能够向同一存储体发出有源命令ACT。

在接收到单元写入命令CW时，根据本实施例的半导体存储装置100对存储器单元执行数据写入操作。

在上述第一至第三实施例中，单元写入命令CW可以被预充电命令代替。

本实施例可以与第一至第三实施例组合。

<4-2>第四实施例的变型

接下来，将参考图18描述第四实施例的变型。

<4-3>第四实施例的变型的概要

即使当对存储体发出单元写入命令CW时，也可能尚未对存储体发出写入命令WT。从功耗的观点来看，不优选对这种存储体执行数据写入操作。

在第四实施例的变型中，仅对已经发出写入命令WT的存储体发出单元写入命令CW。在下文中，将描述用于实现第四实施例的变型的配置。

<4-4>根据第四实施例的变型的内部控制器

根据第四实施例的变型的内部控制器120包括AND(和)运算电路123(0)-(z)。AND运算电路123(0)-(z)各自与预定块相关联。即，AND运算电路123(x)与存储体组130(BGa)、存储体10(BKb)相关联。因此，向存储体组130(BGa)、存储体10(BKb)提供AND运算电路123(x)的输出信号。

AND运算电路123(x)在其第一输入端接收单元写入命令CW_Bx，并在其第二输入端接收标志WFLAG_Bx。然后，AND运算电路125(x)输出从第一输入端子和第二输入端子输入的信号的运算作为单元写入命令CWI_Bx。

单元写入命令CWI_Bx与第四实施例中描述的单元写入命令CW相同。在本变型中，用于存储体组130(BGa)、存储体10(BKb)的单元写入命令CW被称为单元写入命令CW_Bx。

标志WFLAG_Bx由内部控制器120生成。具体地，当内部控制器120确定在对目标存储体(例如存储体组130(BGa)、存储体10(BKb))执行先前预充电操作之后输入写入命令WT时，内部控制器120使标志WFLAG_Bx为高(H)电平。除非在对目标存储体执行先前预充电操作之后输入写入命令WT，否则内部控制器120使保持标志WFLAG_Bx处于低(L)电平。

当单元写入命令CW正在接收并且标志WFLAG_Bx处于H电平时，AND运算电路123(x)输出单元写入命令CWI_Bx。即，AND运算电路123(x)仅在对目标存储体接收到写入命令WT时发出单元写入命令CWI_Bx。其它AND运算电路123以相同的方式操作。

单元写入命令CWI_Bx与第四实施例中描述的单元写入命令CW相同。在接收到单元写入命令CWI_Bx时，存储体组130(BGa)开始写入操作，以将存储在页缓冲器13中的数据写入到存储体10(BKb)的存储器单元阵列11中。

存储器控制器200可以在从发出单元写入命令CWI_Bx经过时段tCW之后发出预充电命令PRE。

<4-5>优点

根据上述实施例，仅对已经发出写入命令WT的存储体发出单元写入命令CW。如果尚未对存储体发出写入命令WT，则不对存储体执行数据写入操作。因此，可以禁止不必要的写入操作。结果，可以降低功耗。

<5>第五实施例

将描述第五实施例。在第五实施例中描述的是当半导体存储装置接收预充电所有存储体命令时，根据需要发出单元写入命令的情况。将省略与第一或第四实施例或第四实施例的变型相似的部分的描述。

<5-1>第五实施例的概要

将描述第五实施例的概要。在第一实施例中，当发出预充电所有存储体指令PREA时，对包括尚未发出写入命令WT的存储体的存储体执行写入操作。在第五实施例中，当发出预充电所有存储体指令PREA时，仅对已经发出写入命令WT的存储体执行写入操作。

在下文中，将描述实现第五实施例所需的配置。

<5-2>延迟控制器的配置

将参考图19描述根据第五实施例的半导体存储装置的延迟控制器121。如在图19中所示，延迟控制器121包括多个延迟电路122(0)-(z)。此外，延迟控制器121包括延迟电路124(0)-(z)，该延迟电路124(0)-(z)将延迟电路122(0)-(z)的输出信号延迟时段tPPDI。此外，延迟控制器121包括接收延迟电路122(0)-(z)的输出信号的AND运算电路125(0)-(z)。

例如，延迟电路122(x)、延迟电路124(x)以及AND运算电路125(x)与存储体组130(BGa)、存储体10(BKb)相关联。也就是说，延迟电路124(x)和AND运算电路125(x)的输出信号被提供给存储体组130(BGa)、存储体10(BKb)。

AND运算电路125(x)在其第一输入端子处接收命令PREA或延迟电路122(x)的输出信号，并在其第二输入端子处接收标志WFLAG_Bx。然后，AND运算电路(x)输出从第一输入端子和第二输入端子输入的信号的运算作为单元写入命令CWI_Bx。标志WFLAG_Bx与第四实施例的变型例中描述的相同。

当命令PREA或延迟电路122(x)的输出信号处于H电平，并且标志WFLAG_Bx处于H电平时，AND运算电路125(x)输出单元写入命令CWI_Bx。即，仅当预充电所有存储体命令PREA被接收并且已经对目标存储体输入了写入命令WT时，AND运算电路125(x)发出单元写入命令CWI_Bx。

其它延迟电路122和124以及AND运算电路125以相同的方式操作。

当延迟控制器121发出单元写入命令CWI_Bx时，其在发出单元写入命令CWI_Bx之后的时段twrite发出存储体复位命令PREI_Bx。因此，延迟控制器121以与第四实施例中描述的相同的方式操作。即使不发出单元写入命令CWI_Bx，也发出命令PREI_Bx。

在接收到预充电所有存储体命令PREA时，延迟控制器121选择性地发出单元写入命令CWI_Bx，并且在每个时段tPPDI发出命令PREI_Bx。

在接收到命令PREI_Bx时，存储体组130(BGa)执行存储体10(BKb)的预充电操作。

<5-3>优点

在根据上述实施例的半导体存储装置中，当发出预充电所有存储体命令PREA时，仅对已经发出写入命令WT的存储体执行写入操作。因此，可以禁止对存储器单元的不必要的数据写入操作。结果，可以降低功耗。

<6>第六实施例

将描述第六实施例。在第六实施例中描述的是当半导体存储装置接收预充电命令时半导体存储装置根据需要发出单元写入命令的情况。将省略与第二或第四实施例或第四实施例的变型相似的部分的描述。

<6-1>第六实施例的概要

将描述第六实施例的概要。在第二实施例中，当发出预充电命令PREA时，对包括已经发出或没有发出写入命令WT的存储体的存储体执行写入操作。在第六实施例中，当发出预充电命令PREA时，仅对已经发出写入命令WT的存储体执行写入操作。

在下文中，将描述实现第六实施例所需的配置。

<6-2>延迟控制器的配置

将参考图20描述根据第六实施例的半导体存储装置的延迟控制器121。如在图20中所示，延迟控制器121包括多个延迟电路126(0)-(z)。此外，延迟控制器121包括AND运算电路127(0)-(z)。

例如，延迟电路126(x)和AND运算电路127(x)与存储体组130(BGa)、存储体10(BKb)相关联。即，向存储体组130(BGa)、存储体10(BKb)提供延迟电路126(x)和AND运算电路127(x)的输出信号。

延迟电路126(x)从存储器控制器200接收命令PRE_Bx，并输出延迟时段twrite的命令PREI_Bx。

AND运算电路127(x)在其第一输入端子处接收命令PRE_Bx，并在其第二输入端子处接收标志WFLAG_Bx。AND运算电路127(x)输出从第一输入端子和第二输入端子输入的信号的运算作为单元写入命令CWI_Bx。标志WFLAG_Bx与第四实施例的变形例中描述的相同。

当命令PRE_Bx被接收时，AND运算电路127(x)输出单元写入命令CWI_Bx，并且标志WFLAG_Bx处于H电平。即，仅当命令PRE_Bx被接收并且已经对目标存储体输入了写入命令WT时，AND运算电路127(x)发出单元写入命令CWI_Bx。

其它延迟电路126和AND运算电路127以相同的方式操作。

延迟控制器121在从发出单元写入命令CWI_Bx经过时段twrite之后发出存储体复位命令PREI_Bx。因此，延迟控制器121以与第四实施例中描述的相同的方式操作。即使不发出单元写入命令CWI_Bx，也发出存储体复位命令PREI_Bx。

<6-3>优点

根据上述实施例，仅对已经发出写入命令WT的存储体发出单元写入命令CW。如果尚未对存储体发出写入命令WT，则不对存储体执行数据写入操作。因此，可以禁止不必要的写入操作。结果，可以降低功耗。

<7>变型等

在上述实施例中，MRAM可以是利用用于磁性层的磁化反转的自旋转移现象的STT-MRAM(自旋转移扭矩磁阻随机存取存储器)。

在本说明书中，已经通过示例描述了使用磁性隧道结(MTJ)元件作为可变电阻元件来存储数据的MRAM。然而，实施例不限于该示例。

例如，实施例可应用于利用电阻变化来存储数据的半导体存储装置，例如电阻变化型存储器以及MRAM，诸如ReRAM(电阻式随机存取存储器)和PCRAM(相变随机存取存储器)。

此外，实施例还可应用于以下半导体存储装置：其通过施加电流或施加电压的电阻变化来存储数据，或者通过将由于电阻变化而引起的电阻差转换为电流差或者电压差来读取存储的数据。

在上述每一个实施例中，作为存储器单元的可变电阻元件，以MTJ元件为例进行说明，但可变电阻元件不限于此。即，实施例可应用于包括存储器单元的任何半导体存储装置，该存储器单元包括通过利用由施加电流或电压引起的电阻的变化来实现数据存储(保持)或读取的元件。

在上述每一个实施例中，为了描述的目的，将位线对称为位线BL和源极线SL。然而，例如，位线对也可以被称为第一位线和第二位线。

虽然已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不旨在限制本发明的范围。实际上，本文描述的新颖方法和系统可以以各种其它形式实施；此外，在不脱离本发明的精神的情况下，可以进行对本文描述的方法和系统的形式的各种省略、替换和改变。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或变型。

Claims (10)

1.一种半导体存储装置，包括：

第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；

第二存储体，其包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组；以及

延迟控制器，其在接收到第二命令时发出针对所述第一存储体的所述第一命令，并且在至少第一时段的间隔之后发出针对所述第二存储体的所述第一命令，其中

所述第一存储体进一步包括第一缓冲部，

在接收到第三命令时，所述第一存储体将数据存储在所述第一缓冲部中，

在接收到所述第一命令时，所述第一存储体将存储在所述第一缓冲部中的数据写入所述第一存储器单元组，

所述第二存储体进一步包括第二缓冲部，

在接收到所述第三命令时，所述第二存储体将数据存储在所述第二缓冲部中，以及

在接收到所述第一命令时，所述第二存储体将存储在所述第二缓冲部中的数据写入所述第二存储器单元组。

2.一种半导体存储装置，包括：

第一存储体，其包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；

第二存储体，其包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组；以及

延迟控制器，其在接收到第二命令时发出针对所述第一存储体的所述第一命令，并且在至少第一时段的间隔之后发出针对所述第二存储体的所述第一命令，其中

在接收到所述第一命令时，所述第一存储体将数据写入所述第一存储器单元组，并且然后复位所述第一存储体；以及

在接收到所述第一命令时，所述第二存储体将数据写入所述第二存储器单元组，并且然后复位所述第二存储体。

3.根据权利要求1或2所述的半导体存储装置，其中所述第一存储器单元组和所述第二存储器单元组包括能够保持数据的电阻变化元件。

4.根据权利要求1或2所述的半导体存储装置，其中所述第一存储器单元组和所述第二存储器单元组是磁阻随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)以及电阻随机存取存储器(ReRAM)中的一种。

5.一种存储器系统，包括：

存储器装置，其包括第一存储体，所述第一存储体包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；以及

控制器，其发出用于所述存储器装置的第二命令以向所述存储器装置传送数据，发出用于所述存储器装置的所述第一命令以将所述数据写入所述第一存储器单元组，并且在至少第一时段的间隔之后发出下一个第一命令，其中

所述存储器装置进一步包括第二存储体，所述第二存储体包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组，

所述控制器在至少第一时段的间隔之后发出针对所述第一存储体或所述第二存储体的所述第一命令，其中

所述第一存储体进一步包括第一缓冲部，

在接收到所述第二命令时，所述第一存储体将数据保持在所述第一缓冲部中，

在接收到所述第一命令时，所述第一存储体将保持在所述第一缓冲部中的数据写入所述第一存储器单元组，

所述第二存储体进一步包括第二缓冲部，

在接收到所述第二命令时，所述第二存储体将数据保持在所述第二缓冲部中，以及

在接收到所述第一命令时，所述第二存储体将保持在所述第二缓冲部中的数据写入所述第二存储器单元组。

6.一种存储器系统，包括：

存储器装置，其包括第一存储体，所述第一存储体包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；以及

控制器，其发出用于所述存储器装置的第二命令以向所述存储器装置传送数据，发出用于所述存储器装置的所述第一命令以将所述数据写入所述第一存储器单元组，并且在至少第一时段的间隔之后发出下一个第一命令，其中

所述存储器装置进一步包括第二存储体，所述第二存储体包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组，

所述控制器在至少第一时段的间隔之后发出针对所述第一存储体或所述第二存储体的所述第一命令，其中

在接收到所述第一命令时，所述第一存储体在将数据写入所述第一存储器单元组之后复位所述第一存储体；以及

在接收到所述第一命令时，所述第二存储体在将数据写入所述第二存储器单元组之后复位所述第二存储体。

7.根据权利要求5或6所述的存储器系统，其中

所述第一存储器单元组和所述第二存储器单元组包括能够保持数据的电阻变化元件。

8.根据权利要求5或6所述的存储器系统，其中所述第一存储器单元组和所述第二存储器单元组是磁阻随机存取存储器(MRAM)、相变随机存取存储器(PCRAM)以及电阻随机存取存储器(ReRAM)中的一种。

9.一种存储器系统，包括：

存储器装置，其包括第一存储体，所述第一存储体包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；以及

控制器，其发出用于所述存储器装置的第二命令以将数据传送到所述存储器装置，发出用于所述存储器装置的所述第一命令以将所述数据写入所述第一存储器单元组，并且限制在第一时段期间发出的第一命令的数量，其中

所述存储器装置进一步包括第二存储体，所述第二存储体包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组，其中

所述第一存储体进一步包括第一缓冲部，

在接收到所述第二命令时，所述第一存储体将数据保持在所述第一缓冲部中，

在接收到所述第一命令时，所述第一存储体将保持在所述第一缓冲部中的数据写入所述第一存储器单元组，

所述第二存储体进一步包括第二缓冲部，

在接收到所述第二命令时，所述第二存储体将数据保持在所述第二缓冲部中，以及

在接收到所述第一命令时，所述第二存储体将保持在所述第二缓冲部中的数据写入所述第二存储器单元组。

10.一种存储器系统，包括：

存储器装置，其包括第一存储体，所述第一存储体包括第一存储器单元组，并且在接收到第一命令时将数据写入所述第一存储器单元组；以及

控制器，其发出用于所述存储器装置的第二命令以将数据传送到所述存储器装置，发出用于所述存储器装置的所述第一命令以将所述数据写入所述第一存储器单元组，并且限制在第一时段期间发出的第一命令的数量，其中

所述存储器装置进一步包括第二存储体，所述第二存储体包括第二存储器单元组，并且在接收到所述第一命令时将数据写入所述第二存储器单元组，其中

在接收到所述第一命令时，所述第一存储体在将数据写入所述第一存储器单元组之后复位所述第一存储体；以及

在接收到所述第一命令时，所述第二存储体在将数据写入所述第二存储器组之后复位所述第二存储体。

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